5915246 保護回路および半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5915246

(24)【登録日】2016年4月15日

(45)【発行日】2016年5月11日

(54)【発明の名称】保護回路および半導体集積回路

(51)【国際特許分類】

   H01L 21/822 20060101AFI20160422BHJP

   H01L 27/04 20060101ALI20160422BHJP

   H01L 27/06 20060101ALI20160422BHJP

【ＦＩ】

   H01L27/04 H

   H01L27/06 311C

   H01L27/06 311B

【請求項の数】4

【全頁数】24

(21)【出願番号】特願2012-36525(P2012-36525)

(22)【出願日】2012年2月22日

(65)【公開番号】特開2013-172092(P2013-172092A)

(43)【公開日】2013年9月2日

【審査請求日】2014年10月28日

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100072718

【弁理士】

【氏名又は名称】古谷 史旺

(74)【代理人】

【識別番号】100116001

【弁理士】

【氏名又は名称】森 俊秀

(72)【発明者】

【氏名】荒川 雅人

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開２０１０−０１６１７７（ＪＰ，Ａ）

【文献】 特開平０９−２９８８３５（ＪＰ，Ａ）

【文献】 特開２０１２−２０９３６２（ＪＰ，Ａ）

【文献】 特開２００６−０７４０１２（ＪＰ，Ａ）

【文献】 特開２００１−３５８２９７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

(57)【特許請求の範囲】

【請求項1】

電源電圧を受ける電源端子と信号が入力または出力される信号端子との間に第１ノードを介して直列に接続された第１トランジスタおよび第２トランジスタと、
前記第１トランジスタのゲートおよびバックゲートと、前記電源端子との間に配置される第１抵抗素子と、
前記第２トランジスタのゲートおよびバックゲートと、前記信号端子との間に配置される第２抵抗素子と、
前記電源端子と前記信号端子との間に直列に接続された第３抵抗素子、第４抵抗素子、第５抵抗素子および第６抵抗素子とを含み、前記第４抵抗素子および前記第５抵抗素子を互いに接続する第２ノードに前記電源電圧と前記信号端子の電圧との中間の電圧を生成し、前記第２ノードが前記第１ノードに接続された分圧回路と、
前記第１トランジスタのゲートおよびバックゲートと、前記第５抵抗素子および前記第６抵抗素子を互いに接続する第３ノードとの間に配置される第１ダイオードと、
前記第２トランジスタのゲートおよびバックゲートと、前記第３抵抗素子および前記第４抵抗素子を互いに接続する第４ノードとの間に配置される第２ダイオードと
を備え、
前記第３抵抗素子と前記第４抵抗素子の抵抗比は、前記信号端子に信号が入力または出力されるときに、前記第２トランジスタのゲート・ソース間電圧の絶対値が前記第２トランジスタの閾値電圧の絶対値を超えないように設定され、
前記第５抵抗素子と前記第６抵抗素子の抵抗比は、前記信号端子に信号が入力または出力されるときに、前記第１トランジスタのゲート・ソース間電圧の絶対値が前記第１トランジスタの閾値電圧の絶対値を超えないように設定されていることを特徴とする保護回路。

【請求項2】

前記第１トランジスタおよび前記第２トランジスタは、ｐＭＯＳトランジスタであり、
前記第１ダイオードは、アノードが前記第３ノードに接続され、カソードが前記第１トランジスタのゲートおよびバックゲートに接続され、
前記第２ダイオードは、アノードが前記第４ノードに接続され、カソードが前記第２トランジスタのゲートおよびバックゲートに接続されていること
を特徴とする請求項１に記載の保護回路。

【請求項3】

前記第１トランジスタおよび前記第２トランジスタは、ｎＭＯＳトランジスタであり、
前記第１ダイオードは、アノードが前記第１トランジスタのゲートおよびバックゲート接続され、カソードが前記第３ノードに接続され、
前記第２ダイオードは、アノードが前記第２トランジスタのゲートおよびバックゲートに接続され、カソードが前記第４ノードに接続されていること
を特徴とする請求項１に記載の保護回路。

【請求項4】

請求項１ないし請求項３のいずれか１項に記載の保護回路を含み、前記電源端子を基準として前記信号端子に印加される正のサージ電圧による電荷を前記電源端子に放電する第１保護回路と、
前記信号端子に伝達される信号に応じて動作し、前記第１トランジスタおよび前記第２トランジスタと同じ耐圧のトランジスタを有する内部回路と、
前記電源端子と接地端子との間に配置され、前記接地端子を基準として前記電源端子に印加される正のサージ電圧による電荷を前記接地端子に放電するとともに、前記電源端子を基準として前記接地端子に印加される正のサージ電圧による電荷を前記電源端子に放電する第２保護回路と、
前記接地端子と前記信号端子との間に配置され、前記接地端子を基準として前記信号端子に印加される負のサージ電圧による電荷を前記信号端子に放電するための第３保護回路と
を備えていることを特徴とする半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、素子をサージ電圧から保護するための保護回路および保護回路を有する半導体集積回路に関する。

【背景技術】

【0002】

一般に、保護回路は、トランジスタ等の素子を静電気放電等によるサージ電圧から保護するために半導体集積回路内に形成される。また、半導体集積回路の素子構造の微細化に伴い、トランジスタのゲート絶縁膜は薄くなる傾向にあり、トランジスタの耐圧は低くなる傾向にある。さらに、微細化された素子構造を有する回路と、微細化される前に開発された回路とを組み合わせてシステムを設計する場合、複数種の電源電圧が使用され、トランジスタの耐圧を超える信号が信号端子に供給される。この種のシステムでは、耐圧を超える電圧が内部回路内の微細化されたトランジスタに印加されることを防止するために、トレラント機能が半導体集積回路に搭載される。

【0003】

例えば、保護回路は、電源端子と入力端子との間に直列に接続された２つのｐＭＯＳトランジスタを有している（例えば、特許文献１参照。）。また、保護回路は、電源端子と信号端子との間および信号端子と接地端子との間にそれぞれ配置されたダイオードと、電源端子と接地端子との間に配置されたサージ保護素子とを有している（例えば、特許文献２参照。）。

【0004】

また、信号端子にハイレベルを出力するために直列に接続された２つのｐＭＯＳトランジスタを有する入出力回路において、電圧制御回路は、電源電圧を超える入力電圧が信号端子に供給されるときに、ｐＭＯＳトランジスタのゲートおよびウエル領域を信号端子の電圧にチャージする（例えば、特許文献３参照。）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開平９−２９８８３５号公報

【特許文献2】特開２００１−１６８２８３号公報

【特許文献3】特開２００４−１７９４７０号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

トレラント機能を有する半導体集積回路に形成される保護回路は、製造コストを削減するために、微細化されたトランジスタを用いて形成することが望ましい。しかしながら、電源電圧より高い電圧の信号が供給される信号端子に接続される保護回路を、耐圧が電源電圧より低いトランジスタを用いて形成する手法は提案されていない。

【0007】

本発明の目的は、電源電圧より高い電圧の信号が供給される信号端子に接続される保護回路を、耐圧が電源電圧より低いトランジスタを用いて形成することで、保護回路が搭載される半導体集積回路の製造コストを削減することである。

【課題を解決するための手段】

【0008】

本発明の一形態では、保護回路は、電源電圧を受ける電源端子と信号が入力または出力される信号端子との間に第１ノードを介して直列に接続された第１トランジスタおよび第２トランジスタと、第１トランジスタのゲートおよびバックゲートと、電源端子との間に配置される第１抵抗素子と、第２トランジスタのゲートおよびバックゲートと、信号端子との間に配置される第２抵抗素子と、電源端子と信号端子との間に直列に接続された第３抵抗素子、第４抵抗素子、第５抵抗素子および第６抵抗素子とを含み、第４抵抗素子および第５抵抗素子を互いに接続する第２ノードに電源電圧と信号端子の電圧との中間の電圧を生成し、第２ノードが第１ノードに接続された分圧回路と、第１トランジスタのゲートおよびバックゲートと、第５抵抗素子および第６抵抗素子を互いに接続する第３ノードとの間に配置される第１ダイオードと、第２トランジスタのゲートおよびバックゲートと、第３抵抗素子および第４抵抗素子を互いに接続する第４ノードとの間に配置される第２ダイオードとを有している。

【発明の効果】

【0009】

電源電圧より高い電圧の信号が供給される信号端子に接続される保護回路を、耐圧が電源電圧より低いトランジスタを用いて形成でき、保護回路が搭載される半導体集積回路の製造コストを削減できる。

【図面の簡単な説明】

【0010】

【図1】保護回路の一実施形態を示している。

【図2】図１に示した保護回路の断面構造の例を示している。

【図3】図１に示した保護回路において、信号端子の電圧とｐＭＯＳトランジスタＰ１に印加される電圧との関係を示している。

【図4】図１に示した保護回路において、信号端子の電圧とｐＭＯＳトランジスタＰ２に印加される電圧との関係を示している。

【図5】図１に示した保護回路において、信号端子の電圧とｐＭＯＳトランジスタＰ１、Ｐ２のゲート・ソース間電圧との関係を示している。

【図6】図１に示した保護回路が搭載される半導体集積回路の一実施形態を示している。

【図7】図６に示した半導体集積回路の端子にサージ電圧が印加されるときの動作の例を示している。

【図8】保護回路の別の実施形態を示している。

【図9】保護回路の別の実施形態を示している。

【図10】図９に示した保護回路の断面構造の例を示している。

【図11】図９に示した保護回路において、信号端子の電圧とｎＭＯＳトランジスタＮ１に印加される電圧との関係を示している。

【図12】図９に示した保護回路において、信号端子の電圧とｎＭＯＳトランジスタＮ２に印加される電圧との関係を示している。

【図13】図９に示した保護回路において、信号端子の電圧とｎＭＯＳトランジスタＮ１、Ｎ２のゲート・ソース間電圧との関係を示している。

【図14】保護回路の別の実施形態を示している。

【発明を実施するための形態】

【0011】

以下、図面を用いて実施形態を説明する。図中のＸ印を付けた矩形は、外部端子を示している。外部端子は、半導体集積回路チップが収納されるパッケージのリード、あるいは、半導体集積回路チップ上のパッドである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

【0012】

図１は、保護回路の一実施形態を示している。例えば、保護回路ＥＳＤ１は、信号端子ＰＡＤに接続された内部回路とともに、半導体集積回路に搭載される。保護回路ＥＳＤ１は、ｐＭＯＳトランジスタＰ１、Ｐ２、抵抗素子ＲＡ、ＲＢ、ＲＣ、ＲＤ、Ｒ１、Ｒ２およびダイオードＤ１、Ｄ２を有している。ｐＭＯＳトランジスタＰ１、Ｐ２は、接続ノードＣＮを介して、端子ＶＤＥ、ＰＡＤ間に直列に接続されている。例えば、端子ＶＤＥは、電源端子であり、端子ＰＡＤは信号端子である。信号端子ＰＡＤは、信号（または電圧）を受ける入力端子、信号（または電圧）を出力する出力端子、あるいは信号（または電圧）を入力し、出力する入出力端子である。

【0013】

この実施形態では、ｐＭＯＳトランジスタＰ１、Ｐ２の耐圧は、電源電圧ＶＤＥより低く、信号端子ＰＡＤに伝達される信号の最大電圧は、電源電圧ＶＤＥより高い。例えば、電源電圧ＶＤＥは３．３Ｖであり、０Ｖから５．０Ｖの範囲の信号が信号端子ＰＡＤに伝達される。例えば、ｐＭＯＳトランジスタＰ１、Ｐ２の閾値電圧は、−０．４Ｖまたは−０．５Ｖに設計されている。例えば、ｐＭＯＳトランジスタＰ１、Ｐ２の耐圧は、１．８Ｖに設計されており、半導体集積回路の内部回路に形成されるトランジスタの耐圧と同じである。

【0014】

ｐＭＯＳトランジスタＰ１のゲートおよびバックゲート（基板）は、抵抗素子Ｒ１を介して電源端子ＶＤＥに接続されている。ｐＭＯＳトランジスタＰ１のソースは、電源端子ＶＤＥに接続されている。ｐＭＯＳトランジスタＰ１のドレインは、接続ノードＣＮを介してノードＮＤＢおよびｐＭＯＳトランジスタＰ２のソースに接続されている。

【0015】

ｐＭＯＳトランジスタＰ２のゲートおよびバックゲート（基板）は、抵抗素子Ｒ２を介して信号端子ＰＡＤに接続されている。ｐＭＯＳトランジスタＰ１のソースは、接続ノードＣＮを介してノードＮＤＢおよびｐＭＯＳトランジスタＰ１のドレインに接続されている。ｐＭＯＳトランジスタＰ２のドレインは、信号端子ＰＡＤに接続されている。

【0016】

なお、上述した説明では、各ｐＭＯＳトランジスタＰ１、Ｐ２の上側の電極をソースと称し、各ｐＭＯＳトランジスタＰ１、Ｐ２の下側の電極をドレインと称している。実際には、各ｐＭＯＳトランジスタＰ１、Ｐ２において、相対的に電圧が高い電極がソースになる。このため、信号端子ＰＡＤの電圧が電源電圧ＶＤＥより高いとき、ソースとドレインは入れ替わる。

【0017】

抵抗素子ＲＡ、ＲＢ、ＲＣ、ＲＤは、電源端子ＶＤＥと信号端子ＰＡＤの間に、ノードＮＤＡ、ＮＤＢ、ＮＤＣを介して直列に接続されている。例えば、抵抗素子ＲＡ、ＲＢ、ＲＣ、ＲＤの抵抗比は、この順で４：２：３：３に設計されており、抵抗素子ＲＡ、ＲＢ、ＲＣ、ＲＤは、ノードＮＤＡ、ＮＤＢ、ＮＤＣに分圧された電圧を生成する分圧回路として機能する。ダイオードＤ１のアノードは、ノードＮＤＣに接続され、ダイオードＤ１のカソードは、ｐＭＯＳトランジスタＰ１のゲートおよびバックゲートに接続されている。ダイオードＤ２のアノードは、ノードＮＤＡに接続され、ダイオードＤ２のカソードは、ｐＭＯＳトランジスタＰ２のゲートおよびバックゲートに接続されている。

【0018】

ノードＮＤＢの電圧は、抵抗素子ＲＡ、ＲＢおよび抵抗素子ＲＣ、ＲＤの抵抗比（４＋２：３＋３＝１：１）に基づいて、電源電圧ＶＤＥと信号端子ＰＡＤの電圧との中間値に設定される。

【0019】

図２は、図１に示した保護回路ＥＳＤ１の断面構造の例を示している。各ｐＭＯＳトランジスタＰ１、Ｐ２は、ｎ型ウエル領域ＮＷの表面にチャネル領域を挟んで形成される一対のｐ型拡散領域Ｐ＋（ソース、ドレイン）と、チャネル領域上にゲート絶縁膜を介して形成されるゲートＧＴとを有している。ｎ型ウエル領域ＮＷは、各ｐＭＯＳトランジスタＰ１、Ｐ２のバックゲート（基板）である。各ｐＭＯＳトランジスタＰ１、Ｐ２において、互いに隣接するｐ型拡散領域Ｐ＋とｎ型拡散領域Ｎ＋とは、素子分離領域ＳＴＩ（Shallow Trench Isolation）等により電気的に分離されている。また、各ｐＭＯＳトランジスタＰ１、Ｐ２において、ソースおよびドレインを形成するｐ型拡散領域Ｐ＋と、ｎ型ウエル領域ＮＷとにより、ｐｎｐ型の寄生バイポーラトランジスタが形成されている。

【0020】

各ダイオードＤ１、Ｄ２は、ｎ型ウエル領域ＮＷ（カソード）と、ｎ型ウエル領域ＮＷの表面に形成されたｐ型拡散領域Ｐ＋（アノード）により形成されている。ダイオードＤ１のカソードは、ｎ型ウエル領域ＮＷの表面に形成されたｎ型拡散領域Ｎ＋を介して、ｐＭＯＳトランジスタＰ１のゲート、バックゲートおよび抵抗素子Ｒ１に接続されている。ダイオードＤ２のカソードは、ｎ型ウエル領域ＮＷの表面に形成されたｎ型拡散領域Ｎ＋を介して、ｐＭＯＳトランジスタＰ２のゲート、バックゲートおよび抵抗素子Ｒ２に接続されている。各ｐＭＯＳトランジスタＰ１、Ｐ２および各ダイオードＤ１、Ｄ２のｎ型ウエル領域ＮＷは、電気的に互いに独立に形成されている。

【0021】

図１および図２に示した保護回路ＥＳＤ１では、電源端子ＶＤＥを基準として、信号端子ＰＡＤに正のサージ電圧が印加されるとき、ｐＭＯＳトランジスタＰ１、Ｐ２の寄生バイポーラトランジスタがオンし、サージ電圧による電荷は、電源端子ＶＤＥから放電される。信号端子ＰＡＤを基準として、電源端子ＶＤＥに負のサージ電圧が印加されるときも、ｐＭＯＳトランジスタＰ１、Ｐ２の寄生バイポーラトランジスタがオンし、サージ電圧による電荷は、電源端子ＶＤＥから放電される。

【0022】

また、電源端子ＶＤＥを基準として、信号端子ＰＡＤに負のサージ電圧が印加されるとき、ｐＭＯＳトランジスタＰ１、Ｐ２の寄生バイポーラトランジスタがオンし、サージ電圧による電荷は、信号端子ＰＡＤから放電される。信号端子ＰＡＤを基準として、電源端子ＶＤＥに正のサージ電圧が印加されるときも、ｐＭＯＳトランジスタＰ１、Ｐ２の寄生バイポーラトランジスタがオンし、サージ電圧による電荷は、信号端子ＰＡＤから放電される。

【0023】

この種のサージ電圧の印加は、保護回路ＥＳＤ１が搭載される半導体集積回路チップをパッケージに収納するパッケージング工程や、パッケージされた半導体集積回路をシステム基板等に搭載する組立工程で発生する。すなわち、サージ電圧は、保護回路ＥＳＤ１に電源や信号が供給されていないときに印加される。

【0024】

図３は、図１に示した保護回路ＥＳＤ１において、信号端子ＰＡＤの電圧ＶＰＡＤとｐＭＯＳトランジスタＰ１に印加される電圧との関係を示している。図３は、保護回路ＥＳＤ１を搭載する半導体集積回路がシステム上で動作し、信号が信号端子ＰＡＤに伝達されるときの状態を示している。例えば、電源電圧ＶＤＥは３．３Ｖに設定され、信号の電圧ＶＰＡＤは０Ｖから５．０Ｖの範囲で変化する。なお、図３では、動作マージンを考慮して、信号の電圧ＶＰＡＤの最大値を６．０Ｖにしている。

【0025】

ノードＮＤＢの電圧は、電源電圧ＶＤＥと信号端子ＰＡＤの電圧ＶＰＡＤとの中央の値（（ＶＤＥ＋ＶＰＡＤ）／２）に設定され、電圧ＶＰＡＤの上昇とともに上昇する。例えば、ノードＮＤＢの電圧は、電圧ＶＰＡＤが０Ｖのときに１．６５Ｖであり、電圧ＶＰＡＤが３．３Ｖのときに３．３Ｖであり、電圧ＶＰＡＤが６Ｖのときに４．６５Ｖである。

【0026】

ノードＮＤＣの電圧は、電圧ＶＰＡＤに、（ＶＤＥ−ＶＰＡＤ）の３／４倍を加えた値に設定され、電圧ＶＰＡＤの上昇とともに上昇する。例えば、ノードＮＤＣの電圧は、電圧ＶＰＡＤが０Ｖのときに０．８２５Ｖであり、電圧ＶＰＡＤが３．３Ｖのときに３．３Ｖであり、電圧ＶＰＡＤが６Ｖのときに５．３２５Ｖである。

【0027】

ｐＭＯＳトランジスタＰ１のゲート電圧ＶＧおよび基板電圧ＶＢは、電源電圧ＶＤＥと、ノードＮＤＣの電圧からダイオードＤ１の順方向電圧降下の値を引いた電圧のうち高いほうに設定される。これにより、ｐＭＯＳトランジスタＰ１のゲート電圧ＶＧおよび基板電圧ＶＢは、電圧ＶＰＡＤが０Ｖから４．０Ｖの範囲にあるときに電源電圧ＶＤＥに設定される。また、ｐＭＯＳトランジスタＰ１のゲート電圧ＶＧおよび基板電圧ＶＢは、電圧ＶＰＡＤが４．０Ｖから６．０Ｖの範囲にあるときにノードＮＤＣの電圧から０．５Ｖを引いた値に設定される。

【0028】

電圧ＶＰＡＤが電源電圧ＶＤＥより低いとき、電源電圧ＶＤＥがｐＭＯＳトランジスタＰ１のソース電圧になり、ノードＮＤＢの電圧がｐＭＯＳトランジスタＰ１のドレイン電圧になる。電圧ＶＰＡＤが電源電圧ＶＤＥより高いとき、ノードＮＤＢの電圧がｐＭＯＳトランジスタＰ１のソース電圧になり、電源電圧ＶＤＥがｐＭＯＳトランジスタＰ１のドレイン電圧になる。

【0029】

電圧ＶＰＡＤが３．３Ｖから５．３Ｖの範囲にあるとき、ｐＭＯＳトランジスタＰ１の基板電圧ＶＢは、ソース電圧（ＮＤＢ）以下になる。しかし、基板電圧ＶＢとソース電圧（ＮＤＢ）との差の最大値（０．３３Ｖ、電圧ＶＰＡＤ＝３．９７Ｖ）は、ｐＭＯＳトランジスタＰ１のｐ型拡散領域Ｐ＋（ソース）とｎ型ウエル領域ＮＷによるｐｎ接合の順方向電圧降下（例えば、０．５Ｖ）より小さい。電圧ＶＰＡＤが０Ｖから３．３Ｖおよび５．３Ｖから６．０Ｖの範囲にあるとき、ｐＭＯＳトランジスタＰ１の基板電圧ＶＢは、ソース電圧（ＶＤＥまたはＮＤＢ）以上になる。

【0030】

電圧ＶＰＡＤが０Ｖから６．０Ｖの範囲にあるとき、ｐＭＯＳトランジスタＰ１の基板電圧ＶＢは、常にドレイン電圧（ＮＤＢまたはＶＤＥ）以上になる。以上より、電圧ＶＰＡＤが０Ｖから６．０Ｖの範囲にあるときに、ｐＭＯＳトランジスタＰ１のバックゲートとドレイン間またはバックゲートとソース間にリーク電流（ｐｎ接合の順方向電流）が流れることはない。

【0031】

ｐＭＯＳトランジスタＰ１のゲート電圧と、ソース電圧またはドレイン電圧との差は、電圧ＶＰＡＤが０Ｖのときに最大（１．６５Ｖ）になる。ｐＭＯＳトランジスタＰ１のソース電圧とドレイン電圧との差は、電圧ＶＰＡＤが０Ｖのときに最大（１．６５Ｖ）になる。ｐＭＯＳトランジスタＰ１のゲート、バックゲート間の電圧は、常に０Ｖである。以上より、ｐＭＯＳトランジスタＰ１のゲート、ソース、ドレイン、バックゲート間に、耐圧（１．８Ｖ）を超える電圧が印加されることはない。したがって、保護回路ＥＳＤ１を搭載する半導体集積回路がシステム上で動作するときに、０Ｖから５．０Ｖの信号が信号端子ＰＡＤに印加されても、ｐＭＯＳトランジスタＰ１は破壊されない。

【0032】

図４は、図１に示した保護回路ＥＳＤ１において、信号端子ＰＡＤの電圧ＶＰＡＤとｐＭＯＳトランジスタＰ２に印加される電圧との関係を示している。図４も、図３と同様に、保護回路ＥＳＤ１を搭載する半導体集積回路がシステム上で動作し、信号が信号端子ＰＡＤに伝達されるときの状態を示している。例えば、電源電圧ＶＤＥは３．３Ｖに設定され、信号の電圧ＶＰＡＤは０Ｖから５．０Ｖの範囲で変化する。なお、図４では、図３と同様に、動作マージンを考慮して、信号の電圧ＶＰＡＤの最大値を６．０Ｖにしている。

【0033】

ノードＮＤＢの電圧は、図３と同じであり、電源電圧ＶＤＥと信号端子ＰＡＤの電圧ＶＰＡＤとの中央の値（（ＶＤＥ＋ＶＰＡＤ）／２）に設定される。ノードＮＤＡの電圧は、電圧ＶＰＡＤに、（ＶＤＥ−ＶＰＡＤ）の２／３倍を加えた値に設定され、電圧ＶＰＡＤの上昇とともに上昇する。例えば、ノードＮＤＡの電圧は、電圧ＶＰＡＤが０Ｖのときに２．２Ｖであり、電圧ＶＰＡＤが３．３Ｖのときに３．３Ｖであり、電圧ＶＰＡＤが６Ｖのときに４．２Ｖである。

【0034】

ｐＭＯＳトランジスタＰ２のゲート電圧ＶＧおよび基板電圧ＶＢは、電圧ＶＰＡＤと、ノードＮＤＣの電圧からダイオードＤ２の順方向電圧降下の値を引いた電圧のうち高いほうに設定される。これにより、ｐＭＯＳトランジスタＰ２のゲート電圧ＶＧおよび基板電圧ＶＢは、電圧ＶＰＡＤが２．５５Ｖ以下のとき、ノードＮＤＡの電圧からダイオードＤ２の順方向電圧降下の値（０．５Ｖ）を引いた値に設定される。また、ｐＭＯＳトランジスタＰ２のゲート電圧ＶＧおよび基板電圧ＶＢは、電圧ＶＰＡＤが２．５５Ｖより高いとき、電圧ＶＰＡＤと同じ値になる。

【0035】

電圧ＶＰＡＤが電源電圧ＶＤＥより低いとき、ノードＮＤＢの電圧がｐＭＯＳトランジスタＰ２のソース電圧になり、電圧ＶＰＡＤがｐＭＯＳトランジスタＰ２のドレイン電圧になる。電圧ＶＰＡＤが電源電圧ＶＤＥより高いとき、電圧ＶＰＡＤがｐＭＯＳトランジスタＰ２のソース電圧になり、ノードＮＤＢの電圧がｐＭＯＳトランジスタＰ２のドレイン電圧になる。

【0036】

電圧ＶＰＡＤが０．３Ｖから３．３Ｖの範囲にあるときに、ｐＭＯＳトランジスタＰ２の基板電圧ＶＢは、ソース電圧（ＮＤＢ）以下になる。しかし、基板電圧ＶＢとソース電圧（ＮＤＢ）との差の最大値（０．３７５Ｖ、電圧ＶＰＡＤ＝２．５５Ｖ）は、ｐＭＯＳトランジスタＰ２のｐ型拡散領域Ｐ＋（ソース）とｎ型ウエル領域ＮＷによるｐｎ接合の順方向電圧降下（例えば、０．５Ｖ）より小さい。電圧ＶＰＡＤが０Ｖから０．３Ｖおよび３．３Ｖから６．０Ｖの範囲にあるとき、ｐＭＯＳトランジスタＰ２の基板電圧ＶＢは、ソース電圧（ＮＤＢまたはＶＰＡＤ）以上になる。

【0037】

電圧ＶＰＡＤが０Ｖから６．０Ｖの範囲にあるとき、ｐＭＯＳトランジスタＰ２の基板電圧ＶＢは、常にドレイン電圧（ＶＰＡＤまたはＮＤＢ）以上になる。以上より、電圧ＶＰＡＤが０Ｖから６．０Ｖの範囲にあるときに、ｐＭＯＳトランジスタＰ２のバックゲートとドレイン間またはバックゲートとソース間にリーク電流（ｐｎ接合の順方向電流）が流れることはない。

【0038】

ｐＭＯＳトランジスタＰ２のゲート電圧と、ソース電圧またはドレイン電圧との差は、電圧ＶＰＡＤが０Ｖのときに最大（１．７Ｖ）になる。ｐＭＯＳトランジスタＰ２のソース電圧とドレイン電圧との差は、電圧ＶＰＡＤが０Ｖのときに最大（１．６５Ｖ）になる。ｐＭＯＳトランジスタＰ２のゲート、バックゲート間の電圧は、常に０Ｖである。以上より、ｐＭＯＳトランジスタＰ２のゲート、ソース、ドレイン、バックゲート間に、耐圧（１．８Ｖ）を超える電圧が印加されることはない。したがって、保護回路ＥＳＤ１を搭載する半導体集積回路がシステム上で動作するときに、０Ｖから５．０Ｖの信号が信号端子ＰＡＤに印加されても、ｐＭＯＳトランジスタＰ２は破壊されない。

【0039】

図５は、図１に示した保護回路ＥＳＤ１において、信号端子ＰＡＤの電圧ＶＰＡＤとトランジスタＰ１、Ｐ２のゲート・ソース間電圧ＶＧＳとの関係を示している。電圧ＶＰＡＤが電源電圧ＶＤＥ（３．３Ｖ）より低いとき、電源電圧ＶＤＥがｐＭＯＳトランジスタＰ１のソース電圧になり、ノードＮＤＢの電圧がｐＭＯＳトランジスタＰ２のソース電圧になる。電圧ＶＰＡＤが電源電圧ＶＤＥ（３．３Ｖ）より高いとき、ノードＮＤＢの電圧がｐＭＯＳトランジスタＰ１のソース電圧になり、電圧ＶＰＡＤがｐＭＯＳトランジスタＰ２のソース電圧になる。

【0040】

ｐＭＯＳトランジスタＰ１のゲート電圧ＶＧは、電圧ＶＰＡＤが３．３Ｖから５．３Ｖの範囲にあるとき、ｐＭＯＳトランジスタＰ１のソース電圧であるノードＮＤＢの電圧より低くなる。そして、ｐＭＯＳトランジスタＰ１のゲート・ソース間電圧ＶＧＳは、電圧ＶＰＡＤが３．９７Ｖのときに最小（−０．３３Ｖ）になる。ｐＭＯＳトランジスタＰ１のゲート・ソース間電圧ＶＧＳは、電圧ＶＰＡＤが０Ｖから３．３Ｖおよび５．３Ｖから６．０Ｖの範囲にあるとき、０Ｖ以上になる。

【0041】

一方、ｐＭＯＳトランジスタＰ２のゲート電圧ＶＧは、電圧ＶＰＡＤが０．３Ｖから３．３Ｖの範囲にあるとき、ｐＭＯＳトランジスタＰ２のソース電圧であるノードＮＤＢの電圧より低くなり、電圧ＶＰＡＤが２．５５Ｖのときに最小（−０．３７５Ｖ）になる。ｐＭＯＳトランジスタＰ２のゲート電圧ＶＧは、電圧ＶＰＡＤが０Ｖから０．３Ｖおよび３．３Ｖから６．０Ｖの範囲にあるとき、０Ｖ以上になる。

【0042】

上述したように、ｐＭＯＳトランジスタＰ１、Ｐ２の閾値電圧は、−０．４Ｖまたは−０．５Ｖに設計されている。ｐＭＯＳトランジスタＰ１、Ｐ２のゲート・ソース間電圧ＶＧＳは、電圧ＶＰＡＤの全ての範囲において、閾値電圧より低くなることはない。したがって、保護回路ＥＳＤ１を搭載する半導体集積回路がシステム上で動作し、信号が信号端子ＰＡＤに供給され、電圧ＶＰＡＤが変化するときに、ｐＭＯＳトランジスタＰ１、Ｐ２がオンすることを防止できる。この結果、信号端子ＰＡＤから保護回路ＥＳＤ１にリーク電流が流れることを防止でき、保護回路ＥＳＤ１がシステムの動作に影響を与えることを防止できる。

【0043】

なお、図１に示した抵抗素子ＲＡ、ＲＢの抵抗比は、ｐＭＯＳトランジスタＰ１のゲート・ソース間電圧ＶＧＳがｐＭＯＳトランジスタＰ１の閾値電圧より低くならないように設計されている。すなわち、ｐＭＯＳトランジスタＰ１のゲート・ソース間電圧ＶＧＳの絶対値は、ｐＭＯＳトランジスタＰ１の閾値電圧の絶対値を超えないように設定されている。

【0044】

同様に、抵抗素子ＲＣ、ＲＤの抵抗比は、ｐＭＯＳトランジスタＰ２のゲート・ソース間電圧ＶＧＳがｐＭＯＳトランジスタＰ２の閾値電圧より低くならないように設計されている。すなわち、ｐＭＯＳトランジスタＰ２のゲート・ソース間電圧ＶＧＳの絶対値は、ｐＭＯＳトランジスタＰ２の閾値電圧の絶対値を超えないように設定されている。

【0045】

ｐＭＯＳトランジスタＰ１、Ｐ２のゲート・ソース間電圧ＶＧＳが閾値電圧より低くならないという条件を満たせば、抵抗素子ＲＡ、ＲＢ、ＲＣ、ＲＤの抵抗比は、比率４：２：３：３に限定されるものではない。上記条件を満たせば、ノードＮＤＡの電圧は、電源電圧ＶＤＥとノードＮＤＢの電圧との間の値に設定可能である。ノードＮＤＣの電圧は、ノードＮＤＢの電圧と電圧ＶＰＡＤとの間の値に設定可能である。ｐＭＯＳトランジスタＰ１、Ｐ２のゲート電圧ＶＧを、ノードＮＤＢの電圧に追従して変化するノードＮＤＣ、ＮＤＡの電圧を利用してそれぞれ生成することで、各ｐＭＯＳトランジスタＰ１、Ｐ２のゲート・ソース間電圧ＶＧＳが閾値電圧より低くなることが防止される。

【0046】

以上、この実施形態では、ノードＮＤＢは、電源電圧ＶＤＥと電圧ＶＰＡＤの中間の電圧に設定される。ｐＭＯＳトランジスタＰ１のゲートおよびバックゲートに接続されるダイオードＤ１は、ノードＮＤＢの電圧より電圧ＶＰＡＤ側の電圧でありノードＮＤＢの電圧に追従する電圧を受ける。ｐＭＯＳトランジスタＰ２のゲートおよびバックゲートに接続されるダイオードＤ２は、ノードＮＤＢの電圧より電源電圧ＶＤＥ側の電圧でありノードＮＤＢの電圧に追従する電圧を受ける。

【0047】

これにより、電圧ＶＰＡＤが電源電圧ＶＤＥより高いときに、ｐＭＯＳトランジスタＰ１のゲート・ソース間電圧の絶対値をｐＭＯＳトランジスタＰ１の閾値電圧の絶対値より小さくできる。ｐＭＯＳトランジスタＰ１のソースまたはドレインとバックゲートとの間に、ｐｎ接合の順方向電圧が流れることを防止できる。同様に、電圧ＶＰＡＤが電源電圧ＶＤＥより低いときに、ｐＭＯＳトランジスタＰ２のゲート・ソース間電圧の絶対値をｐＭＯＳトランジスタＰ１の閾値電圧の絶対値より小さくできる。したがって、保護回路ＥＳＤ１を搭載する半導体集積回路がシステム上で動作し、信号端子ＰＡＤに信号が伝達されるときに、ｐＭＯＳトランジスタＰ１、Ｐ２がオンすることを防止でき、信号端子ＰＡＤから保護回路ＥＳＤ１にリーク電流が流れることを防止できる。また、ｐＭＯＳトランジスタＰ２のソースまたはドレインとバックゲートとの間に、ｐｎ接合の順方向電圧が流れることを防止できる。

【0048】

さらに、電圧ＶＰＡＤが電源電圧ＶＤＥより高いときにも、各ｐＭＯＳトランジスタＰ１、Ｐ２のゲート、ソース、ドレイン間に耐圧を超える電圧が印加されることを防止できる。換言すれば、信号端子ＰＡＤに電源電圧ＶＤＥより電圧ＶＰＡＤが供給される仕様の半導体集積回路において、サージ電圧を逃がすための保護回路ＥＳＤ１を、耐圧が電源電圧ＶＤＥより低いｐＭＯＳトランジスタＰ１、Ｐ２を用いて形成できる。

【0049】

以上より、電源電圧ＶＤＥより高い電圧の信号が供給される信号端子ＰＡＤに接続される保護回路ＥＳＤ１を、耐圧が電源電圧ＶＤＥより低いｐＭＯＳトランジスタＰ１、Ｐ２を用いて形成できる。この結果、保護回路ＥＳＤ１が搭載される半導体集積回路の製造コストを削減できる。

【0050】

図６は、図１に示した保護回路ＥＳＤ１が搭載される半導体集積回路ＳＥＭの一実施形態を示している。例えば、半導体集積回路ＳＥＭは、図１に示した保護回路ＥＳＤ１と、保護回路ＥＳＤ２、ＥＳＤ３と、信号端子ＰＡＤを介して供給される信号（または電圧）を処理する内部回路ＩＮＴを有している。

【0051】

保護回路ＥＳＤ２は、電源端子ＶＤＥと接地端子ＶＳＳとの間に直列に配置されたｎＭＯＳトランジスタＮ３、Ｎ４と、電源端子ＶＤＥと接地端子ＶＳＳとの間に配置されたダイオードＤ３とを有している。ｎＭＯＳトランジスタＮ３は、ドレインを電源端子ＶＤＥに接続し、ゲート、ソースおよびバックゲート（基板）をｎＭＯＳトランジスタＮ４のドレインに接続している。ｎＭＯＳトランジスタＮ４は、ゲート、ソースおよびバックゲート（基板）を接地端子ＶＳＳに接続している。ダイオードＤ３は、アノードを接地端子ＶＳＳに接続し、カソードを電源端子ＶＤＥに接続している。

【0052】

各ｎＭＯＳトランジスタＮ３、Ｎ４は、バックゲートであるｐ型ウエル領域と、ｐ型ウエル領域の表面に形成され、ソースまたはドレインとして機能する一対のｎ型拡散領域を有している。このため、各ｎＭＯＳトランジスタＮ３、Ｎ４において、ｎ型拡散領域とｐ型ウエル領域とにより、ｎｐｎ型の寄生バイポーラトランジスタが形成されている。

【0053】

図６に示した保護回路ＥＳＤ２では、接地端子ＶＳＳ側の接続ノードＮＶＳＳを基準にして、電源端子ＶＤＥ側の接続ノードＮＶＤＥに正のサージ電圧が印加されるとき、ｎＭＯＳトランジスタＮ３、Ｎ４の寄生バイポーラトランジスタがオンする。サージ電圧による電荷は、接地端子ＶＳＳへの接続ノードＮＶＳＳから放電される。接続ノードＮＶＤＥを基準にして、接続ノードＮＶＳＳに負のサージ電圧が印加されるときも、ｎＭＯＳトランジスタＮ３、Ｎ４の寄生バイポーラトランジスタがオンし、サージ電圧による電荷は、接続ノードＮＶＳＳから放電される。

【0054】

一方、接続ノードＮＶＤＥを基準にして、接続ノードＮＶＳＳに正のサージ電圧が印加されるとき、ダイオードＤ３に順方向電流が流れ、サージ電圧による電荷は、接続ノードＮＶＤＥから放電される。接続ノードＮＶＳＳを基準にして、接続ノードＮＶＤＥに負のサージ電圧が印加されるときも、ダイオードＤ３に順方向電流が流れ、サージ電圧による電荷は、接続ノードＮＶＤＥから放電される。

【0055】

保護回路ＥＳＤ３は、アノードを接地端子ＶＳＳに接続し、カソードを信号端子ＰＡＤに接続したダイオードＤ４を有している。保護回路ＥＳＤ３は、接続ノードＮＶＳＳを基準にして、信号端子ＰＡＤ側の接続ノードＮＰＡＤに負のサージ電圧が印加されるとき、ダイオードＤ４に順方向電流を流し、電荷を放電する。

【0056】

内部回路ＩＮＴは、信号端子ＰＡＤと接地端子ＶＳＳとの間に直列に配置された抵抗素子Ｒ３、Ｒ４と、抵抗素子Ｒ３、Ｒ４の接続ノードに入力が接続されたインバータＩＶとを有している。例えば、インバータＩＶを形成するトランジスタの耐圧は、１．８Ｖである。抵抗素子Ｒ３、Ｒ４により、信号端子ＰＡＤに供給される電圧ＶＰＡＤは分圧され、電圧ＶＰＡＤより低い値がインバータＩＶの入力に供給される。電圧ＶＰＡＤが最大値（例えば、６．０Ｖ）のとき、１．８ＶがインバータＩＶの入力に供給される。これにより、トランジスタの耐圧を超える電圧ＶＰＡＤが供給される半導体集積回路ＳＥＭにおいても、耐圧が１．８Ｖのトランジスタを用いて内部回路ＩＮＴを形成できる。すなわち、内部回路ＩＮＴは、入力トレラント回路を有している。

【0057】

なお、内部回路ＩＮＴは、信号端子ＰＡＤに信号を出力する機能を有していてもよい。信号端子ＰＡＤが出力端子として機能する場合、例えば、内部回路ＩＮＴは、内部処理により生成される０Ｖから１．８Ｖの振幅の信号を、０Ｖから５Ｖに変換し、信号端子ＰＡＤに出力する出力トレラント回路を有している。あるいは、内部回路ＩＮＴは、信号端子ＰＡＤを介して信号を受ける機能と、信号端子ＰＡＤに信号を出力する機能との両方を有していてもよい。

【0058】

図７は、図６に示した半導体集積回路ＳＥＭの信号端子ＰＡＤにサージ電圧が印加されるときの動作の例を示している。サージ電圧は、半導体集積回路ＳＥＭのパッケージング工程や組立工程等において、半導体集積回路ＳＥＭに電源や信号が供給されていないときに印加される。

【0059】

電源端子ＶＤＥを基準にして、信号端子ＰＡＤに正のサージ電圧が印加されるとき、上述したように、保護回路ＥＳＤ１のｐＭＯＳトランジスタＰ１、Ｐ２の寄生バイポーラトランジスタがオンし、サージ電圧による電荷は、電源端子ＶＤＥから放電される。信号端子ＰＡＤを基準として、電源端子ＶＤＥに負のサージ電圧が印加されるときも、ｐＭＯＳトランジスタＰ１、Ｐ２の寄生バイポーラトランジスタがオンし、サージ電圧による電荷は、電源端子ＶＤＥから放電される。

【0060】

電源端子ＶＤＥを基準にして、信号端子ＰＡＤに負のサージ電圧が印加されるとき、保護回路ＥＳＤ２のｎＭＯＳトランジスタＮ３、Ｎ４の寄生バイポーラトランジスタがオンし、保護回路ＥＳＤ３のダイオードＤ３に順方向電流が流れる。これにより、サージ電圧による電荷は、信号端子ＰＡＤから放電される。

【0061】

なお、上述した保護回路ＥＳＤ１の実施形態で説明したように、電源端子ＶＤＥを基準にして、信号端子ＰＡＤに負のサージ電圧が印加される場合、図７に破線の矢印で示すように、保護回路ＥＳＤ１によってもサージ電圧を逃がすことが可能である。

【0062】

接地端子ＶＳＳを基準にして、信号端子ＰＡＤに正のサージ電圧が印加されるとき、保護回路ＥＳＤ１のｐＭＯＳトランジスタＰ１、Ｐ２の寄生バイポーラトランジスタがオンし、保護回路ＥＳＤ２のｎＭＯＳトランジスタＮ３、Ｎ４の寄生バイポーラトランジスタがオンする。これにより、サージ電圧による電荷は、接地端子ＶＳＳから放電される。接地端子ＶＳＳを基準にして、信号端子ＰＡＤに負のサージ電圧が印加されるとき、保護回路ＥＳＤ３のダイオードＤ３に順方向電流が流れ、サージ電圧による電荷は、信号端子ＰＡＤから放電される。

【0063】

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、正または負のサージ電圧が半導体集積回路ＳＥＭに印加されるときに、内部回路ＩＮＴに高い電圧が印加されることを防止でき、半導体集積回路ＳＥＭが破壊することを防止できる。

【0064】

図８は、保護回路の別の実施形態を示している。この実施形態の保護回路ＥＳＤ１は、複数のｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４および複数のｐＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２４を有している。すなわち、図１に示したｐＭＯＳトランジスタＰ１が、複数のサブｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４に置き換えられている。図１に示したｐＭＯＳトランジスタＰ２が、複数のサブｐＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２４に置き換えられている。

【0065】

例えば、この種のｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４あるいはｐＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２４は、素子を効率的にレイアウトするために、櫛状のゲートを用いることで形成される。抵抗素子Ｒ１、Ｒ２、ＲＡ、ＲＢ、ＲＣ、ＲＤおよびダイオードＤ１、Ｄ２は、図１と同じ素子である。なお、ｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４の数およびｐＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２４の数は、櫛状のゲートの分岐数により可変である。

【0066】

各ｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４のソースは、各抵抗素子Ｒ５１、Ｒ５２、Ｒ５３、Ｒ５４を介して電源端子ＶＤＥに接続されている。各ｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４のドレインは、ノードＮＤＢに共通に接続されている。各ｐＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２４のソースは、各抵抗素子Ｒ６１、Ｒ６２、Ｒ６３、Ｒ６４を介してノードＮＤＢに接続されている。各ｐＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２４のドレインは、信号端子ＰＡＤに共通に接続されている。

【0067】

なお、ここでは、各ｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４の上側の電極をソースと称し、各ｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４の下側の電極をドレインと称している。

【0068】

この実施形態においても、上述した実施形態と同様に、ｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４の耐圧は、電源電圧ＶＤＥより低く、信号端子ＰＡＤに伝達される信号の最大電圧は、電源電圧ＶＤＥより高い。例えば、電源電圧ＶＤＥは３．３Ｖであり、０Ｖから５．０Ｖの範囲の信号が信号端子ＰＡＤに伝達される。例えば、ｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４の閾値電圧は、−０．４Ｖまたは−０．５Ｖである。例えば、ｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４の耐圧は、１．８Ｖである。

【0069】

この実施形態の保護回路ＥＳＤ１は、図７の動作と同様に、電源端子ＶＤＥを基準として、信号端子ＰＡＤに正のサージ電圧が印加されるときに機能する。このため、抵抗素子Ｒ５１、Ｒ５２、Ｒ５３、Ｒ５４、Ｒ６１、Ｒ６２、Ｒ６３、Ｒ６４は、ｎ型ウエル領域とｐ型拡散領域（ソース）によるｐｎ接合のブレークダウンが起こる各ｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４のソース側に設けられる。

【0070】

抵抗素子Ｒ５１、Ｒ５２、Ｒ５３、Ｒ５４を設けることにより、サージ電圧の印加時に、ｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４の寄生バイポーラトランジスタを連続的にオンさせることができる。また、抵抗素子Ｒ６１、Ｒ６２、Ｒ６３、Ｒ６４を設けることにより、サージ電圧の印加時に、ｐＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２４の寄生バイポーラトランジスタを連続的にオンさせることができる。

【0071】

すなわち、櫛状の共通のゲートを有する複数のトランジスタの寄生バイポーラトランジスタが順にオンするＭＦＴ（Multi Finger Turn on）を実現できる。この結果、ｐＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２４のいずれか、またはｐＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２４のいずれかにサージ電圧による電流が集中することを防止でき、保護回路ＥＳＤ１が破壊されることを防止できる。

【0072】

なお、ｐＭＯＳトランジスタＰ１１、Ｐ２１は、電源電圧ＶＤＥと信号端子ＰＡＤの電圧との中間の値に設定されるノードＮＤＢを介して互いに接続されている。ｐＭＯＳトランジスタＰ１１、Ｐ２１はノードＮＤＢにより分離されているため、独立に動作し、ｐＭＯＳトランジスタＰ１１、Ｐ２１の寄生バイポーラトランジスタは独立にオンする。このため、ｐＭＯＳトランジスタＰ１１、Ｐ２１のソース側に抵抗素子Ｒ５１、Ｒ６１をそれぞれ設ける必要がある。他のｐＭＯＳトランジスタＰ１２、Ｐ２２等も同様に、ソース側に抵抗素子をそれぞれ設ける必要がある。

【0073】

ダイオードＤ１のカソードは、各ｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４のゲートおよびバックゲートに共通に接続されている。ダイオードＤ２のカソードは、各ｐＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２４のゲートおよびバックゲートに共通に接続されている。保護回路ＥＳＤ１のその他の構成は、図１と同じである。

【0074】

例えば、各抵抗素子Ｒ５１、Ｒ５２、Ｒ５３、Ｒ５４、Ｒ６１、Ｒ６２、Ｒ６３、Ｒ６４は、各ｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４のソースであるｐ型拡散領域に設けられたシリサイドブロックにより形成される。シリサイドブロックによる抵抗素子は、ｐＭＯＳトランジスタのｐ型拡散領域の表面に一部の領域を除いてシリサイドを設け、シリサイドが形成されない部分により形成される。

【0075】

この実施形態の保護回路ＥＳＤ１の特性は、図３から図５と同じである。また、この実施形態の保護回路ＥＳＤ１は、図６と同様に、内部回路ＩＮＴ、保護回路ＥＳＤ２、ＥＳＤ３を有する半導体集積回路ＳＥＭに形成され、図７（破線の矢印を除く）と同じ動作をする。

【0076】

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、保護回路ＥＳＤ１が複数のｐＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２４および複数のｐＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２４で形成される場合にも、これらトランジスタの耐圧を電源電圧ＶＤＥより低くでき、半導体集積回路ＳＥＭの製造コストを削減できる。また、サージ電圧が半導体集積回路ＳＥＭに印加されるときに、ｐＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２４のいずれか、またはｐＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２４のいずれかに電流が集中することを防止でき、保護回路ＥＳＤ１が破壊されることを防止できる。

【0077】

図９は、保護回路の別の実施形態を示している。この実施形態の保護回路ＥＳＤ１は、図１に示した保護回路ＥＳＤ１のｐＭＯＳトランジスタＰ１、Ｐ２の代わりにｎＭＯＳトランジスタＮ１、Ｎ２を有している。また、この実施形態の保護回路ＥＳＤ１は、ダイオードＮ１、Ｎ２の向きが図１と逆である。さらに、この実施形態の保護回路ＥＳＤ１では、抵抗素子ＲＡ、ＲＢ、ＲＣ、ＲＤの抵抗比は、この順で３：３：２：４に設計されている。保護回路ＥＳＤ１のその他の構成は、図１と同様である。この実施形態の保護回路ＥＳＤ１は、図６と同様に、内部回路ＩＮＴ、保護回路ＥＳＤ２、ＥＳＤ３を有する半導体集積回路ＳＥＭに形成される。

【0078】

この実施形態においても、上述した実施形態と同様に、ｎＭＯＳトランジスタＮ１、Ｎ２の耐圧は、電源電圧ＶＤＥより低く、信号端子ＰＡＤに伝達される信号の最大電圧は、電源電圧ＶＤＥより高い。例えば、電源電圧ＶＤＥは３．３Ｖであり、０Ｖから５．０Ｖの範囲の信号が信号端子ＰＡＤに伝達される。例えば、ｎＭＯＳトランジスタＮ１、Ｎ２の閾値電圧は、０．４Ｖまたは０．５Ｖに設計され、ｎＭＯＳトランジスタＮ１、Ｎ２の耐圧は、１．８Ｖである。

【0079】

図１０は、図９に示した保護回路ＥＳＤ１の断面構造の例を示している。図２と同じ要素については、詳細な説明は省略する。各ｎＭＯＳトランジスタＮ１、Ｎ２は、ｐ型ウエル領域ＰＷの表面にチャネル領域を挟んで形成される一対のｎ型拡散領域Ｎ＋（ソース、ドレイン）と、チャネル領域上にゲート絶縁膜を介して形成されるゲートＧＴとを有している。ｐ型ウエル領域ＰＷは、ｎ型ウエル領域ＮＷを介して半導体基板と電気的に分離されている。すなわち、ｎＭＯＳトランジスタＮ１、Ｎ２は、いわゆるトリプルウエル構造を用いて形成されている。ｐ型ウエル領域ＰＷは、各ｎＭＯＳトランジスタＮ１、Ｎ２のバックゲート（基板）である。各ｎＭＯＳトランジスタＮ１、Ｎ２において、ソースおよびドレインを形成するｎ型拡散領域Ｎ＋と、ｐ型ウエル領域ＰＷとにより、ｎｐｎ型の寄生バイポーラトランジスタが形成されている。

【0080】

各ダイオードＤ１、Ｄ２は、ｎ型ウエル領域ＮＷ（カソード）と、ｎ型ウエル領域ＮＷの表面に形成されたｐ型拡散領域Ｐ＋（アノード）により形成されている。ダイオードＤ１のカソードは、ｎ型ウエル領域ＮＷの表面に形成されたｎ型拡散領域Ｎ＋を介して、ノードＮＤＣに接続されている。ダイオードＤ２のカソードは、ｎ型ウエル領域ＮＷの表面に形成されたｎ型拡散領域Ｎ＋を介して、ノードＮＤＡに接続されている。各ｎＭＯＳトランジスタＮ１、Ｎ２および各ダイオードＤ１、Ｄ２のｐ型ウエル領域ＰＷは、電気的に互いに独立に形成されている。

【0081】

図１１は、図９に示した保護回路ＥＳＤ１において、信号端子ＰＡＤの電圧ＶＰＡＤとｎＭＯＳトランジスタＮ１に印加される電圧との関係を示している。図３と同じ動作については、詳細な説明は省略する。図１１は、保護回路ＥＳＤ１を搭載する半導体集積回路がシステム上で動作し、信号が信号端子ＰＡＤに伝達されるときの状態を示している。例えば、電源電圧ＶＤＥは３．３Ｖに設定され、信号の電圧ＶＰＡＤは０Ｖから５．０Ｖの範囲で変化する。なお、図１１では、動作マージンを考慮して、信号の電圧ＶＰＡＤの最大値を６．０Ｖにしている。

【0082】

ノードＮＤＢの電圧は、図３と同じであり、（ＶＤＥ＋ＶＰＡＤ）／２に設定される。ノードＮＤＣの電圧は、電圧ＶＰＡＤに、（ＶＤＥ−ＶＰＡＤ）の１／３倍を加えた値に設定され、電圧ＶＰＡＤの上昇とともに上昇する。例えば、ノードＮＤＣの電圧は、電圧ＶＰＡＤが０Ｖのときに１．１Ｖであり、電圧ＶＰＡＤが３．３Ｖのときに３．３Ｖであり、電圧ＶＰＡＤが６Ｖのときに５．１Ｖである。

【0083】

ｎＭＯＳトランジスタＮ１のゲート電圧ＶＧおよび基板電圧ＶＢは、電源電圧ＶＤＥと、ノードＮＤＣの電圧にダイオードＤ１の順方向電圧降下の値を加えた電圧のうち低いほうに設定される。これにより、ｎＭＯＳトランジスタＮ１のゲート電圧ＶＧおよび基板電圧ＶＢは、電圧ＶＰＡＤが０Ｖから２．５５Ｖの範囲にあるときにノードＮＤＣの電圧に０．５Ｖを加えた値に設定される。また、ｎＭＯＳトランジスタＮ１のゲート電圧ＶＧおよび基板電圧ＶＢは、電圧ＶＰＡＤが２．５５Ｖから６．０Ｖの範囲にあるときに電源電圧ＶＤＥに設定される。

【0084】

電圧ＶＰＡＤが電源電圧ＶＤＥより低いとき、ノードＮＤＢの電圧がｎＭＯＳトランジスタＮ１のソース電圧になり、電源電圧ＶＤＥがｎＭＯＳトランジスタＮ１のドレイン電圧になる。電圧ＶＰＡＤが電源電圧ＶＤＥより高いとき、電源電圧ＶＤＥがｎＭＯＳトランジスタＮ１のソース電圧になり、ノードＮＤＢの電圧がｎＭＯＳトランジスタＮ１のドレイン電圧になる。

【0085】

電圧ＶＰＡＤが０．３Ｖから３．３Ｖの範囲にあるとき、ｎＭＯＳトランジスタＮ１の基板電圧ＶＢは、ソース電圧（ＮＤＢ）以上になる。しかし、基板電圧ＶＢとソース電圧（ＮＤＢ）との差の最大値（０．３７５Ｖ、電圧ＶＰＡＤ＝２．５５Ｖ）は、ｐｎ接合の順方向電圧降下（例えば、０．５Ｖ）より小さい。電圧ＶＰＡＤが０Ｖから０．３Ｖおよび３．３Ｖから６．０Ｖの範囲にあるとき、ｎＭＯＳトランジスタＮ１の基板電圧ＶＢは、ソース電圧（ＮＤＢまたはＶＤＥ）以上になる。

【0086】

電圧ＶＰＡＤが０Ｖから６．０Ｖの範囲にあるとき、ｎＭＯＳトランジスタＮ１の基板電圧ＶＢは、常にドレイン電圧（ＮＤＢまたはＶＤＥ）以下になる。以上より、電圧ＶＰＡＤが０Ｖから６．０Ｖの範囲にあるときに、ｎＭＯＳトランジスタＮ１のバックゲートとドレイン間またはバックゲートとソース間にリーク電流（ｐｎ接合の順方向電流）が流れることはない。

【0087】

ｎＭＯＳトランジスタＮ１のゲート電圧と、ソース電圧またはドレイン電圧との差は、電圧ＶＰＡＤが０Ｖのときに最大（１．７Ｖ）になる。ｎＭＯＳトランジスタＮ１のソース電圧とドレイン電圧との差は、電圧ＶＰＡＤが０Ｖのときに最大（１．６５Ｖ）になる。ｎＭＯＳトランジスタＮ１のゲート、基板間電圧は、常に０Ｖである。以上より、ｎＭＯＳトランジスタＮ１のゲート、ソース、ドレイン、基板間に、耐圧（１．８Ｖ）を超える電圧が印加されることはない。したがって、保護回路ＥＳＤ１を搭載する半導体集積回路がシステム上で動作するときに、０Ｖから５．０Ｖの信号が信号端子ＰＡＤに印加されても、ｎＭＯＳトランジスタＮ１は破壊されない。

【0088】

図１２は、図９に示した保護回路ＥＳＤ１において、信号端子ＰＡＤの電圧ＶＰＡＤとｎＭＯＳトランジスタＮ２に印加される電圧との関係を示している。図４と同じ動作については、詳細な説明は省略する。図１２も、図１１と同様に、保護回路ＥＳＤ１を搭載する半導体集積回路がシステム上で動作し、信号が信号端子ＰＡＤに伝達されるときの状態を示している。例えば、電源電圧ＶＤＥは３．３Ｖに設定され、信号の電圧ＶＰＡＤは０Ｖから５．０Ｖの範囲で変化する。なお、図１２では、図１１と同様に、動作マージンを考慮して、信号の電圧ＶＰＡＤの最大値を６．０Ｖにしている。

【0089】

ノードＮＤＢの電圧は、図３と同じである。ノードＮＤＡの電圧は、電圧ＶＰＡＤに、（ＶＤＥ−ＶＰＡＤ）の３／４倍を加えた値に設定され、電圧ＶＰＡＤの上昇とともに上昇する。例えば、ノードＮＤＡの電圧は、電圧ＶＰＡＤが０Ｖのときに２．４７５Ｖであり、電圧ＶＰＡＤが３．３Ｖのときに３．３Ｖであり、電圧ＶＰＡＤが６Ｖのときに３．９７５Ｖである。

【0090】

ｎＭＯＳトランジスタＮ２のゲート電圧ＶＧおよび基板電圧ＶＢは、電圧ＶＰＡＤと、ノードＮＤＣの電圧にダイオードＤ２の順方向電圧降下の値を加えた電圧のうち低いほうに設定される。これにより、ｎＭＯＳトランジスタＮ２のゲート電圧ＶＧおよび基板電圧ＶＢは、電圧ＶＰＡＤが０Ｖから４．０Ｖの範囲にあるときに電圧ＶＰＡＤに設定される。また、ｎＭＯＳトランジスタＮ２のゲート電圧ＶＧおよび基板電圧ＶＢは、電圧ＶＰＡＤが４．０Ｖから６．０Ｖの範囲にあるときにノードＮＤＡの電圧に０．５Ｖを加えた値に設定される。

【0091】

電圧ＶＰＡＤが電源電圧ＶＤＥより低いとき、電圧ＶＰＡＤがｎＭＯＳトランジスタＮ２のソース電圧になり、ノードＮＤＢの電圧がｎＭＯＳトランジスタＮ２のドレイン電圧になる。電圧ＶＰＡＤが電源電圧ＶＤＥより高いとき、ノードＮＤＢの電圧がｎＭＯＳトランジスタＮ２のソース電圧になり、電圧ＶＰＡＤがｎＭＯＳトランジスタＮ２のドレイン電圧になる。

【0092】

電圧ＶＰＡＤが３．３Ｖから５．３Ｖの範囲にあるとき、ｎＭＯＳトランジスタＮ２の基板電圧ＶＢは、ソース電圧（ＮＤＢ）以上になる。しかし、基板電圧ＶＢとソース電圧（ＮＤＢ）との差の最大値（０．３３Ｖ、電圧ＶＰＡＤ＝３．９７Ｖ）は、ｐｎ接合の順方向電圧降下（例えば、０．５Ｖ）より小さい。電圧ＶＰＡＤが０Ｖから３．３Ｖおよび５．３Ｖから６．０Ｖの範囲にあるとき、ｎＭＯＳトランジスタＮ２の基板電圧ＶＢは、ソース電圧（ＶＤＥまたはＮＤＢ）以上になる。

【0093】

電圧ＶＰＡＤが０Ｖから６．０Ｖの範囲にあるとき、ｎＭＯＳトランジスタＮ２の基板電圧ＶＢは、常にドレイン電圧（ＮＤＢまたはＶＰＡＤ）以上になる。以上より、電圧ＶＰＡＤが０Ｖから６．０Ｖの範囲にあるときに、ｎＭＯＳトランジスタＮ２のバックゲートとドレイン間またはバックゲートとソース間にリーク電流（ｐｎ接合の順方向電流）が流れることはない。

【0094】

ｎＭＯＳトランジスタＮ２のゲート電圧と、ソース電圧またはドレイン電圧との差は、電圧ＶＰＡＤが０Ｖのときに最大（１．６５Ｖ）になる。ｎＭＯＳトランジスタＮ２のソース電圧とドレイン電圧との差は、電圧ＶＰＡＤが０Ｖのときに最大（１．６５Ｖ）になる。ｎＭＯＳトランジスタＮ２のゲート、基板間電圧は、常に０Ｖである。以上より、ｎＭＯＳトランジスタＮ２のゲート、ソース、ドレイン、基板間に、耐圧（１．８Ｖ）を超える電圧が印加されることはない。したがって、保護回路ＥＳＤ１を搭載する半導体集積回路がシステム上で動作するときに、０Ｖから５．０Ｖの信号が信号端子ＰＡＤに印加されても、ｎＭＯＳトランジスタＮ２は破壊されない。

【0095】

図１３は、図９に示した保護回路ＥＳＤ１において、信号端子ＰＡＤの電圧ＶＰＡＤとｎＭＯＳトランジスタＮ１、Ｎ２のゲート・ソース間電圧ＶＧＳとの関係を示している。図５と同じ動作については、詳細な説明は省略する。

【0096】

電圧ＶＰＡＤが電源電圧ＶＤＥ（３．３Ｖ）より低いとき、ノードＮＤＢの電圧がｎＭＯＳトランジスタＮ１のソース電圧になり、電圧ＶＰＡＤがｎＭＯＳトランジスタＮ２のソース電圧になる。電圧ＶＰＡＤが電源電圧ＶＤＥ（３．３Ｖ）より高いとき、電源電圧ＶＤＥがｎＭＯＳトランジスタＮ１のソース電圧になり、ノードＮＤＢの電圧がｎＭＯＳトランジスタＮ２のソース電圧になる。

【0097】

ｎＭＯＳトランジスタＮ１のゲート電圧ＶＧは、電圧ＶＰＡＤが０．３Ｖから３．３Ｖの範囲にあるとき、ｎＭＯＳトランジスタＮ１のソース電圧であるノードＮＤＢの電圧より高くなる。そして、ｎＭＯＳトランジスタＮ１のゲート・ソース間電圧ＶＧＳは、電圧ＶＰＡＤが２．５５Ｖのときに最大（０．３７５Ｖ）になる。ｎＭＯＳトランジスタＮ１のゲート・ソース間電圧ＶＧＳは、電圧ＶＰＡＤが０Ｖから０．３Ｖおよび３．３Ｖから６．０Ｖの範囲にあるとき、０Ｖ以下になる。

【0098】

一方、ｎＭＯＳトランジスタＮ２のゲート電圧ＶＧは、電圧ＶＰＡＤが３．３Ｖから５．３Ｖの範囲にあるとき、ｎＭＯＳトランジスタＮ２のソース電圧であるノードＮＤＢの電圧より高くなり、電圧ＶＰＡＤが３．９７Ｖのときに最大（０．３３Ｖ）になる。ｎＭＯＳトランジスタＮ２のゲート電圧ＶＧは、電圧ＶＰＡＤが０Ｖから３．３Ｖおよび５．３Ｖから６．０Ｖの範囲にあるとき、０Ｖ以下になる。

【0099】

上述したように、ｎＭＯＳトランジスタＮ１、Ｎ２の閾値電圧は、０．４Ｖまたは０．５Ｖに設計されている。ｎＭＯＳトランジスタＮ１、Ｎ２のゲート・ソース間電圧ＶＧＳは、電圧ＶＰＡＤの全ての範囲において、閾値電圧より高くなることはない。したがって、保護回路ＥＳＤ１を搭載する半導体集積回路がシステム上で動作し、信号が信号端子ＰＡＤに供給され、電圧ＶＰＡＤが変化するときに、ｎＭＯＳトランジスタＮ１、Ｎ２がオンすることを防止できる。この結果、信号端子ＰＡＤから保護回路ＥＳＤ１にリーク電流が流れることを防止でき、保護回路ＥＳＤ１がシステムの動作に影響を与えることを防止できる。

【0100】

なお、図９に示した抵抗素子ＲＡ、ＲＢ、ＲＣ、ＲＤの抵抗比は、各ｎＭＯＳトランジスタＮ１、Ｎ２のゲート・ソース間電圧ＶＧＳが各ｎＭＯＳトランジスタＮ１、Ｎ２の閾値電圧より高くならないように設計される。ｎＭＯＳトランジスタＮ１、Ｎ２のゲート・ソース間電圧ＶＧＳが閾値電圧より低くならないという条件を満たせば、抵抗素子ＲＡ、ＲＢ、ＲＣ、ＲＤの抵抗比は、上述した比率３：３：２：４に限定されるものではない。上記条件を満たせば、ノードＮＤＡの電圧は、電源電圧ＶＤＥとノードＮＤＢの電圧との間の値に設定可能である。ノードＮＤＣの電圧は、ノードＮＤＢの電圧と電圧ＶＰＡＤとの間の値に設定可能である。

【0101】

そして、ｎＭＯＳトランジスタＮ１、Ｎ２のゲート電圧ＶＧを、ノードＮＤＢの電圧に追従して電圧が上昇するノードＮＤＣ、ＮＤＡを利用してそれぞれ生成することで、各ｎＭＯＳトランジスタＮ１、Ｎ２のゲート・ソース間電圧ＶＧＳが閾値電圧より低くなることが防止される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

【0102】

図１４は、保護回路の別の実施形態を示している。図９と同じ要素については、詳細な説明は省略する。この実施形態の保護回路ＥＳＤ１は、複数のｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４および複数のｎＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３、Ｎ２４を有している。すなわち、図９に示したｎＭＯＳトランジスタＮ１が、複数のサブｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４に置き換えられ、図９に示したｎＭＯＳトランジスタＮ２が、複数のサブｎＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３、Ｎ２４に置き換えられている。なお、ｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４の数およびｎＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３、Ｎ２４の数は、櫛状のゲートの分岐数により可変である。抵抗素子Ｒ１、Ｒ２、ＲＡ、ＲＢ、ＲＣ、ＲＤおよびダイオードＤ１、Ｄ２は、図９と同じ素子である。

【0103】

各ｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４のソースは、各抵抗素子Ｒ５１、Ｒ５２、Ｒ５３、Ｒ５４を介してノードＮＤＢに接続されている。各ｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４のドレインは、電源端子ＶＤＥに共通に接続されている。各ｎＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３、Ｎ２４のソースは、各抵抗素子Ｒ６１、Ｒ６２、Ｒ６３、Ｒ６４を介して信号端子ＰＡＤに接続されている。各ｎＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３、Ｎ２４のドレインは、ノードＮＤＢに共通に接続されている。

【0104】

なお、ここでは、各ｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４の下側の電極をソースと称し、各ｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４の上側の電極をドレインと称している。

【0105】

この実施形態においても、上述した実施形態と同様に、ｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４の耐圧は、電源電圧ＶＤＥより低く、信号端子ＰＡＤに伝達される信号の最大電圧は、電源電圧ＶＤＥより高い。例えば、電源電圧ＶＤＥは３．３Ｖであり、０Ｖから６．０Ｖの範囲の信号が信号端子ＰＡＤに伝達される。例えば、ｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４の閾値電圧は、０．４Ｖまたは０．５Ｖである。例えば、ｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４の耐圧は、１．８Ｖである。

【0106】

この実施形態の保護回路ＥＳＤ１は、図７の説明と同様に、電源端子ＶＤＥを基準として、信号端子ＰＡＤに正のサージ電圧が印加されるときに機能する。このため、抵抗素子Ｒ５１、Ｒ５２、Ｒ５３、Ｒ５４、Ｒ６１、Ｒ６２、Ｒ６３、Ｒ６４は、ｎ型ウエル領域とｐ型拡散領域（ソース）によるｐｎ接合のブレークダウンが起こる各ｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４のソース側に設けられる。これにより、サージ電圧が印加されるときに、ｎＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３、Ｎ２４の寄生バイポーラトランジスタを連続的にオンさせ、ＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３、Ｎ２４の寄生バイポーラトランジスタを連続的にオンさせることができる。この結果、ｎＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３、Ｎ２４のいずれか、またはｎＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３、Ｎ２４のいずれかに電流が集中することを防止でき、保護回路ＥＳＤ１が破壊されることを防止できる。

【0107】

なお、ｎＭＯＳトランジスタＮ１１、Ｎ２１は、電源電圧ＶＤＥと信号端子ＰＡＤの電圧との中間の値に設定されるノードＮＤＢを介して互いに接続されている。ｎＭＯＳトランジスタＮ１１、Ｎ２１はノードＮＤＢにより分離されているため、独立に動作し、ｎＭＯＳトランジスタＮ１１、Ｎ２１の寄生バイポーラトランジスタは独立にオンする。このため、ｎＭＯＳトランジスタＮ１１、Ｎ２１の各々に抵抗素子Ｒ５１、Ｒ６１を設ける必要がある。他のｎＭＯＳトランジスタＮ１２、Ｎ２２等も同様に、抵抗素子をそれぞれ設ける必要がある。

【0108】

例えば、各抵抗素子Ｒ５１、Ｒ５２、Ｒ５３、Ｒ５４、Ｒ６１、Ｒ６２、Ｒ６３、Ｒ６４は、各ｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４のソースであるｐ型拡散領域に設けられたシリサイドブロックにより形成される。

【0109】

この実施形態の保護回路ＥＳＤ１の特性は、図１１から図１３と同じである。また、この実施形態の保護回路ＥＳＤ１は、図６と同様に、内部回路ＩＮＴ、保護回路ＥＳＤ２、ＥＳＤ３を有する半導体集積回路ＳＥＭに形成され、図７（破線の矢印を除く）と同じ動作をする。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

【0110】

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
電源電圧を受ける電源端子と信号が入力または出力される信号端子との間に第１ノードを介して直列に接続された第１トランジスタおよび第２トランジスタと、
前記第１トランジスタのゲートおよびバックゲートと、前記電源端子との間に配置される第１抵抗素子と、
前記第２トランジスタのゲートおよびバックゲートと、前記信号端子との間に配置される第２抵抗素子と、
前記電源端子と前記信号端子との間に直列に接続された第３抵抗素子、第４抵抗素子、第５抵抗素子および第６抵抗素子とを含み、前記第４抵抗素子および前記第５抵抗素子を互いに接続する第２ノードに前記電源電圧と前記信号端子の電圧との中間の電圧を生成し、前記第２ノードが前記第１ノードに接続された分圧回路と、
前記第１トランジスタのゲートおよびバックゲートと、前記第５抵抗素子および前記第６抵抗素子を互いに接続する第３ノードとの間に配置される第１ダイオードと、
前記第２トランジスタのゲートおよびバックゲートと、前記第３抵抗素子および前記第４抵抗素子を互いに接続する第４ノードとの間に配置される第２ダイオードと
を備えていることを特徴とする保護回路。
（付記２）
前記第３抵抗素子と前記第４抵抗素子の抵抗比は、前記信号端子に信号が入力または出力されるときに、前記第２トランジスタのゲート・ソース間電圧の絶対値が前記第２トランジスタの閾値電圧の絶対値を超えないように設定され、
前記第５抵抗素子と前記第６抵抗素子の抵抗比は、前記信号端子に信号が入力または出力されるときに、前記第１トランジスタのゲート・ソース間電圧の絶対値が前記第１トランジスタの閾値電圧の絶対値を超えないように設定されていること
を特徴とする付記１に記載の保護回路。
（付記３）
前記第１トランジスタおよび前記第２トランジスタは、ｐＭＯＳトランジスタであり、
前記第１ダイオードは、アノードが前記第３ノードに接続され、カソードが前記第１トランジスタのゲートおよびバックゲートに接続され、
前記第２ダイオードは、アノードが前記第４ノードに接続され、カソードが前記第２トランジスタのゲートおよびバックゲートに接続されていること
を特徴とする付記１または付記２に記載の保護回路。
（付記４）
前記第１トランジスタは、複数の第１サブトランジスタにより形成され、
前記第２トランジスタは、複数の第２サブトランジスタにより形成され、
前記保護回路は、
前記電源端子と前記各第１サブトランジスタとの間に配置される第７抵抗素子と、
前記第２ノードと前記各第２サブトランジスタとの間に配置される第８抵抗素子と
を備えていることを特徴とする付記３に記載の保護回路。
（付記５）
前記第１トランジスタおよび前記第２トランジスタは、ｎＭＯＳトランジスタであり、
前記第１ダイオードは、アノードが前記第１トランジスタのゲートおよびバックゲート接続され、カソードが前記第３ノードに接続され、
前記第２ダイオードは、アノードが前記第２トランジスタのゲートおよびバックゲートに接続され、カソードが前記第４ノードに接続されていること
を特徴とする付記１または付記２に記載の保護回路。
（付記６）
前記第１トランジスタは、複数の第１サブトランジスタにより形成され、
前記第２トランジスタは、複数の第２サブトランジスタにより形成され、
前記保護回路は、
前記各第１サブトランジスタと前記第２ノードとの間に配置される第７抵抗素子と、
前記各第２サブトランジスタと前記信号端子との間に配置される第８抵抗素子と
を備えていることを特徴とする付記５に記載の保護回路。
（付記７）
付記１ないし付記６のいずれか１項に記載の保護回路を含み、前記電源端子を基準として前記信号端子に印加される正のサージ電圧による電荷を前記電源端子に放電する第１保護回路と、
前記信号端子に伝達される信号に応じて動作し、前記第１トランジスタおよび前記第２トランジスタと同じ耐圧のトランジスタを有する内部回路と、
前記電源端子と接地端子との間に配置され、前記接地端子を基準として前記電源端子に印加される正のサージ電圧による電荷を前記接地端子に放電するとともに、前記電源端子を基準として前記接地端子に印加される正のサージ電圧による電荷を前記電源端子に放電する第２保護回路と、
前記接地端子と前記信号端子との間に配置され、前記接地端子を基準として前記信号端子に印加される負のサージ電圧による電荷を前記信号端子に放電するための第３保護回路と
を備えていることを特徴とする半導体集積回路。

【0111】

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

【符号の説明】

【0112】

Ｄ１、Ｄ２‥ダイオード；ＧＴ‥ゲート；ＩＮＴ‥内部回路；Ｎ１、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４‥ｎＭＯＳトランジスタ；Ｎ２、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４‥ｎＭＯＳトランジスタ；Ｎ＋‥ｎ型拡散領域；ＮＷ‥ｎ型ウエル領域；Ｐ１、Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４‥ｐＭＯＳトランジスタ；Ｐ２、Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４‥ｐＭＯＳトランジスタ；Ｐ＋‥ｐ型拡散領域；ＰＡＤ‥信号端子；ＥＳＤ１、ＥＳＤ２、ＥＳＤ３‥保護回路；Ｒ１、Ｒ２‥抵抗素子；Ｒ５１、Ｒ５２、Ｒ５３、Ｒ５４‥抵抗素子；Ｒ６１、Ｒ６２、Ｒ６３、Ｒ６４‥抵抗素子；ＲＡ、ＲＢ、ＲＣ、ＲＤ‥抵抗素子；ＳＥＭ‥半導体集積回路；ＳＴＩ‥素子分離領域；ＶＤＥ‥電源端子；ＶＳＳ‥接地端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】