特許 5916263 電力源装置チップ、電力源装置、及びＰｏＥシステム及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5916263

(24)【登録日】2016年4月15日

(45)【発行日】2016年5月11日

(54)【発明の名称】電力源装置チップ、電力源装置、及びＰｏＥシステム及び方法

(51)【国際特許分類】

   H04L 29/00 20060101AFI20160422BHJP

   G06F 1/26 20060101ALI20160422BHJP

【ＦＩ】

   H04L13/00 T

   G06F1/26 F

【請求項の数】15

【外国語出願】

【全頁数】16

(21)【出願番号】特願2015-81510(P2015-81510)

(22)【出願日】2015年4月13日

(65)【公開番号】特開2015-204630(P2015-204630A)

(43)【公開日】2015年11月16日

【審査請求日】2015年4月28日

(31)【優先権主張番号】201410146623.X

(32)【優先日】2014年4月14日

(33)【優先権主張国】CN

(73)【特許権者】

【識別番号】504277388

【氏名又は名称】▲ホア▼▲ウェイ▼技術有限公司

【氏名又は名称原語表記】ＨＵＡＷＥＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＣＯ．，ＬＴＤ．

(74)【代理人】

【識別番号】100146835

【弁理士】

【氏名又は名称】佐伯 義文

(74)【代理人】

【識別番号】100140534

【弁理士】

【氏名又は名称】木内 敬二

(72)【発明者】

【氏名】ヤン・ジュアン

(72)【発明者】

【氏名】チャオ・ジャオ

(72)【発明者】

【氏名】シヨン・フ

(72)【発明者】

【氏名】ルイ・フア

【審査官】 森谷 哲朗

(56)【参考文献】

【文献】 特開２０１３−９３３２３（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１０／０１０６９８５（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００７／００３０６１３（ＵＳ，Ａ１）

【文献】 Linear Technology Corporation，LTC4290/LTC4271 - 8ポート PoE/PoE+/LTPoE++ PSE コントローラ，日本，２０１２年，ＵＲＬ，http://cds.linear.com/docs/jp/datasheet/j429071fa.pdf

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｌ ２９／００

Ｇ０６Ｆ １／２６

(57)【特許請求の範囲】

【請求項1】

電力源装置（PSE）チップであって、
第１レジスタを具備し、
前記PSEチップは、前記第１レジスタに格納されている値に従って、前記PSEチップの少なくとも１つの給電チャネルを制御するように構成されており、前記第１レジスタに格納されている前記値は、少なくとも１つの制御ビットを具備し、前記少なくとも１つの制御ビットのそれぞれは、前記PSEチップの少なくとも１つの給電チャネルの１つに対応し、
前記PSEチップは、第１命令に応答して、前記第１レジスタに格納されている前記値を前記第１命令の第１データバイトに変更し、前記第１命令は、ライト命令であり、前記第１命令は、第１スレーブアドレスと、第１コマンドバイトと、前記第１データバイトと、を具備し、前記第１スレーブアドレスは、前記PSEチップのアドレスであり、前記第１コマンドバイトの値は、前記第１レジスタのアドレスであり、
前記PSEチップは、第２命令に応答して、前記第１レジスタに格納されている前記値を計算値に変更し、前記第２命令は、ライト命令であり、前記第２命令は、第２スレーブアドレスと、前記第１コマンドバイトと、第２データバイトと、を具備し、前記第２スレーブアドレスは、仮想受電グループの仮想アドレスであり、前記計算値は、前記第２命令の前記第２データバイトと、前記PSEチップに格納されている前記仮想受電グループのチャネル指示値と、に従う計算によって得られた結果であり、
前記仮想受電グループの前記チャネル指示値は、少なくとも１つの使用ビットを具備し、前記少なくとも１つの使用ビットのそれぞれは、前記PSEチップの少なくとも１つの給電チャネルの１つに対応し、前記少なくとも１つの使用ビットのそれぞれの値は、対応する給電チャネルが前記仮想受電グループに加えられたかどうかを示していることを特徴とするPSEチップ。

【請求項2】

前記PSEチップは、第２レジスタをさらに具備し、
前記第２レジスタは、前記仮想受電グループの前記チャネル指示値を格納することを特徴とする請求項１に記載のPSEチップ。

【請求項3】

複数の仮想受電グループがあり、前記PSEチップは、複数の第２レジスタを具備し、前記複数の仮想受電グループと前記複数の第２レジスタ間の通信は、１対１対応であることを特徴とする請求項２に記載のPSEチップ。

【請求項4】

前記PSEチップは、第３命令に応答して、前記第２レジスタに格納されている値を前記第３命令の第３データバイトに変更し、前記第３命令は、ライト命令であり、前記第３命令は、前記第１スレーブアドレスと、第２コマンドバイトと、前記第３データバイトと、を具備し、前記第２コマンドバイトは、前記第２レジスタのアドレスであることを特徴とする請求項２又は３に記載のPSEチップ。

【請求項5】

前記PSEチップは、第３レジスタをさらに具備し、前記第３レジスタは、前記仮想受電グループのチャネル指示値の前記少なくとも１つの使用ビットの１つを格納することを特徴とする請求項１に記載のPSEチップ。

【請求項6】

複数の仮想受電グループがあり、前記第３レジスタに格納されている値の複数の指示ビットから、前記複数の仮想受電グループへのマッピングは一対一対応であり、前記第３レジスタに格納されている前記値の前記複数の指示ビットのそれぞれは、対応する仮想受電グループの前記チャネル指示値の前記少なくとも１つの使用ビットのx番ビットを格納し、xは、１以上の整数であることを特徴とする請求項５に記載のPSEチップ。

【請求項7】

前記PSEチップは、第４命令に応答して、前記第３レジスタに格納されている前記値を前記第４命令の第４データバイトに変更し、前記第４命令は、ライト命令であり、前記第４命令は、前記第１スレーブアドレスと、第３コマンドバイトと、前記第４データバイトと、を具備し、前記第３コマンドバイトは、前記第３レジスタのアドレスであることを特徴とする請求項５又は６に記載のPSEチップ。

【請求項8】

電力源装置であって、
プロセッサと、メモリと、ポート給電回路と、イーサネット(登録商標)ポートと、請求項１から７のいずれか一項に記載の前記PSEチップと、
を具備し、
前記プロセッサは、バスを使用して前記メモリと接続されており、
前記プロセッサは、前記PSEチップに接続されており、
前記PSEチップは、前記ポート給電回路を使用して、前記イーサネット(登録商標)ポートに接続されており、
前記メモリは、プログラムを格納し、前記プロセッサは、前記プログラムにしたがって、前記第１命令と、前記第２命令とを前記PSEチップに送信することを特徴とする電力源装置。

【請求項9】

PoEシステムであって、
複数の受電デバイスと、請求項８に記載の前記電力源装置と、を具備し、
複数の受電デバイスのそれぞれは、前記電力源装置の前記イーサネット(登録商標)ポートに接続されていることを特徴とするPoEシステム。

【請求項10】

前記PoEシステムは、LOE (lighting over Ethernet（登録商標）)システムであり、前記受電デバイスは、電気供給される光源であることを特徴とする請求項９に記載のPoEシステム。

【請求項11】

PoE方法であって、
電力源装置により、PSEチップが第１命令を受信するステップと、
前記第１命令に応答して、前記PSEチップが第１レジスタに格納されている値を前記第１命令の第１データバイトに変更するステップであって、と、前記第１命令は、ライト命令であり、前記第１命令は、第１スレーブアドレスと、第１コマンドバイトと、前記第１データバイトと、を具備し、前記第１スレーブアドレスは、前記PSEチップのアドレスであり、前記第１コマンドバイトの値は、前記第１レジスタのアドレスであり、前記第１レジスタは、前記PSEチップ内にあり、前記PSEチップは、前記第１レジスタに格納されている前記値に従って、前記PSEチップの少なくとも１つの給電チャネルを制御するように構成され、前記第１レジスタに格納されている前記値は、少なくとも１つの制御ビットを具備し、前記少なくとも１つの制御ビットそれぞれは、前記PSEチップの少なくとも１つの給電チャネルの１つに対応する、ステップと、
前記PSEチップにより第２命令を受信するステップと、
前記第２命令に応答して前記PSEチップが、前記第１レジスタに格納されている前記値を計算値に変更するステップであって、前記第２命令は、ライト命令であり、前記第２命令は、第２スレーブアドレスと、前記第１コマンドバイトと、第２データバイトと、を具備し、前記第２スレーブアドレスは、仮想受電グループの仮想アドレスであり、前記計算値は、前記第２命令の前記第２データバイトと、前記PSEチップに格納されている前記仮想受電グループのチャネル指示値と、に従う計算によって得られた結果であり、
前記仮想受電グループの前記チャネル指示値は、少なくとも１つの使用ビットを具備し、前記少なくとも１つの使用ビットのそれぞれは、前記PSEチップの少なくとも１つの給電チャネルの１つに対応し、前記少なくとも１つの使用ビットのそれぞれの値は、対応する給電チャネルが前記仮想受電グループに加えられたかどうかを示すことを特徴とするPoE方法。

【請求項12】

前記方法は、
前記PSEチップにより、第３命令を受信するステップと、
前記第３命令に従って前記PSEチップにより、第２レジスタに格納されている値を、前記第３命令の第３データバイトに変更するステップであって、前記第３命令は、ライト命令であり、前記第３命令は、前記第１スレーブアドレスと、第２コマンドバイトと、前記第３データバイトと、を具備し、前記第２コマンドバイトは、前記第２レジスタのアドレスであるステップと、
をさらに具備し、
前記第２レジスタは、前記PSEチップ内にあり、前記第２レジスタは、前記仮想受電グループの前記チャネル指示値を格納することを特徴とする請求項１１に記載のPoE方法。

【請求項13】

複数の仮想受電グループがあり、前記PSEチップは、複数の第２レジスタを具備し、前記複数の仮想受電グループと前記複数の第２レジスタ間の通信はは、一対一対応であることを特徴とする請求項１２に記載のPoE方法。

【請求項14】

前記方法は、
前記PSEチップにより、第４命令を受信するステップと、
前記第４命令に応答して前記PSEチップにより、第３レジスタに格納されている値を前記第４命令の第４データバイトに変更するステップであって、
前記第４命令は、ライト命令であり、前記第４命令は、前記第１スレーブアドレスと、第３コマンドバイトと、前記第４データバイトと、を具備し、前記第３コマンドバイトは、前記第３レジスタのアドレスであり、
前記第３レジスタは、前記PSEチップ内であり、前記第３レジスタは、仮想受電グループの前記チャネル指示値の前記少なくとも１つの使用ビットの１つの使用ビットを格納することを特徴とする請求項１１に記載のPoE方法。

【請求項15】

複数の仮想受電グループがあり、前記第３レジスタに格納されている前記値の複数の指示ビットから前記複数の仮想受電グループへのマッピングは、一対一対応であり、前記第３レジスタに格納されている前記値の前記複数の指示ビットのそれぞれは、対応する仮想受電グループの前記チャネル指示値の前記少なくとも１つの使用ビットのx番ビットを格納し、xは、１以上の整数であることを特徴とする請求項１４に記載のPoE方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、PoE (Power over Ethernet（登録商標）)の分野に関連し、特に、電力源装置チップ、電力源装置、及びPoEシステム及び方法に関する。

【背景技術】

【0002】

システム内のデバイスは、電力源装置(給電側装置) (power sourcing equipment, PSE)と、受電デバイス（受電側デバイス） (powered device, PD)とに分けられる。前記電力源装置は、イーサネット(登録商標)ケーブルを使用することにより、前記受電デバイスへ電力を供給する。一般に、単一のPSEにより給電される複数の異なるPDは、形状も機能も大きく異なり、それゆえ、前記PSEは、前記PDの電力供給をポートに基づいて管理する。

【0003】

PoEのLOE (lighting over Ethernet（登録商標）)アプリケーションにおいて、単一のPSEにより給電される複数の異なるPDは、例えば、発光ダイオード(LED)などの電気供給される光源(electric powered light source)である。これらのPDは、形状も機能も類似している。さらに、前記LoEアプリケーションにおいて、複数の光源が同時に点灯することが必要となりうる。先の要求は、ポートに基づくPDの電源供給管理によっては満たすことができない。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は、PoEシステムにおいて複数のPDの同時制御を達成するPSEチップ、電力源装置、およびPoEシステムおよび方法を提供する。

【課題を解決するための手段】

【0005】

第１の態様によると、PSEチップが提供され、前記PSEチップは、第１レジスタを具備し、
前記PSEチップは、前記第１レジスタに格納されている値に従って、前記PSEチップの給電チャネルを制御するように構成されており、前記第１レジスタに格納されている前記値は、少なくとも１つの制御ビットを具備し、前記少なくとも１つの制御ビットのそれぞれは、前記PSEチップの給電チャネルの１つに対応し、
前記PSEチップは、第１命令に応答して、前記第１レジスタに格納されている前記値を前記第１命令の第１データバイトに変更し、前記第１命令は、ライト命令であり、前記第１命令は、第１スレーブアドレスと、第１コマンドバイトと、前記第１データバイトと、を具備し、前記第１スレーブアドレスは、前記PSEチップのアドレスであり、前記第１コマンドバイトの値は、前記第１レジスタのアドレスであり、
前記PSEチップは、第２命令に応答して、前記第１レジスタに格納されている前記値を計算値に変更し、前記第２命令は、ライト命令であり、前記第２命令は、第２スレーブアドレスと、前記第１コマンドバイトと、第２データバイトと、を具備し、前記第２スレーブアドレスは、仮想受電グループの仮想アドレスであり、前記計算値は、前記第２命令の前記第２データバイトと、前記PSEチップに格納されている前記仮想受電グループのチャネル指示値と、に従う計算によって得られた結果であり、
前記仮想受電グループの前記チャネル指示値は、少なくとも１つの使用ビットを具備し、前記少なくとも１つの使用ビットのそれぞれは、前記PSEチップの少なくとも１つの給電チャネルの１つに対応し、前記少なくとも１つの使用ビットのそれぞれの値は、対応する給電チャネルが前記仮想受電グループに加えられたかどうかを示している。

【0006】

前記第１の態様に関連して、前記第１の態様の第１の実施方法において、前記PSEチップは、第２レジスタをさらに具備し、
前記第２レジスタは、前記仮想受電グループの前記チャネル指示値を格納する。

【0007】

前記第１の態様の第１の実施方法に関連して、前記第１の態様の第２の実施方法において、複数の仮想受電グループがあり、前記PSEチップは、複数の第２レジスタを具備し、前記複数の仮想受電グループと前記複数の第２レジスタ間の通信は、１対１対応である。

【0008】

前記第１の態様の第１の実施方法または第２の実施方法に関連して、前記第１の態様の第３の実施方法において、
前記PSEチップは、第３命令に応答して、前記第２レジスタに格納されている値を前記第３命令の第３データバイトに変更し、前記第３命令は、ライト命令であり、前記第３命令は、前記第１スレーブアドレスと、第２コマンドバイトと、前記第３データバイトと、を具備し、前記第２コマンドバイトは、前記第２レジスタのアドレスである。

【0009】

前記第１の態様に関連して、前記第１の態様の第４の実施方法において、
前記PSEチップは、第３レジスタをさらに具備し、前記第３レジスタは、前記仮想受電グループのチャネル指示値の前記少なくとも１つの使用ビットの１つを格納する。

【0010】

前記第１の態様の第４の実施方法に関連して、前記第１の態様の第５の実施方法において、
複数の仮想受電グループがあり、前記第３レジスタに格納されている値の複数の指示ビットから、前記複数の仮想受電グループへのマッピングは一対一対応であり、前記第３レジスタに格納されている前記値の前記複数の指示ビットのそれぞれは、対応する仮想受電グループの前記チャネル指示値の前記少なくとも１つの使用ビットのx番ビットを格納し、xは、１以上の整数である。

【0011】

前記第１の態様の第４の実施方法または第５の実施方法に関連して、前記第１の態様の第６の実施方法において、
前記PSEチップは、第４命令に応答して、前記第３レジスタに格納されている前記値を前記第４命令の第４データバイトに変更し、前記第４命令は、ライト命令であり、前記第４命令は、前記第１スレーブアドレスと、第３コマンドバイトと、前記第４データバイトと、を具備し、前記第３コマンドバイトは、前記第３レジスタのアドレスである。

【0012】

第２の態様によると、電力源装置が提供され、前記電力源装置は、
プロセッサと、メモリと、ポート給電回路と、イーサネット(登録商標)ポートと、前記第１の態様及び第１の態様の前記第１の実施方法から第６の実施方法のいずれか１つに記載の前記PSEチップと、
を具備し、
前記プロセッサは、バスを使用して前記メモリ接続されており、
前記プロセッサは、前記PSEチップに接続されており、
前記PSEチップは、前記ポート給電回路を使用して、前記イーサネット(登録商標)ポートに接続されており、
前記メモリは、プログラムを格納し、前記プロセッサは、前記プログラムにしたがって、前記第１命令と、前記第２命令とを前記PSEチップに送信する

【0013】

第３の態様によると、
PoEシステムであって、
複数の受電デバイスと、前記第２の態様による前記電力源装置と、を具備し、
複数の受電デバイスのそれぞれは、前記電力源装置の前記イーサネット(登録商標)ポートに接続されている。

【0014】

前記第３の態様に関連して、前記第３の態様の第１の実施方法において、
前記PoEシステムは、LOE (lighting over Ethernet（登録商標）)システムであり、前記受電デバイスは、電気供給される光源である。

【0015】

第４の態様によると、PoE方法が提供され、前記方法は、
電力源装置により、PSEチップが第１命令を受信するステップと、
前記第１命令に応答して、前記PSEチップが第１レジスタに格納されている値を前記第１命令の第１データバイトに変更するステップであって、と、前記第１命令は、ライト命令であり、前記第１命令は、第１スレーブアドレスと、第１コマンドバイトと、前記第１データバイトと、を具備し、前記第１スレーブアドレスは、前記PSEチップのアドレスであり、前記第１コマンドバイトの値は、前記第１レジスタのアドレスであり、前記第１レジスタは、前記PSEチップ内にあり、前記PSEチップは、前記第１レジスタに格納されている前記値に従って、前記PSEチップの給電チャネルを制御するように構成され、前記第１レジスタに格納されている前記値は、少なくとも１つの制御ビットを具備し、前記少なくとも１つの制御ビットそれぞれは、前記PSEチップの給電チャネルの１つに対応する、ステップと、
前記PSEチップにより第２命令を受信するステップと、
前記第２命令に応答して前記PSEチップが、前記第１レジスタに格納されている前記値を計算値に変更するステップであって、前記第２命令は、ライト命令であり、前記第２命令は、第２スレーブアドレスと、前記第１コマンドバイトと、第２データバイトと、を具備し、前記第２スレーブアドレスは、仮想受電グループの仮想アドレスであり、前記計算値は、前記第２命令の前記第２データバイトと、前記PSEチップに格納されている前記仮想受電グループのチャネル指示値と、に従う計算によって得られた結果であり、
前記仮想受電グループの前記チャネル指示値は、少なくとも１つの使用ビットを具備し、前記少なくとも１つの使用ビットのそれぞれは、前記PSEチップの少なくとも１つの給電チャネルの１つに対応し、前記少なくとも１つの使用ビットのそれぞれの値は、対応する給電チャネルが前記仮想受電グループに加えられたかどうかを示す。

【0016】

前記第４の態様に関連して、前記第４の態様の第１の実施方法において、
前記方法は、
前記PSEチップにより、第３命令を受信するステップと、
前記第３命令に従って前記PSEチップにより、第２レジスタに格納されている値を、前記第３命令の第３データバイトに変更するステップであって、前記第３命令は、ライト命令であり、前記第３命令は、前記第１スレーブアドレスと、第２コマンドバイトと、前記第３データバイトと、を具備し、前記第２コマンドバイトは、前記第２レジスタのアドレスであるステップと、
をさらに具備し、
前記第２レジスタは、前記PSEチップ内にあり、前記第２レジスタは、前記仮想受電グループの前記チャネル指示値を格納する。

【0017】

前記第４の態様の第１実施方法に関連して、前記第４の態様の第２の実施方法において、
複数の仮想受電グループがあり、前記PSEチップは、複数の第２レジスタを具備し、前記複数の仮想受電グループと前記複数の第２レジスタ間の通信は、一対一対応である。

【0018】

前記第４の態様に関連して、前記第４の態様の第３の実施方法において、
前記方法は、
前記PSEチップにより、第４命令を受信するステップと、
前記第４命令に応答して前記PSEチップにより、第３レジスタに格納されている値を前記第４命令の第４データバイトに変更するステップであって、
前記第４命令は、ライト命令であり、前記第４命令は、前記第１スレーブアドレスと、第３コマンドバイトと、前記第４データバイトと、を具備し、前記第３コマンドバイトは、前記第３レジスタのアドレスであり、
前記第３レジスタは、前記PSEチップ内であり、前記第３レジスタは、仮想受電グループの前記チャネル指示値の前記少なくとも１つの使用ビットの１つの使用ビットを格納する。

【0019】

前記第４の態様の第３の実施方法に関連して、前記第４の態様の第４の実施方法において、
複数の仮想受電グループがあり、前記第３レジスタに格納されている前記値の複数の指示ビットから前記複数の仮想受電グループへのマッピングは、一対一対応であり、前記第３レジスタに格納されている前記値の前記複数の指示ビットのそれぞれは、対応する仮想受電グループの前記チャネル指示値の前記少なくとも１つの使用ビットのx番ビットを格納し、xは、１以上の整数である。

【0020】

本発明によると、仮想受電グループに加えられた給電チャネルが同時に制御できるように、給電チャネルが仮想受電グループに加えられたかどうかを示す情報が、PSEチップに格納される。

【図面の簡単な説明】

【0021】

【図1】本発明の実施形態によるPSEの構造図である。

【図2】本発明の実施形態によるPoEシステムの構造図である。

【発明を実施するための形態】

【0022】

PSEチップは、PoEプロトコルの要件においてPSE機能をサポートするように設計されたチップであり、通常、検出機能 (detection)を提供可能である。いくつかのPSEチップは、分類機能 (classification)をさらに提供し得る。一般のPSEチップは、マキシム・インテグレーテッド社 (Maxim Integrated)のMAX5952、MAX5971B、テキサス・インスツルメンツ社 (Texas Instruments)のTPS23841、TPS23851、リニアテクノロジー社 (Linear Technology)のLTC4266, LTC4270, LTC4274, LTC4290などである。一般に、PSEにおいて、PSEチップは、IIC (Inter-Integrated Circuit)バスを使用することにより中央演算処理装置(CPU)に接続されている。前記CPUは、前記IICバスを使用することにより、前記PSEチップのレジスタのリード／ライトが可能である。前記PSEチップによりサポートされる給電チャネルの数は、1, 4, 8, 又は12でありうる。しかし、前記PSEチップ内部で8又は12の給電チャネルがサポートされている場合、クアッド(quad)として４つの給電チャネルが、使用され、異なるクアッドのスレーブアドレスは異なり、したがって、前記CPUは、単一のIIC命令を使用してでは、同時に前記8又は12の給電チャネルの制御を実施できない。さらに、PSEが複数のPSEチップを備え、単一のPSEチップより多くの給電チャネルを提供する場合、前記CPUは、単一のIIC命令を使用して、前記複数のPSEチップのすべての給電チャネルを同時に制御することはできない。

【0023】

以下では、図１を参照しながら、本発明の実施形態を説明する。

【0024】

図１は、本発明による実施形態におけるPSEの構造図である。前記PSEは、ネットワークスイッチ、イーサネット(登録商標)ハブ、ミッドスパン(midspan)デバイス、ルータ、又はPoE機能を備えた他のデバイスであってよい。前記PSEは、プロセッサ、メモリ、PSEチップ、ポート給電回路、及びイーサネット(登録商標)ポートを具備している。前記PSEが、ネットワークスイッチ、イーサネット(登録商標)ハブ、又はルータであるならば、前記PSEは、イーサネット(登録商標)物理レイヤ (PHY)チップをさらに具備する。前記プロセッサは、バスを通じて前記メモリと前記PHYチップに接続されている。前記プロセッサは、前記PSEチップに接続されている。前記PHYチップは、イーサネット(登録商標)データチャネルを提供する。前記PSEチップは、給電チャネルを制御する。前記PSEチップは、前記ポート給電回路を使用することにより、前記イーサネット(登録商標)ポートと接続されている。前記PHYチップは、前記イーサネット(登録商標)ポートに接続されている。図１は、一例として４つのイーサネット(登録商標)ポートを使用するものが描かれているが、前記PSEにより提供されるイーサネット(登録商標)ポートの数は、これに限定されるものではない。前記メモリは、プログラムを格納し、前記プロセッサは、給電チャネルを制御するための命令を前記プログラムに従って、前記PSEチップに送信する。例えば、前記プロセッサは、前記プログラムにおける所定の時間に従って、給電チャネルを制御するために使用される複数の命令を連続的に送信してもよく、または、前記プロセッサは、前記プログラムに従って、コマンドラインインターフェース (CLIt)又はラフィカルユーザインターフェース (GUI)を提供してもよく、前記CLI又はGUIからのコマンドにしたがって、給電チャネルを制御するための命令を送信してもよく、または、前記プロセッサは、前記プログラムと他のデバイスからのメッセージに従って、給電チャネルの制御に使用するための命令を送信してもよく、前記メッセージは、イーサネット(登録商標)ポートから受信しても、又は、例えば、無線ネットワークコントローラなどの他のポートから受信してもよい。前記メモリは、例えば、ランダムアクセスメモリ (RAM)である揮発性メモリ (volatile memory)であってよく、又は、前記メモリは、例えば、リードオンリーメモリ (ROM)、フラッシュメモリ (flash memory)、ハードディスクドライブ (HDD)、ソリッドステートドライブ(SSD)などの不揮発性メモリ (non- volatile memory)であってもよく、又は先の形式のメモリの組み合わせであってもよい。前記PSEにより前記イーサネット(登録商標)ポートに供給される電源は、一般に−４８V電源である。前記PSEは、複数のPSEチップを具備しており、前記複数のPSEチップは、前記プロセッサにより送信される命令を受信するように同じバスを使用して前記プロセッサに接続されている。

【0025】

前記PSEチップは、第１レジスタ102を備えている。前記第１レジスタ102は、レジスタファイル(register file)104内であってもよい。前記PSEチップは、インターフェース106、及びポートコントローラ108をさらに備えてもよい。前記インターフェース106は、前記レジスタファイル104に接続されている。前記ポートコントローラ108は、前記レジスタファイル104に接続されている。前記PSEチップは、論理ユニットをさらに具備してもよく、前記論理ユニットは、前記レジスタファイル104に接続され、前記論理ユニットは、前記ポートコントローラ108に接続される。前記論理ユニットは、前記PSEチップを制御する論理回路である。

【0026】

前記インターフェース106は、IICインターフェースであってよい。前記インターフェース106前記CPUに接続されており、前記PSEチップは、前記CPUにより送信された命令を、前記インターフェース106を使用して受信する。前記ポートコントローラ108は、前記PSEチップのピン(pin)を使用して前記PSEチップ外部の前記ポート給電回路に接続されている。前記ポートコントローラ108は、ピンの出力を変更することにより、対応する前記PSEの給電チャネルを制御する。前記PSEチップは、前記第１レジスタ102に格納されている値に従って、前記ポートコントローラ108を使用して前記PSEチップのピンの前記出力を制御する。前記ポート給電回路は、一般にスイッチング回路と電源を備えている。前記スイッチング回路は、MOSFETであってよく、又は、例えば、JFET (junction gate field-effect transistor)などのスイッチング機能を備えた他の構成要素であってもよく、又は、BJT (bipolar junction transistor)であってもよい。一例として、前記スイッチング回路は、MOSFETであり、前記PSEチップのゲートピンは、前記MOSFETのゲートに接続されている。前記ポートコントローラ108は、前記ゲートにより前記スイッチング回路へ出力されるレベルを変化させることにより、前記PSEの前記対応する給電チャネルを制御する。前記PSEチップの前記ゲートピンのレベルがハイレベルである場合、前記MOSFETはアクティブである。前記PSEチップの前記ゲートピンのレベルがローレベルである場合、前記MOSFETは、カットオフモードである。前記MOSFETがアクティブの場合、前記電源と前記イーサネット(登録商標)ポートとの間で電導があり、前記PSEは、前記イーサネット(登録商標)ポートに電力を供給する。前記MOSFETがカットオフモードの場合、前記電源と前記イーサネット(登録商標)ポートとの間に電導はなく、前記PSEは、前記イーサネット(登録商標)ポートに電力を供給しない。前記PSEチップの検出ピンは、前記イーサネット(登録商標)ポート上の検出動作を実行するために、前記イーサネット(登録商標)ポートに接続されている。前記PSEチップが分類機能をさらに提供する場合、前記PSEチップの前記検出ピンは、前記イーサネット(登録商標)ポート上で分類動作を実行するようにさらに構成されてもよい。前記PSEチップは、他のピンを使用して、前記イーサネット(登録商標)ポート上で分類動作をしてもよい。前記PSEチップは、前記検出ピンに加えて、他のピンを使用して、前記イーサネット(登録商標)ポート上で分類動作をさらに実行してもよい。

【0027】

前記第１レジスタ102に格納されている前記値は、少なくとも１つの制御ビットを具備し、前記少なくとも１つの制御ビットのそれぞれは、１つの給電チャネルに対応する。前記第１レジスタ102に格納されている前記値の複数の制御ビットは、同じ給電チャネルにマッピングされうる。例えば、前記PSEチップは、４つの給電チャネルを備えている。前記第１レジスタ102は、前記給電チャネルのスイッチ-オン及びスイッチ-オフを制御するように構成されている８ビットレジスタであり、８ビットすべて制御ビットであり、ビット７からビット０のように連続的に表現される。ビット７からビット４が１にセットされている場合、前記対応する給電チャネルは、スイッチオフにされ、ビット３からビット０が１にセットされている場合、前記対応する給電チャネルは、スイッチオンにされる。ビット７とビット３は、給電チャネル4に対応し、ビット６とビット２は、給電チャネル3に対応し、ビット５とビット１は、給電チャネル2に対応し、ビット４とビット０は、給電チャネル1に対応する。例えば、ビット７が１にセットされ、ビット３が０にセットされる場合、給電チャネル4はスイッチオフにされることを示している。ビット７が０にセットされ、ビット３が１にセットされた場合、給電チャネル4は、スイッチオンにされることを示している。ビット７が０にセットされ、ビット３が０にセットされた場合、給電チャネル4上では何らの動作も実行されないことを示している。ビット７が１にセットされ、ビット３が１にセットされた場合は、誤った設定であり、通常起こってはならない。プログラミングエラー等の何らかの理由で前記エラーが発生した場合、前記PSEチップ内部の論理に従って、実行されるべき動作（例えば給電チャネル4をスイッチオフする）が決定される。前記第１レジスタに格納されている前記値102は、例えばエンプティビットや他の機能を備えたビット等の制御ビットでないビットを備えてもよい。例えば、前記PSEチップは、１つだけの給電チャネルを備えている。前記第１レジスタ102は、前記給電チャネルのスイッチ-オン及びスイッチ-オフを制御するように構成されている８ビットレジスタであり、２つの制御ビット、例えば、ビット７とビット３、がある。ビット７とビット３は、１つの給電チャネルのみに対応する。ビット７が１にセットされた場合、前記給電チャネルは、スイッチオフされ、ビット３が１にセットされた場合、前記給電チャネルは、スイッチオンされる。

【0028】

前記PSEチップは、前記インターフェース106を使用して、前記CPUにより送信された第１命令を受信する。前記第１命令は、ライト命令である。前記第１命令は、第１スレーブアドレスと、第１コマンドバイトと、第１データバイトと、を具備する。前記IICインターフェースを使用して前記PSEチップへデータを書き込むときには、前記CPUは、１つの命令を送信する必要がある。前記CPUは、まず前記PSEチップのスレーブアドレスを送信し、R/Wビットを０にセットする。異なる設計おいて、前記IICバスは、７ビット、１０ビット、又は１６ビット等他の長さのアドレス空間であってもよい。一例として、７ビットのアドレスとした場合、独立ビット(independent bit)、すなわち、前記R/Wビットは、前記CPUにより送信される前記7ビットアドレスの後にくる。前記R/Wビットが０であるならば、それは、前記CPUは、前記PSEチップにデータを書きこむことを示している。前記R/Wビットが１であるならば、それは、前記CPUは、前記PSEチップからデータを読み出すことを示している。前記CPUにより前記スレーブアドレスの後に送信される最初のバイトは、コマンドバイトであり、前記コマンドバイトに従って、次のバイト、すなわちデータバイトが前記PSEチップのどのレジスタに書き込まれるのかを決定する。前記コマンドバイトの後に、前記CPUは、前記データバイトを送信し、前記データバイトは、前記コマンドバイトにより指定されたレジスタに前記CPUが書き込むデータを示している。前記第１命令におけるスレーブアドレスは、前記第１スレーブアドレスであり、前記第１命令におけるコマンドバイトは、前記第１コマンドバイトであり、前記第１命令におけるデータバイトは、前記第１データバイトである。前記第１コマンドバイトの値は、前記第１レジスタのアドレスである。アドレスが前記第１スレーブアドレスであるPSEチップは、前記第１命令に応じて、前記第１レジスタに格納されている前記値102から前記前記第１命令の第１データバイトに変更する。前記コマンドバイトの長さ、及び前記データバイトの長さは、前記PSEチップのレジスタの設計によって決まり、１又は２バイトであって良い。以下では説明のための一例として１バイトを使用する。

【0029】

前記PSEチップのスレーブアドレスは、一般に、前記PSEチップのいくつかのピンのレベルに従って指定される。例えば、前記PSEチップが４つのアドレスピン、A₃, A₂, A₁, A₀,を具備している場合、前記PSEチップのスレーブアドレスは、２進数で、010 A₃A₂A₁A₀ と表現され得、通常、010 A₃A₂A₁A₀b (bは、binaryの略語)のように表現され、前記PSEチップは、16の異なるスレーブアドレスをサポート可能となり、これは、デバイスは、最大で16のPSEチップを備えることを意味している。例えば、 A₃, A₂, A₁, A₀ のレベルが順に high, low, high, lowの場合、前記PSEチップのスレーブアドレスは、0101010bにセットされる。３つの最上位ビット(MSB) 010は固定値である。異なる設計では、アドレス空間内での前記固定値の位置は異なってもよい。前記固定値を構成するビットの値が、プリセットの固定値と異なる場合、この形式のスレーブアドレスは、アドレスピンのレベルを調整しても得ることはできず、この形式のスレーブアドレスは、予約済みアドレスとして参照される。例えば、前述の例においては、1101010bが予約済みアドレスである。

【0030】

前記第１レジスタは、給電チャネルのスイッチ-オン又はスイッチ-オフを制御するように構成されたレジスタであり得る。給電チャネルのスイッチ-オン又はスイッチ-オフを制御するように構成された前記レジスタのアドレスは、１６進数で19であってよく、一般に19h (hは、hexadecimalの略語)のように表す。そこで、前記第１コマンドバイトの値は、19hである。

【0031】

前記第１レジスタは、給電チャネルの検出を制御するように構成されたレジスタであってもよい。前記第１レジスタは、給電チャネルの分類を制御するように構成されたレジスタであってもよい。前記第１レジスタは、給電チャネルの検出及び分類を制御するように構成されたレジスタであってもよい。例えば、給電チャネルの検出及び分類を制御するように構成された前記レジスタのアドレスは、18hであるならば、前記第１コマンドバイトの値は、18hである。例えば、前記第１レジスタが給電チャネルの検出及び分類を制御するように構成された８ビットレジスタであるならば、８ビットすべてが制御ビットであり、ビット７からビット０のように連続的に表現される。ビット７からビット４が１にセットされる場合、検出動作は、対応する給電チャネル上で実行され、ビット３からビット０が１にセットされる場合、分類動作が対応する給電チャネル上で実行される。ビット７とビット３が給電チャネル4に対応し、ビット６とビット２が給電チャネル3に対応し、ビット５とビット１が給電チャネル2に対応し、ビット４とビット０が、給電チャネル1に対応する。

【0032】

前記第１レジスタは、給電チャネルのリセットを制御するように構成されたレジスタであってもよい。給電チャネルのリセットを制御するように構成された前記レジスタのアドレスが1Ahであるならば、前記第１コマンドバイトの値は、1Ahである。例えば、前記第１レジスタは、給電チャネルのリセットを制御するように構成された８ビットレジスタであり、４つの最下位ビット(LSB)は、制御ビットであり、ビット３からビット０まで連続的に表現される。ビット３からビット０が１にセットされる場合、対応する給電チャネルはリセットされる。ビット３が、給電チャネル4に対応し、ビット２が、給電チャネル3に対応し、ビット１が給電チャネル2に対応し、ビット０が給電チャネル1に対応する。

【0033】

例えば、前記CPUが、スレーブアドレス0101010bでPSEチップの給電チャネル4をスイッチ-オフする場合、送信される命令は、010101000001100110000000bである。

【0034】

前述の第１命令を受信した後、前記PSEチップは、前記第１命令における前記スレーブアドレスは、前記PSEチップのスレーブアドレスであると決定し、前記第１データバイト、例えば10000000bを前記第１コマンドバイトの値に従って前記第１レジスタに書き込む。前記PSEチップは、前記第１レジスタに書き込まれた前記第１データバイトに従って、給電チャネルのスイッチ-オン又はスイッチ-オフを制御する。例えば、給電チャネル4は、10000000bに従って、スイッチオフされる。前記給電チャネルを介して制御を実施した後、前記PSEチップは、前記第１レジスタをリセットする。それは、前記第１レジスタの前記値は、初期値、即ち、00000000bにセットされることを意味する。

【0035】

複数のPSEチップにより管理される給電チャネルを同時に制御するという目的のために、前記PSEチップは、仮想受電グループ (virtual powering group)の仮想アドレスとして１つまたは複数の予約済みアドレスをセットする。複数の仮想受電グループがある場合、前記複数の仮想受電グループの仮想アドレスは、互いに異なっている。例えば、1101010bが仮想受電グループ1の仮想アドレスとして使用される場合、すべての前記PSEチップのスレーブアドレスに関係なく、前記電力源装置のすべてのPSEチップは、前記仮想受電グループ1の仮想アドレスとして1101010bを使用する。同様に、1101011bが仮想受電グループ2の仮想アドレスとして使用され、1101100bが仮想受電グループ3の仮想アドレスとして使用されてよい。前記電力源装置のすべての前記PSEチップのPSEチップのそれぞれは、仮想受電グループのチャネル指示値を格納する。前記仮想受電グループの前記チャネル指示値は、少なくとも１つの使用ビット (used bit)を含み、前記少なくとも１つの使用ビットのそれぞれは、PSEチップの給電チャネルの１つに対応する。前記少なくとも１つの使用ビット内の複数の使用ビットは、同じ給電チャネルに対応する。前記少なくとも１つの使用ビットのそれぞれの値は、対応する給電チャネルが仮想受電グループに加えられたかどうかを示している。一般に、１にセットされた使用ビットは、前記使用ビットに対応する給電チャネルが仮想受電グループ内にあることを示し、0にセットされた使用ビットは、前記使用ビットに対応する給電チャネルは、仮想受電グループ内にはないことを示している。一例において、前記第１レジスタ102は、８ビットレジスタであり、４つの給電チャネルのスイッチ-オン及びスイッチ-オフを制御し、仮想受電グループのチャネル指示値は、８ビットを備え、ビット７からビット０のように連続的に表現される。ビット７とビット３は、給電チャネル4に対応し、ビット６とビット２は、給電チャネル3に対応し、ビット５とビット１は、給電チャネル2に対応し、ビット４とビット０は、給電チャネル1に対応する。例えば、ビット７とビット３が１にセットされるならば、給電チャネル4が前記仮想受電グループ内にあることを示している。

【0036】

前記PSEチップは、前記インターフェース106を使用して、前記CPUにより送信された第２命令を受信する、前記第２命令は、ライト命令である。前記第２命令は、第２スレーブアドレスと、前記第１コマンドバイトと、第２データバイトと、を具備する。複数のPSEチップにより管理される給電チャネルを同時に制御するという目的のために、前記CPUが、前記IICインターフェースを使用して前記PSEチップにデータを書き込む場合、送信された第２命令の前記第２スレーブアドレスの値は、仮想受電グループの仮想アドレスである。なぜなら、前記仮想受電グループの前記仮想アドレスは、予約済みアドレスであり、前記第２スレーブアドレスは、前記第１スレーブアドレスとは異なるからである。前記第２命令のコマンドバイトは、データが前記第１レジスタに書き込まれることを示している前記第１コマンドバイトである。前記第２命令のデータバイトは、前記第２データバイトである。である一例において、対応する給電チャネルがビット７からビット４が１にセットされる場合にスイッチオフされ、対応する給電チャネルがビット３からビット０が１にセットされる場合にスイッチオンされるという一例において、前記CPUが前記仮想受電グループの全ての前記給電チャネルをスイッチ-オンする場合、前記第２データバイトは、00001111bであり、前記CPUが前記仮想受電グループのすべての前記給電チャネルをスイッチ-オフする場合、前記第２データバイトは、11110000bである。

【0037】

前記PSEチップは、前記第２命令に応答して、前記第１レジスタに格納されている前記値を計算値に変更し、前記計算値は、前記第２命令の前記第２データバイトと、前記PSEチップに格納されている前記仮想受電グループの前記チャネル指示値と、に従う計算により得られる結果である。例えば、前記計算値は、前記第２データバイトと前記チャネル指示値でビット単位の論理積 (bitwise AND)を実行することにより得てもよい。前記チャネル指示値の長さが前記第２データバイトの長さと異なる場合には、対応する処理(例えば、前記チャネル指示値の長さを前記第２データバイトの長さと同じになるまで拡張する)がまず前記チャネル指示値に実行され、前記第２データバイトの長さと、前記チャネル指示値の長さが同じとなる処理結果が得られた後、前記第２データバイトと、前記処理結果のビット単位の論理積が実行され、前記計算値が得られる。

【0038】

例えば、仮想アドレス1101010b、即ち、仮想受電グループ1で、前記CPUが仮想受電グループの全ての給電チャネルをスイッチ-オフしたならば、送信される命令は、110101000001100111110000bである。前記PSEチップの給電チャネル4と給電チャネル2は、仮想受電グループ1であり、前記PSEチップの仮想受電グループ1のチャネル指示値は、10101010bである。前記PSEチップは、前記命令に対応して、11110000bと10101010bでビット単位の論理積を実行し、10100000bを得る。仮想受電グループ1のチャネル指示値が1010bであるならば、前記チャネル指示値は、10101010bに拡張される。ビット単位の論理積が11110000bと10101010bとで実行され、10100000bが得られる。10100000bは、前記第２命令のコマンドバイト (00011001b)により指定されたレジスタに書き込まれ、それは、前記第１レジスタ、すなわち、レジスタ19hである。前記PSEチップは、前記第１レジスタに書き込まれた10100000bに従って、給電チャネル4と給電チャネル2をスイッチオフする。その後、前記PSEチップは、前記第１レジスタをリセットする。つまり、前記第１レジスタの前記値は、初期値である00000000bにセットされる。給電チャネル3と、他のPSEチップの給電チャネル1が仮想受電グループ1にあるならば、前記他のPSEチップの仮想受電グループ1のチャネル指示値は、01010101bである。前記他のPSEチップは、前記命令に応答して、11110000bと01010101bにビット単位の論理積を実行し、01010000bを得て、前記第２命令の前記コマンドバイトにより指定される前記レジスタに01010000bを書き込む。つまり、前記第１レジスタである前記レジスタ19hである。前記他のPSEチップは、前記第１レジスタに書き込まれた01010000bに従って、給電チャネル3と給電チャネル1をスイッチオフする。その後、前記他のPSEチップは、前記第１レジスタをリセットする。つまり、前記第１レジスタの前記値は、初期値である00000000bにセットされる。その後、前記CPUは、前述の命令を送信し、仮想受電グループ1内の前記２つのPSEチップの前記給電チャネルは、前記単一の命令に従ってすべてスイッチオフされ、前記CPUは、前記対応する給電チャネルをスイッチ-オフするために、前記命令を前記２つのPSEチップに別々に送信する必要がない。

【0039】

仮想受電グループのチャネル指示値は、異なる形式でPSEチップに格納されてもよい。以下では、前記仮想受電グループの前記チャネル指示値の格納の実施を説明するために２つの例を使用している。

【0040】

第１の実施形態において、前記PSEチップは、第２レジスタをさらに具備し、前記第２レジスタは、前記仮想受電グループの前記チャネル指示値を格納する。複数の仮想受電グループがある場合、前記PSEチップは、複数の第２レジスタを備え、前記複数の仮想受電グループと前記複数の第２レジスタ間の通信は、一対一対応(bijection)である。例えば、レジスタa1hは、仮想受電グループ1のチャネル指示値を格納するレジスタとして使用され、レジスタa2hは、仮想受電グループ2のチャネル指示値を格納するレジスタとして使用され、レジスタa3hは、仮想受電グループ3のチャネル指示値を格納するレジスタとして使用され、以下続く。例えば、前記レジスタa1hが仮想受電グループ1の前記チャネル指示値を格納するレジスタであり、前記レジスタ a1hに格納されている値が10101010bであるならば、前記PSEチップの仮想受電グループ1の前記チャネル指示値は10101010bである。

【0041】

前記CPUが仮想受電グループのチャネル指示値を変更する場合、前記CPUは、第３命令を前記PSEチップに送信する。前記PSEチップは、前記インターフェース106を使用して、前記CPUにより送信された前記第３命令を受信する。前記第３命令は、ライト命令である。前記第３命令は、前記第１スレーブアドレスと、第２コマンドバイトと、第３データバイトと、を具備し、前記第２コマンドバイトは、前記第２レジスタのアドレスである。前記第３命令に応答して、前記PSEチップは、前記第２レジスタに格納されている値を前記第３データバイトに変更する。例えば、前記CPUが、スレーブアドレス0101010bのPSEチップの仮想受電グループ1に加えられた給電チャネルを給電チャネル4と給電チャネル1に変更するならば、前記レジスタa1hは、仮想受電グループ1の前記チャネル指示値を格納する前記レジスタであり、つまり、送信される命令は、010101001010000110011001bである。

【0042】

第２の実施形態において、前記PSEチップは、第３レジスタをさらに具備し、前記第３レジスタは、前記仮想受電グループの前記チャネル指示値の前記少なくとも１つの使用ビットの１つの使用ビットを格納する。

【0043】

複数の仮想受電グループがあるならば、前記第３レジスタに格納される値は、複数の指示ビットを含んでいる。前記第３レジスタに格納されている値における前記複数の指示ビットから前記複数の仮想受電グループへのマッピングは、一対一対応である。前記第３レジスタに格納されている前記値における前記複数の指示ビットのそれぞれは、対応する仮想受電グループのチャネル指示値の少なくとも１つの使用ビットのx番ビットを格納し、xは、１以上の整数である。例えば、仮想受電グループの数が8であるならば、前記仮想受電グループのチャネル指示値は、２ビットであり、前記第３レジスタは、８ビットレジスタであり、前記第３レジスタに格納されている前記値のそれぞれのビットは、指示ビットであり、前記PSEチップにおいて全部で２つの第３レジスタがあり、第１の第３レジスタの指示ビットのそれぞれは、前記８つの仮想受電グループのチャネル指示値の第１ビットを連続的に格納し、第２の第３レジスタの指示ビットのそれぞれは、前記８つの仮想受電グループのチャネル指示値の第２ビットを連続的に格納する。実装における前記チャネル指示値の格納のこの方法は、単一の給電チャネルのPSEチップにおいて特に適している。なぜなら、単一の給電チャネルの前記PSEチップは、ただ１つのPSEチップの給電チャネルが仮想受電グループに加えられたかどうかを示す１ビットだけのチャネル指示値を使用し得るからである。この場合、８つの仮想受電グループをサポートするために、ただ１つの８ビットの第３レジスタが１つのPSEチップに要求される。１６の仮想受電グループがサポートされる必要があるならば、ただ２つの８ビットの第３レジスタが必要とされる。

【0044】

前記CPUが仮想受電グループに加えられる給電チャネルを変更する場合、前記CPUは、第４命令を前記PSEチップに送信する。前記PSEチップは、前記インターフェース106を使用して、前記CPUにより送信された前記第４命令を受信する。前記第４命令は、ライト命令である。前記第４命令は、前記第１スレーブアドレスと、第３コマンドバイトと、第４データバイトと、を具備し、前記第３コマンドバイトは、前記第３レジスタのアドレスである。前記第４命令に応答して、前記PSEチップは、前記第３レジスタに格納されている値を前記第４データバイトに変更する。例えば、前記CPUが、スレーブアドレス0101010bのPSEチップの給電チャネル4が加えられている仮想受電グループを、仮想受電グループ1、仮想受電グループ5、仮想受電グループ7に変更するならば、レジスタb1hは、前記チャネル指示値における使用ビットの第１ビットを格納するレジスタであり、前記チャネル指示値における前記使用ビットの前記第１ビットは、給電チャネル4が前記仮想受電グループに加えられるかどうかを示し、前記CPUにより送信される命令は、 010101001011000110001010bである。

【0045】

先に述べた実施形態は、説明のための一例としてPSEチップを使用している。複数のクアッドをふくむPSEチップに対し、前記クアッドのスレーブアドレスは異なるため、前記クアッドは独立のPSEチップとして扱ってもよく、前記PSEチップのそれぞれは、先に述べた実施形態におけるPSEチップと同じである。

【0046】

図２は、本発明に従うPoEシステムの構造図である。前記PoEシステムは、図１に示されている電力源装置202と複数の受電デバイス204を具備している。前記複数の受電デバイス204のそれぞれは、前記電力源装置のイーサネット(登録商標)ポート接続されている。前記受電デバイス204は、１つまたは複数の以下のデバイスであってよい：インターネットプロトコルカメラ (IPカメラ)、VoIP (Voice over Internet Protocol) フォン、無線アクセスポイント(APポイント)、ネットワークアタッチトストレージ(NAS, a network-attached storage)、シンクライアント (thin client)、LED、レーザダイオード、エレクトロルミネセンスワイヤー、など。前記PoEシステムがLoEシステムであるならば、前記受電デバイス204は、電気供給される光源である。前記電気供給される光源は、LED、レーザダイオード、又は、エレクトロルミネセンスワイヤーであってよい。

【0047】

以上の説明は本発明の実施における単なる例示に過ぎず、本発明の保護範囲を限定する趣旨ではない。本発明において開示された技術的範囲内における当業者により見いだされるであろう容易な各種の変更、代替も本発明で保護される範囲内である。したがって、本発明の保護される範囲は、特許請求の範囲によって保護されるでもある。

【符号の説明】

【0048】

102 第１レジスタ
104 レジスタファイル
106 インターフェース
108 ポートコントローラ
202 電力源装置
204 受電デバイス

【図1】

【図2】