特許 5917560 拡張型電荷トラップ層を有するメモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5917560

(24)【登録日】2016年4月15日

(45)【発行日】2016年5月18日

(54)【発明の名称】拡張型電荷トラップ層を有するメモリ

(51)【国際特許分類】

   H01L 21/336 20060101AFI20160428BHJP

   H01L 29/788 20060101ALI20160428BHJP

   H01L 29/792 20060101ALI20160428BHJP

   H01L 21/8247 20060101ALI20160428BHJP

   H01L 27/115 20060101ALI20160428BHJP

【ＦＩ】

   H01L29/78 371

   H01L27/10 434

【請求項の数】5

【全頁数】9

(21)【出願番号】特願2013-547676(P2013-547676)

(86)(22)【出願日】2011年12月29日

(65)【公表番号】特表2014-501457(P2014-501457A)

(43)【公表日】2014年1月20日

(86)【国際出願番号】US2011067905

(87)【国際公開番号】WO2012092496

(87)【国際公開日】20120705

【審査請求日】2013年9月9日

(31)【優先権主張番号】12/982,006

(32)【優先日】2010年12月30日

(33)【優先権主張国】US

【前置審査】

(73)【特許権者】

【識別番号】507364997

【氏名又は名称】サイプレス セミコンダクター コーポレーション

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100109346

【弁理士】

【氏名又は名称】大貫 敏史

(74)【代理人】

【識別番号】100117189

【弁理士】

【氏名又は名称】江口 昭彦

(74)【代理人】

【識別番号】100134120

【弁理士】

【氏名又は名称】内藤 和彦

(72)【発明者】

【氏名】ファン，シェンチン

(72)【発明者】

【氏名】チェン，トゥン−シェン

(72)【発明者】

【氏名】チェン，チュン

【審査官】 鈴木 和樹

(56)【参考文献】

【文献】 国際公開第２００７／０８６３０４（ＷＯ，Ａ１）

【文献】 特開２００２−３１３９６７（ＪＰ，Ａ）

【文献】 特開２００８−１６０１１６（ＪＰ，Ａ）

【文献】 特開２００３−３３８５６６（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００８／０２８３９０５（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１０／００５９８０８（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２４７

Ｈ０１Ｌ ２７／１１５

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

メモリアレイであって、
基板と、
複数のビットラインと、
第１ワードラインおよび第２ワードラインを含む複数のワードラインとを備え、
前記第１ワードラインは、第１電荷トラップ層に隣接しかつ第１スペーサに隣接する第１ゲート領域を備え、
前記第２ワードラインは、第２電荷トラップ層に隣接しかつ第２スペーサに隣接する第２ゲート領域を備え、
前記第１電荷トラップ層と前記第２電荷トラップ層との間に配置されるソース／ドレイン領域は、前記第１スペーサ及び前記第２スペーサの部分的に下にあり、前記第１ゲート領域及び前記第２ゲート領域から横に分離されており、
前記第１電荷トラップ層は前記第１ワードラインより幅広であり、前記第２電荷トラップ層は前記第２ワードラインより幅広であり、
さらに、前記第１スペーサと前記第２スペーサとの間および前記第１電荷トラップ層と前記第２電荷トラップ層との間の領域は誘電体材料によって埋められ、
前記第１電荷トラップ層および前記第２電荷トラップ層の各々は、窒化物層、第１酸化物層および第２酸化物層を備え、
前記第１電荷トラップ層および前記第２電荷トラップ層の各々の前記窒化物層は、それぞれ、前記第１電荷トラップ層および前記第２電荷トラップ層の前記第１酸化物層と前記第２酸化物層との間にあり、
前記第１電荷トラップ層の前記窒化物層は、前記第１スペーサの外側縁部に拡張し、
前記第２電荷トラップ層の前記窒化物層は、前記第２スペーサの外側縁部に拡張し、
メモリアレイは、
前記第１電荷トラップ層および前記第２電荷トラップ層の前記窒化物層の各端部に形成された酸化物領域をさらに備え、
前記酸化物領域は、前記窒化物層の縁部を超えて前記第１酸化物層および前記第２酸化物層に拡張せず、
前記第１スペーサと前記第２スペーサとの間の前記領域に埋められる前記誘電体材料は、前記第１酸化物層及び前記第２酸化物層に接し、前記窒化物層に接しない、メモリアレイ。

【請求項2】

前記第１ゲート領域および前記第２ゲート領域の各々はポリシリコンを含む、請求項１に記載のメモリアレイ。

【請求項3】

メモリデバイスであって、
基板と、
複数のビットラインと、
第１ワードラインおよび第２ワードラインを備える複数のワードラインとを備え、
前記第１ワードラインは、第１電荷トラップ領域に隣接しかつ第１スペーサに隣接する第１ポリシリコン領域を備え、
前記第２ワードラインは、第２電荷トラップ領域に隣接しかつ第２スペーサに隣接する第２ポリシリコン領域を備え、
前記第１ポリシリコン領域と前記第２ポリシリコン領域とは、前記第１電荷トラップ領域と前記第２電荷トラップ領域とを離す距離より遠い距離によって離され、
前記第１電荷トラップ領域と前記第２電荷トラップ領域との間に配置されるソース／ドレイン領域は、前記第１スペーサ及び前記第２スペーサの部分的に下にあり、前記第１ポリシリコン領域及び前記第２ポリシリコン領域から横に分離されており、
さらに、前記第１スペーサと前記第２スペーサとの間および前記第１電荷トラップ領域と前記第２電荷トラップ領域との間の領域は誘電体材料によって埋められ、
前記第１電荷トラップ領域および前記第２電荷トラップ領域は各々、窒化物層、第１酸化物層および第２酸化物層を備え、
メモリデバイスは、
前記第１電荷トラップ領域および前記第２電荷トラップ領域の前記窒化物層の各端部に形成された酸化物領域をさらに備え、
前記酸化物領域は、前記窒化物層の縁部を超えて前記第１酸化物層および前記第２酸化物層に拡張せず、
前記第１スペーサと前記第２スペーサとの間の前記領域に埋められる前記誘電体材料は、前記第１酸化物層及び前記第２酸化物層に接し、前記窒化物層に接しない、メモリデバイス。

【請求項4】

メモリデバイスであって、
基板と、
第１ゲート領域および隣接する第１スペーサと、
第２ゲート領域および隣接する第２スペーサと、
前記基板と前記第１ゲート領域との間の第１電荷トラップ領域であって、前記第１スペーサの外側縁部に拡張する、第１電荷トラップ領域と、
前記基板と前記第２ゲート領域との間の第２電荷トラップ領域であって、前記第２スペーサの外側縁部に拡張する、第２電荷トラップ領域とを備え、
さらに、前記第１スペーサと前記第２スペーサの間および前記第１電荷トラップ領域と前記第２電荷トラップ領域との間の領域は誘電体材料によって埋められ、
前記第１電荷トラップ領域と前記第２電荷トラップ領域との間に配置されるソース／ドレイン領域は、前記第１スペーサ及び前記第２スペーサの部分的に下にあり、前記第１ゲート領域及び前記第２ゲート領域から横に分離されており、
前記第１電荷トラップ領域および前記第２電荷トラップ領域の各々は、窒化物層、第１酸化物層および第２酸化物層を備え、
前記窒化物層は、前記第１酸化物層と前記第２酸化物層との間にあり、
メモリアレイは、
前記第１ゲート領域と前記第１スペーサとの間の酸化物領域と、
前記第１電荷トラップ領域および前記第２電荷トラップ領域の前記窒化物層の各端部に形成された追加の酸化物領域とをさらに備え、
前記酸化物領域は、前記窒化物層の縁部で終わって前記第１酸化物層および前記第２酸化物層とは重ならず、
前記第１スペーサと前記第２スペーサとの間の前記領域に埋められる前記誘電体材料は、前記第１酸化物層及び前記第２酸化物層に接し、前記窒化物層に接しない、メモリデバイス。

【請求項5】

前記第１ゲート領域および前記第２ゲート領域の各々はポリシリコンを含む、請求項４に記載のメモリデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明による実施形態は、一般に、フラッシュメモリなどの半導体デバイスに関する。

【背景技術】

【0002】

一種の不揮発性集積回路メモリ（例えば、フラッシュメモリ）は、浮遊ゲートメモリセルを採用している。別の種のフラッシュメモリセルは、電荷トラップメモリセルを用いる。電荷トラップメモリセルでは、それぞれのビット値を格納するために電荷トラップ領域を帯電（プログラミング）および放電（消去）することができる。

【0003】

メモリセルアレイは基板上に形成された多数のワードラインを含む。ワードラインは、誘電体材料から成るスペーサによって互いから離される。従来の電荷トラップメモリセルの課題は、電荷トラップメモリセルが消去された場合に電荷が基板に移動する代わりにスペーサ材料にトラップされてしまうということである。その結果、基板内のソース／ドレイン領域は部分的に空乏化されてしまい、抵抗が増して結果的にその領域およびメモリアレイにわたる電圧低下を増大し得る。

【0004】

したがって、上記の課題に取り組む解決策が効果的である。

【発明の概要】

【0005】

本発明の一実施形態によると、メモリアレイは、複数のビットライン、複数のワードライン、ゲート領域および電荷トラップ層を含む。電荷トラップ層はワードラインより幅広い。電荷トラップ層は、電荷の捕獲および除去を容易にするためにゲート領域の縁部を超えて拡張する。結果的、ソース／ドレイン領域内の空乏が減少し、抵抗が減少し、それによってワードラインに沿ったメモリアレイにわたる電圧低下が減少する。

【0006】

本発明の様々な実施形態のこれらのおよび他の目的および利点は、様々な図に示された実施形態の以下の詳細な説明を読んだ後で、当業者によって理解されるであろう。

【図面の簡単な説明】

【0007】

本明細書に組み込まれかつその一部を形成する添付の図面は、本発明の実施形態を図示し、さらに、本発明の原理を記述とともに説明するために用いられる。

【図1】図１は、本発明の一実施形態によるメモリアレイの一部を示す。

【図2】図２は、本発明の一実施形態による拡張型電荷トラップ領域を有するメモリアレイの一部の断面図を表す。

【図3】図３も断面図であるが、本発明の一実施形態による拡張型電荷トラップ領域を有するメモリアレイ内の電荷の動きを示す。

【図4】図４は、本発明の一実施形態による拡張型電荷トラップ領域を有するメモリアレイを製造するための選択されたステップを示すフローチャートである。

【図5】図５は、本発明の実施形態による製造プロセスのあるステージにおけるメモリアレイの一部を示す断面図である。

【図6】図６は、本発明の実施形態による製造プロセスのあるステージにおけるメモリアレイの一部を示す断面図である。

【0008】

この説明の中で言及される図面は、特に明記しない限り、縮尺通りではないことを理解されたい。

【発明を実施するための形態】

【0009】

添付の図面に例示されている本発明の実施形態について、以下、詳細に説明する。以下、本発明をこれらの実施形態に関連して説明するが、これらの実施形態は、本発明を限定することを意図したものではないことを理解されたい。逆に、本発明は、添付の請求の範囲によって定義される本発明の精神および範囲に含まれ得る変更、改良および同等物を包含することを意図している。さらに、以下の本発明の詳細な説明では、本発明の完全な理解を提供するために、具体的な詳細を数多く記載する。しかしながら、本発明は、それらの具体的な詳細がなくとも実現することができる。その他の場合、周知の方法、手順、構成部品および回路については、本発明の態様を不必要に不明瞭にしないように、詳細な説明を省略した。

【0010】

以下の詳細な説明のいくつかの部分は、半導体デバイスを製造するための動作の手順、論理ブロック、プロセス、および他の記号的な表現という観点で表現されている。これらの説明および表現は、半導体デバイス製造における当業者によって用いられて、その作用の実質を他業者に最も有効に伝えるための手段である。本願では、手順、論理ブロック、プロセス等は、所望の結果をもたらす首尾一貫した工程または命令シーケンスであると考えられる。これらの工程は、物理量の物理的な操作を必要とするものである。しかしながら、これらの用語および同様の用語の全ては適切な物理量と関連付けられ、単にこれらの量に適用される便利な標記にすぎないことに留意するべきである。以下の考察から明らかであるように、特に明記しない限り、本出願全体を通して、「コーティングする」、「堆積させる」、「エッチングする」、「製造する」、「インプラントする」、「洗浄する」「成長する」等の用語を用いた考察は、半導体デバイス製造の行為およびプロセスを指していると理解されたい。

【0011】

図は縮尺通りではなく、図示されている構造およびその構造を形成する様々な層の一部のみを示していると理解されたい。

【0012】

図１は、メモリアレイ１００の一部を示している。ここでは、多数のビットライン１０，１１，１２および１３と多数のワードライン２０，２１，２２および２３を示している。ワードラインは、ビットラインと交差しているが接触はしていない。ビットラインは実質的に互いに平行であり、ワードラインは実質的に互いに平行であってビットラインと垂直である。メモリセルは、ビットラインとワードラインとが交差するポイントにある。メモリアレイ１００は、電荷トラップメモリデバイス（例えば、フラッシュメモリデバイス）に用いることができる。電荷トラップデバイスを電荷トラップＮＡＮＤデバイスまたはＮＡＮＤフラッシュと呼ぶこともできる。

【0013】

シャロートレンチアイソレーション（ＳＴＩ：Shallow trench isolation）領域はビットラインを互いから分離させる。ソース／ドレイン（ＳＤ）領域は、各ビットラインに沿って（ビットラインの下）一対の隣接するワードラインの間に位置する。

【0014】

図２は、図１の軸Ａ−Ａに沿ったメモリアレイ１００の一部の断面図を示している。２つのワードライン（例えば、ワードライン２０および２１）の断面図が示されている。必ずしも全ての層および構造が図２に示されていない。

【0015】

図２の実施形態では、ソース／ドレイン（ＳＤ）領域２０１が基板２０３に形成される。基板２０３はシリコン基板であってよく、ＳＤ領域２０１はｎ型ドーパントでドープされてもよい。

【0016】

ワードライン２０を例として、各ワードラインは電荷トラップ領域２０７に隣接して形成されるゲート領域２０５を含む。一実施形態では、ゲート領域２０５はポリシリコンを用いて形成される。スペーサ２０９はゲート領域２０５の片側にあり、スペーサ２１１はそのゲート領域の反対側にある。スペーサ２０９および２１１は、誘電体材料を用いて形成することができる。

【0017】

図２の実施形態では、電荷トラップ領域２０７は、第１酸化物層２２１、第２酸化物層２２２および第１酸化物層と第２酸化物層との間に挟まれた窒化物層２２３を含む。窒化物層２２３を電荷トラップ層と呼ぶこともできる。電荷トラップ領域２０７をＯＮＯ（酸化物−窒化物−酸化物）層と呼ぶこともできる。

【0018】

窒化物層２２３は、ゲート領域２０５の外縁部を超えて著しく拡張する。概して言えば、酸化物層２２１および２２２ならびに窒化物層２２３を含む電荷トラップ領域２０７は、ゲート領域２０５の外縁部を超えて拡張する。一実施形態では、電荷トラップ領域２０７は、スペーサ２０９および２１１の外縁部に拡張する。別の見方からすると、ワードライン２０とワードライン２１とは距離Ｄによって離されているが電荷トラップ領域２０７と（ワードライン２１に対する）電荷トラップ領域２１７とは距離Ｄより短い距離によって離されている。

【0019】

さらなる誘電体材料２２５をスペーサ２０９とスペーサ２１１とに間に堆積させてワードライン２０とワードライン２１との間のギャップを実質的に埋める。

【0020】

図３もワードライン２０および２１の断面図であるがメモリアレイの図示された部分内の電荷（電子）の動きを示している。電子は電荷トラップ領域２０７によって収集されて消去中にＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングによって除去される。

【0021】

電荷トラップ領域２０７がゲート領域２０５の縁部を超えて延在しているため、ゲート領域２０５の縁部を通って移動する電子を、スペーサの代わりに電荷トラップ領域で捕獲できるということが重要である。従来のデバイスでは、３１０および３１１と表示された領域はスペーサ２０９および２１１の一部となる。すなわち、従来のデバイスでは、スペーサ材料は領域３１０および３１１を占有する。しかしながら、本発明の実施形態によると、領域３１０および３１１は、拡張型電荷トラップ（ＯＮＯ）領域２０７によって占有される。

【0022】

したがって、従来のデバイスと比較して、より多くの電荷が電荷トラップ領域２０７内でトラップされる。図３に示すように、従来、スペーサ材料にトラップされたであろう電子は、代わりに電荷トラップ領域２０７の拡張された長さによって捕獲される。結果的に、より多くのトラップされた電荷が、スペーサ材料にトラップされたまま残る代わりにチャネルに有利に導かれて消去される。したがって、ＳＤ領域２０１内の空乏が減少し、接触抵抗が減少し、それによってＳＤ領域にわたる駆動電流低下が減少する。接触抵抗は、ビットラインに沿って１つのセルから次のセルへと蓄積されて、読み取り動作中に不十分な駆動電流による感知エラーを引き起こし得る。したがって、各メモリセルにわたる電荷トラップ領域内の電荷トラップアップ(charge trap-up)を減少させることによって、ビットラインに沿った全接触抵抗も減少する。接触抵抗を減少させることは、メモリ読み取り動作中における通常の感知電流を保証する。

【0023】

今述べたように電荷トラップ領域２０７を拡張することは、メモリデバイスのサイズが縮小されるにつれてさらなる利点を与える。例えば、電荷トラップ領域を拡張することによってｎ＋接合部（例えば、ＳＤ領域２０１）はより小さいデバイス内で離されたままである。

【0024】

図４は、本発明の一実施形態による拡張型電荷トラップ領域を有するメモリアレイを製造するための選択されたステップを示すフローチャート４００である。他の製造プロセスおよびステップを本明細書中に述べるプロセスおよびステップと共に行ってもよい。すなわち、本明細書中に示しかつ記載するステップの前、間および／または後に多数のプロセスおよびステップがあってもよい。本発明の実施形態をこれらの他のプロセスおよびステップと合わせてその実施形態をあまり摂動することなく実施できることが重要である。概して言えば、本発明の様々な実施形態は、周辺のプロセスおよびステップにあまり影響を与えることなく従来のプロセスの一部を置き換えることができる。

【0025】

ブロック４０１では、図５にも関連して、第１酸化物層５０１、窒化物層５０２および第２酸化物層５０３を基板２０３上に堆積させる。その後、ポリシリコンを堆積させ、ポリシリコンの一部を次いで選択的にエッチングで除去して（例えば、適切に配置されたマスクを用いて）ゲート領域（例えば、ゲート領域２０５）を形成する。第２酸化物層５０３で止まるドライエッチを使用してもよい。

【0026】

ブロック４０２では、一実施形態において、酸化物層５０５はゲート領域の側面で成長する。

【0027】

ブロック４０３では、スペーサ材料を堆積させる。図６にも関連して、スペーサ材料、第２酸化物層、窒化物層および第１酸化物層を選択的にエッチングで除去して（例えば、ドライエッチを用いて）スペーサ（例えば、スペーサ２０９および２１１）および拡張型電荷トラップ領域（例えば、電荷トラップ領域２０７）を形成する。

【0028】

ブロック４０４では、一実施形態において、酸化物層６０１は電荷トラップ領域の端部で成長する。特に、酸化物層は電荷トラップ（窒化物）層２２３の端部で成長する。

【0029】

ブロック４０５では、イオンインプラント（ion implant）（例えば、ｎ＋ドーパント）を隣接するスペーサとスペーサとの間のギャップに堆積させて接合部（例えば、ＳＤ領域２０１）を形成する。

【0030】

ブロック４０６では、誘電体膜を堆積させて隣接するワードラインのスペーサとスペーサとの間のギャップを埋める。（図６の実施形態では、イオンインプラントは誘電体膜を堆積させる前に行われる。）堆積された膜は、図２に示す構造を形成するためにエッチバックされてよもよい。

【0031】

上記したように、今述べた様々なステップの前、それに加えて、およびその後に他のプロセスを行うこともできる。

【0032】

要約すると、本発明による実施形態は、有利なことに、フラッシュメモリデバイスなどのメモリデバイスにおけるプログラミングおよび消去を容易にする拡張型電荷トラップ領域を導入する。

【0033】

本発明の特定の実施形態についての上記記載は、例示および説明を目的として示した。それらの記載は、絶対的であることを意図せず、また、開示した厳密な形態に本発明を限定することも意図しない。当然ながら、上記の教示を踏まえて多くの改良および変形が可能である。実施形態は、本発明の原理とその実用上の用途について、最適に説明し、それにより当業者が、本発明と、考えられる特定の使用に適した多様な改良を伴う多様な実施形態とを最大限に利用することができるように選択および記載された。本発明の範囲は、添付の請求の範囲およびそれらの同等物によって定義されることが意図される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】