特許 5922316 シグマ−デルタアナログ−デジタルコンバータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5922316

(24)【登録日】2016年4月22日

(45)【発行日】2016年5月24日

(54)【発明の名称】シグマ−デルタアナログ−デジタルコンバータ

(51)【国際特許分類】

   H03M 3/02 20060101AFI20160510BHJP

【ＦＩ】

   H03M3/02

【請求項の数】15

【全頁数】15

(21)【出願番号】特願2015-548240(P2015-548240)

(86)(22)【出願日】2012年12月21日

(65)【公表番号】特表2016-504871(P2016-504871A)

(43)【公表日】2016年2月12日

(86)【国際出願番号】EP2012076814

(87)【国際公開番号】WO2014094913

(87)【国際公開日】20140626

【審査請求日】2015年7月28日

【早期審査対象出願】

(73)【特許権者】

【識別番号】515169407

【氏名又は名称】テレダイン・ダルサ・ベスローテン・フエンノートシャップ

【氏名又は名称原語表記】ＴＥＬＥＤＹＮＥ ＤＡＬＳＡ Ｂ．Ｖ．

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】シンケル，ダニエル

(72)【発明者】

【氏名】グルーテッデ，ボウター

【審査官】 北村 智彦

(56)【参考文献】

【文献】 特表２０１１−５２６４５３（ＪＰ，Ａ）

【文献】 特表２０１０−５２６４９６（ＪＰ，Ａ）

【文献】 特開２０１１−０１９２０９（ＪＰ，Ａ）

【文献】 米国特許第０７３０７５６５（ＵＳ，Ｂ１）

【文献】 Pradeep Shettigar, Shanthi Pavan，Design Techniques for Wideband Single-Bit Continuous-Time ΔΣ Modulators With FIR Feedback DACs，IEEE JOURNAL OF SOLID-STATE CIRCUITS，２０１２年１２月，Vol.47,No.12，pp.2865-2879

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ ３／００−１１／００

ＩＥＥＥ Ｘｐｌｏｒｅ

ＣｉＮｉｉ

(57)【特許請求の範囲】

【請求項1】

シグマ−デルタアナログ−デジタルコンバータ（ＡＤＣ）であって、
フィルタ段および量子化段を備えるシグマ−デルタＡＤＣの入力に接続される順方向経路を備え、順方向経路は伝達関数Ｈ_ffを有し、さらに
順方向経路の出力からシグマ−デルタＡＤＣの入力への帰還経路を備え、前記帰還経路は、順方向経路の出力を変換するためのデジタル−アナログコンバータ（ＤＡＣ）およびデジタルフィルタを備え、前記帰還経路は伝達関数Ｈ_fbを有し、
シグマ−デルタＡＤＣは、

【数1】

によって与えられる安定した雑音伝達関数ＮＴＦを有し、
式中、Ｈはループ伝達関数であり、前記ＮＴＦは少なくとも１つの減衰ゼロを有し、
Ｈが不減衰極を備える場合、Ｈ_ffはＨのすべての不減衰極を備え、Ｈ_fbは前記少なくとも１つの減衰ゼロのうち１つに関連付けられる少なくとも１つの減衰極を備え、
帰還経路は、Ｈ_fbに関連付けられるインパルス応答を近似するインパルス応答を有する有限インパルス応答（ＦＩＲ）デジタルフィルタを備え、インパルス応答の最初のＮ個の係数が前記ＦＩＲフィルタとして実現され、Ｎは、Ｈ_fbの最も低周波数の極の時定数に少なくとも等しく、
ＦＩＲデジタルフィルタをＤＡＣと組合せて有限インパルス応答デジタル−アナログコンバータＦＩＲＤＡＣを形成することを特徴とする、シグマ−デルタアナログ−デジタルコンバータ。

【請求項2】

Ｈ_fbは複数の不減衰極を備える、請求項１に記載のシグマ−デルタＡＤＣ。

【請求項3】

順方向経路の出力に接続される補正フィルタをさらに備える、請求項１または２に記載のシグマ−デルタＡＤＣ。

【請求項4】

前記補正フィルタは、

【数2】

によって実質的に与えられる伝達関数Ｈ_corを有する、請求項３に記載のシグマ−デル
タＡＤＣ。

【請求項5】

対象の信号帯域はＨ_ffおよびＨ_fbの両方の通過帯域内に含まれる、請求項１から４のいずれかに記載のシグマ−デルタＡＤＣ。

【請求項6】

Ｈ_ffおよびＨ_fbの両方が低域通過特性を有する、請求項１から５のいずれかに記載のシグマ−デルタＡＤＣ。

【請求項7】

フィルタ段は受動フィルタを備える、請求項１から６のいずれかに記載のシグマ−デルタＡＤＣ。

【請求項8】

フィルタ段は複数の受動フィルタおよび／または複数の積分器を備える、請求項１から７のいずれかに記載のシグマ−デルタＡＤＣ。

【請求項9】

フィルタ段中に積分器を１つしか備えない、請求項１から７のいずれかに記載のシグマ−デルタＡＤＣ。

【請求項10】

デジタル制御ループであって、
デジタル入力信号と第２のデジタル信号との間の差分を増幅するため、および増幅された信号をアナログ出力信号に変換するための増幅器を備えるデジタル制御ループの入力に接続される順方向経路と、
前記順方向経路の出力からデジタル制御ループの入力への帰還経路とを備え、前記帰還経路は、アナログ出力信号を前記第２のデジタル信号に変換するための、請求項１から９のいずれかに規定されるようなシグマ−デルタＡＤＣを備える、デジタル制御ループ。

【請求項11】

請求項１０に規定されるようなデジタル制御ループを備えるデジタル音声増幅器であって、前記デジタル音声増幅器は、前記デジタル入力信号に従ってスピーカを駆動するよう構成され、前記デジタル音声増幅器の順方向経路は、前記アナログ出力信号を前記スピーカに提供するよう構成される、デジタル音声増幅器。

【請求項12】

請求項１に従うシグマ−デルタアナログ−デジタルコンバータ（ＡＤＣ）を設計するための方法であって、
少なくとも１つの減衰ゼロを備えるシグマ−デルタＡＤＣの所望の安定した雑音伝達関数ＮＴＦを規定することと、

【数3】

に従ってＮＴＦをシグマ−デルタＡＤＣのループ伝達関数Ｈに翻訳することと、
Ｈの極およびゼロを抽出することと、
ＨをＨ_ffおよびＨ_fbに分割することとを備え、Ｈが不減衰極を備える場合、Ｈ_ffはＨのすべての前記不減衰極を備え、Ｈ_fbは、前記少なくとも１つの減衰ゼロのうち１つに関連付けられる少なくとも１つの減衰極を備え、さらに
有限インパルス応答を用いてＨ_fbに関連付けられるインパルス応答を近似することと、有限インパルス応答（ＦＩＲ）フィルタを用いて前記有限インパルス応答を実現することとを備え、
インパルス応答の最初のＮ個の係数が前記ＦＩＲフィルタとして実現され、Ｎは、Ｈ_fbの最も低周波数の極の時定数に少なくとも等しく、
ＦＩＲデジタルフィルタをＤＡＣと組合せて有限インパルス応答デジタル−アナログコンバータＦＩＲＤＡＣを形成する、方法。

【請求項13】

順方向経路の出力に接続される補正フィルタを用いて順方向経路の出力を補正することをさらに備える、請求項１２に記載の方法。

【請求項14】

補正フィルタは、

【数4】

によって実質的に与えられる伝達関数Ｈ_corを有する、請求項１３に記載の方法。

【請求項15】

シグマ−デルタアナログ−デジタルコンバータ（ＡＤＣ）を製造するための方法であって、
請求項１２から１４のいずれかに記載のＡＤＣを設計することと、
ＡＤＣの設計に従ってＡＤＣを製造することとを備える、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、シグマ−デルタアナログ−デジタルコンバータ（ＡＤＣ）に関する。これはさらに、シグマ−デルタＡＤＣを設計しかつ製造するための方法と、これを備えるデジタル制御ループとに関する。本発明が特に関するデジタル制御ループの例はデジタル音声増幅器である。

【背景技術】

【0002】

デジタル音声増幅器はデジタル入力信号を増幅し、かつ増幅された信号を出力するための１つ以上のスピーカを駆動する。

【0003】

デジタル音声増幅器は、まずアナログ出力がアナログ−デジタルコンバータ（ＡＤＣ）によって変換されて、次にその後、増幅器の入力において元のデジタル入力信号と比較される負帰還制御ループに基づくことがある。順方向経路で十分に高い利得を用いることにより、出力におけるアナログ信号が対応のデジタル入力に追従する。しかしながら、ＡＤＣの待ち時間およびその雑音が最小限に保たれる場合にしか、これを得ることができない。たとえば、待ち時間が長過ぎると不安定な動作が起こることがある。

【0004】

ＡＤＣによって行なわれる変換プロセスは量子化雑音を受けやすい。この雑音の影響を、典型的には０〜２０ｋＨｚの範囲にわたる対象の帯域から遠ざけておくことが非常に重要である。シグマ−デルタＡＤＣはこの必要性を満たす優れた候補である。

【0005】

図１は、当該技術分野で公知の典型的なシグマ−デルタＡＤＣを示す。これは、フィルタリング段１と、量子化段２と、デジタル−アナログコンバータ（ＤＡＣ）３を含む帰還経路と、入力にある加算ジャンクション４とを備える。

【0006】

シグマ−デルタＡＤＣの出力にデジタルビットまたはワードストリームが現われる。ビットストリームが出力される単一ビットＡＤＣの場合、ビットストリーム中の隣接する「１」同士の間の間隔がアナログ入力信号の振幅を示し、たとえば、「１」のみを備えるビットストリームの部分は入力信号の高い振幅に関する。用いられる帰還により、ビットストリームの平均値はアナログ入力信号の振幅に追従する。複数ビットＡＤＣの場合は、量子化段によって定められる差分を表現するのにより高い分解能を用いる。しかしながら、複数ビットＡＤＣについても、出力における時間平均された信号がアナログ入力信号の振幅に従う。

【0007】

フィルタリング段１は、入力におけるアナログ信号と出力におけるＤＡＣ変換後ビット／ワードストリームとの間の差分の経過を追うように構成される。その結果、出力ビット／ワードストリーム中の信号の内容は、フィルタリング段１の通過帯域内のアナログ入力信号中の信号の内容と同じになる。フィルタリング段１は、低域通過、高域通過、または帯域通過特性を有することができる。

【0008】

フィルタリング段１は、通常はアナログ信号である入力信号とＤＡＣ３を介してフィードバックされる出力信号との間の誤差を積分するための積分器を備えることができる。より高次のフィルタリングのために複数の積分器も用いてもよい。

【0009】

量子化段２は、クロックド比較器、たとえば、そのデータ入力がフィルタリング段１の出力に接続されるゲーテッドＤラッチ５、を備えてもよい。クロック信号６がハイであるときは常に、ラッチ５の出力は、積分器１の出力のレベルに依存してデジタル「０」または「１」になる。

【0010】

量子化のプロセスは量子化雑音を導入する。シグマ−デルタＡＤＣの１つの利点は、オーバーサンプリングの使用により、対象の帯域中の量子化雑音の寄与を操作できることである。図１では、十分に高いクロックレートを用いることによってオーバーサンプリングを達成することができる。

【0011】

雑音の影響を低減する別の公知の技術は、順方向経路でフィルタを用いるノイズシェーピング技術を用いることである。たとえば、より高次のシグマ−デルタＡＤＣでは、複数の積分器を用いて好適な低域通過フィルタ特性を与えて信号対雑音比を向上させる。

【0012】

公知の高次シグマ−デルタＡＤＣの欠点は、複雑な追加の回路構成がなければ、複数の積分器段の使用がコンバータの待ち時間を内在的に増大させてしまうことである。したがって、高い信号対雑音比を得ることと低遅延との間にはトレードオフが存在する。

【0013】

公知のシグマ−デルタＡＤＣのさらなる欠点は、典型的には１−５ビットのオーダのＡＤＣの低い分解能が、フィルタリングを用いてしか除去できない大量の量子化雑音を導入してしまう点である。しかしながら、このフィルタリングは待ち時間を導入してしまう。

【発明の概要】

【課題を解決するための手段】

【0014】

本発明の目的は、先行技術のシグマ−デルタＡＤＣと比較して信号対雑音比を維持するかまたは改良しながらより低遅延を得られるようにするシグマ−デルタＡＤＣのための異なるトポロジーを提供することである。

【0015】

この目的は、請求項１に従うシグマ−デルタＡＤＣによって達成される。発明に従うと、シグマ−デルタＡＤＣは、フィルタリング段および量子化段を備えるシグマ−デルタＡＤＣの入力に接続される順方向経路を備え、順方向経路は伝達関数Ｈ_ffを有する。コンバータはさらに、順方向経路の出力からシグマ−デルタＡＤＣの入力への帰還経路を備え、帰還経路は、順方向経路の出力を変換するためのＤＡＣとデジタルフィルタとを備える。帰還経路自体は伝達関数Ｈ_fbを有する。

【0016】

シグマ−デルタＡＤＣは、

【0017】

【数1】

【0018】

によって与えられる安定した雑音伝達関数ＮＴＦ（ｚ）を有し、
式中、Ｈはループ伝達関数である。以降、Ｈ（ｚ）をＨと称する。他に述べていなければ、同様の考え方は他の伝達関数にも当てはまる。

【0019】

ＮＴＦは典型的に、分子多項式および分母多項式の比を備える有理関数として表される。分子多項式のゼロｚ_zはゼロと称され、ａｂｓ（ｚ_z）の場合、ゼロは減衰ゼロ（damped zero）と呼ばれ、他の場合は不減衰ゼロ（undamped zero）と呼ばれる。同様に、分母多項式のゼロｚ_pは極と称され、ａｂｓ（ｚ_p）＜１の場合、極は減衰極（damped pole）と呼ばれ、他の場合は不減衰極（undamped pole）と呼ばれる。

【0020】

発明に従うと、ＮＴＦは少なくとも１つの減衰ゼロを有し、Ｈ_ffはＨのすべての不減衰極を備え、Ｈ_fbは当該少なくとも１つの減衰ゼロの１つに関連付けられる少なくとも１つの減衰極を備える。当業者は、特定の伝達関数が与えられれば、帰還経路または順方向経路をさまざまなやり方で実現できることを認めるであろう。

【0021】

出願人は、ノイズシェーピングに必要なフィルタ機能（filtering function）の一部またはすべてを帰還経路にシフトさせることによって待ち時間を改良できることに気付いた。帰還経路中にフィルタリングを加えることによって生じる不安定さという増大したリスクは、ＮＴＦの特定の選択、および異なる極がどのように順方向経路および帰還経路にわたって分散されるかによって打消される。

【0022】

ＮＴＦ中のゼロはループ伝達関数のための極に変換される。より特定的には、ＮＴＦ中の減衰ゼロまたは不減衰ゼロは、それぞれＨ中の減衰極または不減衰極になる。Ｈ_ffは、あるとすれば、Ｈのすべての不減衰極を備える。Ｈ_fbは、ＮＴＦ中の少なくとも１つの減衰ゼロのうち１つに対応する少なくとも１つの減衰極を備える。これはさらに、Ｈ_ffにおいてまだ実現されていない残余のゼロおよび極を備える。帰還経路で高周波数の極のみを実現することが効率的かもしれない。なぜなら、ＦＩＲフィルタを用いると、それらをより容易に実現できるからである。

【0023】

発明に従うと、ノイズシェーピングに必要なフィルタリングの実質的な部分は帰還経路において達成される。順方向経路および帰還経路にわたって減衰極および不減衰極ならびに減衰ゼロおよび不減衰ゼロを分散させることにより、ＡＤＣの安定性を確実にすることができる。

【0024】

シグマ−デルタＡＤＣはさらに、順方向経路の出力に接続される補正フィルタを備えてもよい。この補正フィルタは好ましくは、

【0025】

【数2】

【0026】

によって実質的に与えられる伝達関数Ｈ_corを有する。
全体的な広帯域ユニティゲイン伝達を得て、これにより少なくとも対象の帯域で低遅延を得るために、補正フィルタを含むことが有利かもしれない。好ましくは、補正フィルタは低域通過特性を有する。

【0027】

Ｈ_ffおよびＨ_fbの両方が低域通過特性を有する場合、低周波数の信号について好適なノイズシェーピングを達成することができる。しかしながら、他の周波数または周波数帯域に適合されるＡＤＣを提供するように、Ｈ_ffおよびＨ_fbは帯域通過または高域通過特性を有してもよい。一般的に、Ｈ_ffおよびＨ_fbの両方の通過帯域内に対象の信号帯域を含有することにより、好適なノイズシェーピングを達成することができる。

【0028】

コンバータがＨ_ffおよびＨ_fbの両方に一次低域通過フィルタまたはその特性を備えれば、二次ノイズシェーピングを得ることができる。Ｈ_ffにおいてのみ実現される二次低域通過フィルタを有するコンバータと比較して、待ち時間がより少なくなる。

【0029】

帰還経路は、Ｈ_fbに関連付けられるインパルス応答を近似するインパルス応答を有する有限インパルス応答（ＦＩＲ）デジタルフィルタを備えてもよい。そのようなフィルタをＤＡＣと組合せて、セミデジタル再構成フィルタを有するＤＡＣとしても公知の有限インパルス応答デジタル−アナログコンバータ（ＦＩＲＤＡＣ）を形成することができる。

【0030】

フィルタリング段中のフィルタリングは、積分器などの１つ以上の能動フィルタによって達成することができる。しかしながら、加えてまたはこれに代えて、１つ以上の受動フィルタを用いてフィルタリングを達成することができる。発明に従うシグマ−デルタＡＤＣは、順方向経路の比較的単純な構成を可能にする。というのも、必要なフィルタリングの大部分は意図的に帰還経路において実現されるからである。そのような構成はたとえば、フィルタリング段中に単一の積分器を備え、これは、たとえば、線形性要件を緩める。

【0031】

第２の局面に従うと、本発明はデジタル制御ループを提供する。ループは、デジタル入力信号と第２のデジタル信号との間の差分を増幅するため、かつ増幅された信号をアナログ出力信号に変換するための増幅器を備えるデジタル制御ループの入力に接続される順方向経路を備える。これは加えて、順方向経路の出力からデジタル制御ループの入力への帰還経路を備える。帰還経路は、アナログ出力信号を第２のデジタル信号に変換するための、以上で規定したようなシグマ−デルタＡＤＣを備える。

【0032】

第３の局面に従うと、本発明はデジタル音声増幅器を提供する。増幅器は、デジタル音声増幅器に接続されると、デジタル入力信号に従ってスピーカを駆動するための、以上で規定したようなデジタル制御ループを備える。

【0033】

第４の局面に従うと、本発明は、上述のようなシグマ−デルタＡＤＣを設計するための方法を提供する。本発明に従うと、方法は、少なくとも１つの減衰ゼロを備えるシグマ−デルタＡＤＣの所望の安定した雑音伝達関数ＮＴＦ（ｚ）を規定するステップを備える。次に、

【0034】

【数3】

【0035】

に従って、ＮＴＦ（ｚ）がシグマ−デルタＡＤＣのループ伝達関数Ｈ（ｚ）に翻訳される。

【0036】

その後、Ｈの極およびゼロが抽出され、ＨがＨ_ffおよびＨ_fbに分割され、Ｈ_ffはＨのすべての不減衰極を備え、Ｈ_fbは当該少なくとも１つの減衰ゼロの１つに関連付けられる少なくとも１つの減衰極を備える。

【0037】

方法はさらに、有限インパルス応答を用いて、Ｈ_fbに関連付けられるインパルス応答を近似することと、有限インパルス応答（ＦＩＲ）フィルタを用いてこの有限インパルス応答を実現することとを備えてもよい。

【0038】

上述のように、順方向経路の出力は、順方向経路の出力に接続される以上で言及した補正フィルタを用いて補正されてもよい。

【0039】

第５の局面に従うと、本発明は、シグマ−デルタＡＤＣを製造するための方法を提供する。この方法は、以上で規定したようなＡＤＣを設計することと、ＡＤＣの設計に従ってＡＤＣを製造することとを備える。

【0040】

添付の図面を参照して発明を次により詳細に説明する。

【図面の簡単な説明】

【0041】

【図1】公知のシグマ−デルタＡＤＣを示す図である。

【図2】本発明に従うシグマ−デルタＡＤＣの実施形態を概略的に示す図である。

【図3A】発明に従う可能なＮＴＦおよびＨのボード線図である。

【図3B】発明に従う可能なＮＴＦおよびＨのボード線図である。

【図4】発明に従う可能なＦＩＲＤＡＣの係数を描く図である。

【図5A】補正フィルタの前後での、発明に従う可能なＡＤＣのパワースペクトル密度プロットを示す図である。

【図5B】補正フィルタの前後での、発明に従う可能なＡＤＣのパワースペクトル密度プロットを示す図である。

【図6A】本発明のシグマ−デルタＡＤＣの異なる適用例を示す図である。

【図6B】本発明のシグマ−デルタＡＤＣの異なる適用例を示す図である。

【発明を実施するための形態】

【0042】

図２は、本発明に従うシグマ−デルタＡＤＣの実施形態を概略的に示す。コンバータは、アナログ入力信号とアナログ帰還信号との差分関数であるアナログ差分信号を積分（処理）するための積分器１０（または他の実施形態では、より複雑度が高いもしくは低いフィルタリング段）と、クロック信号によって規定されるクロック間隔でデジタル出力信号を発生するために積分器１０によって積分される（フィルタリング段によって処理される）信号に応答する量子化器１２と、有限インパルス応答デジタル−アナログコンバータ（ＦＩＲＤＡＣ）１３に対して適した入力になるようにデジタル出力を操作するビットストリームコンディショナ１５と、オプションでＡＤＣの伝達特性を等化する補正フィルタ１６とを備える。

【0043】

図２は単一ビットコンバータを示すが、ワードストリームを出力する複数ビットコンバータを排除するわけではない。

【0044】

ＦＩＲＤＡＣは良好なＤＡＣとして公知である。ＦＩＲＤＡＣは、複数ビットコンバータのように振る舞う比較的単純な１ビットＤＡＣである。それらは不一致、ジッタ、ＩＳＩ、および歪みに対する感度が非常に低く、帯域外雑音の高い抑制を示す。

【0045】

フィルタリング段および／または積分器１０は、ＦＩＲＤＡＣ１３では行なわれないまたは行なうことができないフィルタリングの部分を担う。良好なノイズシェーピング性能を達成するためには、フィルタリング段および／または積分器は少なくとも一次であるべきであり、能動および／または受動回路で実現することができる。

【0046】

ＦＩＲＤＡＣ１３は、有限インパルス応答フィルタ（ＦＩＲフィルタ）係数によって特定されるフィルタ関数（filter function）を同時に与えながらデジタルからアナログへの変換を提供する。ＦＩＲＤＡＣ１３はフィルタ関数を特徴とするため、このフィルタ関数を利用してシステムの必要とされるループダイナミックスの成分を実現する。

【0047】

量子化器１２は、クロック信号で規定されるクロック間隔で、フィルタリング段および／または積分器１０から得られるアナログ信号をデジタル表示に変換する。量子化器１２はクロックド比較器を備えてもよい。

【0048】

ビットストリームコンディショナ１５は量子化器１２のデジタル出力を取り、ＦＩＲＤＡＣ１３に適するようにこれらを操作する。このブロック内部で行なうことができる動作は、たとえば、出力信号の両方の極性を利用可能にするように、符号間干渉および打消しを抑制するためのゼロ復帰形式への変換である。

【0049】

オプションの補正フィルタ１６はＡＤＣの信号伝達関数を補償して、これにより入力から出力へのユニティゲイン伝達を作り出すことができる。位相ずれを加えずにこれを行なって、ＡＤＣの低遅延を確実にすることができる。

【0050】

シグマ−デルタデータコンバータ設計では、所望の雑音伝達関数ＮＴＦから始めて、必要とされるフィルタ関数を算出してこのＮＴＦを実現することが一般的である。本発明は、帰還経路中のＦＩＲＤＡＣのフィルタ関数を全体的な必要なフィルタ関数の成分を実現する手段として同定した。そのため、ＦＩＲＤＡＣはＮＴＦの一部に関する。したがって、本発明に従うと、ＮＴＦは、フィルタの一部としてＦＩＲＤＡＣを可能化するように選ばれる。

【0051】

先行技術では、帰還経路中のフィルタリングは故意にノイズシェーピングには用いられない。代わりに、公知のシグマ−デルタ変調器中の帰還経路は、アナログ形態でデジタル出力符号を最良に表わすように実現される。そのため、ＤＡＣ中の信号伝達関数は通常できる限り平らに設計され、信号伝達関数ＳＴＦに影響を及ぼすであろうそのいかなるずれも、所望されないかつシステム全体の安定性に対する深刻なリスクと考えられる。先行技術に対して、本発明は、帰還経路中のＦＩＲＤＡＣまたは他のフィルタリング手段のフィルタ関数を雑音伝達関数の成分を実現する可能性として同定した。挙動が安定したＡＤＣで終了するには、安定基準を依然として維持しなければならない。シグマ−デルタコンバータにおいて安定基準を維持しながらフィルタリングＤＡＣを利用するこの新たな作業空間での最適な設計を考案するために設計手順を開発した。これを次に説明する。

【0052】

発明に従うと、設計手順は、シグマ−デルタコンバータ設計では一般的であるように、雑音伝達関数ＮＴＦで始まる。設計手順は以下のステップを備える。

【0053】

１．少なくとも１つの減衰ゼロを含有するという付加的な判断基準を用いて所望の（安定した）雑音伝達関数ＮＴＦ（ｚ）を規定する／設計する。この判断基準は、結果的に得られるループ伝達関数Ｈ（ｚ）をＦＩＲＤＡＣで実現可能な減衰応答を有する成分に分解できることを確実にする。伝統的には、ＮＴＦは、減衰応答を有する成分への分解の可能性を考慮することなく選ばれ、したがって結果的にはＦＩＲＤＡＣにおいて実現可能な伝達成分を有しないループ伝達関数が得られる。

【0054】

２．

【0055】

【数4】

【0056】

を用いて雑音伝達関数をループ伝達関数Ｈ（ｚ）に翻訳する。
３．伝達関数Ｈから、分子多項式および分母多項式の累乗根にそれぞれ対応するゼロおよび極を抽出する。

【0057】

４．ループ伝達関数Ｈを２つの部分Ｈ_ffおよびＨ_fbに分割する。なお、その積はここでもＨに等しい。Ｈ_ffは、Ｈのすべての不減衰極を含有すべきである。これはさらに、所望により、ゼロおよび減衰極を含有してもよい。Ｈ_fbは、残余の極およびゼロを含有すべきであり、当該少なくとも１つの減衰ゼロのうち１つに関連付けられる少なくとも１つの減衰極を少なくとも備えるべきである。

【0058】

５．（正規線形システム理論を用いて）Ｈ_fbをインパルス応答に翻訳し、このインパルス応答の初めのＮ個の係数を取って有限インパルス応答（ＦＩＲ）フィルタとして実現する。ＦＩＲＤＡＣの極をすべて減衰して、これによりその応答を有限数のタップに近似させることが可能になるので、この方策が可能である。実際のＦＩＲＤＡＣ伝達がＨ_fbの支配的な部分を捕捉するように、十分に大きいＮを選ぶべきである（Ｎは、Ｈ_fbの最も低周波数の極の時定数にほぼ等しくなることができる）。ＦＩＲＤＡＣの利得は、（タップの大きさとともに）、ＦＩＲＤＡＣがあらゆる意図される入力信号（いくつかは、シグマ−デルタ変調に負荷をかけすぎるのを避けるために範囲を超えている）を再現することができるように選ばれるべきである。

【0059】

６．オプションで：

【0060】

【数5】

【0061】

によって与えられる逆信号伝達関数を実現する伝達関数Ｈ_corを有するデジタルフィルタを有するＡＤＣを加える。

【0062】

本発明は、安定基準と競合することなく、多数の係数を有するＦＩＲＤＡＣを用いることができるようにする。

【0063】

ＦＩＲ係数におけるインパルス応答の実現により、多数のＦＩＲ係数という結果を容易に得ることができ、こうして多数の係数を有するＦＩＲＤＡＣを得る。しかしながら、以上の設計手順に従うと、これは安定性の問題を引き起こさない。この設計手順の結果、安定した閉ループ挙動を結果的に得るようにナイキスト安定基準を依然として満たしながら低域通過特性を有するＦＩＲＤＡＣが得られるであろう。

【0064】

実現例
その一部がＦＩＲフィルタにおいて実現される雑音伝達関数のための以下の比較的低（三）次ＩＩＲフィルタを開始点として用いた。図３Ａを参照。

【0065】

【数6】

【0066】

この雑音伝達関数はループ伝達関数Ｈに翻訳される。図３Ｂを参照。

【0067】

【数7】

【0068】

このループ伝達関数の極（Ｈの分母の累乗根）は：
１， ０．９８７＋０．０１２ｉおよび０．９８７−０．０１２ｉ
である。

【0069】

この例では、最初のおよび唯一の実数極が順方向経路における積分器として実現される。これにより、三次伝達関数Ｈの一次が実現される。

【0070】

この例では、残余の２つの複素極は減衰極であり、帰還経路中のＦＩＲＤＡＣ中に実現される。実現は、２つの極およびゼロを有する伝達関数、すなわち０．８０７０＋０．１５７０ｉおよび０．８０７０−０．１５７０ｉの、インパルス応答への翻訳によって行なわれる。インパルス応答の最初のＮ個の係数のみがＦＩＲＤＡＣ中のＦＩＲフィルタによって実現される。図４を参照。Ｎは、伝達が依然として所望の伝達に高度に類似するように選ばれる。この例では、係数Ｎの数は４６６が選ばれる。このＦＩＲＤＡＣを用いて、三次伝達関数Ｈの残余の極およびゼロが実現される。

【0071】

図５Ａ中のパワースペクトル密度プロットを用いて、このシグマ−デルタコンバータの結果的に得られる出力を示し、出力は、補償フィルタを通さずにＡＤＣの出力で直接に取られる。この図から、信号対雑音＋歪み比（ＳＮＤＲ）によって定量化される性能が１１６ｄＢに等しいことを導き出すことができる。このプロットでは、典型的には、１ビットシグマ−デルタ変調器について高い帯域外雑音パワーが見られる。

【0072】

図５Ｂはパワースペクトル密度プロットを再び示すが、今回は、伝達を補正して実質的にユニティゲインの全体的な入／出力伝達を得る補正フィルタの後で出力を取っている。この図から、単一ビットシグマ−デルタ変調器と比較して帯域外雑音（クロック周波数の半分までの〜２０ｋＨｚ）が高度に抑制されている（−４５ｄＢ）ことを導き出すことができる。信号対雑音＋歪み比（ＳＮＤＲ）によって定量化される性能は依然として１１６ｄＢに等しいことも導き出すことができる。

【0073】

この例の設計においてなされる選択は以下の利点を有する。
１．フィードフォワード経路が単純である。というのも、これは積分器および比較器を１つずつしか備えないからであり、比較器出力は、その入力のゼロ交差にしか影響されず、これは積分器についての要件を大きく緩和する。積分器は、それが積分器を備える増幅器または帰還キャパシタのいずれであっても、その線形性はまったくまたは限られた程度までしか重要でない。電荷平衡が正しい限り、ゼロ交差しか１ビット量子化器によって検出されないので、システムでは誤差も不利な影響も見られない。さらに、単一ビット比較器は、複数ビット量子化器とは異なり、２つの規定されるレベルしか有していないために定義上完全に線形である単一ビットデータストリームを生成し、これは、全高調波歪み（ＴＨＤ）およびＳＮＤＲなどのシステム性能に反映する。

【0074】

２．ＡＤＣの信号伝達とその出力にある補正フィルタとの組合せは強力である。この組合せは、位相ずれのないユニティゲイン伝達を特徴とし、これにより低遅延である。このシステムはさらに、帯域外雑音が低く、複数ビット（＞８ビット）コンバータとして振る舞う。これは閉ループデジタル増幅器における適用例にとって重要な特徴である。

【0075】

３．低い帯域外雑音および低遅延と組合される高い帯域内分解能により、ＡＤＣは、デジタル増幅器などの閉ループシステムの帰還経路での使用に理想的に適したものになる。

【0076】

４．安定性の問題なしに、およびしたがって安定に維持するのに必要な付加的な手段なしに、多数のタップを有する単一のより高次のＦＩＲＤＡＣを用いることができる。

【0077】

５．ＦＩＲＤＡＣを有するシステムは、良好なジッタ耐性および非常に高いＳＮＤＲを可能にする。

【0078】

図６Ａはデジタル制御ループで用いられる本発明のシグマ−デルタＡＤＣを示す。このループは、デジタル入力およびデジタル帰還信号に基づいてその出力を制御するデジタル制御アルゴリズム１０１と、信号を出力に適した形式に変換するＤＡＣ１０２と、本発明に従うＡＤＣ１０３とを備える。

【0079】

図６Ｂは、デジタル制御された音声増幅器で用いられる本発明のシグマ−デルタＡＤＣを示す。増幅器は、デジタル入力信号とデジタル帰還信号との間の差分に基づいてその出力を制御するフィルタ２０１と、デジタル入力をスピーカ２０３である負荷のために好適な電力特性を有するアナログ出力に翻訳する増幅器２０２と、本発明に従うＡＤＣコンバータ２０４と、デジタル入力信号とデジタル帰還信号との間の差分を生成する加算ジャンクション２０５とを備える。

【0080】

実施形態を用いて発明を説明した。添付の請求項が記載する発明の範囲から逸脱することなく、これらの実施形態の変形例が可能であることが当業者には明らかであるべきである。

【図1】

【図3A】

【図3B】

【図4】

【図5A】

【図5B】

【図6A】

【図6B】

【図2】