特許 5922320 高められた速度を有する書込みアシスト付きメモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5922320

(24)【登録日】2016年4月22日

(45)【発行日】2016年5月24日

(54)【発明の名称】高められた速度を有する書込みアシスト付きメモリ

(51)【国際特許分類】

   G11C 11/413 20060101AFI20160510BHJP

   G11C 11/412 20060101ALI20160510BHJP

【ＦＩ】

   G11C11/34 335A

   G11C11/40 301

【請求項の数】20

【全頁数】16

(21)【出願番号】特願2016-501054(P2016-501054)

(86)(22)【出願日】2014年3月10日

(65)【公表番号】特表2016-511501(P2016-511501A)

(43)【公表日】2016年4月14日

(86)【国際出願番号】US2014022752

(87)【国際公開番号】WO2014159262

(87)【国際公開日】20141002

【審査請求日】2016年2月19日

(31)【優先権主張番号】13/799,532

(32)【優先日】2013年3月13日

(33)【優先権主張国】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】595020643

【氏名又は名称】クゥアルコム・インコーポレイテッド

【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100109830

【弁理士】

【氏名又は名称】福原 淑弘

(74)【代理人】

【識別番号】100158805

【弁理士】

【氏名又は名称】井関 守三

(74)【代理人】

【識別番号】100194814

【弁理士】

【氏名又は名称】奥村 元宏

(72)【発明者】

【氏名】ジン、ペン

(72)【発明者】

【氏名】アブ−ラーマ、モハメド・ハサン

(72)【発明者】

【氏名】アーメド、ファハド

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特表２０１１−５０７１３９（ＪＰ，Ａ）

【文献】 特開２００９−１１７０２４（ＪＰ，Ａ）

【文献】 特開２００７−１７２７１５（ＪＰ，Ａ）

【文献】 特開２００７−１４９３２５（ＪＰ，Ａ）

【文献】 米国特許第８１３０５７９（ＵＳ，Ｂ２）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １１／４１２

Ｇ１１Ｃ １１／４１３

(57)【特許請求の範囲】

【請求項1】

複数のＳＲＡＭと、
複数のＳＲＡＭセルに対応する複数の電力供給リード線と、各ＳＲＡＭセルは、電力を受け取るためにその対応する電力供給リード線に結合され、
複数の電力供給リード線に対応する複数の書込みアシスト回路と、ここにおいて、各電力供給リード線は、その対応する書込みアシスト回路を通じて電力供給ノードに結合し、各書込みアシスト回路は、対応するＳＲＡＭセルへの書込み動作中にその対応する電力供給リード線上の電力供給電圧を下げるように構成され、
各書込み動作の後で電荷を共有するために複数の電力供給リード線を一緒に結合するように構成される複数のプリチャージスイッチを含むプリチャージアシスト回路と
を備える、メモリ。

【請求項2】

各書込みアシスト回路は、前記対応するＳＲＡＭセルがアクセスされないＳＲＡＭセルである間は前記電力供給電圧をデフォルト値に維持し、前記対応するＳＲＡＭセルが書込み動作中にアクセスされるＳＲＡＭセルである間は書込みアシスト期間中に前記電力供給電圧を前記デフォルト値から下げるように前記対応するＳＲＡＭセルのためのその対応する電力供給リード線上の前記電力供給電圧を制御するように構成される、請求項１に記載のメモリ。

【請求項3】

前記プリチャージアシスト回路は、共通ノードを含み、前記プリチャージアシスト回路はさらに、前記書込みアシスト期間の完了時に前記共通ノードから前記アクセスされるＳＲＡＭセルの電力供給リード線に電荷を結合することによってプリチャージをアシストするように構成される、請求項２に記載のメモリ。

【請求項4】

第１の金属層に導体を備える複数の多重化ビット線をさらに備え、前記共通ノードは、第２の金属層に導体を備える、請求項３に記載のメモリ。

【請求項5】

各プリチャージスイッチは、前記共通ノードと前記対応するＳＲＡＭセルの電力供給リード線との間に結合され、前記プリチャージスイッチは、書込みアシスト期間中は開いており、前記アクセスされるＳＲＡＭセルのための前記電力供給電圧のプリチャージ中は閉じられるように構成される、請求項３に記載のメモリ。

【請求項6】

各プリチャージスイッチは、前記書込みアシスト期間の外側のデフォルト状態では接地に引き下げられ、前記書込みアシスト期間中は前記デフォルト値に等しい電圧に持ち上げられるように構成されるプリチャージイネーブル信号によって駆動されるゲートを有するプリチャージＰＭＯＳトランジスタを備える、請求項５に記載のメモリ。

【請求項7】

各書込みアシスト回路は、前記電力供給ノードと前記対応するＳＲＡＭセルの電力供給リード線との間に結合されるヘッドスイッチを備え、各ヘッドスイッチは、前記対応するＳＲＡＭセルが前記アクセスされないＳＲＡＭセルである間はデフォルト状態で閉じられ、前記対応するＳＲＡＭセルが書込み動作中の前記アクセスされるＳＲＡＭセルである間は前記書込みアシスト期間中に開いているように構成される、請求項５に記載のメモリ。

【請求項8】

各書込みアシスト回路はさらに、前記対応するＳＲＡＭセルの電力供給リード線と接地との間に結合されるプルダウンスイッチを備え、各プルダウンスイッチは、前記対応するＳＲＡＭセルが書込み動作中に前記アクセスされないＳＲＡＭセルの１つである間は開いて、デフォルト状態にあり、前記対応するＳＲＡＭセルが書込み動作中に前記アクセスされるＳＲＡＭセルである間は前記書込みアシスト期間中に閉じられるように構成される、請求項７に記載のメモリ。

【請求項9】

複数のＳＲＡＭセルは、第１のＳＲＡＭセルからｎ番目のＳＲＡＭセルに配置され、ｎは、複数整数であり、前記複数のプリチャージスイッチは、前記第１のＳＲＡＭセルから（ｎ−１）番目のＳＲＡＭセルに対応する複数の（ｎ−１）プリチャージスイッチを備え、各プリチャージスイッチは、その対応するＳＲＡＭセルの電力供給リード線とその後のＳＲＡＭセルの電力供給リード線との間に結合され、各プリチャージスイッチは、書込みアシスト期間中は開いており、少なくなくとも前記アクセスされるＳＲＡＭセルのための前記電力供給電圧のプリチャージ中は閉じられるように構成される、請求項１に記載のメモリ。

【請求項10】

各プリチャージスイッチは、前記書込みアシスト期間の外側のデフォルト状態では接地に引き下げられ、前記書込みアシスト期間中はデフォルト電圧に持ち上げられるように構成されるプリチャージイネーブル信号によって駆動されるゲートを有するＰＭＯＳトランジスタを備える、請求項９に記載のメモリ。

【請求項11】

各書込みアシスト回路は、前記電力供給ノードと前記対応するＳＲＡＭセルの電力供給リード線との間に結合されるヘッドスイッチを備え、各ヘッドスイッチは、前記対応するＳＲＡＭセルが書込み動作中に前記アクセスされないＳＲＡＭセルの１つである間はデフォルト状態で閉じられ、前記対応するＳＲＡＭセルが書込み動作中に前記アクセスされるＳＲＡＭセルである間は前記書込みアシスト期間中に開いているように構成され、各書込みアシスト回路はさらに、前記対応するＳＲＡＭセルの電力供給リード線と接地との間に結合されるプルダウンスイッチを備え、各プルダウンスイッチは、前記対応するＳＲＡＭセルが書込み動作中に前記アクセスされないＳＲＡＭセルの１つである間はデフォルト状態で開いており、前記対応するＳＲＡＭセルが書込み動作中に前記アクセスされるＳＲＡＭセルである間は前記書込みアシスト期間中に閉じられるように構成される、請求項９に記載のメモリ。

【請求項12】

第１のＳＲＡＭセルのための電力供給電圧を第１の書込み動作において第１の書込みアシスト期間にわたってデフォルト値から下げながら、ＳＲＡＭセルのビット線多重化グループ内の前記第１のＳＲＡＭセルに書き込むことと、ＳＲＡＭセルの前記グループ内の前記ＳＲＡＭセルの残りは、前記第１の書込み動作について第１のアクセスされないＳＲＡＭセルであり、ここにおいて、各ＳＲＡＭセルは、対応する電力供給リード線を通じてその電力供給電圧を受け取る、
前記第１の書込みアシスト期間中は、前記第１のアクセスされないＳＲＡＭセルのための前記電力供給電圧を前記デフォルト値に維持することと、
前記第１の書込みアシスト期間が終了した後、前記第１のアクセスされないＳＲＡＭセルのための前記電力供給リード線からの電荷を使用して、前記第１のＳＲＡＭセルのための前記電力供給リード線上の前記電力供給電圧を前記デフォルト値に戻すようにプリチャージすることとを備える、方法。

【請求項13】

前記グループ内の前記ＳＲＡＭセルの第２のＳＲＡＭセルの電力供給電圧を第２の書込み動作において第２の書込みアシスト期間にわたって前記デフォルト値から下げながら、前記第２のＳＲＡＭセルに書き込むことと、ＳＲＡＭセルの前記グループ内の前記ＳＲＡＭセルの残りは、前記第２の書込み動作について第２のアクセスされないＳＲＡＭセルである、
前記第２の書込みアシスト期間中は、前記第２のアクセスされないＳＲＡＭセルのための前記電力供給電圧を前記デフォルト値に維持することと、
前記第２の書込みアシスト期間が終了した後、前記第２のアクセスされないＳＲＡＭセルへの前記電力供給リード線からの電荷を使用して、前記第２のＳＲＡＭセルのための前記電力供給電圧を前記デフォルト値までプリチャージすることとをさらに備える、請求項１２に記載の方法。

【請求項14】

前記第１の書込みアシスト期間より前に、各電力供給リード線が共通ノードに結合する間に前記電力供給リード線の各々を前記デフォルト値に等しい電圧まで充電することと、
前記第１の書込みアシスト期間中は、各電力供給リード線を前記共通ノードから分離することと、
前記第１のＳＲＡＭセルのための前記電力供給リード線上の前記電力供給電圧の前記プリチャージ中は、各電力供給リード線を前記共通ノードに再び結合することとをさらに備える、請求項１２に記載の方法。

【請求項15】

前記第１の書込みアシスト期間より前に、前記電力供給リード線の各々を前記デフォルト値に等しい電圧まで充電することと、
前記第１のＳＲＡＭセルのための前記電力供給リード線上の前記電力供給電圧の前記プリチャージ中は、前記第１のＳＲＡＭセルのための前記電力供給リード線を前記第１のアクセスされないＳＲＡＭセルのための前記電力供給リード線に結合することとをさらに備える、請求項１２に記載の方法。

【請求項16】

各電力供給リード線を前記共通ノードに結合することは、各電力供給リード線を対応するスイッチを通って前記共通ノードに結合することを備える、請求項１４に記載の方法。

【請求項17】

前記第１のＳＲＡＭセルのための前記電力供給リード線を前記第１のアクセスされないＳＲＡＭセルのための前記電力供給リード線に結合することは、前記第１のＳＲＡＭセルのための前記電力供給リード線を第１のスイッチを通って前記第１のアクセスされないＳＲＡＭセルの隣接する１つのための電力供給リード線に結合することを備える、請求項１５に記載の方法。

【請求項18】

メモリセルのビット線多重化グループ内の１つのメモリセルが、書込みアシスト付き書込み動作においてアクセスされる間、前記グループ内の前記メモリセルの残りが、アクセスされないメモリセルであるように構成されるメモリセルの前記ビット線多重化グループと、
前記アクセスされないメモリセルのための電力供給リード線から前記アクセスされるメモリセルの電力供給リード線に電荷を結合させることによって、書込みアシスト期間の完了時に前記メモリセルのアクセスされる１つのための電力供給リード線上の電力供給電圧のプリチャージをアシストするための手段とを備える、メモリ。

【請求項19】

前記メモリセルは、ＳＲＡＭメモリセルである、請求項１８に記載のメモリ。

【請求項20】

前記手段は、前記電力供給リード線に結合された複数のスイッチを具備する請求項１８に記載のメモリ。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
[0001]本出願は、参照により全体として本明細書に組み込まれる、２０１３年３月１３日に出願された米国非仮出願第１３／７９９，５３２号の優先権を主張するものである。

【0002】

[0002]本出願は、書込みアシスト付きメモリに関し、より詳しくはプリチャージアシスト回路を含む書込みアシスト付きメモリに関する。

【背景技術】

【0003】

[0003]ナノメートル技術ノードが、ますますディープサブミクロンレジームに進出するにつれて、スタティックランダムアクセスメモリ（ＳＲＡＭ）設計は、ますます厳しい要件に直面しなければならない。デバイスが、縮小されるにつれて、供給電圧もまた、電力消費を低減するために縮尺比に従って下げられなければならない。低減された電力供給電圧において結果として生じる最小サイズのトランジスタを有するＳＲＡＭの成功する設計は、極めて挑戦的である。たとえば、書込み不良は、そのような高度に縮小されたメモリにおいて問題になる。書込み不良においては、書込み動作は、メモリセルに記憶された値を反転させるのに失敗する。

【0004】

[0004]いくつかの基本的なＳＲＡＭ動作概念が、ＳＲＡＭを先進プロセスノードに縮小する課題をより良く例示するために今から論じられる。ＳＲＡＭメモリセルは、一対の交差結合インバータを備える。もし交差結合インバータの第１のものが、記憶されたデータ値Ｑを送り出しているならば、その値は、残りの第２の交差結合インバータによって相補的値

【数1】

【0005】

として反転される。しかし第２の交差結合インバータは、

【数2】

【0006】

を第１の交差結合インバータへの入力として駆動し、そのことは、そのＱ出力を強化し、そのことは今度は、第２の交差結合インバータの

【数3】

【0007】

出力を強化する。ＳＲＡＭメモリセルはそれ故に、所望のＱ値を交差結合インバータの対にラッチし、このラッチされた値を確実に保持する。

【0008】

[0005]各交差結合インバータは、プルアップＰＭＯＳトランジスタおよびプルダウンＮＭＯＳトランジスタの直列スタックを備える。プルアップＰＭＯＳトランジスタはまた、負荷トランジスタとしても表される。スタックされたＰＭＯＳおよびＮＭＯＳトランジスタは、電力供給装置によって電力を供給されるので、ＳＲＡＭセルは、電力を供給されるトランジスタにおいて結果として生じるゲインを通じてその記憶されたメモリセル値を送り出す。対照的に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）メモリセルは、そのようなアクティブ駆動を有さない。代わりに、ＤＲＡＭメモリセルは、メモリセル値を記憶するためのパッシブキャパシタを有する。このため、ＳＲＡＭ動作は、比較できるＤＲＡＭについてよりもはるかに速い。

【0009】

[0006]ＳＲＡＭメモリセルにおけるこの交差結合相互作用は、その強みの１つであるけれども、それはまた、先進プロセスノードでは問題にもなる。たとえば、ＳＲＡＭメモリセルは、読出しまたは書込み動作においては一対のＮＭＯＳアクセストランジスタを通じてアクセスされる。これらのＮＭＯＳアクセストランジスタは、プルアップＰＭＯＳトランジスタと比較してあまり強くすることができないまたは読出し動作は、記憶されたメモリセル値を破壊するということになる。先進プロセスノードでは、しかしながら、プルアップＰＭＯＳトランジスタは、ＮＭＯＳアクセストランジスタと比較して強くなりすぎる。書込み動作はそれ故に、先進プロセスノードにおいては記憶されたメモリセル値を反転しそこなうこともある。

【0010】

[0007]いくつかの技法が、この書込み不良に対処するために開発されている。たとえば、ＳＲＡＭメモリセルへの供給電圧は、ＳＲＡＭメモリセルへの書込み動作中は下げられることもある。下げられた供給電圧は、書込み動作が、記憶されたメモリセル値の二進状態を（もし必要ならば）反転することができるように、プルアップＰＭＯＳトランジスタを弱める。この書込みアシスト技法は、書込み不良に対処するのに成功するけれども、メモリセル供給電圧は、書込みアシスト付き書込み動作の完了の後、そのデフォルト値まで回復しなければならないので、書込み周波数は、悪化する。

【発明の概要】

【0011】

[0008]それに応じて、当技術分野にはより速い動作速度を有する、改善された書込みアシスト付きメモリの必要性がある。

【0012】

[0009]メモリセルのビット線多重化グループ（ビット線が多重化された一群のメモリセル）において、グループ内のメモリセルの所与の１つが、書込み動作において書き込まれることによってアクセスされるとき、グループ内の残りのメモリセルは、アクセスされないメモリセルである。このようにして、グループ内の１つのメモリセルだけが、任意の所与の書込み動作においてアクセスされる。メモリセルの書込みアシスト付きビット線多重化グループについてより速い動作速度を達成するために、書込みアシスト期間または継続時間の完了時に、アクセスされるメモリセルのための電力供給リード線上の電力供給電圧のプリチャージをアシストする書込みアシスト回路が、提供される。プリチャージアシスト回路は、アクセスされないメモリセルのための電力供給リード線からアクセスされるメモリセルのための電力供給リード線へ電荷を結合させることによってプリチャージをアシストする。

【図面の簡単な説明】

【0013】

【図1A】[0010]メモリセルのビット線多重化グループのための書込みアシスト回路および対応する電力供給リード線の概略図。

【図1B】[0011]書込みアシスト付きメモリセルの電力供給電圧についての波形。

【図2】[0012]メモリセルのビット線多重化グループのための第１のプリチャージアシスト回路および対応する書込みアシスト回路の概略図。

【図3】[0013]メモリセルのビット線多重化グループのための第２のプリチャージアシスト回路および対応する書込みアシスト回路の概略図。

【図4】[0014]メモリセルのビット線多重化グループのためのプリチャージアシスト回路および対応する書込みアシスト回路についての動作方法のフローチャート。

【発明を実施するための形態】

【0014】

[0015]当技術分野において書込みアシスト付きメモリでのより大きい回復速度の必要性を満たすために、ビット線多重化メモリは、書込みアシスト付き書込み動作からのプリチャージ回復中は電荷を共有するように構成される。電荷共有は、当技術分野で知られているような最新のメモリ設計のビット線多重化アーキテクチャを利用する。そのような多重化に関して、ＳＲＡＭメモリセルなどのメモリセルは、先進プロセスノードにおいて利用可能な微小寸法を完全に利用するトランジスタから構成される。しかし記憶されたメモリセル値を感知するためのセンスアンプは、センスアンプがビット決定を迅速に行うのに十分なゲインを必要とするという点において、そのような小さいトランジスタから形成され得ない。センスアンプのための比較的大きいトランジスタは、単一メモリセルについてのビット線ピッチ内に配置され得ない。メモリセルおよびそれらの関連するビット線はそれ故に、ビット線多重化グループに多重化され、各グループは、対応するセンスアンプによって受け持たれている。

【0015】

[0016]各センスアンプ当たりの多重化ビット線（および対応するメモリセル）の数は、メモリの結果として生じるアスペクト比を決定する。そのような多重化のための一般的なグループサイズは、４、８、または１６のメモリセルである。次の議論は、４：１ビット線多重化方式に関係するが、しかし本明細書で論じられるプリチャージアシスト回路および技法は、他の多重化グループ分けに広く適用可能であることが認識されよう。４：１ビット線多重化グループ内のメモリセルは、本明細書では多重化ビットセルとして表される。

【0016】

[0017]書込みアシスト付きメモリの技術分野で知られているように、各メモリセルは、対応する書込みアシスト回路を通じて電力を供給される。メモリセルは、その書込みアシスト回路によって制御される電力供給リード線から電力を受け取る。書込みアシスト回路は、そのメモリセルの電力供給リード線と電力供給ノードとの間を結合する。電力供給ノードは、デフォルト電力供給電圧ｖｄｄを供給する。ビット線多重化のために、多重化ビットセル内の１つのメモリセルだけが、任意の所与の書込み動作においてアクセスされる。ビット線多重化グループ内の残りのメモリセル（多重化ビットセル内の残りのメモリセル）は、その特定の書込み動作についてアクセスされないメモリセルである。それ故に、アクセスされないメモリセルのための書込みアシスト回路は、アクセスされないメモリセルへの電力供給リード線上の電力供給電圧を低下していないデフォルト電力供給値ｖｄｄに維持する。しかしアクセスされるメモリセルのための書込みアシスト回路は、アクセスされるメモリセルが書込みアシスト付き書込み動作において書き込まれる間、アクセスされるメモリセルへの供給電圧を下げる。

【0017】

[0018]図１Ａは、メモリセルの例示的な４：１ビット線多重化グループ（多重化ビットセル）１００を示す。グループ１００内の各メモリセルは、それ独自の電力供給入力またはリード線を有する。ビット線多重化は、メモリ技術分野でよく知られているので、多重化ビットセル１００内のメモリセルおよびそれらの対応するビット線は、例示されない。多重化ビットセル１００は、４つのＳＲＡＭセルを含むので、ビットセル１００への４つの別個の電力供給リード線がある。電力供給入力またはリード線１０１は、供給電圧ｖｄｄ０を第１のメモリセルに提供し、電力供給リード線１０２は、供給電圧ｖｄｄ１を第２のメモリセルに供給し、電力供給リード線１０３は、供給電圧ｖｄｄ２を第３のメモリセルに提供し、電力供給リード線１０４は、供給電圧を第４のメモリセルｖｄｄ３に提供する。

【0018】

[0019]これらの個々の供給電圧は、それらのそれぞれのメモリセルのプルアップＰＭＯＳトランジスタとプルダウンＮＭＯＳトランジスタとに電力を供給する。各電力供給リード線は、対応する書込みアシスト回路１０６を通じて電力を供給される。たとえば、第１のメモリセルは、対応する書込みアシスト回路１０６によって制御されるような電力供給リード線１０１を通じて電力供給電圧ｖｄｄ０を受け取る。

【0019】

[0020]各書込みアシスト回路１０６は、ヘッドスイッチ１０５とプルダウンデバイス１１０とを含む。書込みアシスト回路１０６において、ヘッドスイッチ１０５は、ＰＭＯＳトランジスタであり、一方プルダウンデバイス１１０は、ＮＭＯＳトランジスタである。所与の書込みアシスト回路１０６内では、対応するＰＭＯＳトランジスタ１０５およびＮＭＯＳトランジスタ１１０のゲートは、対応する書込みアシストイネーブル信号によって制御される。たとえば、書込みアシストイネーブル信号ｗａ＿ｅｎ^<0>は、電力供給リード線１０１上の電圧ｖｄｄ０を制御し、書込みアシストイネーブル信号ｗａ＿ｅｎ^<1>は、電力供給リード線１０２上の電圧ｖｄｄ１を制御し、書込みアシストイネーブル信号ｗａ＿ｅｎ^<3>は、電力供給リード線１０４上の電圧ｖｄｄ３を制御するなどである。デフォルト状態では、すべての書込みアシストイネーブル信号は、すべてのＰＭＯＳトランジスタ１０５がオンであり、一方すべてのＮＭＯＳトランジスタ１１０がオフであるようにディアサートされる。各ＰＭＯＳトランジスタ１０５は、デフォルト電力供給電圧ｖｄｄを提供する電力供給ノードに結合されたソースを有する。加えて、各ＰＭＯＳトランジスタ１０５は、対応する電力供給リード線に結合されたドレインを有する。ＰＭＯＳトランジスタ１０５は、デフォルト状態ではすべてオンであるので、電力供給電圧ｖｄｄ０〜ｖｄｄ３はそれ故に、すべてデフォルト値ｖｄｄに等しい。各メモリセル供給電圧は、対応するメモリセルが書込みアシスト期間中に書き込まれていない限り、デフォルト値ｖｄｄに等しいように制御される。そのようなメモリセルはまた、アクセスされるメモリセルと表されてもよい。

【0020】

[0021]もしメモリセルが、書込み動作中にアクセスされるべきであるならば、適切なメモリセル電力供給入力上の電圧は、十分な電圧量Δｖだけデフォルト値ｖｄｄから下げられる。たとえば、第１のメモリセルが、書込み動作のためにアクセスされるメモリセルに選択されると仮定する。対応する書込みアシストイネーブル信号ｗａ＿ｅｎ^<0>はその時、書込みアシスト継続時間または期間の間一時的にアサートされるということになる。それに応じて、電力供給リード線１０１に結合されたＰＭＯＳトランジスタ１０５はそれ故に、オフになり、一方このリード線に結合されたＮＭＯＳトランジスタ１１０は、オンになるということになる。各ＮＭＯＳトランジスタ１１０は、対応する電力供給リード線と接地との間を結合する。電力供給リード線１０１に結合されたＮＭＯＳトランジスタ１１０が、導通しているとき、電力供給リード線１０１上の電荷はその時、接地に伝導する。第１のメモリセルのための電力供給電圧ｖｄｄ０はそれ故に、第１のメモリセルのプルアップＰＭＯＳトランジスタの強さを弱めるために一時的にｖｄｄを下回るということになる。図１Ｂは、時間ｔ１に始まり、時間ｔ２に終わる書込みアシスト期間中のｖｄｄ０電圧についての電力供給電圧ディップを例示する。時間ｔ２において、所望の論理値が、第１のメモリセルに書き込まれている。この時点において、下げられた供給電圧ｖｄｄ０は、デフォルト電圧レベルｖｄｄまで回復される必要がある。アクセスされるメモリセルへの書込みアシスト低下した供給電圧のこの回復は、プリチャージ期間として表され、図１Ｂにおいて時間ｔ２とｔ３との間に延びる。

【0021】

[0022]従来技術では、プリチャージ動作は、メモリセルの書込みアシスト回路１０６によって行われる。ｗｅ＿ｅｎ^<0>などの対応する書込みアシストイネーブル信号はそれ故に、時間ｔ２にローにされる（残りのアクセスされないメモリセルのための書込みアシストイネーブル信号は、デフォルト状態でローに維持されている）。ＰＭＯＳトランジスタ１０５はその時、対応する電力供給リード線上の電圧を引き上げる。しかしビット線ピッチのために、ＰＭＯＳトランジスタ１０５は、メモリセル供給電圧を迅速に引き上げるために、大きくし、相応して強くすることができない。それ故に、従来技術のプリチャージ継続時間または期間は、ＰＭＯＳトランジスタ１０５の必然的な弱さに起因して比較的長かった。しかし本明細書で開示されるプリチャージ動作は有利には、プリチャージアシスト回路を通るアクセスされないメモリセルの電力供給リード線からの電荷共有を通じてより速い。書込みアシスト回路１０６が、プリチャージプロセスに関して従来技術でそれらが果たした役割を果たし続けるという点において、それは、「アシスト」回路として表される。しかし追加の電荷が、本明細書で開示されるプリチャージアシスト回路を通じてアクセスされるメモリセルのための電力供給リード線に供給される。このようにして、プリチャージアシスト回路を含む書込みアシスト付きメモリは有利には、短縮されたプリチャージ継続時間を通じてより速い動作を有する。

【0022】

[0023]プリチャージアシスト回路２００のための第１の実施形態が、図２で示される。ビット線多重化グループ１００内のメモリセルおよび書込みアシスト回路１０６は、図１Ａに関して論じられたように構成され、機能する。それ故に、各書込みアシスト回路１０６は、書込みイネーブル信号に応答してその電力供給リード線上の電圧を制御する。プリチャージアシスト回路２００は、アクセスされるメモリセルへの書込みアシスト低下した供給電圧の迅速なプリチャージを可能にする。プリチャージアシスト回路２００は、ＰＭＯＳトランジスタ２１５などの複数のプリチャージスイッチを含み、また共通ノード２２５も含む。ＰＭＯＳトランジスタ２１５のゲートは、プリチャージイネーブル信号２２０によって制御される。各ＰＭＯＳトランジスタ２１５のための第１のドレイン／ソース端子は、共通ノード２２５に結合し、それは、グループ１００内のメモリセルのためのビット線を支持する金属層と異なる金属層に導体を備えてもよい。各ＰＭＯＳトランジスタ２１５のための第２のドレイン／ソース端子は、対応する電力供給リード線に結合する。たとえば、第１のＰＭＯＳトランジスタ２１５のための第２の端子は、第１のメモリセルのための電力供給リード線１０１に結合する。各電力供給リード線はそれ故に、対応するＰＭＯＳトランジスタ２１５の第２の端子に結合する。

【0023】

[0024]デフォルト状態（書込み動作が生じない）では、プリチャージイネーブル信号２２０は、すべてのＰＭＯＳトランジスタ２１５がオンであるようにアサートされる（ローに保たれる）。共通ノード２２５はそれ故に、デフォルト状態では電力供給電圧ｖｄｄまで充電される。しかしもし書込みアシスト動作が、モジュール１００内のメモリセルの選択された１つについて行われるべきであるならば、プリチャージイネーブル信号２２０は、ＰＭＯＳトランジスタ２１５がすべてスイッチを切られるようにディアサートされる（ハイにされる）。共通ノード２２５はその時、書込みアシスト動作中は浮いている。書込みアシスト期間の完了時（図１Ｂでの時間ｔ２に対応する）に、プリチャージイネーブル信号２２０は、再びローにアサートされる。前に論じられたように、個々のメモリセル電力供給電圧ｖｄｄ０〜ｖｄｄ３についてのデフォルト値は、ｖｄｄである。これらのメモリセル供給電圧の１つだけが、任意の所与の書込み動作において書込みアシスト低下されることになる。たとえば、ｖｄｄ０が、書込みアシスト継続時間が終了したように今しがた下げられたと仮定する。プリチャージイネーブル信号２２０が、アサートされるとき、それらのデフォルト電圧ｖｄｄから生じるリード線１０２、１０３、および１０４上の電荷は、共通ノード２２５をｖｄｄまで（それが浮いていた間に共通モード２２５がわずかに放電したかどうかの程度まで）充電するために、対応するＰＭＯＳトランジスタ２１５を通って流れることになる。順に、共通ノード２２５上の電荷は、第１のメモリセル電力供給電圧ｖｄｄ０をデフォルト値ｖｄｄまで引き上げるために、リード線１０１に結合されたＰＭＯＳトランジスタ２１５を通って流れることになる。ＰＭＯＳトランジスタ１０５はまた、この時にはオンでもあるので、電圧ｖｄｄ０について今しがた述べられたそれなどの書込みアシスト低下したメモリセル供給電圧は、デフォルト値ｖｄｄまで迅速に引き上げられる。

【0024】

[0025]プリチャージアシスト回路３００のための代替実施形態３００が、図３で示される。ＰＭＯＳトランジスタ３０１、３０５、および３１０などの、３つのプリチャージスイッチが、電力供給入力１０１〜１０４の間に結合される。ＰＭＯＳトランジスタ３０１は、リード線１０１につながれた１つのドレイン／ソース端子とリード線１０２につながれた残りのドレイン／ソース端子とを有する。同様に、ＰＭＯＳトランジスタ３０５は、リード線１０２につながれた１つのソース／ドレイン端子とリード線１０３につながれた残りのドレイン／ソース端子とを有する。同じように、ＰＭＯＳトランジスタ３１０は、リード線１０３につながれた１つのソース／ドレイン端子とリード線１０４につながれた残りのドレイン／ソース端子とを有する。トランジスタ３０１、３０５、および３１０のゲートは、プリチャージイネーブル信号２２０によって駆動される。プリチャージイネーブル信号２２０は、図１に関して論じられたのと同じ仕方で制御される。それ故に、プリチャージイネーブル信号２２０は、書込みアシスト動作中はディアサートされる（それはアクティブロー信号であるので、ハイにされる）。電力供給リード線１０１、１０２、１０３、および１０４はそれ故に、ＰＭＯＳトランジスタ３０１、３０５、および３１０がオフであるので、書込みアシスト期間中は互いに分離される。

【0025】

[0026]デフォルト状態では、プリチャージイネーブル信号２２０は、アサートされる（ローにされる）。このデフォルト状態は、プリチャージ期間の初めに始まり、その時にＰＭＯＳトランジスタ３０１、３０５、および３１０は、オンにされる。これらのトランジスタのための端子はそれぞれ、ドレインとしてまたはソースとしての１つの動作が、書込みアシストされ、次いでプリチャージされる特定のメモリセルに依存するので、「ドレイン／ソース」と呼ばれる。たとえば、電力供給リード線１０１上の供給電圧ｖｄｄ０が、書込みアシスト低下されたと仮定する。プリチャージイネーブル信号２２０が、アサートされるとき、そのリード線の書込みアシスト回路１０６によって供給されるような電力供給リード線１０２からの電荷は、電圧ｖｄｄ０をデフォルト値ｖｄｄに戻すプリチャージをアシストするためにＰＭＯＳトランジスタ３０１を通って流れることになる。電力供給リード線１０３および１０４からの電荷もまた、このプリチャージを同様にアシストするということになる。たとえば、電力供給リード線１０３からの電荷は、第１のメモリセル供給電圧ｖｄｄ０のプリチャージをアシストするためにＰＭＯＳトランジスタ３０５およびＰＭＯＳトランジスタ３０１を通って流れる。同様に、電力供給リード線１０４からの電荷は、第１のメモリセル供給電圧ｖｄｄ０のプリチャージをアシストするためにＰＭＯＳトランジスタ３１０、３０５、および３０１を通って流れる。しかしもし第２のメモリセル供給電圧ｖｄｄ１が、ｖｄｄ０の代わりに下げられたならば、リード線１０１からの電荷は、電圧ｖｄｄ１をそのデフォルト値ｖｄｄに戻すプリチャージをアシストするためにＰＭＯＳトランジスタ３０１を通って反対方向に流れるということになる。それ故に、ＰＭＯＳトランジスタ３０１、３０５、および３１０のための所与のソース／ドレイン端子は、ソースまたはドレインのいずれかの役割を果たすことができる。同じ理由で、プリチャージアシスト回路２００のトランジスタ２１５のための第１および第２の端子もまた、ソース／ドレイン端子として表された。

【0026】

[0027]プリチャージアシスト回路２００と同様に、プリチャージアシスト回路３００は、ビット線多重化の任意の比を受け入れるように変更されてもよい。その関連で、メモリセルおよびそれらの対応する電力供給入力またはリード線は、最初のメモリセルおよび最初の電力供給入力から最後のメモリセルおよび最後の電力供給入力まで配置されると考えられてもよい。最初の電力供給入力から電力供給入力のうちの最後の１つ前のものに及ぶ各電力供給入力は、それ独自のプリチャージ回路スイッチを有するということになる。各プリチャージスイッチは、その対応する電力供給入力とメモリセルのその後の１つのための電力供給入力との間を結合する。

【0027】

[0028]書込みアシスト低下したメモリセル供給電圧のプリチャージをアシストするために使用される実施形態にかかわらず、結果として生じるプリチャージアシストは、メモリセル電圧の回復を著しく向上させる。たとえば、シミュレーション結果は、本明細書で開示されるプリチャージアシスト回路が、プリチャージ継続時間を約５０％だけ低減することを示す。このようにして、プリチャージアシスト回路を有する書込みアシスト付きメモリは、著しく高められた速度で動作することができる。

【0028】

[0029]図４は、例示的プリチャージアシスト方法のためのフローチャートである。ステップ４００において、第１の書込み動作において第１の書込みアシスト継続時間にわたって第１のメモリセルの電力供給電圧をデフォルト値から下げながら、メモリセルのビット線多重化グループ内の第１のメモリセルに書き込むことを備え、そのグループ内のメモリセルの残りは、第１の書込み動作について第１のアクセスされないメモリセルであり、ここにおいて、各メモリセルは、対応する電力供給リード線を通じてその電力供給電圧を受け取る。ステップ４０５は、第１の書込みアシスト期間中に生じ、第１のアクセスされないメモリセルのための電力供給電圧をデフォルト値に維持することを備える。最終ステップ４１０は、第１の書込みアシスト継続時間が終了した後生じ、第１のアクセスされないメモリセルのための電力供給リード線からの電荷を使用して第１のメモリセルのための電力供給リード線上の電力供給電圧をデフォルト値に戻すようにプリチャージすることを備える。

【0029】

[0030]当業者がこれまでで認識するように、手近にある特定の応用に応じて、多くの変更、置換および変形が、本開示の趣旨および範囲から逸脱することなく本開示のデバイスの材料、装置、構成および使用方法においてかつそれに対してなされもよい。これに照らして、本明細書で例示されかつ述べられた特定の実施形態は、単にそのいくつかの例としてのものであるので、本開示の範囲は、その特定の実施形態の範囲に限定されるべきでなく、むしろこの後に添付される請求項およびそれらの機能的等価物の範囲に完全に相応であるべきである。
以下、願書に添付した出願当初の特許請求の範囲を付記する。
［Ｃ１］
メモリセルのビット線多重化複数内の１つのメモリセルが、書込みアシスト付き書込み動作において書き込まれることによってアクセスされる間、前記ビット線多重化複数内の前記メモリセルの残りが、アクセスされないメモリセルであるように構成されるメモリセルの前記ビット線多重化複数と、
前記アクセスされないメモリセルのための電力供給リード線からの電荷を結合することによって、書込みアシスト期間の完了時に前記メモリセルのアクセスされる１つのための電力供給電圧のデフォルト値へのプリチャージをアシストするように構成されるプリチャージアシスト回路とを備える、メモリ。
［Ｃ２］
メモリセルの前記ビット線多重化複数に対応する複数の書込みアシスト回路をさらに備え、各書込みアシスト回路は、その対応するメモリセルがアクセスされないメモリセルである間は前記電力供給電圧を前記デフォルト値に維持し、前記対応するメモリセルがアクセスされるメモリセルである間は書込みアシスト期間中に前記電力供給電圧を前記デフォルト値から下げるように前記対応するメモリセルのための電力供給リード線上の電力供給電圧を制御するように構成される、Ｃ２に記載のメモリ。
［Ｃ３］
前記プリチャージアシスト回路は、共通ノードを含み、前記プリチャージアシスト回路はさらに、前記書込みアシスト期間の完了時に前記共通ノードから前記アクセスされるメモリセルの電力供給リード線に電荷を結合することによって前記プリチャージをアシストするように構成される、Ｃ２に記載のメモリ。
［Ｃ４］
第１の金属層に導体を備える複数の多重化ビット線をさらに備え、前記共通ノードは、第２の金属層に導体を備える、Ｃ３に記載のメモリ。
［Ｃ５］
前記プリチャージアシスト回路はさらに、メモリセルの前記ビット線多重化複数に対応する複数のプリチャージスイッチを含み、各プリチャージスイッチは、前記共通ノードと前記対応するメモリセルの電力供給リード線との間に結合され、前記プリチャージスイッチは、前記書込みアシスト期間中は開いており、前記アクセスされるメモリセルのための前記電力供給電圧の前記プリチャージ中は閉じられるように構成される、Ｃ３に記載のメモリ。
［Ｃ６］
各プリチャージスイッチは、前記書込みアシスト期間の外側のデフォルト状態では接地に引き下げられ、前記書込みアシスト期間中は前記デフォルト電圧に持ち上げられるように構成されるプリチャージイネーブル信号によって駆動されるゲートを有するプリチャージＰＭＯＳトランジスタを備える、Ｃ５に記載のメモリ。
［Ｃ７］
前記デフォルト電圧を提供するように構成される電力供給ノードをさらに備え、各書込みアシスト回路は、前記電力供給ノードと前記対応するメモリセルの電力供給リード線との間に結合されるヘッドスイッチを備え、各ヘッドスイッチは、前記対応するメモリセルが前記アクセスされないメモリセルである間はデフォルト状態で閉じられ、前記対応するメモリセルが書込み動作中の前記アクセスされるメモリセルである間は前記書込みアシスト期間中に開いているように構成される、Ｃ５に記載のメモリ。
［Ｃ８］
各書込みアシスト回路はさらに、前記対応するメモリセルの電力供給リード線と接地との間に結合されるプルダウンスイッチを備え、各プルダウンスイッチは、前記対応するメモリセルが書込み動作中に前記アクセスされないメモリセルの１つである間は開いて、デフォルト状態であり、前記対応するメモリセルが書込み動作中に前記アクセスされるメモリセルである間は前記書込みアシスト期間中に閉じられるように構成される、Ｃ７に記載のメモリ。
［Ｃ９］
メモリセルの前記ビット線多重化複数は、第１のメモリセルからｎ番目のメモリセルに配置され、ｎは、複数整数であり、前記プリチャージ回路は、前記第１のメモリセルから（ｎ−１）番目のメモリセルに対応する複数の（ｎ−１）プリチャージスイッチを備え、各プリチャージスイッチは、その対応するメモリセルの電力供給リード線とその後のメモリセルの電力供給リード線との間に結合され、各プリチャージスイッチは、前記書込みアシスト期間中は開いており、少なくなくとも前記アクセスされるメモリセルのための前記電力供給電圧の前記プリチャージ中は閉じられるように構成される、Ｃ１に記載のメモリ。
［Ｃ１０］
各プリチャージスイッチは、前記書込みアシスト期間の外側のデフォルト状態では接地に引き下げられ、前記書込みアシスト期間中は前記デフォルト電圧に持ち上げられるように構成されるプリチャージイネーブル信号によって駆動されるゲートを有するＰＭＯＳトランジスタを備える、Ｃ９に記載のメモリ。
［Ｃ１１］
前記デフォルト電圧を提供するように構成される電力供給ノードをさらに備え、各書込みアシスト回路は、前記電力供給ノードと前記対応するメモリセルの電力供給リード線との間に結合されるヘッドスイッチを備え、各ヘッドスイッチは、前記対応するメモリセルが書込み動作中に前記アクセスされないメモリセルの１つである間はデフォルト状態で閉じられ、前記対応するメモリセルが書込み動作中に前記アクセスされるメモリセルである間は前記書込みアシスト期間中に開いているように構成され、各書込みアシスト回路はさらに、前記対応するメモリセルの電力供給リード線と接地との間に結合されるプルダウンスイッチを備え、各プルダウンスイッチは、前記対応するメモリセルが書込み動作中に前記アクセスされないメモリセルの１つである間はデフォルト状態で開いており、前記対応するメモリセルが書込み動作中に前記アクセスされるメモリセルである間は前記書込みアシスト期間中に閉じられるように構成される、Ｃ９に記載のメモリ。
［Ｃ１２］
第１のメモリセルのための電力供給電圧を第１の書込み動作において第１の書込みアシスト期間にわたってデフォルト値から下げながら、メモリセルのビット線多重化グループ内の前記第１のメモリセルに書き込むことと、前記グループ内の前記メモリセルの残りは、前記第１の書込み動作について第１のアクセスされないメモリセルであり、ここにおいて、各メモリセルは、対応する電力供給リード線を通じてその電力供給電圧を受け取る、
前記第１の書込みアシスト期間中は、前記第１のアクセスされないメモリセルのための前記電力供給電圧を前記デフォルト値に維持することと、
前記第１の書込みアシスト継続時間が終了した後、前記第１のアクセスされないメモリセルのための前記電力供給リード線からの電荷を使用して、前記第１のメモリセルのための前記電力供給リード線上の前記電力供給電圧を前記デフォルト値に戻すようにプリチャージすることとを備える、方法。
［Ｃ１３］
前記グループ内の前記メモリセルの第２のメモリセルの電力供給電圧を第２の書込み動作において第２の書込みアシスト継続時間にわたって前記デフォルト値から下げながら、前記第２のメモリセルに書き込むことと、前記グループ内の前記メモリセルの残りは、前記第２の書込み動作について第２のアクセスされないメモリセルである、
前記第２の書込みアシスト期間中は、前記第２のアクセスされないメモリセルのための前記電力供給電圧を前記デフォルト値に維持することと、
前記第２の書込みアシスト期間が終了した後、前記第２のアクセスされないメモリセルへの前記電力供給リード線からの電荷を使用して、前記第２のメモリセルのための前記電力供給電圧を前記デフォルト値までプリチャージすることとをさらに備える、Ｃ１２に記載の方法。
［Ｃ１４］
前記第１の書込みアシスト期間より前に、各電力供給リード線が共通ノードに結合する間に前記電力供給リード線の各々を前記デフォルト電圧まで充電することと、
前記第１の書込みアシスト期間中は、各電力供給リード線を前記共通ノードから分離することと、
前記第１のメモリセルのための前記電力供給リード線上の前記電力供給電圧の前記プリチャージ中は、各電力供給リード線を前記共通ノードに再び結合することとをさらに備える、Ｃ１２に記載の方法。
［Ｃ１５］
前記第１の書込みアシスト継続時間より前に、前記電力供給リード線の各々を前記デフォルト電圧まで充電することと、
前記第１のメモリセルのための前記電力供給リード線上の前記電力供給電圧の前記プリチャージ中は、前記第１のメモリセルのための前記電力供給リード線を前記第１のアクセスされないメモリセルのための前記電力供給リード線に結合することとをさらに備える、Ｃ１２に記載の方法。
［Ｃ１６］
各電力供給リード線を前記共通ノードに結合することは、各電力供給リード線を対応するスイッチを通って前記共通ノードに結合することを備える、Ｃ１４に記載の方法。
［Ｃ１７］
前記第１のメモリセルのための前記電力供給リード線を前記第１のアクセスされないメモリセルのための前記電力供給リード線に結合することは、前記第１のメモリセルのための前記電力供給リード線を第１のスイッチを通って前記第１のアクセスされないメモリセルの隣接する１つのための電力供給リード線に結合することを備える、Ｃ１５に記載の方法。
［Ｃ１８］
メモリセルのビット線多重化グループ内の１つのメモリセルが、書込みアシスト付き書込み動作においてアクセスされる間、前記グループ内の前記メモリセルの残りが、アクセスされないメモリセルであるように構成されるメモリセルの前記ビット線多重化グループと、
前記アクセスされないメモリセルのための電力供給リード線から前記アクセスされるメモリセルの電力供給リード線に電荷を結合することによって、書込みアシスト期間の完了時に前記メモリセルのアクセスされる１つのための電力供給リード線上の電力供給電圧のプリチャージをアシストするための手段とを備える、メモリ。
［Ｃ１９］
前記メモリセルは、ＳＲＡＭメモリセルである、Ｃ１８に記載のメモリ。
［Ｃ２０］
前記手段は、前記電力供給リード線に結合される複数のスイッチを備える、Ｃ１８に記載のメモリ。

【図1A】

【図1B】

【図2】

【図3】

【図4】