特許 5922994 ＤＲＡＭ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5922994

(24)【登録日】2016年4月22日

(45)【発行日】2016年5月24日

(54)【発明の名称】ＤＲＡＭ装置

(51)【国際特許分類】

   H01L 21/8242 20060101AFI20160510BHJP

   H01L 27/108 20060101ALI20160510BHJP

【ＦＩ】

   H01L27/10 691

   H01L27/10 621C

   H01L27/10 681A

【請求項の数】5

【全頁数】18

(21)【出願番号】特願2012-133900(P2012-133900)

(22)【出願日】2012年6月13日

(65)【公開番号】特開2013-258316(P2013-258316A)

(43)【公開日】2013年12月26日

【審査請求日】2015年2月19日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】水口 一郎

(72)【発明者】

【氏名】古田 博伺

【審査官】 上田 智志

(56)【参考文献】

【文献】 特開２００１−３４４９６４（ＪＰ，Ａ）

【文献】 特開２００６−２５２６３６（ＪＰ，Ａ）

【文献】 特開２００３−２８９１１１（ＪＰ，Ａ）

【文献】 特開２００３−３４７４３１（ＪＰ，Ａ）

【文献】 特開平１１−０４０６８０（ＪＰ，Ａ）

【文献】 特開平０７−１４２６０６（ＪＰ，Ａ）

【文献】 特開２００４−２２１４７３（ＪＰ，Ａ）

【文献】 特開２０１２−０３８９７８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２４２

Ｈ０１Ｌ ２７／１０８

(57)【特許請求の範囲】

【請求項1】

第１導電型のウエル上に行列状に配置された第２導電型の複数のＭＩＳトランジスタと、
前記複数のＭＩＳトランジスタのそれぞれに対応して設けられた複数のキャパシタと、
前記複数のＭＩＳトランジスタの各行に対応して設けられた複数のワード線と、
前記複数のＭＩＳトランジスタの各列に対応して設けられた複数のビット線と、
前記複数のワード線の延伸方向に延在して設けられ、前記ウエルの電位が供給される第１導電型の第１ウエル電位拡散層と、
前記複数のワード線の延伸方向に延在して設けられ、前記ウエルの電位が供給される第１導電型の第２ウエル電位拡散層と、
前記複数のワード線のうち隣接する第１及び第２ワード線間に設けられ、前記ウエルの電位が供給される第１及び第２ダミーワード線と、
前記複数のワード線のうち隣接する第３及び第４ワード線間に設けられ、前記ウエルの電位が供給される第３及び第４ダミーワード線と、を備え、
前記第１ウエル電位拡散層は、前記第１及び前記第２ダミーワード線間に設けられ、
前記第２ウエル電位拡散層は、前記第３及び前記第４ダミーワード線間に設けられる、
ＤＲＡＭ装置。

【請求項2】

前記第１乃至前記第４ダミーワード線と前記複数のワード線とは、それぞれ等間隔で配置されている、請求項１に記載のＤＲＡＭ装置。

【請求項3】

前記第１ワード線と前記第１ダミーワード線との間、前記第２ワード線と前記第２ダミーワード線との間、前記第３ワード線と前記第３ダミーワード線との間、前記第４ワード線と前記第４ダミーワード線との間に、それぞれダミー拡散層をさらに備えた、請求項１に記載のＤＲＡＭ装置。

【請求項4】

前記第１及び前記第２ウエル電位拡散層のそれぞれ端部に前記ウエルの電位が供給される、請求項１に記載のＤＲＡＭ装置。

【請求項5】

前記第１及び前記第２ウエル電位拡散層は、シリサイド化されている、請求項１に記載のＤＲＡＭ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はＤＲＡＭ装置に関し、例えばソフトエラーを防止するのに適したＤＲＡＭ装置に関する。

【背景技術】

【0002】

ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等のメモリの情報反転（ソフトエラー）には、大きく分けて、放射線（イオン）入射時に発生したキャリアがノード拡散層に収集されて電位変動が生じるモードと、メモリセルを構成するトランジスタの２つの拡散層と基板とに形成される寄生バイポーラ素子が動作（オン）してノード拡散層電位が変動するモードとの２つがある。近年では、メモリセルを構成するトランジスタの２つの拡散層と基板とに形成される寄生バイポーラ素子の動作を起こりにくくしてソフトエラー耐性を良くすることが求められている。

【0003】

ところで、ＤＲＡＭでは、ＳＲＡＭと比較して、セル電圧及び設計基準が同程度であれば、単位ビット当たりのソフトエラー発生率ＳＥＲ（Soft Error Rate）が小さい。その理由は、ＤＲＡＭでは、ＳＲＡＭと比較して、記憶ノード側の拡散層（ノード拡散層）の面積が小さいために放射線（イオン）入射時に収集される電荷の量が少ないからであること、及び、キャパシタ（容量素子）の存在でノードに蓄積される電荷量が大きいからである。そのため、これまで、ＤＲＡＭのソフトエラー対策は積極的に行われていなかった。

【0004】

しかしながら、ＤＲＡＭでは、ＳＲＡＭと比較して、メモリセルのサイズが小さいため、一つのチップ当たりに搭載される記憶容量が大きい。そのため、ＤＲＡＭでは、単位ビット当たりのソフトエラー発生率よりも、一つのチップ当たりのソフトエラー発生率の方が問題となる。特に、近年の半導体集積回路の高集積化及び大容量化により、その問題は顕著になってきている。

【0005】

なお、上記した寄生バイポーラ素子の動作を抑制するためには、例えば、ラッチアップ対策などで知られているように、メモリセルを構成するトランジスタが形成されるウエル又は基板（以下、まとめてウエルと称す）の抵抗値を下げる必要がある。

【0006】

関連する技術が特許文献１及び特許文献２に開示されている。

【0007】

特許文献１には、ウエル・ノイズを軽減するために一時的にアレイウエルを所定電位にバイアスするメモリデバイスが開示されている。

【0008】

特許文献２には、α線ソフトエラー対策の埋め込み不純物層を設けたＳＲＡＭを有する半導体集積回路装置が開示されている。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開平６−２０４６９号公報

【特許文献2】特開２００３−１００９０４号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

しかし、特許文献１では、所定電位が供給されるアレイウエル上のコンタクトが具体的にどのように配置されるのかについて一切開示されていない。したがって、この従来技術は、寄生バイポーラ素子の動作を抑制することができず、ソフトエラーを効果的に防ぐことができないという問題があった。

【0011】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0012】

一実施の形態によれば、ＤＲＡＭ装置は、ワード線の延伸方向に延在して設けられ、第１導電型のウエルの電位が供給される第１導電型の第１ウエル電位拡散層、を備える。

【発明の効果】

【0013】

前記一実施の形態によれば、ソフトエラーを効果的に防止することが可能なＤＲＡＭ装置を提供することができる。

【図面の簡単な説明】

【0014】

【図1】実施の形態１にかかるＤＲＡＭ装置の構成例を示す図である。

【図2】メモリセルの構成を示す回路図である。

【図3】実施の形態１にかかるＤＲＡＭ装置の構成例を示す断面図である。

【図4】実施の形態１にかかるＤＲＡＭ装置の構成例を示す図である。

【図5A】実施の形態１にかかるＤＲＡＭ装置の構成例を示す断面図である。

【図5B】実施の形態１にかかるＤＲＡＭ装置の構成例を示す断面図である。

【図6】実施の形態２にかかるＤＲＡＭ装置の構成例を示す図である。

【図7】実施の形態２にかかるＤＲＡＭ装置の構成例を示す断面図である。

【図8】実施の形態３にかかるＤＲＡＭ装置の構成例を示す図である。

【図9】実施の形態３にかかるＤＲＡＭ装置の構成例を示す断面図である。

【図10】実施の形態に至る前の構想にかかるＤＲＡＭ装置の構成を示す図である。

【図11】メモリセルの構成を示す回路図である。

【図12】実施の形態に至る前の構想にかかるＤＲＡＭ装置の構成を示す断面図である。

【図13】実施の形態に至る前の構想にかかるＤＲＡＭ装置の課題を説明するための断面図である。

【図14】実施の形態に至る前の構想にかかるＤＲＡＭ装置の課題を説明するための断面図である。

【図15】実施の形態に至る前の構想にかかるＤＲＡＭ装置の構成を示す図である。

【発明を実施するための形態】

【0015】

＜発明者らによる事前検討＞
実施の形態の説明をする前に、本発明者らが事前検討した内容について説明する。

【0016】

図１０は、実施の形態に至る前の構想にかかるＤＲＡＭ装置５００の構成を示す図である。図１０に示すＤＲＡＭ装置では、複数のメモリセルＭＣ５１〜ＭＣ７４にそれぞれ備えられた複数のＮチャネルＭＩＳトランジスタ（以下、単にトランジスタと称す）Ｔｒ５１〜Ｔｒ７４が行列状に配置されている。また、複数のメモリセルＭＣ５１〜ＭＣ７４の各行（紙面の縦方向）に対応して複数のワード線ＷＬ５１〜ＷＬ５６が配線されている。

【0017】

なお、図１０には示されていないが、実際には、複数のメモリセルＭＣ５１〜ＭＣ７４にそれぞれ備えられたキャパシタＣ５１〜Ｃ７４と、複数のメモリセルＭＣ５１〜ＭＣ７４の各列（紙面の横方向）に対応して設けられた複数のビット線ＢＬ５１〜ＢＬ５６と、がさらに存在する。そのほか、図１０には示されていないが、何れかのビット線及びワード線を選択することによりデータの読み出し又は書き込み対象となるメモリセルを選択する選択回路や、データ読み出し時に選択されたビット線の電位を増幅して読み出しデータとして出力する増幅回路等も存在する。

【0018】

ワード線ＷＬ５１は、トランジスタＴｒ５２，Ｔｒ５４，Ｔｒ５６のそれぞれのゲート電極でもある。同様に、ワード線ＷＬ５２は、トランジスタＴｒ５１，Ｔｒ５８，Ｔｒ５３，Ｔｒ６０，Ｔｒ５５，Ｔｒ６２のそれぞれのゲート電極でもある。ワード線ＷＬ５３は、トランジスタＴｒ５７，Ｔｒ５９，Ｔｒ６１のそれぞれのゲート電極でもある。ワード線ＷＬ５４は、トランジスタＴｒ６４，Ｔｒ６６，Ｔｒ６８のそれぞれのゲート電極でもある。ワード線ＷＬ５５は、トランジスタＴｒ６３，Ｔｒ７０，Ｔｒ６５，Ｔｒ７２，Ｔｒ６７，Ｔｒ７４のそれぞれのゲート電極でもある。ワード線ＷＬ５６は、トランジスタＴｒ６９，Ｔｒ７１，Ｔｒ７３のそれぞれのゲート電極でもある。

【0019】

また、図示されていないが、ビット線ＢＬ５１は、トランジスタＴｒ５１，Ｔｒ５７，Ｔｒ６３，Ｔｒ６９のそれぞれのソース及びドレインの一方（Ｎ^＋拡散層；ビット線側拡散層とも称する）に接続されている。ビット線ＢＬ５２は、トランジスタＴｒ５２，Ｔｒ５８，Ｔｒ６４，Ｔｒ７０のそれぞれのソース及びドレインの一方に接続されている。ビット線ＢＬ５３は、トランジスタＴｒ５３，Ｔｒ５９，Ｔｒ６５，Ｔｒ７１のそれぞれのソース及びドレインの一方に接続されている。ビット線ＢＬ５４は、トランジスタＴｒ５４，Ｔｒ６０，Ｔｒ６６，Ｔｒ７３のそれぞれのソース及びドレインの一方に接続されている。ビット線ＢＬ５５は、トランジスタＴｒ５５，Ｔｒ６１，Ｔｒ６７，Ｔｒ７３のそれぞれのソース及びドレインの一方に接続されている。ビット線ＢＬ５６は、トランジスタＴｒ５６，Ｔｒ６２，Ｔｒ６８，Ｔｒ７４のそれぞれのソース及びドレインの一方に接続されている。なお、図１０の例では、トランジスタＴｒ５１〜Ｔｒ７４のそれぞれのビット線側拡散層は、黒丸の箇所に相当する。

【0020】

また、図示されていないが、トランジスタＴｒ５１〜Ｔｒ７４のそれぞれのソース及びドレインの他方（Ｎ^＋拡散層；ノード拡散層とも称する）は、それぞれ、キャパシタＣ５１〜Ｃ７４の一方の電極（下部電極）に接続されている。キャパシタＣ５１〜Ｃ７４の他方の電極には、例えば、共通のセルプレート電極Ｃｐ５０が用いられる。このセルプレート電極Ｃｐ５０は、トランジスタＴｒ５１〜Ｔｒ７４を覆うように設けられている。なお、図１０の例では、トランジスタＴｒ５１〜Ｔｒ７４のそれぞれのノード拡散層は、白丸の箇所に相当する。

【0021】

図１１は、メモリセルＭＣ５１の構成例を示す回路図である。なお、その他のメモリセルＭＣ５２〜ＭＣ７４については、メモリセルＭＣ５１と同様の構成であるため、その説明を省略する。図１１に示すメモリセルＭＣ５１は、トランジスタＴｒ５１とキャパシタＣ５１とによって構成される。トランジスタＴｒ５１では、ソース及びドレインの一方（ビット線側拡散層）がビット線ＢＬ５１に接続され、ソース及びドレインの他方（ノード拡散層）がキャパシタＣ５１の一方の電極に接続され、ゲート電極がワード線ＷＬ５２の一部である。また、キャパシタＣ５１の他方の電極（即ち、セルプレート電極Ｃｐ５０）には、例えば、電源電圧Ｖｃｃの約半分の電圧がセルプレート電圧Ｖｃｐとして供給される。

【0022】

例えば、メモリセルＭＣ５１に記憶されたデータを読み出す場合、ワード線ＷＬ５２の電位をＨレベル（電源電圧Ｖｃｃレベル）にする。それにより、トランジスタＴｒ５１がオンするため、キャパシタＣ５１に記憶されたデータはビット線ＢＬ５１に伝搬する。そして、後段に設けられた増幅回路は、ビット線ＢＬ５１の電位に応じた読み出しデータを出力する。一方、メモリセルＭＣ５１にデータを書き込む場合、ビット線ＢＬ５１の電位を書き込みデータに応じた電位にチャージした上で、ワード線ＷＬ５２の電位をＨレベルにする。それにより、トランジスタＴｒ５１がオンし、ビット線ＢＬ５１からキャパシタＣ５１にデータが書き込まれる。

【0023】

図１２は、図１０におけるＰ−Ｑ間の断面図である。同図において、ゲート電極（ワード線）Ｗ５２〜Ｗ５５やノード拡散層の紙面左右方向の寸法は、図１０の平面図と比較して、相対的に大きく記載されている。また、ゲート電極とノード拡散層との寸法関係も模式的に記載されている。特に、ゲート電極の寸法は実際よりも長く記載されている。また、紙面上下方向の寸法も実際の寸法関係を示すものではない。以降の断面図においても同様である。

【0024】

図１２に示すように、メモリセルＭＣ６６では、Ｐウエル上に２つのＮ^＋拡散層（ノード拡散層及びビット線側拡散層）が形成される。さらに、この２つのＮ^＋拡散層間のＰウエル面上にはゲート絶縁膜（不図示）及びゲート電極が順に形成される。このゲート電極はワード線ＷＬ５４の一部である。また、ビット線側拡散層には、コンタクトプラグを介して、ビット線ＢＬ５４が接続される。一方、ノード拡散層には、コンタクトプラグを介して、キャパシタＣ６６の一方の電極（下部電極）が接続される。さらに、キャパシタＣ５１〜Ｃ７４の他方の電極として、共通のセルプレート電極Ｃｐ５０が設けられている。なお、図１２の例では、シリンダ型のキャパシタ構造が採用されている。

【0025】

メモリセルＭＣ６６に隣接するメモリセルＭＣ６０でも、同様に、Ｐウエル上に２つのＮ^＋拡散層が形成される。なお、図１２の例では、２つのＮ^＋拡散層のうち、メモリセルＭＣ６６に近接するノード拡散層のみを示している。さらに、この２つのＮ^＋拡散層間のＰウエル面上には、ゲート絶縁膜（不図示）及びゲート電極が形成される。このゲート電極はワード線ＷＬ５２の一部である。また、ノード拡散層には、コンタクトプラグを介して、キャパシタＣ６０の一方の電極（下部電極）が接続される。メモリセルＭＣ６６，ＭＣ６０のそれぞれのノード拡散層間はＳＴＩによって分離されている。Ｐ−Ｑ間の断面ではワード線ＷＬ５３はＳＴＩ上方に位置する。

【0026】

続いて、図１３及び図１４の断面図を参照して、ＤＲＡＭ装置５００に形成された寄生バイポーラ素子について説明する。なお、図１３及び図１４の断面図の構成については、図１２と同様であるため、その説明を省略する。また、図１３，図１４では、説明の都合上、ＳＴＩは示されていない。

【0027】

なお、本例では、ビット線が電源電圧Ｖｃｃの約半分の電圧（Ｖｃｃ／２）にプリチャージされる方式（Ｖｃｃ／２プリチャージ方式）が採用されている。また、本例では、セルプレート電圧Ｖｃｐが電源電圧Ｖｃｃの約半分の電圧（Ｖｃｃ／２）を示している。また、本例では、Ｐウエルの電位が接地電圧ＧＮＤレベルを示している。

【0028】

まず、図１３を参照すると、ビット線ＢＬ５４が電圧Ｖｃｃ／２にプリチャージされ、キャパシタＣ６６の一方の電極（下部電極）がＬレベル（接地電圧ＧＮＤレベル）を示す場合、Ｐウエルをベース、ノード拡散層をエミッタ、ビット線側拡散層をコレクタとした寄生バイポーラ素子が形成される。この寄生バイポーラ素子は、ＣＥ間電圧がＶｃｃ／２、ＢＥ間電圧が０Ｖであるため、オンしやすい。そのため、ソフトエラーが発生してしまう可能性がある。

【0029】

なお、キャパシタＣ６６の一方の電極（下部電極）がＨレベル（電源電圧Ｖｃｃレベル）を示している場合、Ｐウエルをベース、ビット線側拡散層をエミッタ、ノード拡散層をコレクタとした寄生バイポーラ素子が形成される。しかしながら、この寄生バイポーラ素子は、ベース電圧がエミッタ電圧よりＶｃｃ／２だけ低いため、オンしにくい。そのため、ソフトエラーが発生する可能性は低い。

【0030】

次に、図１４を参照すると、メモリセルＭＣ６６のキャパシタＣ６６の一方の電極（下部電極）がＨレベルを示し、隣接するメモリセルＭＣ６０のキャパシタＣ６０の一方の電極（下部電極）がＬレベルを示す場合、Ｐウエルをベース、メモリセルＭＣ６０側のノード拡散層をエミッタ、メモリセルＭＣ６６側のノード拡散層をコレクタとした寄生バイポーラ素子が形成される。この寄生バイポーラ素子は、ＣＥ間電圧がＶｃｃ、ＢＥ間電圧が０Ｖであるため、オンしやすい。そのため、ソフトエラーが発生してしまう可能性がある。

【0031】

また、メモリセルＭＣ６６のキャパシタＣ６６の一方の電極（下部電極）がＬレベルを示し、隣接するメモリセルＭＣ６０のキャパシタＣ６０の一方の電極（下部電極）がＨレベルを示す場合でも、Ｐウエルをベース、メモリセルＭＣ６６側のノード拡散層をエミッタ、メモリセルＭＣ６０側のノード拡散層をコレクタとした寄生バイポーラ素子が形成される。この寄生バイポーラ素子も、ＣＥ間電圧がＶｃｃ、ＢＥ間電圧が０Ｖであるため、オンしやすい。そのため、ソフトエラーが発生してしまう可能性がある。

【0032】

これら寄生バイポーラ素子の動作を抑制してソフトエラーの発生を防止するには、Ｐウエルの抵抗値を下げるのが効果的である。Ｐウエルの抵抗値を下げる方法として、例えば、Ｐウエルの不純物濃度を高くすることが考えられる。しかしながら、Ｐウエルの不純物濃度を高くすると、Ｎ^＋拡散層（ノード拡散層及びビット線側拡散層）のリーク電流が増大してしまう可能性がある。そこで、Ｐウエルの抵抗値を下げる他の方法として、Ｐウエルの電位が供給されるＰ^＋拡散層（以下、ウエル電位拡散層と称す）をＰウエル上に設けることが考えられる。

【0033】

図１５は、実施の形態に至る前の構想にかかるＤＲＡＭ装置６００の構成を示す図である。図１５に示すＤＲＡＭ装置６００では、図１０に示すＤＲＡＭ装置５００と比較して、ウエル電位拡散層Ｋ５０がさらに設けられる。このウエル電位拡散層Ｋ５０は、Ｐウエルの電位が供給されるＰ^＋拡散層であって、ワード線ＷＬ５１〜ＷＬ５６の配線方向（延伸方向）に直交する方向に延在して設けられている。ウエル電位拡散層Ｋ５０を設けることにより、Ｐウエルの抵抗値を低下させ、寄生バイポーラ素子の動作を抑制している。

【0034】

しかしながら、図１５の例では、ウエル電位拡散層Ｋ５０が複数のワード線ＷＬ５１〜ＷＬ５６によって分断されてしまうため、分断された複数のウエル電位拡散層Ｋ５０のそれぞれにＰウエルの電位を供給しなければならいという問題がある。他方、ウエル電位拡散層Ｋ５０の分断を回避するために、ウエル電位拡散層Ｋ５０をＮ^＋拡散層やワード線よりも先に形成しようとすれば、プロセス工程が増加してしまうという問題がある。そのほか、ワード線が、Ｎ^＋拡散層（ノード拡散層及びビット線側拡散層）及びＰ^＋拡散層（ウエル電位拡散層）上を通過しているため、Ｎ^＋拡散層からＰ^＋拡散層に向けてリーク電流が発生してしまう可能性がある。

【0035】

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

【0036】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

【0037】

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

【0038】

＜実施の形態１＞
図１は、実施の形態１にかかるＤＲＡＭ装置１００の構成例を示す図である。本実施の形態にかかるＤＲＡＭ装置１００は、ワード線の延伸方向に延在して設けられ、第１導電型のウエルの電位が供給される第１導電型の拡散層（ウエル電位拡散層）を備える。それにより、本実施の形態にかかるＤＲＡＭ装置１００は、寄生バイポーラ素子の動作を抑制してソフトエラーを効果的に抑制することができる。以下、具体的に説明する。

【0039】

図１に示すＤＲＡＭ装置１００では、複数のメモリセルＭＣ１〜ＭＣ２４にそれぞれ備えられた複数のＮチャネルＭＩＳトランジスタ（以下、単にトランジスタと称す）Ｔｒ１〜Ｔｒ２４が行列状に配置されている。また、複数のメモリセルＭＣ１〜ＭＣ２４の各行（紙面の縦方向）に対応して設けられた複数のワード線ＷＬ１〜ＷＬ６と、ダミーワード線ＤＷＬ１，ＤＷＬ２と、ウエル電位拡散層Ｋ１と、が設けられる。なお、図１には示されていないが、実際には、複数のメモリセルＭＣ１〜ＭＣ２４にそれぞれ含まれる複数のキャパシタＣ１〜Ｃ２４と、複数のメモリセルＭＣ１〜ＭＣ２４の各列（紙面の横方向）に対応して設けられた複数のビット線ＢＬ１〜ＢＬ６と、がさらに存在する。そのほか、図１には示されていないが、何れかのビット線及びワード線を選択することによりデータの読み出し又は書き込み対象となるメモリセルを選択する選択回路や、データ読み出し時に選択されたビット線の電位を増幅して読み出しデータとして出力する増幅回路等も存在する。

【0040】

さらに、複数のワード線ＷＬ１〜ＷＬ６のうち隣接するワード線（第１及び第２ワード線）ＷＬ３，ＷＬ４間に、ダミーワード線（第１及び第２ダミーワード線）ＤＷＬ１，ＤＷＬ２が配線されている。図１の例では、複数のワード線ＷＬ１〜ＷＬ６及びダミーワード線ＤＷＬ１，ＤＷＬ２は、ダミーワード線ＤＷＬ１，ＤＷＬ２間を除き、等間隔で配線されている。なお、ダミーワード線ＤＷＬ１，ＤＷＬ２の間隔は、ワード線ＷＬ１，ＷＬ３の間隔と同程度である。また、ダミーワード線ＤＷＬ１，ＤＷＬ２には、Ｐウエル（第１導電型のウエル）の電位（接地電圧ＧＮＤレベルの電位）が供給されている。

【0041】

さらに、ダミーワード線ＤＷＬ１，ＤＷＬ２間に、ウエル電位拡散層Ｋ１が設けられている。このウエル電位拡散層Ｋ１は、Ｐウエルの電位が供給されるＰ^＋拡散層であって、ワード線ＷＬ１〜ＷＬ６の配線方向（延伸方向）に延在して設けられている。例えば、ウエル電位拡散層Ｋ１の端部にＰウエルの電位が供給されている。なお、ウエル電位拡散層Ｋ１の幅（紙面の横方向）は、ワード線ＷＬ１，ＷＬ３に挟まれる領域の幅と同程度である。

【0042】

さらに、ダミーワード線ＤＷＬ１とそれに隣接するワード線ＷＬ３との間、及び、ダミーワード線ＤＷＬ２とそれに隣接するワード線ＷＬ４との間には、複数のダミー拡散層Ｄ１が設けられている。複数のダミー拡散層Ｄ１は、フローティング状態又はＰウエルの電位が供給されるＮ^＋拡散層である。

【0043】

ワード線ＷＬ１は、トランジスタＴｒ２，Ｔｒ４，Ｔｒ６のそれぞれのゲート電極でもある。同様に、ワード線ＷＬ２は、トランジスタＴｒ１，Ｔｒ８，Ｔｒ３，Ｔｒ１０，Ｔｒ５，Ｔｒ１２のそれぞれのゲート電極でもある。ワード線ＷＬ３は、トランジスタＴｒ７，Ｔｒ９，Ｔｒ１１のそれぞれのゲート電極でもある。ワード線ＷＬ４は、トランジスタＴｒ１４，Ｔｒ１６，Ｔｒ１８のそれぞれのゲート電極でもある。ワード線ＷＬ５は、トランジスタＴｒ１３，Ｔｒ２０，Ｔｒ１５，Ｔｒ２２，Ｔｒ１７，Ｔｒ２４のそれぞれのゲート電極でもある。ワード線ＷＬ６は、トランジスタＴｒ１９，Ｔｒ２１，Ｔｒ２３のそれぞれのゲート電極でもある。

【0044】

また、図示されていないが、ビット線ＢＬ１は、トランジスタＴｒ１，Ｔｒ７，Ｔｒ１３，Ｔｒ１９のそれぞれのドレイン及びソースの一方（Ｎ^＋拡散層；ビット線側拡散層とも称する）に接続されている。ビット線ＢＬ２は、トランジスタＴｒ２，Ｔｒ８，Ｔｒ１４，Ｔｒ２０のそれぞれのドレイン及びソースの一方に接続されている。ビット線ＢＬ３は、トランジスタＴｒ３，Ｔｒ９，Ｔｒ１５，Ｔｒ２１のそれぞれのドレイン及びソースの一方に接続されている。ビット線ＢＬ４は、トランジスタＴｒ４，Ｔｒ１０，Ｔｒ１６，Ｔｒ２２のそれぞれのドレイン及びソースの一方に接続されている。ビット線ＢＬ５は、トランジスタＴｒ５，Ｔｒ１１，Ｔｒ１７，Ｔｒ２３のそれぞれのドレイン及びソースの一方に接続されている。ビット線ＢＬ６は、トランジスタＴｒ６，Ｔｒ１２，Ｔｒ１８，Ｔｒ２４のそれぞれのドレイン及びソースの一方に接続されている。なお、図１の例では、トランジスタＴｒ１〜Ｔｒ２４のそれぞれのビット線側拡散層は、黒丸の箇所に相当する。

【0045】

また、図示されていないが、トランジスタＴｒ１〜Ｔｒ２４のそれぞれのドレイン及びソースの他方（Ｎ^＋拡散層；ノード拡散層とも称する）は、それぞれ、キャパシタＣ１〜Ｃ２４の一方の電極（下部電極）に接続されている。キャパシタＣ１〜Ｃ２４の他方の電極には、例えば、共通のセルプレート電極Ｃｐが用いられる。このセルプレート電極Ｃｐは、トランジスタＴｒ１〜Ｔｒ２４を覆うように設けられている。なお、図１の例では、トランジスタＴｒ１〜Ｔｒ２４のそれぞれのノード拡散層は、白丸の箇所に相当する。

【0046】

図２は、メモリセルＭＣ１の構成例を示す回路図である。なお、その他のメモリセルＭＣ２〜ＭＣ２４については、メモリセルＭＣ１と同様の構成であるため、その説明を省略する。図２に示すメモリセルＭＣ１は、トランジスタＴｒ１とキャパシタＣ１とによって構成される。トランジスタＴｒ１では、ドレイン及びソースの一方（ビット線側拡散層）がビット線ＢＬ１に接続され、ドレイン及びソースの他方（ノード拡散層）がキャパシタＣ１の一方の電極に接続され、ゲートがワード線ＷＬ２に接続される。また、キャパシタＣ１の他方の電極（即ち、セルプレート電極Ｃｐ）には、例えば、電源電圧Ｖｃｃの約半分の電圧がセルプレート電圧Ｖｃｐとして供給される。

【0047】

例えば、メモリセルＭＣ１に記憶されたデータを読み出す場合、ワード線ＷＬ２の電位をＨレベル（電源電圧Ｖｃｃレベル）にする。それにより、トランジスタＴｒ１がオンするため、キャパシタＣ１に記憶されたデータはビット線ＢＬ１に伝搬する。そして、後段に設けられた増幅回路は、ビット線ＢＬ１の電位に応じた読み出しデータを出力する。一方、メモリセルＭＣ１にデータを書き込む場合、ビット線ＢＬ１の電位を書き込みデータに応じた電位にチャージした上で、ワード線ＷＬ２の電位をＨレベルにする。それにより、トランジスタＴｒ１がオンし、ビット線ＢＬ１からキャパシタＣ１にデータが書き込まれる。

【0048】

図３は、図１におけるＴ−Ｕ間の断面図である。図３に示すように、メモリセルＭＣ１６では、Ｐウエル上に２つのＮ^＋拡散層（ノード拡散層及びビット線側拡散層）が形成される。さらに、この２つのＮ^＋拡散層間のＰウエル面上には、ゲート絶縁膜（不図示）及びゲート電極が順に形成される。このゲート電極はワード線ＷＬ４の一部である。また、ビット線側拡散層には、コンタクトプラグを介して、ビット線ＢＬ４が接続される。一方、ノード拡散層には、コンタクトプラグを介して、キャパシタＣ１６の一方の電極（下部電極）が接続される。さらに、キャパシタＣ１〜Ｃ２４の他方の電極として、共通のセルプレート電極Ｃｐが設けられている。なお、図３の例では、シリンダ型のキャパシタ構造が採用されている。

【0049】

また、メモリセルＭＣ１０では、メモリセルＭＣ１６と同様に、Ｐウエル上に２つのＮ^＋拡散層が形成される。さらに、この２つのＮ^＋拡散層間のＰウエル面上には、ゲート絶縁膜（不図示）及びゲート電極が順に形成される。このゲート電極はワード線ＷＬ２の一部である。また、ビット線側拡散層には、コンタクトプラグを介して、ビット線ＢＬ４が接続される。一方、ノード拡散層には、コンタクトプラグを介して、キャパシタＣ１０の一方の電極（下部電極）が接続される。

【0050】

また、メモリセルＭＣ１０，ＭＣ１６間では、Ｐウエル上に、Ｎ^＋拡散層であるダミー拡散層Ｄ１と、Ｐ^＋拡散層であるウエル電位拡散層Ｋ１と、が形成される。メモリセルＭＣ１０側のノード拡散層と、ダミー拡散層Ｄ１と、の間のＰウエル面上には、他の列のメモリセル（例えば、メモリセルＭＣ７）のゲート電極でもあるワード線ＷＬ３が配線される。また、ダミー拡散層Ｄ１と、ウエル電位拡散層Ｋ１と、の間のＰウエル面上には、ダミーワード線ＤＷＬ１が配線される。ウエル電位拡散層Ｋ１と、メモリセルＭＣ１６側のノード拡散層と、の間のＰウエル面上には、ダミーワード線ＤＷＬ２が配線される。

【0051】

続いて、図５Ａ及び図５Ｂは、それぞれ図４に示すＤＲＡＭ装置１００におけるＸ−Ｙ間及びＡ−Ｂ間の断面図である。なお、図５Ａ及び図５Ｂでは、チップ面上のワード線、ビット線、キャパシタ等は省略されている。

【0052】

まず、図５Ａに示すＸ−Ｙ間の断面図は、２つのワード線間のチップ領域の断面を示したものである。この断面図では、Ｐウエル上に複数のＮ^＋拡散層が等間隔で形成されるとともに、それらのＮ^＋拡散層の間にＳＴＩ（Shallow Trench Isolation）が形成されている。このようにして、異なる列の複数のＮ^＋拡散層は、電気的に分離されている。

【0053】

次に、図５Ｂに示すＡ−Ｂ間の断面図は、ワード線とダミーワード線との間のチップ領域の断面を示したものである。この断面図では、Ｐウエル上にダミー拡散層及びＮ^＋拡散層が交互に等間隔で形成されるとともに、それらの間にＳＴＩが形成されている。このようにして、異なる列のダミー拡散層及びＮ^＋拡散層は、電気的に分離されている。

【0054】

このように、本実施の形態にかかるＤＲＡＭ装置１００は、ワード線の配線方向（延伸方向）に延在して設けられ、Ｐウエルの電位が供給されるＰ^＋拡散層のウエル電位拡散層Ｋ１を備える。それにより、本実施の形態にかかるＤＲＡＭ装置１００は、Ｐウエルの抵抗値を低くすることができるため、寄生バイポーラ素子の動作を抑制してソフトエラーを抑制することができる。なお、本実施の形態にかかるＤＲＡＭ装置１００では、ウエル電位拡散層Ｋ１が無い場合と比較して、わずかにビット線方向に２セル分、面積が増大しているのみである。

【0055】

また、本実施の形態にかかるＤＲＡＭ装置１００では、図１５に示すＤＲＡＭ装置６００の場合と異なり、ウエル電位拡散層が複数のワード線によって分断されない。そのため、Ｐウエルの電位を生成する電源は、電源配線を介して、ウエル電位拡散層Ｋ１の少なくとも一箇所に接続されれば良い。そのため、設計が容易である。例えば、Ｐウエルの電位を生成する電源は、電源配線を介して、ウエル電位拡散層Ｋ１の端部に接続される。もちろん、Ｐウエルの電位を出力する電源は、電源配線を介して、ウエル電位拡散層Ｋ１の任意の箇所に複数接続されても良い。それにより、ウエル電位拡散層Ｋ１の全領域を一定の電位に保ちやすくなる。さらに、ウエル電位拡散層Ｋ１の表面をシリサイド化することにより、Ｐウエルの抵抗値をさらに低くすることができる。

【0056】

また、本実施の形態にかかるＤＲＡＭ装置１００では、図１５に示すＤＲＡＭ装置６００の場合と異なり、ウエル電位拡散層が複数のワード線などによって分断されることなく、ウエル電位拡散層が広範囲に形成される。それにより、本実施の形態にかかるＤＲＡＭ装置１００は、Ｐウエルの抵抗値を効果的に低くして、効率良くソフトエラーを抑制することができる。

【0057】

また、本実施の形態にかかるＤＲＡＭ装置１００では、図１５に示すＤＲＡＭ装置６００の場合と異なり、ワード線がＮ^＋拡散層及びＰ^＋拡散層上を通過する構成ではないため、リーク電流の発生も抑制される。

【0058】

なお、ダミーワード線ＤＷＬ１，ＤＷＬ２は、必ずしも設けられる必要はない。ただし、ダミーワード線ＤＷＬ１，ＤＷＬ２を設けることにより、ＰウエルにＰ型不純物を注入（セルフアライン注入）してウエル電位拡散層Ｋ１を形成する場合に、目ずれなどでＰ型不純物がＮ^＋拡散層領域に混入することを防止することができる。なお、ダミーワード線ＤＷＬ１，ＤＷＬ２にＰウエルの電位を供給しておけば、表面反転層が形成されないため、Ｎ^＋拡散層からのリーク電流の発生が抑制される。

【0059】

また、ダミー拡散層Ｄ１は、必ずしも設けられる必要はない。その場合、ダミー拡散層Ｄ１は、ＳＴＩに置き換えられる。ただし、ダミー拡散層Ｄ１を設けてＮ^＋拡散層の形成パターンを一定に保つことにより、Ｎ^＋拡散層（特にダミー拡散層Ｄ１に隣接するＮ^＋拡散層）の加工精度の低下を抑制できる。

【0060】

また、ウエル電位拡散層Ｋ１の幅は、図１の場合に限定されない。チップサイズが許せば、ウエル電位拡散層Ｋ１の幅はさらに大きくしても良い。ただし、その場合でも、複数のワード線ＷＬ１〜ＷＬ６及びダミーワード線ＤＷＬ１，ＤＷＬ２は、ダミーワード線ＤＷＬ１，ＤＷＬ２間を除き、等間隔で配線されていることが好ましい。

【0061】

また、Ｎ^＋拡散層の加工精度を向上させるため、ウエル電位拡散層Ｋ１に隣接してダミーのメモリセルがさらに設けられても良い。例えば、ダミーのメモリセルは、ビット線方向に１、２個程度設けられても良い。

【0062】

＜実施の形態２＞
図６は、実施の形態２にかかるＤＲＡＭ装置２００の構成例を示す図である。図６に示すＤＲＡＭ装置２００では、図１に示すＤＲＡＭ装置１００と異なり、ワード線ＷＬ１〜ＷＬ６及びダミーワード線ＤＷＬ１，ＤＷＬ２が等間隔で配線されている。それに伴い、ウエル電位拡散層Ｋ２（ウエル電位拡散層Ｋ１に対応）の幅は、他のＮ^＋拡散層（ノード拡散層及びビット線側拡散層）と同程度となっている。ＤＲＡＭ装置２００のその他の構成及び動作については、ＤＲＡＭ装置１００と同様であるため、各要素に同一の符号を付してその説明を省略する。

【0063】

図７は、図６におけるＲ−Ｓ間の断面図である。図７からも明らかなように、ウエル電位拡散層Ｋ２の幅は、他のＮ^＋拡散層と同程度となっている。

【0064】

このように、本実施の形態にかかるＤＲＡＭ装置２００では、ワード線ＷＬ１〜ＷＬ６及びダミーワード線ＤＷＬ１，ＤＷＬ２が等間隔で配線される。換言すると、ワード線ピッチが一定である。そのため、ウエル電位拡散層Ｋ２の存在のために特別な加工を要することなく、通常通りのワード線の配線が可能である。ただし、図１に示すＤＲＡＭ装置１００は、ウエル電位拡散層をより広範囲に形成しているため、Ｐウエルの抵抗値をより低下させる点で有利である。それ以外では、本実施の形態にかかるＤＲＡＭ装置２００は、実施の形態１にかかるＤＲＡＭ装置１００と同様の効果を奏することができる。

【0065】

なお、本実施の形態にかかるＤＲＡＭ装置２００では、ウエル電位拡散層Ｋ２が無い場合と比較して、わずかにビット線方向に１．５セル分、面積が増大しているのみである。

【0066】

＜実施の形態３＞
図８は、実施の形態３にかかるＤＲＡＭ装置３００の構成例を示す図である。図８に示すＤＲＡＭ装置３００では、図１に示すＤＲＡＭ装置１００と異なり、複数のウエル電位拡散層Ｋ３，Ｋ４が設けられる。

【0067】

具体的には、複数のワード線ＷＬ１〜ＷＬ６のうち隣接するワード線ＷＬ３，ＷＬ４間に、ダミーワード線ＤＷＬ１〜ＤＷＬ３が配線されている。図８の例では、複数のワード線ＷＬ１〜ＷＬ６及びダミーワード線ＤＷＬ１〜ＤＷＬ３は、等間隔で配置されている。ダミーワード線ＤＷＬ１〜ＤＷＬ３には、Ｐウエルの電位（接地電圧ＧＮＤレベルの電位）が供給されている。

【0068】

そして、ダミーワード線ＤＷＬ１，ＤＷＬ３間に、ウエル電位拡散層Ｋ３が設けられている。ダミーワード線ＤＷＬ３，ＤＷＬ２間に、ウエル電位拡散層Ｋ４が設けられている。ウエル電位拡散層Ｋ３，Ｋ４は、何れもＰウエルの電位が供給されるＰ^＋拡散層であって、ワード線ＷＬ１〜ＷＬ６の配線方向（延伸方向）に延在して設けられている。例えば、ウエル電位拡散層Ｋ３，Ｋ４のそれぞれの端部にＰウエルの電位が供給されている。なお、ウエル電位拡散層Ｋ３，Ｋ４の幅（紙面の横方向）は、他のＮ^＋拡散層と同程度である。

【0069】

なお、ウエル電位拡散層Ｋ３，Ｋ４は、それぞれ第１及び第２ウエル電位拡散層とも称する。第１ウエル電位拡散層（Ｋ３）を挟むダミーワード線ＤＷＬ１，ＤＷＬ３は、それぞれ第１及び第２ダミーワード線とも称する。第２ウエル電位拡散層（Ｋ４）を挟むダミーワード線ＤＷＬ３，ＤＷＬ２は、それぞれ第３及び第４ダミーワード線とも称する。第１及び第２ダミーワード線（ＤＷＬ１，ＤＷＬ３）を挟むワード線ＷＬ３，ＷＬ４は、それぞれ第１及び第２ワード線とも称する。第３及び第４ダミーワード線（ＤＷＬ３，ＤＷＬ２）を挟むワード線ＷＬ３，ＷＬ４は、それぞれ第３及び第４ワード線とも称する。

【0070】

ＤＲＡＭ装置３００のその他の構成及び動作については、ＤＲＡＭ装置１００と同様であるため、各要素に同一の符号を付してその説明を省略する。

【0071】

図９は、図８におけるＶ−Ｓ間の断面図である。図９からも明らかなように、ウエル電位拡散層Ｋ３，Ｋ４の幅は、他のＮ^＋拡散層と同程度となっている。

【0072】

このように、本実施の形態にかかるＤＲＡＭ装置３００では、ワード線ＷＬ１〜ＷＬ６及びダミーワード線ＤＷＬ１〜ＤＷＬ３が等間隔で配線されるため、特別な加工を要することなく通常通りのワード線の配線が可能である。それ以外では、本実施の形態にかかるＤＲＡＭ装置３００は、実施の形態１にかかるＤＲＡＭ装置１００と同様の効果を奏することができる。

【0073】

なお、本実施の形態にかかるＤＲＡＭ装置３００では、ウエル電位拡散層Ｋ３，Ｋ４が無い場合と比較して、わずかにビット線方向に２セル分、面積が増大しているのみである。

【0074】

本実施の形態では、２つのウエル電位拡散層Ｋ３，Ｋ４がダミーワード線ＤＷＬ３を挟んで隣接して形成された場合を例に説明したが、これに限られない、２つ以上の任意の数のウエル電位拡散層が形成されても良い。

【0075】

以上のように、上記実施の形態１〜３にかかるＤＲＡＭ装置は、ワード線の配線方向（延伸方向）に延在して設けられ、Ｐウエルの電位が供給されるＰ^＋拡散層のウエル電位拡散層を備える。それにより、上記実施の形態１〜３にかかるＤＲＡＭ装置は、Ｐウエルの抵抗値を低下させることができる。その結果、上記実施の形態１〜３にかかるＤＲＡＭ装置は、寄生バイポーラ素子の動作を抑制してソフトエラーを効果的に抑制することができる。

【0076】

上記実施の形態１〜３では、メモリセルの一部を構成するトランジスタがＮチャネルＭＩＳトランジスタである場合を例に説明したが、これに限られず、ＰチャネルＭＩＳトランジスタが用いられても良い。この場合、ＰチャネルＭＩＳトランジスタは、Ｎウエル上にＰ^＋拡散層（ノード拡散層及びビット線側拡散層）を形成して設けられる。

【0077】

また、上記実施の形態１〜３では、メモリセルの一部を構成するキャパシタの構造がシリンダ（スタック）型である場合を例に説明したが、これに限られず、トレンチ型であっても良い。

【0078】

また、上記実施の形態１〜３では、２４個のメモリセルが行列状に配置された場合を例に説明したが、これに限られず、任意の数のメモリセルが配置されていても良い。上記実施の形態１〜３で示したウエル電位拡散層及びダミーワード線の構成を、一つのセルアレイ内の複数の箇所に一定間隔で形成することにより、Ｐウエルの全体の抵抗値を低下させることができる。単純に言えば、Ｎ（Ｎは自然数）本のウエル電位拡散層が一定間隔で形成された場合、あるＭＩＳトランジスタから見たＰウエルの抵抗値は１／（Ｎ＋１）程度に低下する。

【0079】

また、上記実施の形態１〜３では、メモリセルの一部を構成するトランジスタの拡散層が、ワード線の配線方向（延伸方向）に直交する方向に配置された場合を例に説明したが、これに限られず、斜めに配置されていても良い。

【0080】

また、上記実施の形態１〜３では、Ｐウエルの電位は接地電圧ＧＮＤレベルでも接地電圧ＧＮＤレベルよりも低い負電位であっても良い。この場合、ウエル電位拡散層やダミーワード線にも当該負電位が供給される。Ｐウエルの電位が接地電圧ＧＮＤレベルよりも低い負電位の場合には、当該負電位を生成する負電圧生成回路が設けられる。

【0081】

また、上記したように、ウエル電位拡散層の表面はシリサイド化されてもよい。それにより、Ｐウエルの抵抗値をさらに低くすることができる。

【0082】

また、上記実施の形態１〜３では、ビット線がキャパシタの上部にあるＣＵＢ（Capacitor Under Bit line）構造の場合を例に説明したが、これに限られない。ビット線がキャパシタの下部にあるＣＯＢ（Capacitor Over Bit line）構造であっても良い。なお、何れの構造の場合も、セルプレート電極（キャパシタ上部電極）は、メモリセルの一部を構成するトランジスタを覆うように設けられている。そのため、ウエル電位拡散層の任意の箇所にＰウエル電位を供給することは比較的困難である。しかし、上記実施の形態１〜３では、ウエル電位拡散層が分断されることなくワード線の配線方向（延伸方向）に延在して設けられているため、少なくともウエル電位拡散層の端部にＰウエル電位を供給すれば足りる。なお、図１の場合のようにウエル電位拡散層の形成範囲（表面積）が大きければ、セルプレート電極を中抜きにすることで、ウエル電位拡散層の任意の箇所にＰウエル電位を供給することが可能となる。

【0083】

上記実施の形態１〜３は、ＦＬＡＳＨやＭＲＡＭなどのメモリよりも、主としてＤＲＡＭ装置に対して有効なものである。

【0084】

（従来との差異）
なお、特許文献１に開示されたメモリデバイスは、ウエル・ノイズを軽減するために一時的にアレイウエルを所定の電位にバイアスするものであり、そもそも寄生バイポーラ素子の動作を抑制するためのものではない。また、特許文献１には、所定電位が供給されるアレイウエル上のコンタクトが具体的にどのように配置されるのかについて開示されていない。要するに、特許文献１には、ウエル電位拡散層をどのように設ければ効果的に寄生バイポーラ素子の動作を抑制できるのかについて開示されていない。一方、上記実施の形態１〜３にかかるＤＲＡＭ装置は、ワード線の配線方向（延伸方向）に延在して設けられ、Ｐウエルの電位が供給されるＰ^＋拡散層のウエル電位拡散層を備える。それにより、上記実施の形態１〜３にかかるＤＲＡＭ装置は、寄生バイポーラ素子の動作を抑制してソフトエラーを効果的に抑制することができる。

【0085】

また、特許文献２等のＳＲＡＭの場合、ＰウエルとＮウエルが交互に存在するため、ウエル電位拡散層をワード線の配線方向（延伸方向）に延在して設けることは困難である。したがって、特許文献２等のＳＲＡＭからは、上記実施の形態１〜３を容易に想到し得ない。

【0086】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

【符号の説明】

【0087】

１００，２００，３００ ＤＲＡＭ装置
ＢＬ１〜ＢＬ６ ビット線
Ｃ１〜Ｃ２４ キャパシタ
Ｃｐ セルプレート電極
Ｄ１ ダミー拡散層
ＤＷＬ１〜ＤＷＬ３ ダミーワード線
Ｋ１〜Ｋ４ ウエル電位拡散層
ＭＣ１〜ＭＣ２４ メモリセル
Ｔｒ１〜Ｔｒ２４ トランジスタ
ＷＬ１〜ＷＬ６ ワード線

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】