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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5927056
(24)【登録日】2016年4月28日
(45)【発行日】2016年5月25日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 33/48 20100101AFI20160516BHJP
H01L 33/00 20100101ALI20160516BHJP
【ＦＩ】
H01L33/00 400
H01L33/00 J
【請求項の数】8
【全頁数】22
(21)【出願番号】特願2012-134796(P2012-134796)
(22)【出願日】2012年6月14日
(65)【公開番号】特開2013-258361(P2013-258361A)
(43)【公開日】2013年12月26日
【審査請求日】2015年2月4日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100080001
【弁理士】
【氏名又は名称】筒井 大和
(74)【代理人】
【識別番号】100113642
【弁理士】
【氏名又は名称】菅田 篤志
(74)【代理人】
【識別番号】100117008
【弁理士】
【氏名又は名称】筒井 章子
(74)【代理人】
【識別番号】100147430
【弁理士】
【氏名又は名称】坂次 哲也
(72)【発明者】
【氏名】二井手 亮
(72)【発明者】
【氏名】山田 伸一
(72)【発明者】
【氏名】一ノ瀬 八州治
(72)【発明者】
【氏名】野澤 俊哉
【審査官】
佐藤 俊彦
(56)【参考文献】
【文献】
特開２００９−２６７４１８（ＪＰ，Ａ）
【文献】
特開２００２−３１４１４３（ＪＰ，Ａ）
【文献】
特開２０１０−１８２８０３（ＪＰ，Ａ）
【文献】
米国特許出願公開第２００８／０１６４４８２（ＵＳ，Ａ１）
【文献】
特開２０１０−４０８２５（ＪＰ，Ａ）
【文献】
特開２０１１−８２２８３（ＪＰ，Ａ）
【文献】
特開２０１０−１２９９８５（ＪＰ，Ａ）
【文献】
特開２００５−２７６９７９（ＪＰ，Ａ）
【文献】
特開２０１１−１９８９０２（ＪＰ，Ａ）
【文献】
特開２０００−３４９１５７（ＪＰ，Ａ）
【文献】
特開平２−２３７１６７（ＪＰ，Ａ）
【文献】
特開平６−３３４２００（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ３３／００−３３／６４
(57)【特許請求の範囲】
【請求項1】
第１主面を有する基板と、
前記第１主面上に、互いに離れて設けられた第１の配線および第２の配線と、
前記第１主面上に搭載され、前記第１の配線に接続された第１アノード電極および前記第２の配線に接続された第１カソード電極を有する発光ダイオードと、
前記第１主面上であって、平面視にて、前記発光ダイオードとは異なる位置に搭載され、ｐ型半導体基板と、前記ｐ型半導体基板の第２主面に形成されたｐ型半導体領域と、前記ｐ型半導体基板の前記第２主面に形成されたｎ型半導体領域と、前記ｐ型半導体領域に接続された第２アノード電極と、前記ｎ型半導体領域に接続された第２カソード電極と、を有するツェナーダイオードと、
を有し、
前記ツェナーダイオードの前記ｐ型半導体領域は、ｐｎ接合を介することなく前記ｐ型半導体基板に形成されており、
前記ツェナーダイオードは、絶縁性の接着層を介して前記第２の配線上に搭載され、
前記第２アノード電極は、前記第２の配線に接続され、前記第２カソード電極は、前記第１の配線に接続されている、半導体装置。
前記第１主面上に、互いに離れて設けられた第１の配線および第２の配線と、
前記第１主面上に搭載され、前記第１の配線に接続された第１アノード電極および前記第２の配線に接続された第１カソード電極を有する発光ダイオードと、
前記第１主面上であって、平面視にて、前記発光ダイオードとは異なる位置に搭載され、ｐ型半導体基板と、前記ｐ型半導体基板の第２主面に形成されたｐ型半導体領域と、前記ｐ型半導体基板の前記第２主面に形成されたｎ型半導体領域と、前記ｐ型半導体領域に接続された第２アノード電極と、前記ｎ型半導体領域に接続された第２カソード電極と、を有するツェナーダイオードと、
を有し、
前記ツェナーダイオードの前記ｐ型半導体領域は、ｐｎ接合を介することなく前記ｐ型半導体基板に形成されており、
前記ツェナーダイオードは、絶縁性の接着層を介して前記第２の配線上に搭載され、
前記第２アノード電極は、前記第２の配線に接続され、前記第２カソード電極は、前記第１の配線に接続されている、半導体装置。
【請求項2】
請求項１記載の半導体装置において、
前記発光ダイオードは、前記第１の配線上に搭載されている、半導体装置。
前記発光ダイオードは、前記第１の配線上に搭載されている、半導体装置。
【請求項3】
請求項１記載の半導体装置において、
前記第２アノード電極は、第１金属ワイヤで、前記第２の配線に接続され、
前記第２カソード電極は、第２金属ワイヤで、前記第１の配線に接続されている、半導体装置。
前記第２アノード電極は、第１金属ワイヤで、前記第２の配線に接続され、
前記第２カソード電極は、第２金属ワイヤで、前記第１の配線に接続されている、半導体装置。
【請求項4】
請求項１記載の半導体装置において、さらに、
前記発光ダイオードおよび前記ツェナーダイオードを取り囲むように、前記第１主面上に配置された反射板と、
前記発光ダイオードおよび前記ツェナーダイオードを封止する封止樹脂と、
を有する、半導体装置。
前記発光ダイオードおよび前記ツェナーダイオードを取り囲むように、前記第１主面上に配置された反射板と、
前記発光ダイオードおよび前記ツェナーダイオードを封止する封止樹脂と、
を有する、半導体装置。
【請求項5】
第１主面と有する基板と、
前記第１主面上に、互いに離れて設けられた第１の配線および第２の配線と、
前記第１主面上に搭載され、前記第１の配線に接続された第１アノード電極および前記第２の配線に接続された第１カソード電極を有する発光ダイオードと、
前記第１主面上であって、平面視にて、前記発光ダイオードとは異なる位置に搭載され、ｎ型半導体基板と、前記ｎ型半導体基板の第２主面に形成されたｐ型半導体領域と、前記ｎ型半導体基板の前記第２主面に形成されたｎ型半導体領域と、前記ｐ型半導体領域に接続された第２アノード電極と、前記ｎ型半導体領域に接続された第２カソード電極と、を有するツェナーダイオードと、
を有し、
前記ツェナーダイオードの前記ｎ型半導体領域は、ｐｎ接合を介することなく前記ｎ型半導体基板に形成されており、
前記ツェナーダイオードは、絶縁性の接着層を介して前記第１の配線上に搭載され、
前記第２アノード電極は、前記第２の配線に接続され、前記第２カソード電極は、前記第１の配線に接続されている、半導体装置。
前記第１主面上に、互いに離れて設けられた第１の配線および第２の配線と、
前記第１主面上に搭載され、前記第１の配線に接続された第１アノード電極および前記第２の配線に接続された第１カソード電極を有する発光ダイオードと、
前記第１主面上であって、平面視にて、前記発光ダイオードとは異なる位置に搭載され、ｎ型半導体基板と、前記ｎ型半導体基板の第２主面に形成されたｐ型半導体領域と、前記ｎ型半導体基板の前記第２主面に形成されたｎ型半導体領域と、前記ｐ型半導体領域に接続された第２アノード電極と、前記ｎ型半導体領域に接続された第２カソード電極と、を有するツェナーダイオードと、
を有し、
前記ツェナーダイオードの前記ｎ型半導体領域は、ｐｎ接合を介することなく前記ｎ型半導体基板に形成されており、
前記ツェナーダイオードは、絶縁性の接着層を介して前記第１の配線上に搭載され、
前記第２アノード電極は、前記第２の配線に接続され、前記第２カソード電極は、前記第１の配線に接続されている、半導体装置。
【請求項6】
請求項５記載の半導体装置において、
前記発光ダイオードは、前記第１の配線上に搭載されている、半導体装置。
前記発光ダイオードは、前記第１の配線上に搭載されている、半導体装置。
【請求項7】
請求項５記載の半導体装置において、
前記第２アノード電極は、第１金属ワイヤで、前記第２の配線に接続され、
前記第２カソード電極は、第２金属ワイヤで、前記第１の配線に接続されている、半導体装置。
前記第２アノード電極は、第１金属ワイヤで、前記第２の配線に接続され、
前記第２カソード電極は、第２金属ワイヤで、前記第１の配線に接続されている、半導体装置。
【請求項8】
請求項５記載の半導体装置において、さらに、
前記発光ダイオードおよび前記ツェナーダイオードを取り囲むように、前記第１主面上に配置された反射板と、
前記発光ダイオードおよび前記ツェナーダイオードを封止する封止樹脂と、
を有する、半導体装置。
前記発光ダイオードおよび前記ツェナーダイオードを取り囲むように、前記第１主面上に配置された反射板と、
前記発光ダイオードおよび前記ツェナーダイオードを封止する封止樹脂と、
を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、例えば、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）から電子部品を保護する保護ダイオードを備える半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【0002】
高輝度ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の中には、ＥＳＤサージ耐量の低いものがあるため、その対策として外部から侵入するＥＳＤサージを保護用のツェナーダイオードで吸収し、高輝度ＬＥＤの破壊を防止する必要がある。
【0003】
高輝度ＬＥＤおよび保護用のツェナーダイオードは、それぞれ別々にパッケージングされていたが、近年は、小型化等の観点から高輝度ＬＥＤと保護用のツェナーダイオードとを同一のパッケージに内蔵している（特許文献１，２参照）。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００６−１５６４４０号公報
【特許文献2】特開平１１−２１４７４７号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、保護用のツェナーダイオードは、チップの上下面からアノード電極やカソード電極を取り出す縦構造が主流であったが、近年は実装上の利点や信頼性の観点からチップの上面にアノード電極およびカソード電極を取り出す表面構造型のツェナーダイオードが採用されつつある。しかし、表面構造型のツェナーダイオードの場合、その裏面で接触不良が生じないように裏面に絶縁膜を形成する必要があるため、半導体装置の製造が複雑になるという問題がある。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
一実施の形態によれば、互いに電気的に分離された状態で設けられた第１の配線と第２の配線との間に電気的に接続された電子部品を保護する表面構造型の保護ダイオードを備える半導体チップを、前記保護ダイオードの一対の電極のうち、前記半導体チップの内部でｐｎ接合を介することなく該半導体チップの裏面に電気的に接続されている一方の電極が電気的に接続される前記第１の配線または前記第２の配線上に実装したものである。
【0008】
また、一実施の形態によれば、互いに電気的に分離された状態で設けられた第１の配線と第２の配線との間に電気的に接続された電子部品を保護する表面構造型の保護ダイオードを備える半導体チップを、前記保護ダイオードの一対の電極のうち、前記半導体チップの内部でｐｎ接合を介することなく該半導体チップの裏面に電気的に接続されている一方の電極が電気的に接続される前記第１の配線または前記第２の配線上に実装する工程を有するものである。
【発明の効果】
【0009】
一実施の形態によれば、半導体装置の製造を容易にすることができる。
【図面の簡単な説明】
【0010】
【図1】一実施の形態の半導体装置を含む回路図である。
【図7】発明者が検討した表面構造型の保護チップであって裏面に接触防止用の絶縁膜を設けている保護チップの側面図である。
【図13】一実施の形態の他の例の表面構造型の保護チップの側面図である。
【図21】実施の形態２の半導体装置である携帯電話外部インターフェイスの回路図である。
【図23】実施の形態３の半導体装置であるＰＣ周辺機器の回路図である。
【図24】実施の形態４の半導体装置であるＵＳＢデバイスの回路図である。
【図25】本発明者が検討したＬＥＤパッケージの平面図である。
【図29】表面構造型の保護チップの断面図である。
【図30】表面構造型の保護チップが配線上に傾いて実装された状態を示す断面図である。
【図31】表面構造型の保護チップの裏面が配線に接触するのを防ぐための対策を示す断面図である。
【発明を実施するための形態】
【0011】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0012】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0013】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0014】
（実施の形態１）図２５は本発明者が検討したＬＥＤパッケージ５０の平面図、図２６は図２５のＬＥＤパッケージ５０のＸ１０−Ｘ１０線の断面図である。なお、図２５では説明を分かり易くするためにＬＥＤパッケージ５０の内部を透かして示している。
【0015】
ＬＥＤパッケージ５０の配線基板５１には、配線５２ａおよび配線５２ｂが互いに電気的に分離された状態で形成されている。配線５２ａ上には、ＬＥＤチップ５３が、その主面を上に向けた状態で実装されている。ＬＥＤチップ５３の主面には、アノード電極およびカソード電極（図示せず）が形成されている。ＬＥＤチップ５３のアノード電極は金属ワイヤ５４ａを通じて配線５２ｂに電気的に接続され、カソード電極は金属ワイヤ５４ｂを通じて配線５２ａに電気的に接続されている。
【0016】
一方、配線５２ｂ上には、保護チップ５５ＺＶが、その主面を上に向けた状態で実装されている。保護チップ５５ＺＶには、ＬＥＤチップ５３をＥＳＤから保護する縦型のツェナーダイオードが形成されている。この保護チップ５５ＺＶの主面にはアノード電極（図示せず）が形成され、保護チップ５５ＺＶの裏面にはカソード電極（図示せず）が形成されている。保護チップ５５ＺＶのアノード電極は金属ワイヤ５４ｃを通じて配線５２ａに電気的に接続され、カソード電極は、例えば銀（Ａｇ）ペーストにより形成された導電性の接着層（図２５および図２６には図示せず）を介して配線５２ｂに電気的に接続されている。
【0018】
保護チップ５５ＺＶは、例えば、平面四角形状の半導体基板からなり、ｎ＋型の半導体層５５ａと、その上層に形成されたｎ−型の半導体層５５ｂと、そのｎ−型の半導体層５５ｂに内包されたｐ＋型の半導体領域５５ｃとを有している。
【0019】
保護チップ５５ＺＶの主面のｐ＋型の半導体領域５５ｃはアノード電極５６Ａと電気的に接続されている。一方、保護チップ５５ＺＶの裏面にはカソード電極５６Ｋが形成されている。このカソード電極５６Ｋは、例えばＡｇペーストにより形成された導電性の接着層５７を介して配線５２ｂに電気的に接続されている。なお、図２８の破線の矢印ＩＦは順方向電流を示し、破線の矢印ＩＲは逆方向電流を示している。
【0020】
ところで、このような縦型のツェナーダイオード（保護チップ５５ＺＶ）の場合、例えば以下のような課題がある。まず、接着層５７を形成するためのＡｇペーストの塗布工程が必要であり、半導体装置の組立工程が複雑になる。また、Ａｇペーストを用いていることもあり、保護チップ５５ＺＶの主面高さ（配線５２ｂの上面から保護チップ５５ＺＶの主面まで高さ）が高くなり、ＬＥＤチップ５３の発光時に影が形成される結果、ＬＥＤパッケージ５０の発光効率が低下する。一方、ＬＥＤパッケージ５０の発光効率を上げるために保護チップ５５ＺＶをＬＥＤチップ５３から遠ざけるとＬＥＤパッケージ５０の小型化が阻害される。さらに、保護チップ５５ＺＶの裏面が剥離した場合、保護チップ５５ＺＶの所期の電気的特性が得られない。
【0021】
このため、近年は縦型のツェナーダイオードに代えて、保護チップの主面にアノード電極およびカソード電極を持つ表面構造型のツェナーダイオードが採用されつつある。図２９〜図３２は、表面構造型のツェナーダイオードを備える保護チップ５５ＺＬの断面図である。
【0022】
図２９に示すように、表面構造型のツェナーダイオードを備える保護チップ５５ＺＬは、その主面を上に向け、かつ、裏面を配線５２ｂに向けた状態で、例えばシリコーン樹脂等のような絶縁性の接着層５８を介して配線５２ｂ上に実装されている。保護チップ５５ＺＬの主面にはアノード電極とカソード電極とが形成されており、これらは金属ワイヤ５４ｄ，５４ｅを通じて引き出されている。
【0023】
しかし、このような表面構造型の保護チップ５５ＺＬにおいては、図３０に示すように、保護チップ５５ＺＬが傾いて実装されると、保護チップ５５ＺＬの裏面角が配線５２ｂに接触し電気的に接続されてしまう結果、ツェナーダイオードの所期の電気的特性が得られなくなってしまう問題がある。また、保護チップ５５ＺＬが薄くなると保護チップ５５ＺＬが実装時に傾き易いので保護チップ５５ＺＬの薄型化が阻害されるという問題もある。
【0024】
そこで、図３１に示すように、保護チップ５５ＺＬの裏面に接触不良防止用の絶縁膜５９を形成している。この場合、仮に保護チップ５５ＺＬが配線５２ｂ上に傾いて実装されたとしても、保護チップ５５ＺＬの裏面に絶縁膜５９が形成されているので、保護チップ５５ＺＬと配線５２ｂとの接触不良を回避することができ、ツェナーダイオードの所期の電気的特性を得ることができる。
【0025】
しかし、その場合、保護チップ５５ＺＬを形成するためのウエハは薄いので、その裏面に絶縁膜５９を形成することが困難である。また、保護チップ５５ＺＬの裏面の絶縁膜５９が樹脂で形成されている場合、接触防止用の絶縁膜５９と接着層５８との接着性が低く、保護チップ５５ＺＬが剥離し易い。これらにより、ＬＥＤパッケージ５０の製造が複雑になるという問題がある。
【0026】
さらに、保護チップ５５ＺＬの裏面に絶縁膜５９を形成した分、保護チップＺＬの薄型化が阻害される。このため、保護チップ５５ＺＬがＬＥＤチップ５３の発光時の影となり発光効率が低下する。そこで、図３２に示すように、配線５２ｂの上面に凹部６０を形成し、そこに保護チップ５５ＺＬを実装することで保護チップ５５ＺＬの主面高さを低くすることもできるが、その場合、ＬＥＤパッケージ５０の製造が複雑になる上、コストが高くなるという問題がある。
【0027】
次に、実施の形態１の半導体装置の構造を説明する。
【0028】
図１は、実施の形態１の半導体装置１を含む回路図である。本実施の形態の半導体装置１は、発光素子（電子部品）ＬＤと、発光素子ＬＤをＥＳＤから保護する保護素子ＺＮとを備えている。
【0029】
発光素子ＬＤは、例えば直流順方向電流を流すことにより発光するＬＥＤである。ＬＥＤの発光原理は、例えば以下の通りである。すなわち、ＬＥＤのｐｎ接合部に順方向バイアス電圧を印加すると、ＬＥＤのｐ型半導体領域からｐｎ接合部に正孔が注入され、ＬＥＤのｎ型半導体領域からｐｎ接合部に電子が注入される。このため、ｐｎ接合部においては正孔と電子とが再結合する。この再結合は、伝導帯にある電子がバンドギャップ分のエネルギーを放出して価電子帯にある正孔と結合することになる。このため、再結合時にはバンドギャップ分のエネルギーが放出されるが、そのエネルギー放出がバンドギャップ分のエネルギーを有する光Ｌとして放出される。
【0030】
上記した保護素子ＺＮは、例えばツェナーダイオード（保護ダイオード）であり、発光素子ＬＤに対して逆方向になるように電気的に並列に接続されている。すなわち、保護素子ＺＮのアノード電極は発光素子ＬＤのカソード電極に電気的に接続され、保護素子ＺＮのカソード電極は発光素子ＬＤのアノード電極に電気的に接続されている。
【0031】
ツェナーダイオードによる保護原理は、例えば以下の通りである。すなわち、外部から発光素子ＬＤに静電気等によるサージ電圧が印加されると、発光素子ＬＤに並列に接続された保護素子ＺＮにもサージ電圧が印加される。保護素子ＺＮは、印加されたサージ電圧が降伏電圧を超えると降伏して逆方向電流が流れる。このとき、降伏したツェナーダイオードに印加される電圧は、サージ電圧より小さなツェナー電圧を保持する。すなわち、ツェナーダイオードが降伏することにより、サージ電圧はツェナーダイオードに吸収されてツェナー電圧に交換される。このため、発光素子ＬＤには、サージ電圧より低いツェナー電圧が印加される。その結果、発光素子ＬＤはＥＳＤから保護される。
【0032】
これら発光素子ＬＤおよび保護素子ＺＮは、電源端子Ｖｔと接地端子ＧＮＤとの間に電気的に接続されている。電源端子Ｖｔには、第１の電位が供給され、接地端子ＧＮＤには、第１の電位より低い第２の電位（基準電位）が供給される。また、半導体装置１の外部において発光素子ＬＤのカソード電極および保護素子ＺＮのアノード電極と接地端子ＧＮＤとの間には抵抗Ｒが電気的に接続されている。
【0033】
このような半導体装置１は、発光素子ＬＤの消費電力が低く、寿命が長いことから、例えば、液晶ディスプレイのバックライト、自動車用光源または信号機のような様々な照明機器に使用されている。
【0034】
次に、図２は図１の半導体装置１のパッケージ構造を示す全体平面図、図３は図２の半導体装置１のＸ１−Ｘ１線の断面図、図４は図３の半導体装置１の保護チップおよびその周辺部分を抜き出して示した要部拡大側面図である。なお、図２では説明を分かり易くするために半導体装置１のパッケージ内部を透かして示している。また、図４には保護素子ＺＮの接続方向がわかる様に保護素子ＺＮを示した。
【0035】
半導体装置１は、パッケージ基板２と、配線３ａ，３ｂと、発光チップ４と、保護チップ（半導体チップ）５ＺＡと、金属ワイヤ（接続用線材）６ａ〜６ｄと、反射板７と、封止樹脂８とを有している。
【0036】
パッケージ基板２は、例えば、主面とその裏側の裏面とそれらに交差する四側面とで囲まれた平板状の絶縁体により形成されている。このパッケージ基板２を構成する絶縁体は、例えば、ガラスエポキシ樹脂等からなるプリント基板または酸化アルミニウムや窒化アルミニウム等からなるセラミック基板により形成されている。パッケージ基板２としてプリント基板を用いる場合はプリント基板に放熱部を設けることが好ましい。
【0037】
上記した配線３ａ，３ｂは、例えば銅（Ｃｕ）合金からなる主導体部の表面にＡｇメッキが施されてなり、配線３ａ，３ｂ自体は互いに電気的に分離された状態でパッケージ基板２に形成されている。
【0038】
一方の配線（第１の配線）３ａは、パッケージ基板２の主面上からパッケージ基板２の長手方向一端側の側面で折れ曲がりパッケージ基板２の裏面上に引き出されている。この配線３ａは、上記した電源端子Ｖｔ（図１参照）と電気的に接続される。
【0039】
他方の配線（第２の配線）３ｂは、パッケージ基板２の主面からパッケージ基板２の長手方向他端側の側面で折れ曲がりパッケージ基板２の裏面上に引き出されている。この配線３ｂは、上記した接地端子ＧＮＤ（図１参照）と電気的に接続される。
【0040】
パッケージ基板２の主面側において配線３ａ上には、発光チップ４がその発光面を上に向け、かつ、発光面の裏側の裏面を配線３ａに向けた状態で実装されている。
【0041】
この発光チップ４には、上記した発光素子ＬＤが形成されており、例えば、サファイア基板等のような絶縁性基板上に、窒化ガリウム（ＧａＮ）層、ｎ型ＧａＮ層、窒化インジウムガリウム（ＩｎＧａＮ）活性層、ｐ型窒化アルミニウムガリウム（ＡｌＧａＮ）層およびｐ型ＧａＮ層を順に積層することで構成されている。このうちのＩｎＧａＮ活性層が発光層である。
【0042】
発光チップ４の発光面には、発光素子ＬＤのアノード電極およびカソード電極（図示せず）が形成されている。この発光素子ＬＤのアノード電極は、金属ワイヤ６ａを通じて配線３ａに電気的に接続され、カソード電極は、金属ワイヤ６ｂを通じて配線３ｂに電気的に接続されている。金属ワイヤ６ａ，６ｂは、例えば金（Ａｕ）により形成されている。一方、発光チップ４の裏面は、例えばシリコーン樹脂からなる接着層（図示せず）により配線３ａに接着されている。
【0043】
パッケージ基板２の主面側において配線３ｂ上には、保護チップ５ＺＡがその主面（第１の面）を上に向け、かつ、主面の裏側の裏面（第２の面）を配線３ｂに向けた状態で実装されている。この保護チップ５ＺＡには、上記した保護素子ＺＮが形成されている。
【0044】
保護チップ５ＺＡの保護素子ＺＮは、表面構造型のツェナーダイオードにより形成されており、保護チップ５ＺＡの主面には、保護素子ＺＮの一対の電極であるアノード電極およびカソード電極（図示せず）が形成されている。この保護素子ＺＮのアノード電極は、金属ワイヤ６ｃを通じて配線３ｂに電気的に接続され、カソード電極は、金属ワイヤ６ｄを通じて配線３ａに電気的に接続されている。金属ワイヤ６ｃ，６ｄは、例えばＡｕにより形成されている。このような保護チップ５ＺＡは、例えばシリコーン樹脂からなる絶縁性の接着層９（図４参照）を介して配線３ｂに接着されている。
【0045】
ここで、上記した縦型のツェナーダイオードの場合は、図２８に示したように、保護チップ５５ＺＶの裏面のカソード電極５６Ｋと配線５２ｂとをＡｇペーストにより電気的に接続する必要がある。これに対して、本実施の形態の表面構造型のツェナーダイオードを備える保護チップ５ＺＡの場合は、保護チップ５ＺＡの裏面と配線３ｂとを接続することで回路を構成するわけではないので、保護チップ５ＺＡの裏面と配線３ｂとを電気的に接続する必要が無い。このため、保護チップ５ＺＡの裏面にＡｇペーストを塗布する必要も無いので、半導体装置１の製造工程を容易にすることができる。
【0046】
また、保護チップ５ＺＡと配線３ｂとを接続することで回路を構成するわけではないので、仮に保護チップ５ＺＡが配線３ｂから剥離したとしても保護チップ５ＺＡの電気的特性が大きく変動することもない。このため、半導体装置１の信頼性を向上させることができる。
【0047】
このようなパッケージ基板２の主面上の外周には、発光チップ４および保護チップ５ＺＡを取り囲むように反射板７が設置されている。反射板７は、例えばアルミニウムまたはセラミック等からなり、発光チップ４で放射された光を外部に反射する反射面を備えている。さらに、パッケージ基板２の主面上において反射板７で取り囲まれた部分には、蛍光体を含む封止樹脂８が埋め込まれており、これにより発光チップ４および保護チップ５ＺＡが封止されている。
【0049】
保護チップ５ＺＡは、例えば、主面とその裏側の裏面とそれらに交差する四側面とで囲まれた平板状の半導体基板５ｓを有している。半導体基板５ｓは、例えばｐ型のシリコン（Ｓｉ）からなり、その主面側には、ｐ＋型の半導体領域５ｐとｎ＋型の半導体領域５ｎとが互いに離間した状態で並んで形成されている。このｐ＋型の半導体領域５ｐおよびｎ＋型の半導体領域５ｎは、図５に示すように、例えば平面三角形状に形成されており、互いの長辺を向かい合わせた状態で配置されている。
【0050】
半導体基板５ｓの主面上には、図６に示すように、例えば酸化シリコンからなる絶縁膜５ｉが形成されている。この絶縁膜５ｉ上には、一対の電極であるアノード電極５Ａとカソード電極５Ｋとが互いに電気的に分離された状態で形成されている。アノード電極５Ａおよびカソード電極５Ｋは、例えばＡｌを主体とする金属により形成されている。
【0051】
アノード電極５Ａは、絶縁膜５ｉに穿孔された孔を通じてｐ＋型半導体領域５ｐにオーミック接触の状態で電気的に接続されている。カソード電極５Ｋは、絶縁膜５ｉに穿孔された孔を通じてｎ＋型半導体領域５ｎにオーミック接触の状態で電気的に接続されている。
【0052】
このような表面構造型のツェナーダイオードを備える保護チップ５ＺＡの場合、図６の破線で示すように、順方向電流ＩＦがｐ＋型半導体領域５ｐからｎ＋型半導体領域５ｎに向かって半導体基板５ｓの主面に沿って流れるようになっている。
【0053】
ところで、アノード電極５Ａが電気的に接続されている半導体領域５ｐは、その導電型が半導体基板５ｓと同じｐ型であり、ｐｎ接合を介することなく半導体基板５ｓの裏面と電気的に接続されている。すなわち、アノード電極５Ａは、金属ワイヤ６ｃを通じて配線３ｂに電気的に接続されているとともに、保護チップ５ＺＡ内で保護チップ５ＺＡの裏面とも電気的に接続されている。
【0054】
このため、仮に保護チップ５ＺＡが配線３ｂ上に傾いた状態で実装され、半導体基板５ｓの裏面角が配線３ｂに接触したとしても、その半導体基板５ｓの裏面はアノード電極５Ａから金属ワイヤ６ｃを通じて配線３ｂと電気的に接続されているので、保護素子ＺＮの電気的特性に問題が生じない。
【0055】
そこで、本実施の形態においては、保護チップ５ＺＡ（半導体基板５ｓ）の裏面に接触防止用の絶縁膜５９（図２７参照）が形成されておらず、保護チップ５ＺＡ（半導体基板５ｓ）は、その裏面（Ｓｉ面）が接着層９に直接接触した状態で配線３ｂ上に実装されている。
【0056】
このような本実施の形態によれば、保護チップ５ＺＡの裏面に接触防止用の絶縁膜５９を形成する必要がないので、保護チップ５ＺＡの製造を容易にすることができる。また、保護チップ５ＺＡの主面高さを下げるために配線３ｂに凹部を形成する必要もなくなるので、半導体装置１の製造を容易にすることができる。
【0057】
また、Ｓｉと樹脂系の接着層９とは接着性が良いので、保護チップ５ＺＡの裏面を接着層９に直接接触することにより、保護チップ５ＺＡの剥離不良（実装不良）を低減できる。したがって、半導体装置１の信頼性を向上させることができる。
【0058】
また、保護チップ５ＺＡの裏面の接着層９の厚さをＡｇペーストよりも薄くできるので、保護チップ５ＺＡの主面高さ（配線３ｂの上面から保護チップ５ＺＡの主面までの高さ）を、縦型の保護チップ５５ＺＶ（図２５等参照）の主面高さよりも低くすることができる。また、保護チップ５ＺＡの裏面に接触防止用の絶縁膜５９を設けないので、その分、同じ表面構造型のツェナーダイオードを備える保護チップであっても裏面に接触防止用の絶縁膜５９を設けるものに比べて、保護チップ５ＺＡの主面高さを低くすることができる。さらに、保護チップ５ＺＡの傾斜による裏面接触不良を容認できるので、保護チップ形成用のウエハの薄型化を推進することができる。このため、保護チップ５ＺＡの主面高さをさらに低くすることができる。これらにより、半導体装置１内の保護チップ５ＺＡによる影を小さくすることができるので、発光チップ４の発光効率を向上させることができる。また、半導体装置１の薄型化を推進できる。また、保護チップ５ＺＡを発光チップ４から遠ざける必要もないので、半導体装置１の小型化が阻害されることもない。
【0059】
次に、実施の形態１の半導体装置１の保護チップ５ＺＡの電気的特性について図７〜図１６を参照して説明する。なお、図７〜図１４は、本発明者が検討した各種の保護チップの構造例を示している。そして、図１５および図１６は、図７〜図１４に示した各保護チップの順方向特性および逆方向特性の測定結果を簡略化してグラフに示した図である。
【0060】
図７は表面構造型の保護チップ５５ＺＬであって裏面に接触防止用の絶縁膜５９を設けている保護チップ５５ＺＬの側面図、図８は図７の保護チップ５５ＺＬの拡大断面図を示している。なお、図７にも図４と同様に保護素子ＺＮを示した。
【0061】
ここでは、図７に示すように、保護チップ５５ＺＬの裏面に接触防止用の絶縁膜５９が形成されている。したがって、保護チップ５５ＺＬは、絶縁膜５９および接着層５８を介して配線５２ｂ上に実装されている。
【0062】
図８に示すように、保護チップ５５ＺＬの半導体基板５５ｓはｎ型のＳｉからなり、その主面にはアノード電極に接続されたｐ＋型の半導体領域５５ｐと、カソード電極に電気的に接続されたｎ＋型の半導体領域５５ｎとが形成されている。
【0063】
この構造では、保護チップ５５ＺＬの裏面に絶縁膜５９が形成されているので、保護チップ５５ＺＬが傾いて実装されたとしても配線５２ｂとは電気的に接続されない。したがって、図１５に示すように、順方向特性は実線ＦＬｓで示すように良好な特性が得られ、図１６に示すように、逆方向特性も実線ＲＬｓで示すように良好な特性が得られる。なお、図１５および図１６では、この構造の電気的特性を良好な特性とする。
【0064】
次に、図９は図８と同じ表面構造型の保護チップ５５ＺＬであって裏面に接触防止用の絶縁膜５９を設けていない保護チップ５５ＺＬの側面図、図１０は図９の保護チップ５５ＺＬの拡大断面図を示している。なお、図９にも図４と同様に保護素子ＺＮを示した。
【0065】
この構造では、図９に示すように、保護チップ５５ＺＬの裏面に絶縁膜５９を設けていないので、保護チップ５５ＺＬが傾いて実装されると、保護チップ５５ＺＬの裏面角が配線５２ｂに電気的に接続され、保護チップ５５ＺＬのアノード電極と保護チップ５５ＺＬの裏面とが電気的に接続されてしまう場合がある。
【0066】
この構造の場合、図１０に示すように、アノード電極が電気的に接続された半導体領域５５ｐと半導体基板５５ｓとの導電型が異なるので、アノード電極と保護チップ５５ＺＬの裏面とが電気的に接続されると保護素子ＺＮのアノード電極とカソード電極とが短絡した状態になる。このため、保護素子ＺＮの所期の電気的特性が得られない。したがって、図１５の順方向特性では破線ＦＬｂで示す特性が得られ、図１６の逆方向特性では破線ＲＬｂで示す特性が得られ、いずれも良好な特性（実線ＦＬｓ，ＲＬｓ）から大きく離れている。
【0068】
この構造では、図１１に示すように、保護チップ５ＺＡの裏面に接触防止用の絶縁膜５９が形成されていないが、図１２に示すように、アノード電極が電気的に接続された半導体領域５ｐと半導体基板５ｓとの導電型が同じなので、もともとアノード電極が保護チップ５ＺＡの内部でｐ＋型の半導体領域５５ｐを通じてｐｎ接合を介することなく保護チップ５ＺＡの裏面と電気的に接続されている。
【0069】
このため、保護チップ５ＺＡが傾いて実装されて、保護チップ５ＺＡの裏面角が配線３ｂと電気的に接続されたとしても保護素子ＺＮの電気的特性に問題が生じない。したがって、図１５に示すように、順方向特性では良好な特性（実線ＦＬｓ）と一致しており、図１６に示すように、逆方向特性では破線ＲＬで示す特性が得られ、良好な特性（実線ＲＬｓ）とほぼ一致している。
【0070】
次に、図１３は本実施の形態の他の例の表面構造型のツェナーダイオードＺＮを備える保護チップ５ＺＢの側面図、図１４は図１３の保護チップ５ＺＢの拡大断面図を示している。なお、図１４にも図４と同様に保護素子ＺＮを示した。
【0071】
この構造では、図１３に示すように、保護チップ（半導体チップ）５ＺＢの裏面（第２の面）に接触防止用の絶縁膜５９が設けられていない。このため、保護チップ５ＺＢは、その裏面が接着層９に直接接触された状態で実装されている。
【0072】
また、図１４に示すように、保護チップ５ＺＢの半導体基板５ｓはｎ型のＳｉからなり、その主面（第１の面）にはアノード電極に接続されたｐ＋型の半導体領域５ｐとカソード電極に電気的に接続されたｎ＋型の半導体領域５ｎとが形成されている。なお、保護チップ５ＺＢ自体の他の構成は図６等で説明したものと同じである。
【0073】
この場合、カソード電極に電気的に接続された半導体領域５ｎの導電型が半導体基板５ｓの導電型と同じなので、図１３に示すように、保護チップ５ＺＢは、カソード電極が金属ワイヤ６ｄを通じて接続される配線３ａ上に実装されている。
【0074】
この構造では、保護チップ５ＺＢの裏面に絶縁膜５９が形成されていないが、カソード電極が電気的に接続された半導体領域５ｎと半導体基板５ｓとの導電型が同じなので、もともとカノード電極が保護チップ５ＺＢの内部でｎ＋型の半導体領域５ｎを通じてｐｎ接合を介することなく保護チップ５ＺＢの裏面と電気的に接続されている。
【0075】
このため、保護チップ５ＺＢが傾いて実装され、保護チップ５ＺＢの裏面角が配線３ａと電気的に接続されたとしても保護素子ＺＮの電気的特性に問題が生じない。したがって、図１５に示すように、順方向特性では良好な特性（実線ＦＬｓ）と一致しており、図１６に示すように、逆方向特性では破線ＲＬで示す特性が得られ、良好な特性（実線ＲＬｓ）とほぼ一致している。
【0076】
次に、本実施の形態の半導体装置１の製造方法について図１７〜図２０を参照して説明する。なお、図１７および図１８は図６の保護チップ５ＺＡを用いた半導体装置１の製造工程中のパッケージ基板２の平面図を示し、図１９および図２０は図１４の保護チップ５ＺＢを用いた半導体装置１の製造工程中のパッケージ基板２の平面図を示している。
【0077】
まず、図６の構造の保護チップ５ＺＡを用いる場合の製造例について説明する。図１７に示すように、パッケージ基板２の主面の配線３ａ上に発光チップ４を実装する。また、パッケージ基板２の主面の配線３ｂ上に保護チップ５ＺＡを実装する。
【0078】
このとき、発光チップ４の実装時には、例えばシリコーン樹脂からなる接着剤を用いる一方で、縦型の保護チップを用いる場合は、Ａｇペーストからなる接着剤を用いるので、両方の接着剤を用意し、それぞれを塗布する工程が必要となり、半導体装置の製造工程が複雑になる。これに対して本実施の形態においては、発光チップ４も保護チップ５ＺＡも同じ絶縁性の接着剤を用いて実装できるので、半導体装置の製造工程を容易にすることができる。
【0079】
続いて、図１８に示すように、発光チップ４および保護チップ５ＺＡを金属ワイヤ６ａ〜６ｄにより配線３ａ，３ｂに電気的に接続する。保護チップ５ＺＡの構造の場合、配線３ｂが金属ワイヤ６ｃを通じて電気的に接続されるアノード電極が保護チップ５ＺＡの内部でｐｎ接合を介することなく保護チップ５ＺＡの裏面に電気的に接続されているので、傾いた状態で配線３ｂ上に実装され保護チップ５ＺＡの裏面角が配線３ｂに接触したとしても保護チップ５ＺＡの保護素子ＺＮの電気的特性には問題が生じない。
【0080】
その後、パッケージ基板２の主面上に、反射面を上に向けた状態で反射板７（図３参照）を接合した後、さらに発光チップ４および保護チップ５ＺＡを封止樹脂８（図３参照）で封止することにより、図２および図３に示した半導体装置１を製造する。
【0081】
次に、図１４の構造の保護チップ５ＺＢを用いる場合の製造例について説明する。図１９に示すように、パッケージ基板２の主面の配線３ａ上に発光チップ４および保護チップ５ＺＢを実装する。この場合も、発光チップ４も保護チップ５ＺＢも同じ絶縁性の接着剤を用いて実装できるので、半導体装置１の製造工程を容易にすることができる。
【0082】
続いて、図２０に示すように、発光チップ４および保護チップ５ＺＢを金属ワイヤ６ａ〜６ｄにより配線３ａ，３ｂに電気的に接続する。保護チップ５ＺＢの構造の場合、配線３ａが金属ワイヤ６ｄを通じて電気的に接続されるカソード電極が保護チップ５ＺＢの内部でｐｎ接合を介することなく保護チップ５ＺＢの裏面とも電気的に接続されている。このため、傾いた状態で配線３ａ上に実装され保護チップ５ＺＢの裏面角が配線３ａに接触したとしても保護チップ５ＺＢの保護素子ＺＮの電気的特性には問題が生じない。
【0085】
本実施の形態２の携帯電話外部インターフェイス１５は、ベースバンド回路（電子部品）１５ａと、高周波信号処理回路１５ｂと、アンテナ１５ｃと、電源回路（電子部品）１５ｄと、複数の端子１５ｅ〜１５ｇと、保護回路１５ｈとを有している。
【0086】
ベースバンド回路１５ａは、変調前または復調後のベースバンド信号を扱う回路であり、高周波信号処理回路１５ｂを介してアンテナ１５ｃと電気的に接続されている。高周波信号処理回路１５ｂは、電磁波の周波数帯の信号を処理する回路であって、送信時にベースバンド信号を予め決められた周波数帯（ＲＦ帯）に変調し、かつ、受信時に予め決められた周波数帯の信号をベースバンド信号に復調する。アンテナ１５ｃは、電磁波を受けて電気信号に変換し、また、電気信号を電磁波に変換する電子部品である。
【0087】
電源回路１５ｄは、ベースバンド回路１５ａや高周波信号処理回路１５ｂ等に電源電圧を供給する回路であり、充電用の蓄電池１５ｄａと、電池充電切替回路１５ｄｂと、電源コントロール回路１５ｄｃとを有している。
【0088】
保護回路１５ｈは、ベースバンド回路１５ａおよび電源回路１５ｄをサージ電圧から保護する回路であり、複数の端子１５ｅ〜１５ｇとベースバンド回路１５ａおよび電源回路１５ｄとの間に電気的に接続されている。なお、端子１５ｅは各種の信号端子を示し、端子１５ｆは操作信号端子を示し、端子１５ｇは直流電圧供給用の電源端子を示している。
【0090】
保護回路１５ｈは、複数の保護素子ＺＮ１〜ＺＮ３（ＺＮ）により形成されている。そして、各保護素子ＺＮ１〜ＺＮ３は、上記した表面構造型のツェナーダイオードにより構成されている。
【0091】
保護素子ＺＮ１は、信号用の配線（第１の配線）１５ｉａと接地用の配線（第２の配線）１５ｊａとの間に電気的に接続されている。保護素子ＺＮ１のアノード電極は接地用の配線１５ｊａに電気的に接続され、カソード電極は信号用の配線１５ｉａに電気的に接続されている。なお、信号用の配線１５ｉａは、信号用の端子１５ｅとベースバンド回路１５ａとを電気的に接続する配線であり、上記した配線３ａに相当する。また、接地用の配線１５ｊａは、上記した配線３ｂに相当する。
【0092】
保護素子ＺＮ２は、操作信号用の配線（第１の配線）１５ｉｂと接地用の配線（第２の配線）１５ｊｂとの間に電気的に接続されている。保護素子ＺＮ２のアノード電極は接地用の配線１５ｊｂに電気的に接続され、カソード電極は操作信号用の配線１５ｉｂに電気的に接続されている。なお、操作信号用の配線１５ｉｂは、操作信号用の端子１５ｆとベースバンド回路１５ａとを電気的に接続する配線であり、上記した配線３ａに相当する。また、接地用の配線１５ｊｂは、上記した配線３ｂに相当する。
【0093】
保護素子ＺＮ３は、電源用の配線（第１の配線）１５ｋと接地用の配線（第２の配線）１５ｊｃとの間に電気的に接続されている。保護素子ＺＮ３のアノード電極は接地用の配線１５ｊｃに電気的に接続され、カソード電極は電源用の配線１５ｋに電気的に接続されている。なお、電源用の配線１５ｋは、接地用の端子１５ｇと電源回路１５ｄとを電気的に接続する高電位側の電源配線であり、上記した配線３ａに相当する。また、接地用の配線１５ｊｃは、上記した配線３ｂに相当する。
【0094】
本実施の形態２においては、これらの保護素子ＺＮ１〜ＺＮ３（ＺＮ）が上記した保護チップ５ＺＡ，５ＺＢ（図１２および図１４等参照）の構造で形成されている。そして、保護素子ＺＮ１〜ＺＮ３が保護チップ５ＺＡの構造で形成されている場合、その保護チップ５ＺＡは、それぞれ接地用の配線１５ｊａ〜１５ｊｃ上に実装されている。一方、保護素子ＺＮ１〜ＺＮ３が保護チップ５ＺＢの構造で形成されている場合、その保護チップ５ＺＢはそれぞれ配線１５ｉａ，１５ｉｂ，１５ｋ上に実装されている。
【0095】
このような本実施の形態２によれば、保護回路１５ｈによりベースバンド回路１５ａや電源回路１５ｄをサージ電圧から保護することができる。
【0096】
また、上記したように保護チップ５ＺＡ，５ＺＢの裏面に接触防止用の絶縁膜５９（図７等参照）を形成しないので、保護チップ５ＺＡ，５ＺＢの製造を容易にすることができる。また、携帯電話外部インターフェイス１５の薄型化を図るために保護チップ５ＺＡ，５ＺＢの主面高さを下げるべく配線１５ｉａ，１５ｉｂ，１５ｋ，１５ｊａ〜１５ｊｃに凹部を形成する必要もない。これらにより、携帯電話外部インターフェイス１５の製造を容易にすることができる。
【0097】
また、Ｓｉと樹脂系の接着層９とは接着性が良いので、保護チップ５ＺＡ，５ＺＢの裏面（Ｓｉ面）を接着層９に直接接触することにより、保護チップ５ＺＡ，５ＺＢの剥離不良（実装不良）を低減できる。したがって、携帯電話外部インターフェイス１５の信頼性を向上させることができる。
【0098】
また、保護チップ５ＺＡ，５ＺＢの裏面の接着層９（図１１および図１３参照）の厚さをＡｇペーストよりも薄くできるので、保護チップ５ＺＡ，５ＺＢの主面高さを、縦型のツェナーダイオードを備える保護チップ５５ＺＶ（図２５等参照）を用いた場合よりも低くすることができる。
【0099】
また、保護チップ５ＺＡ，５ＺＢの裏面に接触防止用の絶縁膜５９（図７等参照）を設けないので、その分、同じ表面構造型のツェナーダイオードを備える保護チップであっても裏面に接触防止用の絶縁膜５９を設けるものに比べて、保護チップ５ＺＡ，５ＺＢの主面高さを低くすることができる。
【0100】
また、保護チップ５ＺＡ，５ＺＢの傾斜による裏面接触不良を容認できるので、保護チップ形成用のウエハの薄型化を推進することができる。このため、保護チップ５ＺＡ，５ＺＢの主面高さをさらに低くすることができる。
【0102】
本実施の形態３のＰＣ周辺機器１６は、ホストＰＣ回路１６ａと、周辺回路１６ｂと、それらを電気的に接続する複数本のデータ線１６ｃとを有している。
【0103】
ホストＰＣ回路１６ａは、マイクロコンピュータ回路（電子部品）１６ａａと、インターフェイス回路（電子部品）１６ａｂと、コネクタ１６ａｃと、複数の保護回路１６ａｄと、複数本の配線（第１の配線）１６ａｅと、接地用の配線（第２の配線）１６ａｆとを有している。
【0104】
一方、周辺回路１６ｂは、マイクロコンピュータ回路（電子部品）１６ｂａと、インターフェイス回路（電子部品）１６ｂｂと、コネクタ１６ｂｃと、複数の保護回路１６ｂｄと、複数本の配線（第１の配線）１６ｂｅと、接地用の配線（第２の配線）１６ｂｆとを有している。
【0105】
ホストＰＣ回路１６ａのマイクロコンピュータ回路１６ａａは、インターフェイス回路１６ａｂを介して複数本のデータ線１６ｃと電気的に接続され、さらにデータ線１６ｃを通じてコネクタ１６ａｃに電気的に接続されている。このコネクタ１６ａｃは、複数本のデータ線１６ｃを通じて周辺回路１６ｂのコネクタ１６ｂｃに電気的に接続されている。
【0106】
周辺回路１６ｂのコネクタ１６ｂｃは複数本のデータ線１６ｃを通じて周辺回路１６ｂのインターフェイス回路１６ｂｂに電気的に接続され、さらに周辺回路１６ｂのマイクロコンピュータ回路１６ｂａに電気的に接続されている。
【0107】
保護回路１６ａｄ，１６ｂｄは、配線（第１の配線）１６ａｅ，１６ｂｅと接地用の配線（第２の配線）１６ａｆ，１６ｂｆとの間に電気的に接続されている。配線１６ａｅ，１６ｂｅは、各データ線１６ｃに電気的に接続されており、上記配線３ａに相当する。接地用の配線１６ａｆ，１６ｂｆは、上記配線３ｂに相当する。
【0108】
この保護回路１６ａｄ，１６ｂｄは、上記保護素子ＺＮにより形成されており、各保護素子ＺＮは、上記した表面構造型のツェナーダイオードにより構成されている。そして、保護素子ＺＮのアノード電極は接地用の配線１６ａｆ，１６ｂｆに電気的に接続され、カソード電極はデータ線側の配線１６ａｅ，１６ｂｅに電気的に接続されている。
【0109】
本実施の形態３においても、この保護素子ＺＮが上記した保護チップ５ＺＡ，５ＺＢ（図１２および図１４等参照）の構造で形成されている。そして、保護素子ＺＮが上記した保護チップ５ＺＡの構造で形成されている場合、その保護チップ５ＺＡは、それぞれ接地用の配線１６ａｆ，１６ｂｆ上に実装されている。一方、保護素子ＺＮが保護チップ５ＺＢの構造で形成されている場合、その保護チップ５ＺＢはデータ線側の配線１６ａｅ，１６ｂｅ上に実装されている。
【0110】
このような本実施の形態３によれば、前記実施の形態２と同様の効果が得られる。
【0112】
本実施の形態４のＵＳＢデバイス１７は、ＵＳＢデバイス本体回路（電子部品）１７ａと、ＵＳＢコネクタ１７ｂと、それらを電気的に接続する差動信号線１７ｃａ（Ｄ＋），１７ｃｂ（Ｄ−）、高電位側の電源用の配線１７ｄａ（ＶBUS）および接地用の配線１７ｄｂ（ＧＮＤ）と、保護回路１７ｅとを有している。
【0113】
ＵＳＢデバイス本体回路１７ａには、例えば半導体メモリ、デジタルカメラ、プリンタまたはスキャナがある。
【0114】
保護回路１７ｅは、配線（第１の配線）１７ｃｃ，１７ｃｄと接地用の配線（第２の配線）１７ｆとの間に電気的に接続されている。配線１７ｃｃ，１７ｃｄは、それぞれ差動信号線１７ｃａ，１７ｃｂに電気的に接続されており、上記した配線３ａに相当する。また、接地用の配線１７ｆは、上記した配線３ｂに相当する。
【0115】
この保護回路１７ｅは、上記した保護素子ＺＮにより形成されており、この保護素子は、上記した表面構造型のツェナーダイオードにより構成されている。そして、各保護素子ＺＮのアノード電極は接地用の配線１７ｆに電気的に接続され、カソード電極はそれぞれ差動信号線側の配線１７ｃｃ，１７ｃｄに電気的に接続されている。
【0116】
本実施の形態４においても、この保護素子ＺＮが上記した保護チップ５ＺＡ，５ＺＢ（図１２および図１４等参照）の構造で形成されている。そして、その保護素子ＺＮが保護チップ５ＺＡの構造で形成されている場合、その保護チップ５ＺＡは、それぞれ配線１７ｆ上に実装されている。一方、保護素子ＺＮが保護チップ５ＺＢの構造で形成されている場合、その保護チップ５ＺＢはそれぞれ配線１７ｃｃ，１７ｃｄ上に実装されている。
【0117】
このような本実施の形態４によれば、前記実施の形態２，３と同様の効果が得られる。
【0118】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0119】
例えば前記実施の形態１〜４では、保護素子ＺＮをツェナーダイオードで形成した場合について説明したが、これに限定されるものではなく、例えば通常のｐｎ接合ダイオードにより形成しても良い。
【符号の説明】
【0120】
１ 半導体装置２ パッケージ基板
３ａ，３ｂ 配線
４ 発光チップ
５ＺＡ，５ＺＢ 保護チップ
５Ａ アノード電極
５Ｋ カソード電極
５ｓ 半導体基板
５ｐ ｐ型の半導体領域
５ｎ ｎ型の半導体領域
６ａ〜６ｄ 金属ワイヤ
９ 接着層
１５ 携帯電話外部インターフェイス
１５ａ ベースバンド回路
１５ｂ 高周波信号処理回路
１５ｄ 電源回路
１５ｈ 保護回路
１５ｉａ，１５ｉｂ 配線
１５ｊａ，１５ｊｂ，１５ｊｃ 配線
１５ｋ 配線
１６ ＰＣ周辺機器
１６ａ ホストＰＣ回路
１６ｂ 周辺回路
１６ｃ データ線
１６ａａ，１６ｂａ マイクロコンピュータ回路
１６ａｂ，１６ｂｂ インターフェイス回路
１６ａｄ，１６ｂｄ 保護回路
１６ａｆ，１６ｂｆ 配線
１７ ＵＳＢデバイス
１７ａ ＵＳＢデバイス本体回路
１７ｃｃ，１７ｃｄ 配線
１７ｅ 保護回路
１７ｆ 配線
ＬＤ 発光素子
ＺＮ，ＺＮ１〜ＺＮ３ 保護素子