特許 5928128 デジタル回路用シミュレーション方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5928128

(24)【登録日】2016年5月13日

(45)【発行日】2016年6月1日

(54)【発明の名称】デジタル回路用シミュレーション方法

(51)【国際特許分類】

   G06F 17/50 20060101AFI20160519BHJP

   G06F 11/22 20060101ALI20160519BHJP

   G06F 9/455 20060101ALI20160519BHJP

【ＦＩ】

   G06F17/50 664A

   G06F11/22 310A

   G06F9/44 310D

【請求項の数】2

【全頁数】7

(21)【出願番号】特願2012-99590(P2012-99590)

(22)【出願日】2012年4月25日

(65)【公開番号】特開2013-228837(P2013-228837A)

(43)【公開日】2013年11月7日

【審査請求日】2015年3月17日

(73)【特許権者】

【識別番号】000006105

【氏名又は名称】株式会社明電舎

(74)【代理人】

【識別番号】100086232

【弁理士】

【氏名又は名称】小林 博通

(74)【代理人】

【識別番号】100104938

【弁理士】

【氏名又は名称】鵜澤 英久

(74)【代理人】

【識別番号】100096459

【弁理士】

【氏名又は名称】橋本 剛

(72)【発明者】

【氏名】森 文彦

【審査官】 早川 学

(56)【参考文献】

【文献】 特開２００９−３０１２３１（ＪＰ，Ａ）

【文献】 特開２００２−０８２８１２（ＪＰ，Ａ）

【文献】 特開２００３−３３０９０１（ＪＰ，Ａ）

【文献】 特開平１１−１７５３５２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ １７／５０

Ｇ０６Ｆ ９／４０−９／５４

Ｇ０６Ｆ １１／００−１１／３６

(57)【特許請求の範囲】

【請求項1】

ＣＰＵモデルとデジタル回路用の被試験論理回路を有する仮想ハードウェアを、ＣＰＵ命令から構成されたプログラムによりＣＰＵモデルを介して被試験論理回路の試験をコンピュータで実行する方法において、
実機ＣＰＵより広いビット幅のイミディエイトデータを扱う仮想命令群を処理できる機能を前記仮想ハードウェアに備え、
前記プログラムに、仮想ハードウェアに対する実行命令を拡張命令として加えて前記ＣＰＵモデルに入力し、
前記仮想ハードウェアは、２ポートメモリと、それぞれに被試験論理回路を有して２ポートメモリに接続された2組のＣＰＵを備え、
前記プログラムによる拡張命令は、実行待ち時間を生成するＷＡＩＴ拡張命令であり、ＷＡＩＴ拡張命令時に前記２ポートメモリにおける２組のＣＰＵの競合タイミングを調整することを特徴としたデジタル回路用シミュレーション方法。

【請求項2】

前記プログラムによる拡張命令に画面表示を行う拡張命令を持たせ、デジタル回路用シミュレータのコンソールウインドに画面表示することを特徴とした請求項１記載のデジタル回路用シミュレーション方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、デジタル回路用シミュレーション方法に係わり、特にシミュレーション用ＣＰＵの命令拡張に関するものである。

【背景技術】

【0002】

デジタル回路の開発に当たっては、試作品を作る前に、予測できる問題点を検証し、解決することを目的としてハードウェア／ソフトウェアの協調検証が行われる。協調検証方法としては、非特許文献のような方法が公知となっている。

【0003】

図６は協調検証を行うためのシミュレーション装置の概略を示したもので、１〜５の機能を有する仮想ハードウェア（仮想ＨＷ）と実行オブジェクト６からなっている。１はユーザが作成するカスタムＬＳＩなどの被試験論理回路（ＡＳＩＣ）、ＲＯＭモデル２とＲＡＭモデル３はソフトウェア動作用のメモリモデル、４はソフトウェア実行部分である実機と等価なＣＰＵモデルで、図７で示すような機能を有している。このＣＰＵモデル４は、図５で示すシミュレータ上で動作するようハードウェア言語で構築される。そして、これら１〜４はバスモデル５によって接続されている。

【0004】

実行オブジェクト６は、実機のプリント板で動作するオブジェクトである。
実行オブジェクト６から仮想ハードウェアに対して、コンピュータ（以下ＣＰＵという）命令によって生成された指令を出力して初期化し、命令セットが記述されている組込みソフトウェアを読み込んで動作を実行する。実機と等価なＣＰＵモデル４は、実行オブジェクトを読み込むことで実機の時間軸を考慮したソフトウェア動作をシミュレーションできる。

【先行技術文献】

【非特許文献】

【0005】

公技番号２０１１−５０２１３０

【発明の概要】

【発明が解決しようとする課題】

【0006】

図６で示したような装置を用いてシミュレーションを行う場合、実機のＣＰＵと等価なＣＰＵモデル４は、実機のソフトウェアを正確にシミュレーションすることができる。このため、等価なＣＰＵモデル４を使用した仮想ハードウェア環境を用いた場合、ハードウェア全体の試験を実機ソフトウェアによってシミュレーションすることが可能となっている。

【0007】

しかし、実機のＣＰＵと同一の命令セットからなる実機ソフトウェアでは、被試験論理回路の試験には必ずしも効果的でない。例えばイミディエイトデータを扱う命令は命令語のビット長に制限され、制限を越えるビット幅のイミディエイトデータの場合、複数行の命令が必要になり可読性が悪い。また、被試験論理回路の試験にはＣＰＵからＲＯＭモデル，ＲＡＭモデルに対するアクセス開始時間の調整が必要になる場合があるが、実機のＣＰＵの命令セットだけでは実現が困難である。また、試験において画面表示が必要な場合があるが、画面表示は表示用の表示コントローラが必要になり、さらに表示コントローラ自体を制御するソフトウェアも必要になる。

【0008】

本発明が目的とするとこは、本来の試験を行うために効率的な試験用の実行オブジェクトを提供することにある。

【課題を解決するための手段】

【0009】

ＣＰＵモデルとデジタル回路用の被試験論理回路を有する仮想ハードウェアを、ＣＰＵ命令から構成されたプログラムによりＣＰＵモデルを介して被試験論理回路の試験をコンピュータで実行する方法において、
実機ＣＰＵより広いビット幅のイミディエイトデータを扱う仮想命令群を処理できる機能を前記仮想ハードウェアに備え、
前記プログラムに、仮想ハードウェアに対する実行命令を拡張命令として加えて前記ＣＰＵモデルに入力し、
前記仮想ハードウェアは、２ポートメモリと、それぞれに被試験論理回路を有して２ポートメモリに接続された2組のＣＰＵを備え、
前記プログラムによる拡張命令は、実行待ち時間を生成するＷＡＩＴ拡張命令であり、ＷＡＩＴ拡張命令時に前記２ポートメモリに対する競合タイミングを調整することを特徴としたものである。

【0012】

更に、本発明は、プログラムによる拡張命令に画面表示を行う拡張命令を持たせ、デジタル回路用シミュレータのコンソールウインドに画面表示することを特徴としたものである。

【発明の効果】

【0013】

以上のとおり、本発明によれば、仮想ハードウェアに対する実行命令を拡張命令とし、前記実行オブジェクトによる仮想ハードウェアに対する実行命令に拡張命令を追加したことにより、従来のようなＣＰＵの初期設定内容を含んだ実行オブジェクトを必要とせずに、少ない工数でハードウェアに対するデバッグを可能とするものである。また、命令語のビット長に制限を受けないイミディエイトデータ拡張命令としたことで、可読性のよいプログラムミングが可能となるものである。
また、拡張命令は実行待ち時間を生成するものとしたことで、２ポートメモリの競合動作の試験では実機での試験よりも高いカバー率の試験が可能となるものである。
さらに、コンソールウインドで画面表示しながら試験を行う場合においても、画面表示を行うための拡張命令によって、従来のような表示コントローラを制御するソフトウェアを必要とすることなく、画面表示が可能となるものである

【図面の簡単な説明】

【0014】

【図1】本発明の実施形態を示す構成図。

【図2】本発明の実施形態を示す構成図。

【図3】ＣＰＵ命令→拡張命令変換図。

【図4】実行オブジェクトによる拡張指令の出力タイミング図。

【図5】デジタル回路シミュレータ図。

【図6】従来の仮想ハードウェアの構成図。

【図7】従来の実機等価なＣＰＵモデル構成図。

【発明を実施するための形態】

【0015】

図１は、本発明の実施例を示す仮想ハードウェアの構成図を示したものである。本発明における実行オブジェクト１０は、図６で示す実行オブジェクト６の有する機能の他に、拡張命令を供給する機能を備える。また、ＣＰＵモデル２０は、従来のように実行オブジェクトによるＣＰＵ命令で動作するものではなく、実行待ち時間を生成する拡張命令に基づいて動作するＣＰＵモデルに構成される。

【0016】

仮想ハードウェア上で使用するＣＰＵモデルは、実機のＣＰＵとソフトウェアの互換性は必要不可欠であり、本発明のＣＰＵモデル２０も実機のＣＰＵとソフトウェアの互換性を有している。したがって、ＣＰＵモデル２０は実機ＣＰＵが実行できる命令群に加え、実機ＣＰＵにはない拡張命令群を処理できる機能が搭載される。また、CPUモデル２０は実機のCPUとは異なり、CPUの初期設定内容を備えているため、CPUの初期設定内容を含んだ実行オブジェクトを必要としない。よって、部分的なハードウェアをデバッグするために作成したソフトウェアのみを実行可能である。以下図に基づいて具体的に説明する。

【実施例1】

【0017】

図１の実行オブジェクト１０は実機ＣＰＵにはない拡張命令群を含んだ実行オブジェクトを実行する。ＣＰＵモデル２０が実行するオブジェクトも実機のＲＯＭに格納されたものと異なる。本発明の仮想CPU２０はアセンブラ命令語の文字列を処理することで、命令語のビット数の制限はない。このため、イミディエイトアドレス方式によるイミディエイトデータを扱う命令としたことで、制限を受けずに命令が拡張できて可読性のよいプログラミングに貢献できる。

【0018】

図２は仮想ハードウェアの構成図で、2ポートメモリ３０と２０Ａ，２０Ｂの２個のＣＰＵ（ＣＰＵ−Ａ，ＣＰＵ−Ｂ）よりなるＣＰＵモデル２０から構成される。図２で示す仮想ハードウェアのＣＰＵ２０Ａ（ＣＰＵ−Ａ），ＣＰＵ２０Ｂ（ＣＰＵ−Ｂ）には図示省略されているが、それぞれには図1で示す被試験論理回路（ＡＳＩＣ）、ＲＯＭモデル２とＲＡＭモデル３を備えている。2ポートメモリ３０は、ＣＰＵ−ＡとＣＰＵ−Ｂの両方よりアクセスできる機能と協調検証を実行するためのシミュレーション機能がプログラム（実行プログラム１０Ａ，１０Ｂ）を有している。

【0019】

図３は実行オブジェクト１０Ａと１０Ｂに、例として３２ビットイミディエイトデータの0x12345678をレジスタにセットする場合を示したものである。図３（ａ）は、本来の実機に対する実行オブジェクトが有するＣＰＵ命令の1例であるが、本発明での実行オブジェクト１０は、さらに（ａ）図のＣＰＵ命令を、図３（ｂ）で示すような拡張命令に１行で実現できる。

【0020】

実行オブジェクト１０からは、ＣＰＵ−Ａ，ＣＰＵ−Ｂに対し図４で示すような競合タイミングを発生させる命令が格納され、リードタイミング時におけるＣＰＵ−ＡとＣＰＵ−Ｂは、それぞれ図２で示すように同一のプログラムに基づく動作を実行する。また、実行待ち時間を生成するWAIT拡張命令時では、2ポートメモリ３０の競合タイミングを調整しながらハードウェアデバッグを行う。
すなわち、実行待ち時間を生成するWAIT拡張命令は、ＣＰＵ−ＡとＣＰＵ−Ｂに対しその待ち時間WAITに差をもたせてタイミング調整しながら試験をする。これによって、競合タイミングを網羅的に作成できるため、実機での試験より高いカバー率での試験が行える。

【実施例2】

【0021】

図５はデジタル回路シミュレータ時の実施例である。この実施例は、画面表示を行う拡張命令で、デバッグ中の進行状況の確認に使用する。実機で画面表示を行うには、従来では実機ハードウェアに含まれる表示コントローラを制御するソフトウェアが必要になるが、図５のプログラム例で示すようなPRINT命令を使うことで、表示コントローラを制御するソフトウェアを用いることなく画面表示ができ、その画面表示は、デジタル回路シミュレータのコンソールウインドに表示できる。画面表示を行うPRINT命令はHDL記述の表示系命令（例：$display 、report）を使って実現できる。
なお、仮想ハードウェアは、図１のものが使用される。

【0022】

以上本発明によれば、実行オブジェクトにおいてＣＰＵ命令に拡張命令を追加する。2個のＣＰＵと２ポートメモリで構成された仮想ハードウェアに対して待ち時間WAITに差をもたせ、タイミング調整しながらシミュレーションできる。よって、従来のようにＣＰＵの初期設定内容を含んだ実行オブジェクトを必要とせずに、少ない工数でハードウェアに対するデバッグを可能とするものである。

【0023】

また、実行オブジェクトからは、命令語のビット長に制限を受けないイミディエイトデータ拡張命令としたことで、可読性のよいプログラムミングが可能となるものである。
また、拡張命令は実行待ち時間を生成するものとしたことで、実機での試験よりも高いカバー率の試験が可能となるものである。
さらに、コンソールウインドで画面表示しながら試験を行う場合においても、画面表示を行うための拡張命令によって、従来のような表示コントローラを制御するソフトウェアを必要とすることなく、画面表示が可能となるものである。

【符号の説明】

【0024】

１… 被試験論理回路（ＡＳＩＣ）
２… ＲＯＭモデル
３… ＲＡＭモデル
４… 実機と等価なＣＰＵモデル
５… バスモデル
６… 実行オブジェクト
１０（１０Ａ，１０Ｂ）… 実行オブジェクト
２０（２０Ａ，２０Ｂ）… ＣＰＵモデル
３０… ２ポートメモリ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】