特許 5928429 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5928429

(24)【登録日】2016年5月13日

(45)【発行日】2016年6月1日

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20160519BHJP

   H01L 29/78 20060101ALI20160519BHJP

   H01L 21/265 20060101ALI20160519BHJP

   H01L 21/28 20060101ALI20160519BHJP

   H01L 29/417 20060101ALI20160519BHJP

【ＦＩ】

   H01L29/78 301S

   H01L29/78 652B

   H01L29/78 652K

   H01L29/78 652M

   H01L29/78 658E

   H01L21/265 F

   H01L21/265 W

   H01L21/265 Z

   H01L21/28 A

   H01L21/28 301B

   H01L29/50 M

   H01L21/265 Q

   H01L29/78 301B

【請求項の数】10

【全頁数】11

(21)【出願番号】特願2013-204999(P2013-204999)

(22)【出願日】2013年9月30日

(65)【公開番号】特開2015-70196(P2015-70196A)

(43)【公開日】2015年4月13日

【審査請求日】2015年1月20日

(73)【特許権者】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(74)【代理人】

【識別番号】100097113

【弁理士】

【氏名又は名称】堀 城之

(74)【代理人】

【識別番号】100162363

【弁理士】

【氏名又は名称】前島 幸彦

(72)【発明者】

【氏名】吉江 徹

【審査官】 小堺 行彦

(56)【参考文献】

【文献】 特開２００６−１７３５８４（ＪＰ，Ａ）

【文献】 特開２００９−１８２２７１（ＪＰ，Ａ）

【文献】 特開２００６−０２４８８０（ＪＰ，Ａ）

【文献】 特開平０９−０６４３４６（ＪＰ，Ａ）

【文献】 特開２０００−３４０５２０（ＪＰ，Ａ）

【文献】 特表２００３−５１７２０４（ＪＰ，Ａ）

【文献】 特開２００６−０６６４３８（ＪＰ，Ａ）

【文献】 特開２００２−２７０８３８（ＪＰ，Ａ）

【文献】 特開２０１３−０５８６０１（ＪＰ，Ａ）

【文献】 特開２００９−０４９１９８（ＪＰ，Ａ）

【文献】 特開２００６−２２８９０１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／２６５

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２９／４１７

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

半導体基板の表面に形成されたゲート酸化膜と、当該ゲート酸化膜上に形成されたゲート電極と、主電極と接続され前記半導体基板の表面において形成された高濃度不純物層と、を具備する半導体装置であって、
前記高濃度不純物層においてドーピングされた不純物種には、燐（Ｐ）である第１不純物種と、アルゴン（Ａｒ）である第２不純物種とが含まれ、
前記高濃度不純物層の表面において、前記第２不純物種の濃度は、前記第１不純物種の濃度よりも高く、
前記高濃度不純物層における前記第１不純物種の深さ方向における濃度のピークは、前記第２不純物種の深さ方向における濃度のピークよりも深い箇所とされ、
前記ゲート電極は、前記ゲート電極の下でチャネルが形成される領域から、前記高濃度不純物層の上において、前記ゲート電極の下でチャネルが形成される領域の上の前記ゲート酸化膜よりも厚く形成された前記ゲート酸化膜の上まで、延伸して形成されたことを特徴とする半導体装置。

【請求項2】

前記高濃度不純物層が表面から掘り下げられた箇所で前記高濃度不純物層と前記主電極とが接続された構成を具備することを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記高濃度不純物層と前記主電極とがシリサイド電極を介して接続されたことを特徴とする請求項１又は２に記載の半導体装置。

【請求項4】

前記シリサイド電極はニッケル（Ｎｉ）シリサイドで構成されたことを特徴とする請求項３に記載の半導体装置。

【請求項5】

前記高濃度不純物層における不純物濃度は５×１０^１９ｃｍ^−３以上であることを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。

【請求項6】

前記半導体基板は炭化珪素（ＳｉＣ）で構成されたことを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体装置。

【請求項7】

請求項１に記載の半導体装置の製造方法であって、
前記第１不純物種の飛程が前記第２不純物種の飛程よりも大きくなる条件で前記半導体基板に対して前記第１不純物種及び前記第２不純物種をイオン注入することによって前記高濃度不純物層を形成する高濃度不純物層形成工程と、
前記半導体基板を熱酸化することによって前記ゲート酸化膜を形成するゲート酸化工程と、
前記ゲート酸化膜上にゲート電極を形成するゲート電極形成工程と、
前記高濃度不純物層に前記主電極を接続する主電極接続工程と、
を具備することを特徴とする半導体装置の製造方法。

【請求項8】

前記主電極接続工程において、前記主電極を接続する前に、前記主電極が接続される領域における前記高濃度不純物層の表面を掘り下げるエッチングを行うことを特徴とする請求項７に記載の半導体装置の製造方法。

【請求項9】

シリサイド電極を介して前記主電極を前記高濃度不純物層に接続することを特徴とする請求項７又は８に記載の半導体装置の製造方法。

【請求項10】

前記半導体基板は炭化珪素（ＳｉＣ）で構成されたことを特徴とする請求項７から請求項９までのいずれか１項に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を具備する半導体装置の構造、製造方法に関する。

【背景技術】

【0002】

炭化珪素（ＳｉＣ）を用いたＭＯＳＦＥＴが、パワー半導体素子として使用されている。ＳｉＣを用いたＭＯＳＦＥＴの構造は、例えば特許文献１に記載されている。この半導体装置（ＭＯＳＦＥＴ）におけるゲート電極からソース電極までの構造を模式的に図５（ａ）に示す。この半導体装置８０においては、ＳｉＣで構成されｎ型のｎ層９１を表面に具備する半導体基板９０が用いられる。ｎ層９１には、局所的にｐ型拡散層９２が形成され、ｐ型拡散層９２中には、ｎ層９１よりもキャリア濃度の高いｎ型のｎ^＋拡散層９３が、ｎ^＋拡散層９３中には、これよりも更にキャリア濃度の高いｎ型のｎ^＋＋拡散層（高濃度不純物層）９４が、それぞれ形成されている。ｎ層９１は、エピタキシャル基板（図示せず）上にエピタキシャル成長によって形成される。ｐ型拡散層９２、ｎ^＋拡散層９３、ｎ^＋＋拡散層９４は、それぞれ、イオン注入後に熱処理を行うことによって形成される。ｎ層９１はＭＯＳＦＥＴのドレイン領域となり、ｎ^＋拡散層９３はＭＯＳＦＥＴのソース領域となる。

【0003】

半導体基板９０の表面におけるｎ層９１とｎ^＋拡散層９３の間のｐ型拡散層９２を覆って、ゲート酸化膜８１が形成される。ゲート酸化膜８１の上には、高濃度にドープされることによって導電性とされた多結晶シリコンからなるゲート電極８２が形成される。ゲート電極８２に印加された電圧によって、ドレイン領域（表面のｎ層９１）とソース領域（表面のｎ^＋拡散層９３）の間のｐ型拡散層９２表面にチャネルが誘起され、これによる電流のオン・オフが制御される。

【0004】

ゲート電極８２とその周囲を覆って層間絶縁層８３が形成され、層間絶縁層８３は、ｎ^＋＋拡散層９４（ソース領域）上で開口される。この開口部におけるｎ^＋＋拡散層９４上には、シリサイド電極８４が形成される。シリサイド電極８４は、Ｎｉシリサイド（ＮｉＳｉ、ＮｉＳｉ_２等）等で構成され、シリサイド電極８４とｎ^＋＋拡散層９４との間のコンタクト抵抗は低い。このコンタクト抵抗を低くすることができる。このため、ｎ^＋＋拡散層９４には、ＳｉＣにおいてドナーとなるリン（Ｐ）が大量にドーピングされている。ソース電極８５は、この構造の全面を覆って形成される。特にｎ^＋＋拡散層９４の不純物濃度を高くした場合には、ソース領域（表面のｎ^＋拡散層９３）とソース電極８５との間の抵抗を小さくすることができる。

【0005】

なお、図５（ａ）においては、ソース電極８５は表面全面に形成されているが、実際には、半導体基板９０の表面側で、ソース電極８５とゲート電極８２とは分離されて取り出されるようにそれぞれパターニングされる。また、図５（ａ）においてはドレイン電極が記載されていないが、ドレイン電極も、半導体基板９０の表面側あるいは裏面側から適宜取り出される。層間絶縁層８３も、これらに応じて適宜パターニングされる。

【0006】

図５（ｂ）は、上記の半導体装置８０を製造する際の、ゲート電極８２をパターニングして形成した直後の構造を示す断面図である。図５（ａ）の構造は、図５（ｂ）の構造に対して、（１）層間絶縁層８３を全面に形成した後にｎ^＋＋拡散層９４上部を開口する工程、（２）この開口部にシリサイド電極８４を形成する工程、（３）ソース電極８５を形成する工程、等を行うことによって形成される。ゲート酸化膜８１、層間絶縁層８３は、共にＳｉＯ_２を主成分とするが、ゲート酸化膜８１は熱酸化によって薄く形成され、層間絶縁層８３はこれよりも厚くＣＶＤ法等によって形成される。

【0007】

ＳｉのＭＯＳＦＥＴを製造する際には、熱酸化によって半導体基板上にゲート酸化膜が形成され、その上のゲート電極がパターニングされてからソース領域となる拡散層（上記のｎ^＋拡散層９３）が形成される。しかしながら、ＳｉＣのＭＯＳＦＥＴを製造する場合には、拡散層を形成するための熱処理温度が非常に高くなるために、拡散層を形成する前にゲート酸化膜等を形成することが困難である。このため、図５（ｂ）の構造を製造するためには、ｎ層９１を具備する半導体基板９０中に、ｐ型拡散層９２、ｎ^＋拡散層９３、ｎ^＋＋拡散層９４を形成する工程を行った後で、ゲート酸化膜８１を形成する工程が行われる。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２０１２−２５３２９３号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

ゲート酸化膜８１が熱酸化によって形成される際には、半導体基板９０の表面を構成する原子の１種であるＳｉが酸素と結合することによって形成されたＳｉＯ_２を主成分とするゲート酸化膜８１が形成される。このため、ゲート酸化膜８１の成膜速度や膜質は、半導体基板９０の表面近くの結晶状態に大きく依存する。まず、成膜速度は、表面の結晶性に大きく影響され、例えば高濃度にイオン注入されたために結晶欠陥が多く発生している領域においては、増殖酸化が発生し、成膜速度が高くなる。このため、不純物濃度が高いｎ^＋＋拡散層９４の上におけるゲート酸化膜８１は、ｐ型拡散層９２上等と比べて厚くなり、図５（ｂ）の構造は、実際には図６に示されるような構造となる。

【0010】

また、半導体基板９０の表面に含まれる不純物は、形成されたゲート酸化膜８１中に取り込まれる。このため、前記の通り、特にｎ^＋＋拡散層９４にはＰが大量にドーピングされているため、このＰ原子もゲート酸化膜８１中に多量に取り込まれる。こうしたＰ原子を多量に含むＳｉＯ_２膜は、膜の緻密性が低くなり、絶縁抵抗が低くなる。すなわち、ゲート酸化膜８１中が厚く形成された部分の絶縁抵抗は低くなる。図６の構成において、チャネルが形成されるのはｐ型拡散層９２の表面であるが、ゲート電極８１は、ｐ型拡散層９２の左側まで形成する必要があり、この場合には、ゲート電極８２の左側端部が、ゲート酸化膜８１における増殖酸化によって厚くなった部分にかかる虞がある。こうした場合には、この部分に起因してゲート耐圧が低下した。

【0011】

あるいは、こうした問題を回避するために、半導体基板９０の表面におけるｎ^＋拡散層９３の幅を充分に広げ、ゲート電極８２の端部とｎ^＋＋拡散層９４の間隔を充分に広くした構造が用いられた。しかしながら、この場合には、素子全体を小型とすることが困難となった。

【0012】

このように、ＭＯＳ構造において、高濃度に注入された不純物に起因したゲート酸化膜の不均一性による悪影響を低減することは困難であった。

【0013】

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。

【課題を解決するための手段】

【0014】

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、半導体基板の表面に形成されたゲート酸化膜と、当該ゲート酸化膜上に形成されたゲート電極と、主電極と接続され前記半導体基板の表面において形成された高濃度不純物層と、を具備する半導体装置であって、前記高濃度不純物層においてドーピングされた不純物種には、燐（Ｐ）である第１不純物種と、アルゴン（Ａｒ）である第２不純物種とが含まれ、前記高濃度不純物層の表面において、前記第２不純物種の濃度は、前記第１不純物種の濃度よりも高く、前記高濃度不純物層における前記第１不純物種の深さ方向における濃度のピークは、前記第２不純物種の深さ方向における濃度のピークよりも深い箇所とされ、前記ゲート電極は、前記ゲート電極の下でチャネルが形成される領域から、前記高濃度不純物層の上において、前記ゲート電極の下でチャネルが形成される領域の上の前記ゲート酸化膜よりも厚く形成された前記ゲート酸化膜の上まで、延伸して形成されたことを特徴とする。
本発明の半導体装置は、前記高濃度不純物層が表面から掘り下げられた箇所で前記高濃度不純物層と前記主電極とが接続された構成を具備することを特徴とする。
本発明の半導体装置は、前記高濃度不純物層と前記主電極とがシリサイド電極を介して接続されたことを特徴とする。
本発明の半導体装置において、前記シリサイド電極はニッケル（Ｎｉ）シリサイドで構成されたことを特徴とする。
本発明の半導体装置において、前記高濃度不純物層における不純物濃度は５×１０^１９ｃｍ^−３以上であることを特徴とする。
本発明の半導体装置において、前記半導体基板は炭化珪素（ＳｉＣ）で構成されたことを特徴とする。
本発明の半導体装置の製造方法は、前記半導体装置の製造方法であって、前記第１不純物種の飛程が前記第２不純物種の飛程よりも大きくなる条件で前記半導体基板に対して前記第１不純物種及び前記第２不純物種をイオン注入することによって前記高濃度不純物層を形成する高濃度不純物層形成工程と、前記半導体基板を熱酸化することによって前記ゲート酸化膜を形成するゲート酸化工程と、前記ゲート酸化膜上にゲート電極を形成するゲート電極形成工程と、前記高濃度不純物層に前記主電極を接続する主電極接続工程と、を具備することを特徴とする。
本発明の半導体装置の製造方法は、前記主電極接続工程において、前記主電極を接続する前に、前記主電極が接続される領域における前記高濃度不純物層の表面を掘り下げるエッチングを行うことを特徴とする。
本発明の半導体装置の製造方法は、シリサイド電極を介して前記主電極を前記高濃度不純物層に接続することを特徴とする。
本発明の半導体装置の製造方法において、前記半導体基板は炭化珪素（ＳｉＣ）で構成されたことを特徴とする。

【発明の効果】

【0015】

本発明は以上のように構成されているので、ＭＯＳ構造において、高濃度に注入された不純物に起因したゲート酸化膜の不均一性による悪影響を低減することができる。

【図面の簡単な説明】

【0016】

【図1】本発明の実施の形態に係る半導体装置の断面図である。

【図2】高濃度不純物層における不純物分布を模式的に示す図である。

【図3】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図である。

【図4】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（続き）である。

【図5】従来の半導体装置の一例の構造を模式的に示す断面図（ａ）、及びその製造工程途中での断面図である。

【図6】従来の半導体装置の製造工程途中での断面をより詳細に示した断面図である。

【発明を実施するための形態】

【0017】

以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、半導体基板上に形成されたゲート電極によって、ソース電極（主電極）を流れる電流のオン・オフが制御されるＭＯＳＦＥＴである。このＭＯＳＦＥＴは、炭化珪素（ＳｉＣ）からなる半導体基板に形成される。

【0018】

この半導体装置においては、主電極とのコンタクトに用いられるｎ^＋＋拡散層（高濃度不純物層）の不純物及びその分布が最適化されている。これによって、ゲート酸化膜の増殖酸化の悪影響が低減される。

【0019】

図１は、この半導体装置１０の構造を示す断面図である。図１においては、この半導体装置１０におけるゲート領域からソース領域にかけての構造が示されており、図５（ａ）に対応する。この半導体装置１０においても、ｎ層２１を具備する半導体基板２０が用いられ、ｎ層２１にはｐ型拡散層２２が形成されている。また、ソース領域として機能するｎ^＋＋拡散層（高濃度不純物層）２４がｐ型拡散層２２中に設けられており、図５の構成とは異なり、これらの間のｎ^＋層は設けられていない。

【0020】

ｎ^＋＋拡散層（高濃度不純物層）２４は、後述するように、イオン注入によって形成されるが、この際に、少なくとも２種類の不純物種が注入される。そのうち一方（第１不純物種）は、燐（Ｐ）であり、他方（第２不純物種）はアルゴン（Ａｒ）又は窒素（Ｎ）である。第１不純物種は、特にＳｉＣ中においてドナーとして機能する。第２不純物種において、Ａｒはドナーとしては機能せず、Ｎはドナーとして機能するが、第２不純物種は、主にｎ^＋＋拡散層２４表面の結晶状態を調整するために用いられる。このため、第２不純物種の濃度は特にｎ^＋＋拡散層２４表面で高く設定され、この表面では第１不純物種よりも高い濃度とされる。一方、第１不純物種は、表面における濃度は低いが、ｎ^＋＋拡散層２４の深い領域で高濃度となるように設定される。このため、深さ方向における第１不純物種の濃度分布のピークは、第２不純物種の濃度のピークよりも深い位置に設定される。図２は、こうした第１不純物種、第２不純物種の深さ方向の濃度分布を模式的に示す図である。

【0021】

また、ゲート酸化膜３０の形状は、図６に示された形状と同様であり、ｎ^＋＋拡散層２４上で、ｐ型拡散層２２等の上よりも厚くなっている。なお、チャネルはゲート電極３１直下のｐ型拡散層２２表面に形成される。

【0022】

また、層間絶縁層３２中に設けられた開口部を介して、ｎ^＋＋拡散層２４の表面が露出した箇所にシリサイド電極３３が形成され、このシリサイド電極３３を介してソース電極３４がｎ^＋＋拡散層２４と接続される。

【0023】

この半導体装置１０において用いられるゲート酸化膜３０は、図６の構成におけるゲート酸化膜８１と同様の形態を具備するが、その絶縁抵抗は高い。このために、ゲート酸化膜３０の膜質に起因する耐圧の低下は発生しない。また、上記の半導体装置１０は、以下の製造方法によって容易に製造することができる。

【0024】

図３（ａ）〜（ｆ）、図４（ｇ）〜（ｊ）は、この半導体装置（ＭＯＳＦＥＴ）１０の製造方法を示す工程断面図である。

【0025】

まず、図３（ａ）に示されるように、ＳｉＣで構成され、ｎ型のｎ層２１を表面に具備する半導体基板２０中に、ｐ型拡散層２２が形成される。ｐ型拡散層２２は、半導体基板２０（ｎ層２１）中の所望の領域にアクセプタ不純物をイオン注入した後で、熱処理を加えることによって形成される。

【0026】

次に、図３（ｂ）に示されるように、ｐ型拡散層２２中の所望の領域に、ｎ^＋＋拡散層２４を形成するためのドナー不純物のイオン注入を行う（高濃度不純物層形成工程）。ここでは、ｎ^＋拡散層２３は形成されない。ここで主なドナー不純物種とされるのは第１不純物種であるリン（Ｐ）である。ただし、この際に、Ｐイオンだけでなく、半導体基板２０（ｐ型拡散層２２）表面付近に多くドーピングされるＰ以外のイオン（第２不純物種イオン）も注入される。この際、図２に示されるように、第２不純物種イオン５１は半導体基板２０（ｐ型拡散層２１）の表面近くに蓄積され、Ｐイオン（第１不純物種イオン５２）はこれよりも深い箇所に蓄積されるような条件でイオン注入が行われる。すなわち、半導体基板２０（ｐ型拡散層２１）中における第１不純物種イオン５２の飛程が、第２不純物種イオン５１よりも深くなるようなエネルギーで各々のイオン注入が行われる。

【0027】

その後、熱処理が行われることによって、図３（ｃ）に示されるように、ｎ^＋＋拡散層２４が形成される。なお、上記の例では、図３（ａ）において、初めにｐ型拡散層２２をイオン注入・熱処理によって形成した後に、図３（ｂ）において再度第２不純物種イオン５１、第１不純物種イオン５２をイオン注入・熱処理してｎ^＋＋拡散層２４が形成されるものとしたが、ｐ型拡散層２２を形成するためのイオン注入、第２不純物種イオン５１、第１不純物種イオン５２のイオン注入を連続して行い、その後で１回の熱処理を行うことによって、ｐ型拡散層２２、ｎ^＋＋拡散層２４を形成してもよい。なお、図５の構成とは異なり、ｐ型拡散層２２とｎ^＋＋拡散層２４の間のｎ^＋拡散層は形成されないため、この半導体装置１０においては、ｎ^＋＋拡散層２４がソース領域となる。

【0028】

次に、図３（ｄ）に示されるように、この半導体基板２０を熱酸化し、ゲート酸化膜３０を形成する（ゲート酸化工程）。この際、第２不純物種イオン５１がｎ^＋＋拡散層２４の浅い領域には多く注入されているために結晶欠陥が多く発生しており、増殖酸化が生じ、図３（ｄ）に示されるように、ｎ^＋＋拡散層２４上のゲート酸化膜３０は厚くなる。この点については、図６の構造と同様である。しかしながら、Ｐ原子（第１不純物種イオン５２）はｎ^＋＋拡散層２４の深い箇所のみに存在しているため、Ｐ原子はゲート酸化膜３０中には拡散しにくい。このため、ゲート酸化膜３０の絶縁抵抗が低下することを抑制することができる。こうした効果が顕著となるのは、前記の通り、ｎ^＋＋拡散層２４の不純物濃度が高い場合であり、例えばこの不純物濃度（第１不純物種、第２不純物種含む）が５×１０^１９ｃｍ^−３以上である場合に、特に顕著である。

【0029】

次に、図３（ｅ）に示されるように、ゲート電極３１を形成する（ゲート電極形成工程）。この際、図５（ａ）の構造と異なり、ｐ型拡散層２２とｎ^＋＋拡散層２４の間にｎ^＋拡散層が形成されないために、ゲート電極３１は、ゲート酸化膜３０が厚くなる領域上にも延伸する。

【0030】

次に、図３（ｆ）に示されるように、層間絶縁層３２を形成する（層間絶縁層形成工程）。層間絶縁層３２は、ＣＶＤ法によってゲート酸化膜３０よりも厚く形成される。このため、ゲート電極３１の端部の段差部を含む図３（ｅ）の構造全体を層間絶縁層３２で覆うことができる。

【0031】

次に、図４（ｇ）に示されるように、ソース電極とのコンタクトをとるために、ドライエッチングによってｎ^＋＋拡散層２４上における層間絶縁層３２に開口部を形成し、この開口部中でｎ^＋＋拡散層２４を露出させる（層間絶縁層開口工程）。

【0032】

次に、図４（ｈ）に示されるように、開口部中におけるｎ^＋＋拡散層２４の表面をエッチングして掘り下げる（高濃度不純物層エッチング工程）。このエッチングにおいては、ｎ^＋＋拡散層２４においてＰ原子（第１不純物種イオン５２）が多く蓄積され低抵抗とされた領域が露出するまで行われる。このエッチングは、例えばＳＦ_６、ＳｉＨ_２Ｃｌ_２、ＣＦ_４等を用いたドライエッチングによって行うことができる。

【0033】

次に、図４（ｉ）に示されるように、ｎ^＋＋拡散層２４が掘り下げられた領域にシリサイド電極３３を形成する（シリサイド電極形成工程）。シリサイド電極３３は、例えばＮｉシリサイド等で構成される。この場合には、図４（ｉ）に示されるシリサイド電極３３の形態でシリサイド電極３３となる金属材料（Ｎｉ又はＮｉシリサイド）を成膜し、その後でこの層がｎ^＋＋拡散層２４との間でシリサイド反応を生じるような熱処理を行うことによって、コンタクト抵抗の低いシリサイド電極３３が得られる。この際、シリサイド反応によって、金属材料層直下のｎ^＋＋拡散層２４はシリサイド電極３３に変わるため、最終的に形成されたシリサイド電極３３の底面が、第１不純物種の濃度のピークがある深さとなることが好ましい。

【0034】

その後、図４（ｊ）に示されるように、図４（ｉ）の構造を覆ってソース電極３４を形成する（主電極接続工程）。ソース電極３４は、例えば下層を薄いＴｉ層、上層を厚いＡｌ層とした２層構造とされる。この厚さは、ソース電極３４の上にボンディングワイヤが接続できる程度に厚く設定される。

【0035】

この半導体装置１０においては、前記の通り、ゲート酸化膜３０における絶縁抵抗の低い部分が形成されることが抑制される。このため、増殖酸化により厚く形成されたゲート酸化膜３０に起因するゲート耐圧不良を抑制することができる。このため、ｐ型拡散層２２とｎ^＋＋拡散層２４の間のｎ^＋拡散層は不要であり、ゲート電極３１の端部とシリサイド電極３３等の間の間隔を小さくすることができる。これにより、素子全体を小型化することができる。

【0036】

また、上記の構成においては、第１不純物種イオン５２が多くドーピングされ低抵抗とされた領域がｎ^＋＋拡散層２４における深い箇所に存在するが、図４（ｈ）（ｉ）に示されるように、ｎ^＋＋拡散層２４が掘り下げられた深い領域にシリサイド電極３３が形成されるため、ソース電極３４とソース領域（ｎ^＋＋拡散層２４）との間のコンタクト抵抗を低減することができる。

【0037】

また、上記の構造においては、ゲート電極３１とソース領域（ｎ^＋＋拡散層２４）とが平面視において重複する領域が存在する。あるいは、ゲート酸化膜３０において耐圧が低い領域が形成されないため、これらが重複する領域を設けることができる。このため、素子全体の小型化が可能である。一方、この構造により、ゲート・ソース間の容量が大きくなり、高速動作が困難となる場合がある。しかしながら、ゲート電極３１とソース領域（ｎ^＋＋拡散層２４）とが平面視において重複する領域においては、ゲート酸化膜３０が厚く形成されるため、ゲート・ソース間の容量増大は抑制される。すなわち、小型化したためにゲート電極３１とソース領域（ｎ^＋＋拡散層２４）とが近接するが、この際の悪影響も低減される。

【0038】

このように、上記の半導体装置１０は、図３、４に示された製造方法によって容易に製造することができる。

【0039】

なお、上記の構成において、シリサイド電極３３は、ｎ^＋＋拡散層２４が掘り下げられた領域に形成されるものとしたが、充分に低いコンタクト抵抗が得られる限りにおいて、ｎ^＋＋拡散層２４を掘り下げる必要はない。また、シリサイド電極３３がＮｉシリサイドで構成されるものとしたが、他のシリサイド電極を用いることもできる。あるいは、充分に低いコンタクト抵抗が得られる限りにおいて、シリサイド電極３３は不要である。

【0040】

また、上記の例では、半導体基板がＳｉＣで構成されるものとしたが、特にソース領域等が形成された後でゲート酸化膜が形成され、ゲート電極周囲の構造が同様である場合には、半導体基板が他の半導体材料、例えばシリコン（Ｓｉ）で構成される場合であっても、同様の効果を奏することは明らかである。

【0041】

なお、上記の例では、この半導体装置がＭＯＳＦＥＴであるものとしたが、ゲート電極近傍に同様の構造を具備する半導体装置、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であれば、同様の構造、製造方法が有効であることは明らかである。

【符号の説明】

【0042】

１０、８０ 半導体装置（ＭＯＳＦＥＴ）
２０、９０ 半導体基板
２１、９１ ｎ層
２２、９２ ｐ型拡散層
２４、９４ ｎ^＋＋拡散層（高濃度不純物層）
３０、８１ ゲート酸化膜
３１、８２ ゲート電極
３２、８３ 層間絶縁層
３３、８４ シリサイド電極
３４、８５ ソース電極（主電極）
５１ 第２不純物種イオン
５２ 第１不純物種イオン
９３ ｎ^＋拡散層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】