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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5928963
(24)【登録日】2016年5月13日
(45)【発行日】2016年6月1日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20160519BHJP
H01L 29/788 20060101ALI20160519BHJP
H01L 29/792 20060101ALI20160519BHJP
H01L 21/8247 20060101ALI20160519BHJP
H01L 27/115 20060101ALI20160519BHJP
【ＦＩ】
H01L29/78 371
H01L27/10 434
【請求項の数】21
【全頁数】32
(21)【出願番号】特願2014-263131(P2014-263131)
(22)【出願日】2014年12月25日
(62)【分割の表示】特願2014-5795(P2014-5795)の分割
【原出願日】2014年1月16日
(65)【公開番号】特開2015-135964(P2015-135964A)
(43)【公開日】2015年7月27日
【審査請求日】2014年12月25日
(73)【特許権者】
【識別番号】311014428
【氏名又は名称】ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．
(74)【代理人】
【識別番号】100092093
【弁理士】
【氏名又は名称】辻居 幸一
(74)【代理人】
【識別番号】100082005
【弁理士】
【氏名又は名称】熊倉 禎男
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【識別番号】100086771
【弁理士】
【氏名又は名称】西島 孝喜
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100109335
【弁理士】
【氏名又は名称】上杉 浩
(72)【発明者】
【氏名】舛岡 富士雄
(72)【発明者】
【氏名】中村 広記
【審査官】
小山 満
(56)【参考文献】
【文献】
特開２０１３−１６１８０３（ＪＰ，Ａ）
【文献】
特開２０１１−２０４８５６（ＪＰ，Ａ）
【文献】
特開２０１１−１９８４３５（ＪＰ，Ａ）
【文献】
特開２００８−１１７９５９（ＪＰ，Ａ）
【文献】
米国特許出願公開第２０１３／０１９４８６７（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２０１１／０２３５４２１（ＵＳ，Ａ１）
【文献】
特開２０１３−２１９２３９（ＪＰ，Ａ）
【文献】
特開２０１３−１８７２９４（ＪＰ，Ａ）
【文献】
特開２０１３−２３９６２２（ＪＰ，Ａ）
【文献】
特開２０１２−１１９０１３（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／８２４７
Ｈ０１Ｌ ２７／１１５
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
ｍは２以上で偶数であって、
ｍ＋２本の柱状半導体層と、
１番目の柱状半導体層は第１の柱状半導体層であって、
２番目の柱状半導体層は第２の柱状半導体層であって、
ｍ＋２番目の柱状半導体層は第４の柱状半導体層であって、
ｍ＋１番目の柱状半導体層は第３の柱状半導体層であって、
ｎは２以上ｍ＋１以下であって、
ｎが偶数のときｎ番目の柱状半導体層の上部はｎ＋１番目の柱状半導体層の上部と接続し、
ｎが偶数のときｎ番目の柱状半導体層の下部はｎ−１番目の柱状半導体層の下部と接続し、
ｎが奇数のときｎ番目の柱状半導体層の上部はｎ−１番目の柱状半導体層の上部と接続し、
ｎが奇数のときｎ番目の柱状半導体層の下部はｎ＋１番目の柱状半導体層の下部と接続するのであって、
前記第１の柱状半導体層と、
前記第１の柱状半導体層を取り囲む第１の選択ゲート絶縁膜と、
前記第１の選択ゲート絶縁膜を取り囲む第１の選択ゲートと、
前記第１の柱状半導体層上部に接続された第１のビット線と、
前記第２の柱状半導体層と、
前記第２の柱状半導体層を取り囲む第１の電荷蓄積層を有する層と、
前記第１の電荷蓄積層を有する層を取り囲む第１の制御ゲートと、
前記第１の制御ゲートの上方に形成された前記第２の柱状半導体層を取り囲む第２の電荷蓄積層を有する層と、
前記第２の電荷蓄積層を有する層を取り囲む第２の制御ゲートと、
前記第１の柱状半導体層の下部と前記第２の柱状半導体層の下部を接続する第１の下部内部配線と、
前記第２の柱状半導体層に隣接し前記第１の柱状半導体層と反対側の一本の柱状半導体層上部のみに、前記第２の柱状半導体層の上部は、第１の上部内部配線を用いて接続されることを特徴とし、
前記第３の柱状半導体層と、
前記第３の柱状半導体層を取り囲む第３の電荷蓄積層を有する層と、
前記第３の電荷蓄積層を有する層を取り囲む第３の制御ゲートと、
前記第３の制御ゲートの上方に形成された前記第３の柱状半導体層を取り囲む第４の電荷蓄積層を有する層と、
前記第４の電荷蓄積層を有する層を取り囲む第４の制御ゲートと、
前記第４の柱状半導体層と、
前記第４の柱状半導体層を取り囲む第２の選択ゲート絶縁膜と、
前記第２の選択ゲート絶縁膜を取り囲む第２の選択ゲートと、
前記第４の柱状半導体層上部に接続された第１のソース線と、
前記第３の柱状半導体層の下部と前記第４の柱状半導体層の下部を接続する第２の下部内部配線と、
を有することを特徴とする半導体装置。
ｍ＋２本の柱状半導体層と、
１番目の柱状半導体層は第１の柱状半導体層であって、
２番目の柱状半導体層は第２の柱状半導体層であって、
ｍ＋２番目の柱状半導体層は第４の柱状半導体層であって、
ｍ＋１番目の柱状半導体層は第３の柱状半導体層であって、
ｎは２以上ｍ＋１以下であって、
ｎが偶数のときｎ番目の柱状半導体層の上部はｎ＋１番目の柱状半導体層の上部と接続し、
ｎが偶数のときｎ番目の柱状半導体層の下部はｎ−１番目の柱状半導体層の下部と接続し、
ｎが奇数のときｎ番目の柱状半導体層の上部はｎ−１番目の柱状半導体層の上部と接続し、
ｎが奇数のときｎ番目の柱状半導体層の下部はｎ＋１番目の柱状半導体層の下部と接続するのであって、
前記第１の柱状半導体層と、
前記第１の柱状半導体層を取り囲む第１の選択ゲート絶縁膜と、
前記第１の選択ゲート絶縁膜を取り囲む第１の選択ゲートと、
前記第１の柱状半導体層上部に接続された第１のビット線と、
前記第２の柱状半導体層と、
前記第２の柱状半導体層を取り囲む第１の電荷蓄積層を有する層と、
前記第１の電荷蓄積層を有する層を取り囲む第１の制御ゲートと、
前記第１の制御ゲートの上方に形成された前記第２の柱状半導体層を取り囲む第２の電荷蓄積層を有する層と、
前記第２の電荷蓄積層を有する層を取り囲む第２の制御ゲートと、
前記第１の柱状半導体層の下部と前記第２の柱状半導体層の下部を接続する第１の下部内部配線と、
前記第２の柱状半導体層に隣接し前記第１の柱状半導体層と反対側の一本の柱状半導体層上部のみに、前記第２の柱状半導体層の上部は、第１の上部内部配線を用いて接続されることを特徴とし、
前記第３の柱状半導体層と、
前記第３の柱状半導体層を取り囲む第３の電荷蓄積層を有する層と、
前記第３の電荷蓄積層を有する層を取り囲む第３の制御ゲートと、
前記第３の制御ゲートの上方に形成された前記第３の柱状半導体層を取り囲む第４の電荷蓄積層を有する層と、
前記第４の電荷蓄積層を有する層を取り囲む第４の制御ゲートと、
前記第４の柱状半導体層と、
前記第４の柱状半導体層を取り囲む第２の選択ゲート絶縁膜と、
前記第２の選択ゲート絶縁膜を取り囲む第２の選択ゲートと、
前記第４の柱状半導体層上部に接続された第１のソース線と、
前記第３の柱状半導体層の下部と前記第４の柱状半導体層の下部を接続する第２の下部内部配線と、
を有することを特徴とする半導体装置。
【請求項2】
前記第２の柱状半導体層と前記第３の柱状半導体層は基板上に形成されるのであって、
前記第２の制御ゲートと前記第４の制御ゲートとは前記基板に対して垂直方向に複数配置されることを特徴とする請求項１に記載の半導体装置。
前記第２の制御ゲートと前記第４の制御ゲートとは前記基板に対して垂直方向に複数配置されることを特徴とする請求項１に記載の半導体装置。
【請求項3】
ｍは６以上で偶数であって、
３番目の柱状半導体層は第５の柱状半導体層であって、
４番目の柱状半導体層は第６の柱状半導体層であって、
前記第５の柱状半導体層と、
前記第５の柱状半導体層を取り囲む第５の電荷蓄積層を有する層と、
前記第５の電荷蓄積層を有する層を取り囲む第５の制御ゲートと、
前記第５の制御ゲートの上方に形成された前記第５の柱状半導体層を取り囲む第６の電荷蓄積層を有する層と、
前記第６の電荷蓄積層を有する層を取り囲む第６の制御ゲートと、
前記第６の柱状半導体層と、
前記第６の柱状半導体層を取り囲む第７の電荷蓄積層を有する層と、
前記第７の電荷蓄積層を有する層を取り囲む第７の制御ゲートと、
前記第７の制御ゲートの上方に形成された前記第６の柱状半導体層を取り囲む第８の電荷蓄積層を有する層と、
前記第８の電荷蓄積層を有する層を取り囲む第８の制御ゲートと、
前記第５の柱状半導体層の下部と前記第６の柱状半導体層の下部を接続する第３の下部内部配線と、
前記第２の柱状半導体層の上部と前記第５の柱状半導体層の上部を接続する前記第１の上部内部配線と、
を有し、
前記第１の柱状半導体層と、前記第２の柱状半導体層と、前記第３の柱状半導体層と、前記第４の柱状半導体層と、前記第５の柱状半導体層と、前記第６の柱状半導体層は直線上に配置されることを特徴とする請求項１に記載の半導体装置。
３番目の柱状半導体層は第５の柱状半導体層であって、
４番目の柱状半導体層は第６の柱状半導体層であって、
前記第５の柱状半導体層と、
前記第５の柱状半導体層を取り囲む第５の電荷蓄積層を有する層と、
前記第５の電荷蓄積層を有する層を取り囲む第５の制御ゲートと、
前記第５の制御ゲートの上方に形成された前記第５の柱状半導体層を取り囲む第６の電荷蓄積層を有する層と、
前記第６の電荷蓄積層を有する層を取り囲む第６の制御ゲートと、
前記第６の柱状半導体層と、
前記第６の柱状半導体層を取り囲む第７の電荷蓄積層を有する層と、
前記第７の電荷蓄積層を有する層を取り囲む第７の制御ゲートと、
前記第７の制御ゲートの上方に形成された前記第６の柱状半導体層を取り囲む第８の電荷蓄積層を有する層と、
前記第８の電荷蓄積層を有する層を取り囲む第８の制御ゲートと、
前記第５の柱状半導体層の下部と前記第６の柱状半導体層の下部を接続する第３の下部内部配線と、
前記第２の柱状半導体層の上部と前記第５の柱状半導体層の上部を接続する前記第１の上部内部配線と、
を有し、
前記第１の柱状半導体層と、前記第２の柱状半導体層と、前記第３の柱状半導体層と、前記第４の柱状半導体層と、前記第５の柱状半導体層と、前記第６の柱状半導体層は直線上に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項4】
前記第５の柱状半導体層と前記第６の柱状半導体層は前記基板上に形成されるのであって、前記第６の制御ゲートと前記第８の制御ゲートは前記基板に対して垂直方向に複数配置されることを特徴とする請求項３に記載の半導体装置。
【請求項5】
ｍは６以上で偶数であって、
ｍ番目の柱状半導体層は第８の柱状半導体層であって、
ｍ−１番目の柱状半導体層は第７の柱状半導体層であって、
前記第７の柱状半導体層と、
前記第７の柱状半導体層を取り囲む第９の電荷蓄積層を有する層と、
前記第９の電荷蓄積層を有する層を取り囲む第９の制御ゲートと、
前記第９の制御ゲートの上方に形成された前記第７の柱状半導体層を取り囲む第１０の電荷蓄積層を有する層と、
前記第１０の電荷蓄積層を有する層を取り囲む第１０の制御ゲートと、
前記第８の柱状半導体層と、
前記第８の柱状半導体層を取り囲む第１１の電荷蓄積層を有する層と、
前記第１１の電荷蓄積層を有する層を取り囲む第１１の制御ゲートと、
前記第１１の制御ゲートの上方に形成された前記第８の柱状半導体層を取り囲む第１２の電荷蓄積層を有する層と、
前記第１２の電荷蓄積層を有する層を取り囲む第１２の制御ゲートと、
前記第７の柱状半導体層の下部と前記第８の柱状半導体層の下部を接続する第４の下部内部配線と、
前記第３の柱状半導体層の上部と前記第８の柱状半導体層の上部を接続する第２の上部内部配線と、
を有し、
前記第１の柱状半導体層と、前記第２の柱状半導体層と、前記第３の柱状半導体層と、前記第４の柱状半導体層と、前記第５の柱状半導体層と、前記第６の柱状半導体層と、前記第７の柱状半導体層と、前記第８の柱状半導体層は直線上に配置されることを特徴とする請求項３に記載の半導体装置。
ｍ番目の柱状半導体層は第８の柱状半導体層であって、
ｍ−１番目の柱状半導体層は第７の柱状半導体層であって、
前記第７の柱状半導体層と、
前記第７の柱状半導体層を取り囲む第９の電荷蓄積層を有する層と、
前記第９の電荷蓄積層を有する層を取り囲む第９の制御ゲートと、
前記第９の制御ゲートの上方に形成された前記第７の柱状半導体層を取り囲む第１０の電荷蓄積層を有する層と、
前記第１０の電荷蓄積層を有する層を取り囲む第１０の制御ゲートと、
前記第８の柱状半導体層と、
前記第８の柱状半導体層を取り囲む第１１の電荷蓄積層を有する層と、
前記第１１の電荷蓄積層を有する層を取り囲む第１１の制御ゲートと、
前記第１１の制御ゲートの上方に形成された前記第８の柱状半導体層を取り囲む第１２の電荷蓄積層を有する層と、
前記第１２の電荷蓄積層を有する層を取り囲む第１２の制御ゲートと、
前記第７の柱状半導体層の下部と前記第８の柱状半導体層の下部を接続する第４の下部内部配線と、
前記第３の柱状半導体層の上部と前記第８の柱状半導体層の上部を接続する第２の上部内部配線と、
を有し、
前記第１の柱状半導体層と、前記第２の柱状半導体層と、前記第３の柱状半導体層と、前記第４の柱状半導体層と、前記第５の柱状半導体層と、前記第６の柱状半導体層と、前記第７の柱状半導体層と、前記第８の柱状半導体層は直線上に配置されることを特徴とする請求項３に記載の半導体装置。
【請求項6】
前記第７の柱状半導体層と前記第８の柱状半導体層は前記基板上に形成されるのであって、前記第１０の制御ゲートと前記第１２の制御ゲートは前記基板に対して垂直方向に複数配置されることを特徴とする請求項５に記載の半導体装置。
【請求項7】
前記第１の柱状半導体層と前記第２の柱状半導体層下に形成された第１のフィン状半導体層と、を有し、
前記第１の下部内部配線は、前記第１のフィン状半導体層に形成されていることを特徴とし、
前記第３の柱状半導体層と前記第４の柱状半導体層下に形成された第２のフィン状半導体層と、を有し、
前記第２の下部内部配線は、前記第２のフィン状半導体層に形成されていることを特徴とする請求項１に記載の半導体装置。
前記第１の下部内部配線は、前記第１のフィン状半導体層に形成されていることを特徴とし、
前記第３の柱状半導体層と前記第４の柱状半導体層下に形成された第２のフィン状半導体層と、を有し、
前記第２の下部内部配線は、前記第２のフィン状半導体層に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項8】
前記第５の柱状半導体層と前記第６の柱状半導体層下に形成された第３のフィン状半導体層と、を有し、
前記第３の下部内部配線は、前記第３のフィン状半導体層に形成されていることを特徴とする請求項３に記載の半導体装置。
前記第３の下部内部配線は、前記第３のフィン状半導体層に形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項9】
前記第７の柱状半導体層と前記第８の柱状半導体層下に形成された第４のフィン状半導体層と、を有し、
前記第４の下部内部配線は、前記第４のフィン状半導体層に形成されていることを特徴とする請求項５に記載の半導体装置。
前記第４の下部内部配線は、前記第４のフィン状半導体層に形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項10】
前記第１のフィン状半導体層と、前記第２のフィン状半導体層の周囲に、第１の素子分離膜が形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項11】
前記第１の選択ゲート下方に、第３の選択ゲートが形成されることを特徴とする請求項１に記載の半導体装置。
【請求項12】
前記第２の選択ゲート下方に、第４の選択ゲートが形成されることを特徴とする請求項１に記載の半導体装置。
【請求項13】
前記第１の選択ゲート下方に、第１３の制御ゲートが形成されることを特徴とする請求項１に記載の半導体装置。
【請求項14】
前記第２の選択ゲート下方に、第１４の制御ゲートが形成されることを特徴とする請求項１に記載の半導体装置。
【請求項15】
前記第１の下部内部配線は、第１の拡散層であり、前記第２の下部内部配線は、第２の拡散層であることを特徴とする請求項７に記載の半導体装置。
【請求項16】
前記第３の下部内部配線は、第３の拡散層であることを特徴とする請求項８に記載の半導体装置。
【請求項17】
前記第４の下部内部配線は、第４の拡散層であることを特徴とする請求項９に記載の半導体装置。
【請求項18】
前記第１の柱状半導体層上部に形成された第５の拡散層と、
前記第２の柱状半導体層上部に形成された第６の拡散層と、
前記第３の柱状半導体層上部に形成された第７の拡散層と、
前記第４の柱状半導体層上部に形成された第８の拡散層と、
を有することを特徴とする請求項１に記載の半導体装置。
前記第２の柱状半導体層上部に形成された第６の拡散層と、
前記第３の柱状半導体層上部に形成された第７の拡散層と、
前記第４の柱状半導体層上部に形成された第８の拡散層と、
を有することを特徴とする請求項１に記載の半導体装置。
【請求項19】
前記第５の柱状半導体層上部に形成された第９の拡散層と、
前記第６の柱状半導体層上部に形成された第１０の拡散層と、
を有することを特徴とする請求項３に記載の半導体装置。
前記第６の柱状半導体層上部に形成された第１０の拡散層と、
を有することを特徴とする請求項３に記載の半導体装置。
【請求項20】
前記第７の柱状半導体層上部に形成された第１１の拡散層と、
前記第８の柱状半導体層上部に形成された第１２の拡散層と、
を有することを特徴とする請求項５に記載の半導体装置。
前記第８の柱状半導体層上部に形成された第１２の拡散層と、
を有することを特徴とする請求項５に記載の半導体装置。
【請求項21】
前記第１の電荷蓄積層を有する層は、電荷蓄積層として窒化膜を含むことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に関する。
【0002】
近年、メモリの集積度を高めるために、メモリセルを三次元的に配置した半導体記憶装置が提案されている（例えば、特許文献１、特許文献２を参照）。
【0003】
特許文献１によれば、複数のメモリセルが直列に垂直方向に接続され、その上方にドレイン選択ゲートが形成され、その下方にソース選択ゲートが形成されている。
【0004】
特許文献２によれば、複数のメモリセルが直接に垂直方向に接続され、その上方に、ドレイン選択ゲートもしくはソース選択ゲートが形成されている。
【0005】
従って、特許文献１、２によれば、メモリセルの段数分の制御ゲートに加えて、少なくとも１段または２段の選択ゲートを形成している。
【0006】
ゲートの段数が増加すると製造工程が増加する。
【0007】
また、柱状半導体層一本あたり少なくとも１個もしくは２個の選択ゲートを形成している。選択ゲート自身は情報を記憶しない。また、選択ゲートを駆動するための回路が、柱状半導体層一本あたり少なくとも１個もしくは２個必要となる。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開２００７−２６６１４３号公報
【特許文献2】特開２０１３−４６９０号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
そこで、柱状半導体層一本あたりの選択ゲート数を減少させた半導体装置の構造を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明の半導体装置は、第１の柱状半導体層と、前記第１の柱状半導体層を取り囲む第１の選択ゲート絶縁膜と、前記第１の選択ゲート絶縁膜を取り囲む第１の選択ゲートと、前記第１の柱状半導体層上部に接続された第１のビット線と、第２の柱状半導体層と、前記第２の柱状半導体層を取り囲む第１の電荷蓄積層を有する層と、前記第１の電荷蓄積層を有する層を取り囲む第１の制御ゲートと、前記第１の制御ゲートの上方に形成された前記第２の柱状半導体層を取り囲む第２の電荷蓄積層を有する層と、前記第２の電荷蓄積層を有する層を取り囲む第２の制御ゲートと、前記第１の柱状半導体層の下部と前記第２の柱状半導体層の下部を接続する第１の下部内部配線と、第３の柱状半導体層と、前記第３の柱状半導体層を取り囲む第３の電荷蓄積層を有する層と、前記第３の電荷蓄積層を有する層を取り囲む第３の制御ゲートと、前記第３の制御ゲートの上方に形成された前記第３の柱状半導体層を取り囲む第４の電荷蓄積層を有する層と、前記第４の電荷蓄積層を有する層を取り囲む第４の制御ゲートと、第４の柱状半導体層と、前記第４の柱状半導体層を取り囲む第２の選択ゲート絶縁膜と、前記第２の選択ゲート絶縁膜を取り囲む第２の選択ゲートと、前記第４の柱状半導体層上部に接続された第１のソース線と、前記第３の柱状半導体層の下部と前記第４の柱状半導体層の下部を接続する第２の下部内部配線と、を有することを特徴とする。
【0011】
また、前記第２の制御ゲートと前記第４の制御ゲートとは基板に対して垂直方向に複数配置されることを特徴とする。
【0012】
また、第５の柱状半導体層と、前記第５の柱状半導体層を取り囲む第５の電荷蓄積層を有する層と、前記第５の電荷蓄積層を有する層を取り囲む第５の制御ゲートと、前記第５の制御ゲートの上方に形成された前記第５の柱状半導体層を取り囲む第６の電荷蓄積層を有する層と、前記第６の電荷蓄積層を有する層を取り囲む第６の制御ゲートと、第６の柱状半導体層と、前記第６の柱状半導体層を取り囲む第７の電荷蓄積層を有する層と、前記第７の電荷蓄積層を有する層を取り囲む第７の制御ゲートと、前記第７の制御ゲートの上方に形成された前記第６の柱状半導体層を取り囲む第８の電荷蓄積層を有する層と、前記第８の電荷蓄積層を有する層を取り囲む第８の制御ゲートと、前記第５の柱状半導体層の下部と前記第６の柱状半導体層の下部を接続する第３の下部内部配線と、前記第２の柱状半導体層の上部と前記第５の柱状半導体層の上部を接続する第１の上部内部配線と、を有することを特徴とする。
【0013】
また、前記第６の制御ゲートと前記第８の制御ゲートは基板に対して垂直方向に複数配置されることを特徴とする。
【0014】
また、第７の柱状半導体層と、前記第７の柱状半導体層を取り囲む第９の電荷蓄積層を有する層と、前記第９の電荷蓄積層を有する層を取り囲む第９の制御ゲートと、前記第９の制御ゲートの上方に形成された前記第７の柱状半導体層を取り囲む第１０の電荷蓄積層を有する層と、前記第１０の電荷蓄積層を有する層を取り囲む第１０の制御ゲートと、第８の柱状半導体層と、前記第８の柱状半導体層を取り囲む第１１の電荷蓄積層を有する層と、前記第１１の電荷蓄積層を有する層を取り囲む第１１の制御ゲートと、前記第１１の制御ゲートの上方に形成された前記第８の柱状半導体層を取り囲む第１２の電荷蓄積層を有する層と、前記第１２の電荷蓄積層を有する層を取り囲む第１２の制御ゲートと、前記第７の柱状半導体層の下部と前記第８の柱状半導体層の下部を接続する第４の下部内部配線と、前記第３の柱状半導体層の上部と前記第８の柱状半導体層の上部を接続する第２の上部内部配線と、を有することを特徴とする。
【0015】
また、前記第１０の制御ゲートと前記第１２の制御ゲートは基板に対して垂直方向に複数配置されることを特徴とする。
【0016】
また、前記第１の柱状半導体層と前記第２の柱状半導体層下に形成された第１のフィン状半導体層と、を有し、前記第１の下部内部配線は、前記第１のフィン状半導体層に形成されていることを特徴とし、前記第３の柱状半導体層と前記第３の柱状半導体層下に形成された第２のフィン状半導体層と、を有し、前記第２の下部内部配線は、前記第２のフィン状半導体層に形成されていることを特徴とする。
【0017】
また、前記第５の柱状半導体層と前記第６の柱状半導体層下に形成された第３のフィン状半導体層と、を有し、前記第３の下部内部配線は、前記第３のフィン状半導体層に形成されていることを特徴とする。
【0018】
また、前記第７の柱状半導体層と前記第８の柱状半導体層下に形成された第４のフィン状半導体層と、を有し、前記第４の下部内部配線は、前記第４のフィン状半導体層に形成されていることを特徴とする。
【0019】
また、前記第１のフィン状半導体層と、前記第２のフィン状半導体層の周囲に、第１の素子分離膜が形成されていることを特徴とする。
【0020】
また、前記第１の選択ゲート下方に、第３の選択ゲートが形成されることを特徴とする。
【0021】
また、前記第２の選択ゲート下方に、第４の選択ゲートが形成されることを特徴とする。
【0022】
また、前記第１の選択ゲート下方に、第１３の制御ゲートが形成されることを特徴とする。
【0023】
また、前記第２の選択ゲート下方に、第１４の制御ゲートが形成されることを特徴とする。
【0024】
また、前記第１の下部内部配線は、第１の拡散層であり、前記第２の下部内部配線は、第２の拡散層であることを特徴とする。
【0025】
また、前記第３の下部内部配線は、第３の拡散層であることを特徴とする。
【0026】
また、前記第４の下部内部配線は、第４の拡散層であることを特徴とする。
【0027】
また、前記第１の柱状半導体層上部に形成された第５の拡散層と、前記第２の柱状半導体層上部に形成された第６の拡散層と、前記第３の柱状半導体層上部に形成された第７の拡散層と、前記第４の柱状半導体層上部に形成された第８の拡散層と、を有することを特徴とする。
【0028】
また、前記第５の柱状半導体層上部に形成された第９の拡散層と、前記第６の柱状半導体層上部に形成された第１０の拡散層と、を有することを特徴とする。
【0029】
また、前記第７の柱状半導体層上部に形成された第１１の拡散層と、前記第８の柱状半導体層上部に形成された第１２の拡散層と、を有することを特徴とする。
【0030】
また、前記第１の電荷蓄積層を有する層は、電荷蓄積層として窒化膜を含むことを特徴とする。
【発明の効果】
【0031】
本発明によれば、柱状半導体層一本あたりの選択ゲート数を減少させた半導体装置の構造を提供することができる。
【0032】
選択ゲートが周囲に形成された柱状半導体層と、制御ゲートのみが周囲に形成された柱状半導体層を用いる。制御ゲートのみが周囲に形成されたｍ本の柱状半導体層を一行に整列し、行の端に選択ゲートが周囲に形成された柱状半導体層を配置する。隣り合う柱状半導体層の下部を接続する下部内部配線と、隣り合う柱状半導体層の上部を接続する上部内部配線を用い、メモリセルが直列接続されるように柱状半導体層を接続する。従って、柱状半導体層一本あたりの選択ゲート数は２／ｍ個となる。
【0033】
ｍが３２であれば柱状半導体層一本あたりの選択ゲート数は２／３２個となり、ｍが６４であれば柱状半導体層一本あたりの選択ゲート数は２／６４個となる。従って、選択ゲートを駆動するための回路を減少することができる。
【0034】
また、制御ゲートのみが周囲に形成された柱状半導体層を用いることから、ゲートの段数を１段または２段減少させることができる。従って、製造工程を減少させることができる。
【図面の簡単な説明】
【0035】
【図1】は本発明に係る半導体装置の断面図である。
【図2】（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図3】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図4】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図5】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図6】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図7】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図8】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図9】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図10】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図11】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図12】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図13】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図14】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図15】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図16】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図17】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図18】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図19】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図20】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図21】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図22】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図23】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図24】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図25】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図26】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図27】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図28】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図29】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図30】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図31】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図32】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図33】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図34】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図35】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図36】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図37】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図38】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図39】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図40】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図41】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図42】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図43】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図44】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図45】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図46】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【発明を実施するための形態】
【0036】
以下に半導体装置の構造を図１に示す。
【0037】
第１の柱状半導体層２０１と、前記第１の柱状半導体層２０１を取り囲む第１の選択ゲート絶縁膜２２１と、前記第１の選択ゲート絶縁膜２２１を取り囲む第１の選択ゲート２３７と、前記第１の柱状半導体層２０１上部に接続された第１のビット線２４５と、を有する。
【0038】
前記第１の選択ゲート２３７下方に、前記第１の柱状半導体層２０１を取り囲む第３の選択ゲート絶縁膜２１３と、前記第３の選択ゲート絶縁膜２１３を取り囲む第３の選択ゲート２２９が形成される。
【0039】
前記第１の選択ゲート２３７下方に形成されるゲートは、制御ゲートとしてもよい。また、第３の選択ゲート絶縁膜２１３の代わりに、電荷蓄積層を有する層としてもよい。
【0040】
第２の柱状半導体層２０２と、前記第２の柱状半導体層２０２を取り囲む第１の電荷蓄積層を有する層２１４と、前記第１の電荷蓄積層を有する層２１４を取り囲む第１の制御ゲート２３０と、前記第１の制御ゲート２３０の上方に形成された前記第２の柱状半導体層２０２を取り囲む第２の電荷蓄積層を有する層２２２と、前記第２の電荷蓄積層を有する層２２２を取り囲む第２の制御ゲート２３８と、前記第１の柱状半導体層２０１の下部と前記第２の柱状半導体層２０２の下部を接続する第１の下部内部配線２０９と、を有する。
【0041】
電荷蓄積層を有する層は、電荷蓄積層として窒化膜を含むことが好ましい。酸化膜、窒化膜、酸化膜の積層構造にしてもよい。また、電荷蓄積膜としてポリシリコンを用いてもよい。酸化膜、ポリシリコン、酸化膜の積層構造にしてもよい。
【0042】
第３の柱状半導体層２０７と、前記第３の柱状半導体層２０７を取り囲む第３の電荷蓄積層を有する層２１９と、前記第３の電荷蓄積層２１９を有する層を取り囲む第３の制御ゲート２３５と、前記第３の制御ゲート２３５の上方に形成された前記第３の柱状半導体層２０７を取り囲む第４の電荷蓄積層を有する層２２７と、前記第４の電荷蓄積層を有する層２２７を取り囲む第４の制御ゲート２４３と、を有する。
【0043】
第４の柱状半導体層２０８と、前記第４の柱状半導体層２０８を取り囲む第２の選択ゲート絶縁膜２２８と、前記第２の選択ゲート絶縁膜２２８を取り囲む第２の選択ゲート２４４と、前記第４の柱状半導体層２０８上部に接続された第１のソース線２４９と、前記第３の柱状半導体層２０７の下部と前記第４の柱状半導体層２０８の下部を接続する第２の下部内部配線２１２と、を有する。
【0044】
前記第２の選択ゲート２４４下方に、前記第４の柱状半導体層２０８を取り囲む第４の選択ゲート絶縁膜２２０と、前記第４の選択ゲート絶縁膜２２０を取り囲む第４の選択ゲート２３６が形成される。
【0045】
前記第２の選択ゲート２４４下方に形成されるゲートは、制御ゲートとしてもよい。また、第４の選択ゲート絶縁膜２２０の代わりに、電荷蓄積層を有する層としてもよい。
【0046】
前記第２の制御ゲート２３８と前記第４の制御ゲート２４３とは基板に対して垂直方向に複数配置されてもよい。
【0047】
第５の柱状半導体層２０３と、前記第５の柱状半導体層２０３を取り囲む第５の電荷蓄積層を有する層２１５と、前記第５の電荷蓄積層を有する層２１５を取り囲む第５の制御ゲート２３１と、前記第５の制御ゲート２３１の上方に形成された前記第５の柱状半導体層２０３を取り囲む第６の電荷蓄積層を有する層２２３と、前記第６の電荷蓄積層を有する層２２３を取り囲む第６の制御ゲート２３９と、を有する。
【0048】
第６の柱状半導体層２０４と、前記第６の柱状半導体層２０４を取り囲む第７の電荷蓄積層を有する層２１６と、前記第７の電荷蓄積層２１６を有する層を取り囲む第７の制御ゲート２３２と、前記第７の制御ゲート２３２の上方に形成された前記第６の柱状半導体層２０４を取り囲む第８の電荷蓄積層を有する層２２４と、前記第８の電荷蓄積層を有する層２２４を取り囲む第８の制御ゲート２４０と、前記第５の柱状半導体層２０３の下部と前記第６の柱状半導体層２０４の下部を接続する第３の下部内部配線２１０と、前記第２の柱状半導体層２０２の上部と前記第５の柱状半導体層２０３の上部を接続する第１の上部内部配線２４６と、を有する。また、第６の柱状シリコン層２０４の上部と隣接する柱状シリコン層の上部とを接続する第３の上部内部配線２４７を有する。
【0049】
前記第６の制御ゲート２３９と前記第８の制御ゲート２４０は基板に対して垂直方向に複数配置されてもよい。
【0050】
第７の柱状半導体層２０５と、前記第７の柱状半導体層２０５を取り囲む第９の電荷蓄積層を有する層２１７と、前記第９の電荷蓄積層２１７を有する層を取り囲む第９の制御ゲート２３３と、前記第９の制御ゲート２３３の上方に形成された前記第７の柱状半導体層２０５を取り囲む第１０の電荷蓄積層を有する層２２５と、前記第１０の電荷蓄積層を有する層２２５を取り囲む第１０の制御ゲート２４１と、を有する。
【0051】
第８の柱状半導体層２０６と、前記第８の柱状半導体層２０６を取り囲む第１１の電荷蓄積層を有する層２１８と、前記第１１の電荷蓄積層を有する層２１８を取り囲む第１１の制御ゲート２３４と、前記第１１の制御ゲート２３４の上方に形成された前記第８の柱状半導体層２０６を取り囲む第１２の電荷蓄積層を有する層２２６と、前記第１２の電荷蓄積層を有する層２２６を取り囲む第１２の制御ゲート２４２と、前記第７の柱状半導体層２０５の下部と前記第８の柱状半導体層２０６の下部を接続する第４の下部内部配線２１１と、前記第３の柱状半導体層２０７の上部と前記第８の柱状半導体層２０６の上部を接続する第２の上部内部配線２４８と、を有する。
【0052】
前記第１０の制御ゲート２４１と前記第１２の制御ゲート２４２は基板に対して垂直方向に複数配置されてもよい。
【0053】
選択ゲートが周囲に形成された柱状半導体層は、第１の柱状半導体層２０１、第４の柱状半導体層２０８である。制御ゲートのみが周囲に形成された柱状半導体層は、第２の柱状半導体層２０２、第３の柱状半導体層２０７、第５の柱状半導体層２０３、第６の柱状半導体層２０４、第７の柱状半導体層２０５、第８の柱状半導体層２０６である。
【0054】
制御ゲートのみが周囲に形成されたｍ本の柱状半導体層２０２、２０３、２０４、２０５、２０６、２０７を一行に整列し、行の端に選択ゲートが周囲に形成された柱状半導体層２０１、２０８を配置する。隣り合う柱状半導体層の下部を接続する下部内部配線２０９、２１０、２１１、２１２と、隣り合う柱状半導体層の上部を接続する上部内部配線２４６、２４７、２４８を用い、メモリセルが直列接続されるように柱状半導体層を接続する。従って、柱状半導体層一本あたりの選択ゲート数は２／ｍ個となる。
【0055】
ｍが３２であれば柱状半導体層一本あたりの選択ゲート数は２／３２個となり、ｍが６４であれば柱状半導体層一本あたりの選択ゲート数は２／６４個となる。従って、選択ゲートを駆動するための回路を減少することができる。
【0056】
また、制御ゲートのみが周囲に形成された柱状半導体層を用いることから、ゲートの段数を１段または２段減少させることができる。従って、製造工程を減少させることができる。
【0057】
以下に半導体装置の構造を図２に示す。半導体層としてシリコン層を用いる。半導体層として他の材料を用いてもよい。
【0058】
第１の柱状シリコン層１１５と、前記第１の柱状シリコン層１１５を取り囲む第１の選択ゲート絶縁膜１３３ａと、前記第１の選択ゲート絶縁膜１３３ａを取り囲む第１の選択ゲート１３４ａと、前記第１の柱状シリコン層１１５上部に接続された第１のビット線１３６ａと、を有する。
【0059】
前記第１の選択ゲート１３４ａ下方に、前記第１の柱状シリコン層１１５を取り囲む第３の選択ゲート絶縁膜１３１ａと、前記第３の選択ゲート絶縁膜１３１ａを取り囲む第３の選択ゲート１３２ａが形成される。
【0060】
前記第１の選択ゲート１３４ａ下方に形成されるゲートは、制御ゲートとしてもよい。また、第３の選択ゲート絶縁膜１３１ａの代わりに、電荷蓄積層を有する層としてもよい。
【0061】
第２の柱状シリコン層１１６と、前記第２の柱状シリコン層１１６を取り囲む第１の電荷蓄積層を有する層１３１ｂと、前記第１の電荷蓄積層を有する層１３１ｂを取り囲む第１の制御ゲート１３２ｂと、前記第１の制御ゲート１３２ｂの上方に形成された前記第２の柱状シリコン層１１６を取り囲む第２の電荷蓄積層を有する層１３３ｂと、前記第２の電荷蓄積層を有する層１３３ｂを取り囲む第２の制御ゲート１３４ｂと、前記第１の柱状シリコン層１１５の下部と前記第２の柱状シリコン層１１６の下部を接続する第１の下部内部配線としての第１の拡散層１２７と、を有する。
【0062】
前記第１の柱状シリコン層１１５と前記第２の柱状シリコン層１１６下に形成された第１のフィン状シリコン層１０４と、を有し、前記第１の下部内部配線は、第１の拡散層１２７として前記第１のフィン状シリコン層に形成されている。
【0063】
前記第１の柱状シリコン層１１５上部に形成された第５の拡散層１２２と、前記第２の柱状シリコン層上部に形成された第６の拡散層１２３と、を有する。
【0064】
第３の柱状シリコン層１１７と、前記第３の柱状シリコン層１１７を取り囲む第３の電荷蓄積層を有する層１３１ｃと、前記第３の電荷蓄積層１３１ｃを有する層を取り囲む第３の制御ゲート１３２ｃと、前記第３の制御ゲート１３２ｃの上方に形成された前記第３の柱状シリコン層１１７を取り囲む第４の電荷蓄積層を有する層１３３ｃと、前記第４の電荷蓄積層を有する層１３３ｃを取り囲む第４の制御ゲート１３４ｃと、を有する。
【0065】
第４の柱状シリコン層１１８と、前記第４の柱状シリコン層１１８を取り囲む第２の選択ゲート絶縁膜１３３ｄと、前記第２の選択ゲート絶縁膜１３３ｄを取り囲む第２の選択ゲート１３４ｄと、前記第４の柱状シリコン層１１８上部に接続された第１のソース線１３６ｃと、前記第３の柱状シリコン層１１７の下部と前記第４の柱状シリコン層１１８の下部を接続する第２の下部内部配線としての第２の拡散層１２８と、を有する。
【0066】
前記第２の選択ゲート１３４ｄ下方に、前記第４の柱状シリコン層１１８を取り囲む第４の選択ゲート絶縁膜１３１ｄと、前記第４の選択ゲート絶縁膜１３１ｄを取り囲む第４の選択ゲート１３２ｄが形成される。
【0067】
前記第２の選択ゲート１３４ｄ下方に形成されるゲートは、制御ゲートとしてもよい。また、第４の選択ゲート絶縁膜１３１ｄの代わりに、電荷蓄積層を有する層としてもよい。
【0068】
前記第３の柱状シリコン層１１７と前記第３の柱状シリコン層１１７下に形成された第２のフィン状シリコン層１０５と、を有し、前記第２の下部内部配線は、第２の拡散層１２８として前記第２のフィン状シリコン層１０５に形成されている。
【0069】
前記第１のフィン状シリコン層と、前記第２のフィン状シリコン層の周囲に、第１の素子分離膜が形成されている。
【0070】
フィン状半導体層の周囲に形成された第１の素子分離膜により素子分離がなされるため、メモリストリングスを形成することができる。
【0071】
前記第３の柱状シリコン層１１７上部に形成された第７の拡散層１２４と、前記第４の柱状シリコン層１１８上部に形成された第８の拡散層１２５と、を有する。
【0072】
第２の柱状シリコン層１１６の上部と第３の柱状シリコン層１１７の上部とを接続する上部内部配線１３６ｂを有する。
【0073】
第１のビット線１３６ａは、コンタクト１４２を介して第２のビット線１４３ａに接続される。
【0074】
基板上に形成されたフィン状シリコン層上に柱状シリコン層が形成されるため、柱状シリコン層は、単結晶であり、電荷の移動度が粒界により低下することを回避することができ、粒界により読み出し速度が低下することを回避することができる。
【0075】
制御ゲートの周囲と底部に形成された電荷蓄積層を有する層により、制御ゲートは、柱状シリコン層とフィン状シリコン層とから絶縁をすることができる。
【0076】
また、選択ゲートの周囲と底部に形成された選択ゲート絶縁膜により、選択ゲートは、柱状シリコン層と選択ゲートもしくは制御ゲートとから絶縁をすることができる。
【0078】
図３に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２、１０３を形成する。
【0079】
図４に示すように、シリコン基板１０１をエッチングし、第１と第２のフィン状シリコン層１０４、１０５を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
【0080】
図５に示すように、第１のレジスト１０２、１０３を除去する。
【0081】
図６に示すように、第１と第２のフィン状シリコン層１０４、１０５の周囲に第１の素子分離膜１０６を堆積する。第１の素子分離膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
【0082】
図７に示すように、第１の素子分離膜１０６をエッチバックし、第１と第２のフィン状シリコン層１０４、１０５の上部を露出する。
【0083】
図８に示すように、第１と第２のフィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成する。第２の絶縁膜１０７、１０８は、酸化膜が好ましい。
【0084】
図９に示すように、第２の絶縁膜１０７、１０８の上に第１のポリシリコン１０９を堆積し平坦化する。
【0085】
図１０に示すように、第１のポリシリコン１０９上に第３の絶縁膜１１０を形成する。第３の絶縁膜１１０は、窒化膜が好ましい。
【0086】
図１１に示すように、第２のレジスト１１１、１１２、１１３、１１４を、第１と第２のフィン状シリコン層１０４、１０５の方向に対して垂直の方向に形成する。
【0087】
図１２に示すように、第３の絶縁膜１１０と第１のポリシリコン１０９と第２の絶縁膜１０７、１０８と第１と第２のフィン状シリコン層１０４、１０５をエッチングすることにより、第１の柱状シリコン層１１５、第２の柱状シリコン層１１６、第３の柱状シリコン層１１７、第４の柱状シリコン層１１８と第１のポリシリコンによる第１のダミーゲート１０９ａ、１０９ｂ、１０９ｃ、１０９ｄを形成する。このとき、第３の絶縁膜１１０は、分離され、第３の絶縁膜１１０ａ、１１０ｂ、１１０ｃ、１１０ｄとなる。また、第２の絶縁膜１０７、１０８は分離され、第２の絶縁膜１０７ａ、１０７ｂ、１０８ａ、１０８ｂとなる。このとき、第２のレジスト１１１、１１２、１１３、１１４がエッチング中に除去された場合、第３の絶縁膜１１０ａ、１１０ｂ、１１０ｃ、１１０ｄがハードマスクとして機能する。第２のレジストがエッチング中に除去されないとき、第３の絶縁膜を使用しなくてもよい。
【0088】
図１３に示すように、第２のレジスト１１１、１１２、１１３、１１４を除去する。
【0089】
図１４に示すように、第１の柱状シリコン層１１５、第２の柱状シリコン層１１６、第３の柱状シリコン層１１７、第４の柱状シリコン層１１８と第１のダミーゲート１０９ａ、１０９ｂ、１０９ｃ、１０９ｄの周囲に第４の絶縁膜１１９、１２０を形成する。
【0090】
図１５に示すように、第３のレジスト１２１を形成し、エッチバックを行い、第１の柱状シリコン層１１５、第２の柱状シリコン層１１６、第３の柱状シリコン層１１７、第４の柱状シリコン層１１８上部を露出する。
【0091】
図１６に示すように、砒素やリン、ボロンといった不純物の注入を行い、第１の柱状シリコン層１１５、第２の柱状シリコン層１１６、第３の柱状シリコン層１１７、第４の柱状シリコン層１１８上部に、第５の拡散層１２２、第６の拡散層１２３、第７の拡散層１２４、第８の拡散層１２５を形成する。
【0092】
図１７に示すように、第３のレジスト１２１を除去する。
【0093】
図１８に示すように、第４の絶縁膜１１９、１２０の周囲に第２のポリシリコン１２６を堆積する。
【0094】
図１９に示すように、第２のポリシリコン１２６をエッチングすることにより、第１のダミーゲート１０９ａ、１０９ｂ、１０９ｃ、１０９ｄと第１の柱状シリコン層１１５、第２の柱状シリコン層１１６、第３の柱状シリコン層１１７、第４の柱状シリコン層１１８の側壁に残存させ、第２のダミーゲート１２６ａ、１２６ｂ、１２６ｃ、１２６ｄを形成する。このとき、第４の絶縁膜１１９、１２０は分離され、第４の絶縁膜１１９ａ、１１９ｂ、１２０ａ、１２０ｂとなってもよい。不純物を導入し、第１と第２のフィン状半導体層１０４、１０５上部に第１の拡散層１２７、第２の拡散層１２８を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。拡散層形成は、後述の第５の絶縁膜からなるサイドウォール形成後に行ってもよい。
【0095】
図２０に示すように、第２のダミーゲート１２６ａ、１２６ｂ、１２６ｃ、１２６ｄの周囲に、第５の絶縁膜１２９を形成する。第５の絶縁膜１２９は、窒化膜が好ましい。この後、第５の絶縁膜１２９をエッチングし、サイドウォール状に残存させ、第５の絶縁膜からなるサイドウォールを形成し、第１の拡散層１２７、第２の拡散層１２８上に金属と半導体の化合物層を形成してもよい。
【0096】
図２１に示すように、層間絶縁膜１３０を堆積する。コンタクトストッパ膜を用いてもよい。
【0097】
図２２に示すように、化学機械研磨し、第１のダミーゲート１０９ａ、１０９ｂ、１０９ｃ、１０９ｄと第２のダミーゲート１２６ａ、１２６ｂ、１２６ｃ、１２７ｄとの上部を露出する。
【0098】
図２３に示すように、第１のダミーゲート１０９ａ、１０９ｂ、１０９ｃ、１０９ｄと第２のダミーゲート１２６ａ、１２６ｂ、１２６ｃ、１２７ｄとを除去する。
【0099】
図２４に示すように、前記第２の絶縁膜１０７ａ、１０７ｂ、１０８ａ、１０８ｂと前記第４の絶縁膜１１９ａ、１１９ｂ、１２０ａ、１２０ｂを除去する。
【0100】
図２５に示すように、電荷蓄積層を有する層１３１を第１の柱状シリコン層１１５、第２の柱状シリコン層１１６、第３の柱状シリコン層１１７、第４の柱状シリコン層１１８の周囲と前記第５の絶縁膜１２９の内側に形成する。電荷蓄積層を有する層１３１は、窒化膜を含むことが好ましい。また、酸化膜、窒化膜、酸化膜の積層構造としてもよい。本製造方法の実施例では、電荷蓄積層を有する層として窒化膜を含む絶縁膜を用いる。絶縁膜であるから、選択ゲート絶縁膜としても用いることができる。
【0101】
図２６に示すように、ゲート導電膜１３２を堆積する。ゲート導電膜１３２は、金属であることが好ましい。
【0102】
図２７に示すように、ゲート導電膜１３２のエッチバックを行い、第１の柱状シリコン層１１５の周囲に第３の選択ゲート１３２ａを形成し、第２の柱状シリコン層１１６の周囲に第１の制御ゲート１３２ｂを形成し、第３の柱状シリコン層１１７の周囲に第３の制御ゲート１３２ｃを形成し、第４の柱状シリコン層１１８の周囲に第４の選択ゲート１３２ｄを形成する。
【0103】
図２８に示すように、露出した電荷蓄積層を有する層１３１を除去する。電荷蓄積層を有する層１３１は分離され、第３の選択ゲート絶縁膜１３１ａ、第１の電荷蓄積層を有する層１３１ｂ、第３の電荷蓄積層を有する層１３１ｃ、第４の選択ゲート絶縁膜１３１ｄとなる。
【0104】
図２９に示すように、電荷蓄積層を有する層１３３を第１の柱状シリコン層１１５、第２の柱状シリコン層１１６、第３の柱状シリコン層１１７、第４の柱状シリコン層１１８の周囲と前記第５の絶縁膜１２９の内側に形成する。電荷蓄積層を有する層１３３は、窒化膜を含むことが好ましい。また、酸化膜、窒化膜、酸化膜の積層構造としてもよい。本製造方法の実施例では、電荷蓄積層を有する層として窒化膜を含む絶縁膜を用いる。絶縁膜であるから、選択ゲート絶縁膜としても用いることができる。
【0105】
図３０に示すように、ゲート導電膜１３４を堆積する。ゲート導電膜１３４は、金属であることが好ましい。
【0106】
図３１に示すように、ゲート導電膜１３４のエッチバックを行い、第１の柱状シリコン層１１５の周囲に第１の選択ゲート１３４ａを形成し、第２の柱状シリコン層１１６の周囲に第２の制御ゲート１３４ｂを形成し、第３の柱状シリコン層１１７の周囲に第４の制御ゲート１３４ｃを形成し、第４の柱状シリコン層１１８の周囲に第２の選択ゲート１３４ｄを形成する。
【0107】
図３２に示すように、電荷蓄積層を有する層１３３を除去する。電荷蓄積層を有する層１３３は分離され、第１の選択ゲート絶縁膜１３３ａ、第２の電荷蓄積層を有する層１３３ｂ、第４の電荷蓄積層を有する層１３３ｃ、第２の選択ゲート絶縁膜１３３ｄとなる。
【0108】
図３３に示すように、第２の層間絶縁膜１３５を堆積する。
【0109】
図３４に示すように、平坦化を行い、第１の柱状シリコン層１１５、第２の柱状シリコン層１１６、第３の柱状シリコン層１１７、第４の柱状シリコン層１１８上部を露出する。第２の層間絶縁膜１３５は分離され、第２の層間絶縁膜１３５ａ、１３５ｂ、１３５ｃ、１３５ｄとなる。
【0110】
図３５に示すように、金属１３６を堆積する。
【0111】
図３６に示すように、第４のレジスト１３７、１３８、１３９を形成する。
【0112】
図３７に示すように、金属１３６をエッチングし、第１のビット線１３６ａ、上部内部配線１３６ｂ、第１のソース線１３６ｃを形成する。
【0113】
図３８に示すように、第４のレジス１３７、１３８、１３９を除去する。
【0114】
図３９に示すように、第３の層間絶縁膜１４０を形成する。
【0115】
図４０に示すように、コンタクトを形成するための第５のレジスト１４１を形成する。
【0116】
図４１に示すように、第３の層間絶縁膜１４０をエッチングし、コンタクト孔１４２ａを形成する。
【0117】
図４２に示すように、第５のレジスト１４１を除去する。
【0118】
図４３に示すように、金属１４３を堆積する。このとき、コンタクト孔１４２ａに金属が埋め込まれ、コンタクト１４２が形成される。
【0119】
図４４に示すように、第６のレジスト１４４を形成する。
【0120】
図４５に示すように、金属１４３をエッチングし、第２のビット線１４３ａを形成する。
【0121】
図４６に示すように、第６のレジスト１４４を除去する。
【0122】
以上により、配線層を形成する工程が示された。
【0123】
以上により、本発明の実施形態に係る半導体装置の構造を形成するための製造工程が示された。
【0124】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
【0125】
例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
【符号の説明】
【0126】
１０１．シリコン基板１０２．第１のレジスト
１０３．第１のレジスト
１０４．第１のフィン状シリコン層
１０５．第２のフィン状シリコン層
１０６．第１の素子分離膜
１０７．第２の絶縁膜
１０７ａ．第２の絶縁膜
１０７ｂ．第２の絶縁膜
１０８．第２の絶縁膜
１０８ａ．第２の絶縁膜
１０８ｂ．第２の絶縁膜
１０９．第１のポリシリコン
１０９ａ．第１のダミーゲート
１０９ｂ．第１のダミーゲート
１０９ｃ．第１のダミーゲート
１０９ｄ．第１のダミーゲート
１１０．第３の絶縁膜
１１０ａ．第３の絶縁膜
１１０ｂ．第３の絶縁膜
１１０ｃ．第３の絶縁膜
１１０ｄ．第３の絶縁膜
１１１．第２のレジスト
１１２．第２のレジスト
１１３．第２のレジスト
１１４．第２のレジスト
１１５．第１の柱状シリコン層
１１６．第２の柱状シリコン層
１１７．第３の柱状シリコン層
１１８．第４の柱状シリコン層
１１９．第４の絶縁膜
１１９ａ．第４の絶縁膜
１１９ｂ．第４の絶縁膜
１２０．第４の絶縁膜
１２０ａ．第４の絶縁膜
１２０ｂ．第４の絶縁膜
１２１．第３のレジスト
１２２．第５の拡散層
１２３．第６の拡散層
１２４．第７の拡散層
１２５．第８の拡散層
１２６．第２のポリシリコン
１２６ａ．第２のダミーゲート
１２６ｂ．第２のダミーゲート
１２６ｃ．第２のダミーゲート
１２６ｄ．第２のダミーゲート
１２７．第１の拡散層
１２８．第２の拡散層
１２９．第５の絶縁膜
１３０．層間絶縁膜
１３１．電荷蓄積層を有する層
１３１ａ．第３の選択ゲート絶縁膜
１３１ｂ．第１の電荷蓄積層を有する層
１３１ｃ．第３の電荷蓄積層を有する層
１３１ｄ．第４の選択ゲート絶縁膜
１３２．ゲート導電膜
１３２ａ．第３の選択ゲート
１３２ｂ．第１の制御ゲート
１３２ｃ．第３の制御ゲート
１３２ｄ．第４の選択ゲート
１３３．電荷蓄積層を有する層
１３３ａ．第１の選択ゲート絶縁膜
１３３ｂ．第２の電荷蓄積層を有する層
１３３ｃ．第４の電荷蓄積層を有する層
１３３ｄ．第２の選択ゲート絶縁膜
１３４．ゲート導電膜
１３４ａ．第１の選択ゲート
１３４ｂ．第２の制御ゲート
１３４ｃ．第４の制御ゲート
１３４ｄ．第２の選択ゲート
１３５．第２の層間絶縁膜
１３５ａ．第２の層間絶縁膜
１３５ｂ．第２の層間絶縁膜
１３５ｃ．第２の層間絶縁膜
１３５ｄ．第２の層間絶縁膜
１３６．金属
１３６ａ．第１のビット線
１３６ｂ．上部内部配線
１３６ｃ．第１のソース線
１３７．第４のレジスト
１３８．第４のレジスト
１３９．第４のレジスト
１４０．第３の層間絶縁膜
１４１．第５のレジスト
１４２．コンタクト
１４２ａ．コンタクト孔
１４３．金属
１４３ａ．第２のビット線
１４４．第６のレジスト
２０１．第１の柱状半導体層
２０２．第２の柱状半導体層
２０３．第５の柱状半導体層
２０４．第６の柱状半導体層
２０５．第７の柱状半導体層
２０６．第８の柱状半導体層
２０７．第３の柱状半導体層
２０８．第４の柱状半導体層
２０９．第１の下部内部配線
２１１．第４の下部内部配線
２１０．第３の下部内部配線
２１２．第２の下部内部配線
２１３．第３の選択ゲート絶縁膜
２１４．第１の電荷蓄積層を有する層
２１５．第５の電荷蓄積層を有する層
２１６．第７の電荷蓄積層を有する層
２１７．第９の電荷蓄積層を有する層
２１８．第１１の電荷蓄積層を有する層
２１９．第３の電荷蓄積層を有する層
２２０．第４の選択ゲート絶縁膜
２２１．第１の選択ゲート絶縁膜
２２２．第２の電荷蓄積層を有する層
２２３．第６の電荷蓄積層を有する層
２２４．第８の電荷蓄積層を有する層
２２５．第１０の電荷蓄積層を有する層
２２６．第１２の電荷蓄積層を有する層
２２７．第４の電荷蓄積層を有する層
２２８．第２の選択ゲート絶縁膜
２２９．第３の選択ゲート
２３０．第１の制御ゲート
２３１．第５の制御ゲート
２３２．第７の制御ゲート
２３３．第９の制御ゲート
２３４．第１１の制御ゲート
２３５．第３の制御ゲート
２３６．第４の選択ゲート
２３７．第１の選択ゲート
２３８．第２の制御ゲート
２３９．第６の制御ゲート
２４０．第８の制御ゲート
２４１．第１０の制御ゲート
２４２．第１２の制御ゲート
２４３．第４の制御ゲート
２４４．第２の選択ゲート
２４５．第１のビット線
２４６．第１の上部内部配線
２４７．第３の上部内部配線
２４８．第２の上部内部配線
２４９．第１のソース線