特許 5930434 交差結合効果を低減するためのシステムおよび方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5930434

(24)【登録日】2016年5月13日

(45)【発行日】2016年6月8日

(54)【発明の名称】交差結合効果を低減するためのシステムおよび方法

(51)【国際特許分類】

   G06F 3/00 20060101AFI20160526BHJP

   H03K 19/0185 20060101ALI20160526BHJP

【ＦＩ】

   G06F3/00 R

   H03K19/00 101E

【請求項の数】19

【全頁数】20

(21)【出願番号】特願2014-532079(P2014-532079)

(86)(22)【出願日】2012年9月24日

(65)【公表番号】特表2014-531673(P2014-531673A)

(43)【公表日】2014年11月27日

(86)【国際出願番号】US2012056954

(87)【国際公開番号】WO2013044254

(87)【国際公開日】20130328

【審査請求日】2014年3月19日

(31)【優先権主張番号】13/242,469

(32)【優先日】2011年9月23日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】507364838

【氏名又は名称】クアルコム，インコーポレイテッド

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100163522

【弁理士】

【氏名又は名称】黒田 晋平

(72)【発明者】

【氏名】ベイカー・エス・モハンマド

(72)【発明者】

【氏名】ポール・ディー・バセット

(72)【発明者】

【氏名】マーティン・サン−ローラン

【審査官】 宮久保 博幸

(56)【参考文献】

【文献】 特開２００３−１９５９９２（ＪＰ，Ａ）

【文献】 特開２００６−３５２７４１（ＪＰ，Ａ）

【文献】 特開平１０−１８７０９３（ＪＰ，Ａ）

【文献】 特開２０１１−０１７８６９（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００３／０２２７２９６（ＵＳ，Ａ１）

【文献】 特表２００４−５２６３５１（ＪＰ，Ａ）

【文献】 米国特許第０４３２１４９２（ＵＳ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ ３／００

Ｈ０３Ｋ １９／０１８５

(57)【特許請求の範囲】

【請求項1】

第1のバスラインに結合された第1のドライバ回路であって、前記第1のドライバ回路が、
第1の入力信号を受信し、第1の出力信号を生成するように構成された第1の遅延要素であって、前記第1の出力信号が、前記第1の入力信号がロジックハイレベルからロジックローレベルに遷移すると、第1の遅延期間の後でロジックレベルを遷移させ、前記第1の出力信号が、前記第1の入力信号が前記ロジックローレベルから前記ロジックハイレベルに遷移すると、第2の遅延期間の後でロジックレベルを遷移させ、前記第1の遅延要素がクロック信号を受信するように構成されたラッチであり、前記クロック信号が、前記第1の遅延要素の第1のn型金属酸化膜半導体(NMOS)トランジスタの第1のゲートに、および前記第1の遅延要素の第2のNMOSトランジスタの第2のゲートに印加され、前記第1のNMOSトランジスタが、前記第1の遅延期間の後で前記第1の出力信号を生成するように構成され、前記第2のNMOSトランジスタが、前記第2の遅延期間の後で前記第1の出力信号を生成するように構成され、
前記第1のドライバ回路が、前記第1のバスラインを介して前記第1の出力信号を送信するように構成される、第1の遅延要素を含む第1のドライバ回路と、
前記第1のバスラインに物理的に極近接する第2のバスラインに結合された第2のドライバ回路であって、前記第2のバスラインを介して第2の出力信号を送信するように構成された第2のドライバ回路とを備えるデバイス。

【請求項2】

前記第1の遅延期間と前記第2の遅延期間との間の差が、前記第1の出力信号および前記第2の出力信号が反対のロジックレベルに遷移するとき、前記第2の出力信号と同時に、ロジックレベルを前記第1の出力信号が遷移させるのを防止する、請求項１に記載のデバイス。

【請求項3】

前記第1のNMOSトランジスタの第1のソースが、第3のインバータから、反転された第1の入力信号を受信するように結合され、前記第1のNMOSトランジスタの第1のドレインが、前記反転された第1の入力信号を第4のインバータに与えるように結合される、請求項１に記載のデバイス。

【請求項4】

前記第2のNMOSトランジスタの第2のソースが、前記第1の入力信号を受信するように結合される、請求項３に記載のデバイス。

【請求項5】

前記第4のインバータの出力および前記第2のNMOSトランジスタの第2のドレインが、第5のインバータの入力に結合され、前記第5のインバータが前記第1の出力信号を生成する、請求項４に記載のデバイス。

【請求項6】

前記第1の遅延期間と前記第2の遅延期間との間の差が50ピコ秒である、請求項１に記載のデバイス。

【請求項7】

前記第1の遅延期間と前記第2の遅延期間との間の差が、少なくとも、2つの論理ゲートに関連付けられた遅延時間である、請求項１に記載のデバイス。

【請求項8】

前記第1の遅延期間と前記第2の遅延期間との間の差が、少なくとも、3つの論理ゲートに関連付けられた遅延時間である、請求項１に記載のデバイス。

【請求項9】

前記第1のNMOSトランジスタの第1の幅が、前記第2のNMOSトランジスタの第2の幅よりも狭い、請求項１に記載のデバイス。

【請求項10】

前記第1のNMOSトランジスタの第1のチャネルが、前記第2のNMOSトランジスタの第2のチャネルよりも長い、請求項１に記載のデバイス。

【請求項11】

前記第1のNMOSトランジスタの第1の閾値電圧レベルが、前記第2のNMOSトランジスタの第2の閾値電圧レベルよりも大きい、請求項１に記載のデバイス。

【請求項12】

第1の遅延要素において第1の入力信号を受信するステップであって、前記第1の遅延要素が第1のバスラインに結合されている、ステップと、
前記第1の遅延要素において第1の出力信号を生成するステップであって、前記第1の出力信号が、前記第1の入力信号がロジックハイレベルからロジックローレベルに遷移すると、第1の遅延期間の後でロジックレベルを遷移させ、前記第1の出力信号が、前記第1の入力信号が前記ロジックローレベルから前記ロジックハイレベルに遷移すると、第2の遅延期間の後でロジックレベルを遷移させ、前記第1の遅延要素が、クロック信号を受信するように構成されたラッチであり、前記クロック信号が、前記第1の遅延要素の第1のn型金属酸化膜半導体(NMOS)トランジスタの第1のゲートに、および前記第1の遅延要素の第2のNMOSトランジスタの第2のゲートに印加され、前記第1のNMOSトランジスタが、前記第1の遅延期間の後で前記第1の出力信号を生成するように構成され、前記第2のNMOSトランジスタが、前記第2の遅延期間の後で前記第1の出力信号を生成するように構成される、ステップとを含む方法。

【請求項13】

第2の遅延要素において第2の入力信号を受信するステップであって、前記第2の遅延要素が第2のバスラインに結合され、前記第2の遅延要素が、前記第1の遅延要素が前記第1の入力信号を受信すると、前記第2の入力信号を受信するステップと、
前記第2の遅延要素において第2の出力信号を生成するステップとをさらに含む、請求項１２に記載の方法。

【請求項14】

前記第1のNMOSトランジスタの第1のソースが、第3のインバータから、反転された第1の入力信号を受信するように結合され、前記第1のNMOSトランジスタの第1のドレインが、前記反転された第1の入力信号を第4のインバータに与えるように結合される、請求項１２に記載の方法。

【請求項15】

前記第2のNMOSトランジスタの第2のソースが、前記第1の入力信号を受信するように結合される、請求項１４に記載の方法。

【請求項16】

前記第4のインバータの出力および前記第2のNMOSトランジスタの第2のドレインが、第5のインバータの入力に結合され、前記第5のインバータが前記第1の出力信号を生成する、請求項１５に記載の方法。

【請求項17】

第1の入力信号の遷移に基づいて、第1のバスラインにおいて第1の出力信号を遅延させるための手段であって、前記第1の出力信号が、前記第1の入力信号がロジックハイレベルからロジックローレベルに遷移すると、第1の遅延期間だけ遅延され、前記第1の出力信号が、前記第1の入力信号が前記ロジックローレベルから前記ロジックハイレベルに遷移すると、第2の遅延期間だけ遅延され、前記第1の出力信号を遅延させるための前記手段が、クロック信号を受信するように構成されたラッチを含み、前記クロック信号が、第1の遅延要素の第1のn型金属酸化膜半導体(NMOS)トランジスタの第1のゲートに、および前記第1の遅延要素の第2のNMOSトランジスタの第2のゲートに印加され、前記第1のNMOSトランジスタが、前記第1の遅延期間の後で前記第1の出力信号を生成するように構成され、前記第2のNMOSトランジスタが、前記第2の遅延期間の後で前記第1の出力信号を生成するように構成される、手段と、
第2の入力信号の遷移に基づいて、第2のバスラインにおいて第2の出力信号を遅延させるための手段とを備える装置。

【請求項18】

前記第1の出力信号を遅延させるための前記手段に前記第1の入力信号を与えるための手段をさらに備え、与えるための前記手段が、電子デバイスの構成要素を含む、請求項１７に記載の装置。

【請求項19】

コーディング・デコーディング手段と、
プロセッシング手段とをさらに備え、前記コーディング・デコーディング手段が、前記第1のバスラインを介して前記プロセッシング手段に結合され、前記第1の出力信号が、前記第1のバスラインを通じて前記プロセッシング手段に送信される、請求項１７に記載の装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は概して、交差結合効果の低減に関する。

【背景技術】

【0002】

技術の進歩によって、コンピューティングデバイスはより小型にかつより高性能になっている。たとえば、現在、小型で、軽量で、ユーザが簡単に持ち運べる、携帯式のワイヤレス電話、携帯情報端末(PDA)、およびページングデバイスなどの、ワイヤレスコンピューティングデバイスを含む、様々な携帯式の個人向けコンピューティングデバイスが存在する。より具体的には、セルラー電話やインターネットプロトコル(IP)電話などの携帯式のワイヤレス電話は、ボイスおよびデータパケットを、ワイヤレスネットワークを介して通信することができる。さらに、多くのそのようなワイヤレス電話には、内部に他の種類のデバイスが組み込まれている。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤも含み得る。また、そのようなワイヤレス電話は、ウェブブラウザアプリケーションなど、インターネットにアクセスするために使用され得るソフトウェアアプリケーションを含む実行可能な命令を処理することができる。したがって、これらのワイヤレス電話は、高いコンピューティング能力を含み得る。

【0003】

ワイヤレス電話などの電子デバイスがより小さくなるのに従って、電子デバイス内のオンチップバスのスケーリング技術と電力散逸との間にトレードオフがあり得る。バスライン(たとえば、ワイヤー)によって散逸される電力のかなりの部分は、バスラインの間の結合容量によるものであり得る(たとえば、バスラインが隣接しているとき)。結合容量を充電するためのエネルギーは、バスラインの間の相対スイッチング活動により変わり得る。たとえば、2つの隣接するバスライン上の信号が同時に同じ方向にスイッチするとき、バスラインの間の電圧差、およびしたがって結合容量を充電するためのエネルギーは、約ゼロになり得る。ただし、一方のバスライン上の信号がスイッチし、他方のバスライン上の信号が同じままであるとき、電圧変化はVであってよく、結合容量を充電するためのエネルギーは、1/2C_cV²ジュールに等しくてよく、C_cは、バスラインの間の有効静電容量であり、Vは電圧振幅である。さらに、バスライン上の信号が同時に反対方向にスイッチするとき、電圧変化は倍(すなわち2V)になり得、結合容量をスイッチするためのエネルギーは、1/2C_c(2V)²=2C_cV²ジュールに等しくなり得る。

【0004】

隣接するバスラインによって散逸される電力を低減するための様々な技法が提案されている。1つの技法は、遮蔽バスラインを伴う。ただし、ラインからラインへの静電容量がバスラインの供給ノードにおいて依然として起こり得るので、この技法は、電力散逸の増大に、効果的に対処することができない。別の技法は、バスラインの間の間隔を大きくするものである。ただし、バスラインの間の間隔を大きくすると、受容できないほどダイ面積が増大する場合がある。論理遮蔽も提案されている。論理遮蔽では、反対方向にスイッチする隣接する信号は、論理制約に基づいて再ルーティングされ得る。ただし、相互排他的な信号を論理的に位置特定するのは困難な場合がある。

【発明の概要】

【課題を解決するための手段】

【0005】

極近接したバスラインにおいて、スイッチング信号の立上りエッジを(たとえば、スイッチング遅延を増大させることによって)減速させ(すなわち、遅延されたローからハイへの遷移を生じ)、スイッチング信号の立下りエッジを(たとえば、スイッチング遅延を低減することによって)加速させ(すなわち、ハイからローへの遷移を生じ)、またはその逆のシステムおよび方法について開示する。ドライバ回路が、1つまたは複数のそのような隣接または極近接したバスラインに結合されてよく、ドライバ回路は、第1の遅延および第2の遅延を実装する。第1の遅延は、ハイからローへの遷移に応答して(たとえば、論理「1」から論理「0」への信号遷移に応答して)よく、第2の遅延は、ローからハイへの遷移に応答して(たとえば、論理「0」から論理「1」への信号遷移に応答して)よい。第1および第2の遅延は、第1の遅延と第2の遅延との間の差が、隣接するバスラインを介した信号の送信に関連した電力を低減するのに十分であるように選べばよい。隣接するバスラインにおける信号スイッチング遅延を変動させることによって、スイッチングによるエネルギー散逸を低減することができる。ドライバ回路は、第1および第2の遅延を実装する遅延要素を含み得る。たとえば、遅延要素は、スキュードインバータ、レベルシフタ、ラッチ、またはセンス増幅器であってよい。

【0006】

特定の実施形態では、デバイスは、複数のバスラインに結合された複数のドライバ回路を含み得る。複数のドライバ回路の第1のドライバ回路は、複数のバスラインのうちの第1のバスラインに結合され得る。第1のドライバ回路は、出力信号を生じるように構成された遅延要素を含み得る。出力信号は、ハイからローへの入力信号の第1のデジタル値遷移に応答して第1の遅延の後で遷移してよく、ローからハイへの入力信号の第2のデジタル値遷移に応答して第2の遅延の後で遷移してよい。第1の遅延は、第1のバスラインを介した、および第1のバスラインに物理的に極近接した第2のバスラインを介した信号の送信に関連した電力を低減するのに十分な量だけ、第2の遅延とは異なってよい。たとえば、遅延要素は、第1および第2のバスライン上の信号が同時にスイッチするのを防止することができ、可能性として、バスラインをスイッチするのに必要とされるエネルギーを低減する。遅延要素は、スキュードインバータ、レベルシフタ、ラッチ、またはセンス増幅器を含み得る。加えて、遅延要素を含む第2のドライバ回路は、第2のバスラインに結合されてよい(すなわち、第2のバスラインは、遅延要素も含み得る)。さらに、ある特定の例示的実装形態では、複数のバスラインに結合された複数のドライバ回路はすべて、遅延要素を含み得る。

【0007】

別の特定の実施形態では、方法は、複数のバスラインのうちの第1のバスラインに結合された遅延要素において、第1の入力信号を受信するステップを含み得る。第1の入力信号は、第1のデジタル値をハイからローに遷移させる。この方法は、第1の入力信号に応答して、遅延要素において第1の出力信号を生成するステップをさらに含み、第1の出力信号は、第1の遅延の後で遷移する。この方法は、遅延要素において第2の入力信号を受信するステップをさらに含む。第2の入力信号は、第2のデジタル値をローからハイに遷移させる。この方法は、遅延要素において第2の出力信号を生成するステップをさらに含み、第2の出力信号は、第2の遅延の後で遷移する。遅延要素は、ハイからローへの、入力信号の第1のデジタル値遷移に応答して、第1の遅延の後で遷移し、ローからハイへの、入力信号の第2のデジタル値遷移に応答して、第2の遅延の後で遷移する出力信号を生じるように構成される。第1の遅延は、第1のバスラインを介した、および第1のバスラインに物理的に極近接した第2のバスラインを介した信号の送信に関連した電力を低減するのに十分な量だけ、第2の遅延とは異なってよい。たとえば、遅延要素は、第1および第2のバスライン上の信号が同時にスイッチするのを防止することができ、可能性として、バスラインをスイッチするのに必要とされるエネルギーを低減する。遅延要素は、スキュードインバータ、レベルシフタ、ラッチ、またはセンス増幅器を含み得る。

【0008】

別の特定の実施形態では、装置は、第1のバスラインにおける入力信号のデジタル値遷移に基づいて、複数のバスラインのうちの第1のバスラインにおける出力信号を遅延させるための手段を含む。出力信号は、ハイからローへの入力信号の第1のデジタル値遷移に応答して第1の遅延の後で遷移し、ローからハイへの入力信号の第2のデジタル値遷移に応答して第2の遅延の後で遷移する。第1の遅延は、第1のバスラインを介した、および第1のバスラインに物理的に極近接した第2のバスラインを介した信号の送信に関連した電力を低減するのに十分な量だけ、第2の遅延とは異なる。遅延させるための手段は、スキュードインバータ、レベルシフタ、ラッチ、またはセンス増幅器を含む。

【発明の効果】

【0009】

開示する実施形態のうちの少なくとも1つによって与えられる1つの特定の利点は、隣接するバスラインまたは極近接するバスラインにおける交差結合による電力散逸の低減である。開示する実施形態のうちの少なくとも1つによって与えられる別の特定の利点は、電力散逸の低減による、電子デバイスのバッテリ寿命の増大である。

【0010】

本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになろう。

【図面の簡単な説明】

【0011】

【図1】バスライン上の交差結合効果を低減するためのシステムの、ある特定の例示的な実施形態のブロック図である。

【図2】図1のシステムにおける信号遷移の、ある特定の例示的な実施形態の図である。

【図3】図1の遅延要素を実装するスキュードインバータ回路の、ある特定の例示的な実施形態の図である。

【図4】図1の遅延要素を実装するスキュードインバータ回路の別の特定の例示的な実施形態の図である。

【図5】図1の遅延要素を実装するレベルシフタの、ある特定の例示的な実施形態の図である。

【図6】図1の遅延要素を実装するレベルシフタの別の特定の例示的な実施形態の図である。

【図7】図1の遅延要素を実装するラッチの、ある特定の例示的な実施形態の図である。

【図8】図1の遅延要素を実装するセンス増幅器の、ある特定の例示的な実施形態の図である。

【図9】バスライン上の交差結合効果を低減するための方法の、ある特定の例示的な実施形態のフローチャートである。

【図10】バスライン上の交差結合効果を低減するためのシステムを含むワイヤレスデバイスのブロック図である。

【発明を実施するための形態】

【0012】

図1を参照すると、バスライン上の交差結合効果を低減するためのシステムの、ある特定の例示的な実施形態が開示され、全体が100と表される。システム100は、複数のバスライン108を介して第2の構成要素130に結合された第1の構成要素120を含む。バスライン108の各々は、複数のドライバ回路104のうちの1つに結合されてよい。

【0013】

例示的な実施形態において、第1の構成要素120および第2の構成要素130は、ワイヤレス電話などの電子デバイスに統合されたハードウェア構成要素である。たとえば、第1の構成要素120および第2の構成要素130は、図10を参照して説明する電子デバイスの構成要素を含み得る。

【0014】

複数のドライバ回路104の第1のドライバ回路は、複数のバスライン108のうちの第1のバスライン(図1では「1」と表される)に結合され得る。第1のドライバ回路は、遅延要素106を含み、入力信号102を受信し、出力信号110を生じ得る。入力信号102は、差動であってもシングルエンドであってもよい。遅延要素106は、スキュードインバータ、レベルシフタ、ラッチ、およびセンス増幅器のうちの1つを含み得る。遅延要素106に依存して、入力信号102および出力信号110は、同じ論理値を有してもよく(たとえば、両方が論理「1」であっても両方が論理「0」であってもよく)、反対論理値を有してもよい(たとえば、一方が論理「0」であり他方が論理「1」であってよい)。たとえば、遅延要素106がスキュードインバータ回路を含む場合(たとえば、図3〜図4に示すように)、出力信号110は、入力信号102の逆でよい。特定の実施形態では、遅延要素106は、クロック信号(図示せず)も受信することができ、クロック信号中の遷移に応答して出力信号110を生じ得る(たとえば、図7のラッチを参照してさらに説明するように)。遅延要素106は、出力信号110が、ハイからローへの入力信号102の第1のデジタル値遷移に応答して第1の遅延の後で遷移し、ローからハイへの入力信号102の第2のデジタル値遷移に応答して第2の遅延の後で遷移するような出力信号110を生じるように構成されてよい。たとえば、遅延要素106は、論理「1」から論理「0」への遷移における遅延とは異なる、論理「0」から論理「1」への遷移における遅延を有し得る。第1の遅延は、第1のバスラインを介した、および第1のバスラインに物理的に極近接した第2のバスライン(図1では「2」と表される)を介した信号の送信に関連した電力を低減するのに十分な量だけ、第2の遅延とは異なってよい。たとえば、遅延要素106が第1のバスラインに結合され、別の遅延要素(図示せず)が第2のバスラインに結合されているとき、遅延要素は、バスラインにおける反対信号遷移が同時に起こるのを防止することができ、そうすることによって、バスラインにおける交差結合効果(たとえば、140でファントムとして示す)を低減する。

【0015】

図2は、図1のシステム100の動作を示し、全体が200と表される。図1のシステム100の動作中、第1の構成要素120は、複数のバスライン108を介して第2の構成要素130に信号を送信することができる。たとえば、第1の構成要素120は、それぞれ、隣接する第1のバスラインおよび第2のバスラインを超えて、信号102、202を送信することができる。時間「T」において、信号102および202は、図2に示すように、反対方向に遷移し得る。信号102および202における遷移に応答して、バスラインに結合されたドライバ回路104は、対応する出力信号を、バスラインの間の交差結合の影響を低減するように遅延させることができる。

【0016】

特定の実施形態では、入力信号における遷移と、対応する出力信号における対応する立上りとの間の時間差が、入力信号における遷移と、対応する出力信号における対応する立下りとの間の時間差よりも短くなるように、図1のドライバ回路104は、「立上りが速く」かつ「立下りが遅い」出力を有し得る。説明のために、出力信号110Aおよび210Aは、「立上りが速く」かつ「立下りが遅い」出力を有する実装形態を示す。

【0017】

代替として、入力信号における遷移と、対応する出力信号における対応する立上りとの間の時間差が、入力信号における遷移と、対応する出力信号における対応する立下りとの間の時間差よりも長くなるように、図1のドライバ回路104は、「立上りが遅く」かつ「立下りが速い」出力を実装し得る。説明のために、出力信号110Bおよび210Bは、「立上りが遅く」かつ「立下りが速い」出力を有する実装形態を示す。

【0018】

立上り遅延および立下り遅延における差に対応する時間差T_dは、時間差T_dが、バスラインの間の交差結合の影響を低減するのに十分であるように選択すればよい。たとえば、時間差T_dは、ハードウェア設計中の実験の後に、および図1のシステム100などの電子デバイスまたはシステムのシミュレーションに基づいて判断してよい。説明のために、入力信号102および202により、出力信号において同時反対遷移が生じた場合、結合容量により散逸されるエネルギーは2C_cV²であり得る。時間差T_dは、出力信号における同時反対遷移が代わりに、一方が一定のままである間に遷移する他方の出力信号の2つの連続インスタンスになる(たとえば、出力信号ペア110A、210Aおよび110B、210Bで示すように)ように選択されてよい。これらのインスタンスの各々により、1/2C_cV²のエネルギー散逸が生じ得る。したがって、結合容量による総エネルギーは、2C_cV²から1/2C_cV²+1/2C_cV²=C_cV²に低減することができる。そのような時間差T_dは、隣接するバスラインにおけるシミュレーションおよび実験に基づいて判断することができる。時間差T_dは、隣接するバスラインにおける信号が同時に反対方向にスイッチするのを防止するのに十分に大きいとともに、複数のバスラインを通って遷移する信号を不必要に減速させるように大きすぎないべきであることに留意されたい。

【0019】

選択された時間差T_dは、回路に遅延要素を採り入れることによって実装することができる。たとえば、時間差T_dをそのスイッチング遅延が実装し得るトランジスタを有する回路要素を使われてよい。したがって、時間差T_dは、ピコ秒数、論理ゲート遅延の数、または当業者によって使われる他のどの尺度としても実装することができる。図1のシステム100はしたがって、隣接するバスラインまたは極近接するバスラインにおける交差結合による電力散逸を低下させることができる。さらに、図1のシステム100は、図1のシステム100を含む電子デバイスのバッテリ寿命を増大させ得る。

【0020】

図3は、図1の遅延要素106の遅延機能を実装するのに使われ得るスキュードインバータ回路300の、ある特定の例示的な実施形態の図である。スキュードインバータ回路300は、入力信号102を受信することができ、出力信号110を生じ得る。

【0021】

スキュードインバータ回路300は、第1のインバータ304、第2のインバータ306、およびNANDゲート308を含み得る。特定の実施形態では、第1のインバータ304は、図1の第1の構成要素120から送信される入力信号102を受信することができる。第2のインバータ306は、第1のインバータ304の出力を受信することができる。NANDゲート308は、入力信号102および第2のインバータ306の出力を受信することができ、出力信号110を生じ得る。スキュードインバータ回路300によって生じた出力信号110(すなわち、NANDゲート308における出力)は、複数のバスライン108のうちのバスラインのうちの1つ(たとえば、図1では「1」と表されるバスライン)を介して図1の第2の構成要素130に送信され得る。

【0022】

動作中、NANDゲート308は、インバータ304、306を介して第1の入力310において入力信号102を受信することができ、第2の入力320において直接、入力信号102を受信することができる。したがって、入力信号102におけるどの立上りまたは立下りも、第1の入力310に届くのに先立って、第2の入力320に届き得る。入力信号102における(たとえば、論理「1」から論理「0」への)立下りに応答して、NANDゲート308は、入力信号102の立下りが第2の入力320に達すると、出力信号110における対応する立上りを生じ得る。ただし、入力信号102における(たとえば、論理「0」から論理「1」への)立上りに応答して、NANDゲート308は、入力信号102における立上りが両方の入力310、320に達するまで、出力信号110における対応する立下りを生じることができない。スキュードインバータ回路300はこのように「立上りが速く、立下りが遅い」出力を生じ得る。出力信号110における立上り時間と立下り時間との間の差は、インバータ304、306の特性に基づき得る。

【0023】

図4は、図1の遅延要素106の機能を実装するのに使われ得るスキュードインバータ回路400の別の特定の例示的な実施形態の図である。スキュードインバータ回路400は、入力信号102を受信することができ、出力信号110を生じ得る。

【0024】

スキュードインバータ回路400は、第1のインバータ404、第2のインバータ406、およびNORゲート408を含み得る。特定の実施形態では、第1のインバータ404は、図1の第1の構成要素120から送信される入力信号102を受信することができる。第2のインバータ406は、第1のインバータ404の出力を受信することができる。NORゲート408は、入力信号102および第2のインバータ406の出力を受信することができ、出力信号110を生じ得る。出力信号110は、バスライン108のうちの1つ(たとえば、図1では「1」と表されるバスライン)を介して図1の第2の構成要素130に送信され得る。

【0025】

動作中、NORゲート408は、インバータ404、406を介して第1の入力410において入力信号102を受信することができ、第2の入力420において直接、入力信号102を受信することができる。したがって、入力信号102におけるどの立上りまたは立下りも、第1の入力410に届くのに先立って、第2の入力420に届き得る。入力信号102中の(たとえば、論理「0」から論理「1」への)立上りに応答して、NORゲート408は、入力信号102の立上りが第2の入力420に達すると、出力信号110における対応する立下りを生じ得る。ただし、入力信号102における(たとえば、論理「1」から論理「0」への)立下りに応答して、NORゲート408は、入力信号102における立下りが両方の入力410、420に達するまで、出力信号110における対応する立上りを生じることができない。スキュードインバータ回路400はこのように「立上りが遅く、立下りが速い」出力を生じ得る。出力信号110における立上り時間と立下り時間との間の差は、インバータ404、406の特性に基づき得る。図3〜図4は、立上りと立下り出力との間に2つのゲートの遅延を採り入れるスキュードインバータ回路を示すが、インバータを追加または削除し、それに従って論理ゲートを変えることによって、任意の数のゲートの遅延が実装されてよい。たとえば、2つの追加インバータを、第1のインバータ404と第2のインバータ406との間のスキュードインバータ回路400に挿入して、立上りと立下り出力との間に4つのゲートの遅延を実装することができる。

【0026】

図5は、図1の遅延要素106の機能を実装するのに使われ得るレベルシフタ500の、ある特定の例示的な実施形態の図である。たとえば、レベルシフタ500は、入力信号102を受信することができ、出力信号110を生じ得る。

【0027】

レベルシフタ500は、第1のp型電界効果トランジスタ(PFET)506、第2のPFET504、第3のPFET516、および第4のPFET514を含み得る。レベルシフタ500は、第1のn型電界効果トランジスタ(NFET)508、第2のNFET518、第1のインバータ512、および第2のインバータ520も含み得る。第1のPFET506は、第2のPFET504と第1のNFET508との間に直列に結合され得る。第3のPFET516は、第4のPFET514と第2のNFET518との間に直列に結合され得る。

【0028】

特定の実施形態では、第1のNFET508は、第1のNFET508のゲートにおいて、図1の第1の構成要素120から送信される入力信号102を受信することができる。さらに、入力信号102は、第1のPFET506のゲートに結合されてよく、入力信号102の逆は、第3のPFET516のゲートに、および第2のNFET518のゲートに結合されてよい。第2のPFET504のゲートは、第3のPFET516の端子に、および第2のNFET518の端子に結合されてよい。第4のPFET514のゲートは、第1のPFET506の端子に、第1のNFET508の端子に、および出力信号110を生成し得る第2のインバータ520に結合されてよい。ソース電圧(たとえば、VDD_out)は、第2のPFET504の端子に、および第4のPFET514の端子に結合されてよい。同じソース電圧、すなわちVDD_outが、第2のインバータ520に印加されてもよい。第1のNFET508の端子および第2のNFET518の端子は、接地に、またはソース電圧VDD_outよりも低い別の電圧に結合されてよい。レベルシフタ500によって生じた出力信号110(すなわち、第2のインバータ520における出力)は、バスライン108のうちの1つ(たとえば、図1では「1」と表されるバスライン)を介して図1の第2の構成要素130に送信され得る。

【0029】

レベルシフタ500の動作中、入力信号102中の(たとえば、論理「1」から論理「0」へ、またはその逆の)遷移に応答して、レベルシフタ500は、隣接バスラインまたは極近接するバスラインとの交差結合による電力散逸を低減するように、ある程度の時間だけ出力信号110を遅延させてよい。

【0030】

説明のために、レベルシフタ500は、入力信号102中の立上りエッジを検出することができる。それに応答して、第4のPFET514のゲートへの入力および第2のインバータ520への入力は立ち下がってよく、その結果、比較的「立上りが速い」出力信号110が生じる。対照的に、レベルシフタ500が、入力信号102中の立下りエッジを検出すると、第2のNFET518および第3のPFET516のゲートへの入力が立ち上がってよく、第2のPFET504のゲートへの入力を立ち下げさせる。この結果、第4のPFET514のゲートおよび第2のインバータ520への入力が立ち上がってよく、比較的「立下りが遅い」出力信号110を引き起こす。特定の実施形態では、入力信号102中の立上りは、論理「0」から論理「1」への遷移でよく、入力信号102中の立下りは、論理「1」から論理「0」への遷移でよい。

【0031】

したがって、レベルシフタ500を各々が含むドライバ回路を、隣接するバスラインに結合することによって、反対方向での並行信号遷移による交差結合の影響を低減することができる。

【0032】

図6は、図1の遅延要素106の機能を実装するのに使われ得るレベルシフタ600の別の特定の例示的な実施形態の図である。たとえば、レベルシフタ600は、入力信号102を受信することができ、出力信号110を生じ得る。

【0033】

レベルシフタ600は、第1のn型電界効果トランジスタ(NFET)604および第2のNFET612を含み得る。図6に示すように、第1のNFET604は、「遅い」NFETであってよく(たとえば、比較的長いチャネル、比較的高い閾値電圧、または比較的狭い幅を有してよく)、第2のNFET612は、「速い」NFETであってよい(たとえば、比較的短いチャネル、比較的低い閾値電圧、または比較的大きい幅を有してよい)。レベルシフタ600は、第1のインバータ616、第2のインバータ614、第3のインバータ606、および第4のインバータ608も含み得る。図6に示すように、第1のインバータ616は、「立上りが遅い」出力を有し得る。第2のインバータ614および第4のインバータ608は、「立上りが速く」かつ「立下りが遅い」出力を有し得る(たとえば、図3のスキュードインバータ回路300と同様)。第1のインバータ616は、第2のインバータ614に結合され得る。第3のインバータ606は、第1のインバータ616に結合され得る。第4のインバータ608は、第1のNFET604と第2のNFET612の間に結合され得る。

【0034】

特定の実施形態では、第1のNFET604は、第1のNFET604のゲートにおいて、図1の第1の構成要素120から送信される入力信号102を受信することができる。入力信号102は、第4のインバータ608の入力に結合されてよく、第2のNFET612は、第4のインバータ608の出力に結合されてよい。第1のNFET604の端子は、第3のインバータ606の出力に、および第1のインバータ616の入力に結合されてよい。第1のインバータ616の出力は、第2のインバータ614の入力に、第3のインバータ606の入力に、および第2のNFET612の端子に結合されてよい。第2のインバータ614の出力は、レベルシフタ600の出力信号110を与えることができる。ソース電圧(たとえば、VDD_out)が、第1のインバータ616に、第2のインバータ614に、および第3のインバータ606に印加され得る。別のソース電圧(たとえば、VDD_in)が、第4のインバータに印加され得る。第1のNFET604の端子および第2のNFET612の端子は、接地に、またはソース電圧VDD_inおよびVDD_outのいずれかよりも低い別の電圧に結合されてよい。レベルシフタ600によって生じた出力信号110(すなわち、第2のインバータ614における出力)は、バスライン108のうちの1つ(たとえば、図1では「1」と表されるバスライン)を介して図1の第2の構成要素130に送信され得る。

【0035】

レベルシフタ600の動作中、入力信号102中の(たとえば、論理「1」から論理「0」へ、またはその逆の)遷移に応答して、レベルシフタ600は、隣接バスラインまたは極近接するバスラインとの交差結合による電力散逸を低減するように、出力信号110を遅延させてよい。

【0036】

説明のために、レベルシフタ600は、入力信号102中の立下りエッジを検出することができる。それに応答して、第2のNFET612のゲートへの入力が立ち上がってよく、第2のインバータ614への入力および第3のインバータ606への入力を立ち下がらせる。この結果、比較的「立上りが速い」出力信号110が生じ得る。対照的に、レベルシフタ600が、入力信号102中の立上りエッジを検出すると、第1のインバータ616への入力が立ち下がってよく、第2のインバータ614への入力および第3のインバータ606への入力を比較的ゆっくり立ち上がらせる。この結果、比較的「立下りが遅い」出力信号110が生じ得る。したがって、レベルシフタ600を各々が含むドライバ回路を、隣接するバスラインに結合することによって、反対方向での並行信号遷移による交差結合の影響を低減することができる。

【0037】

図7は、図1の遅延要素106の機能を実装するのに使われ得るラッチ700の、ある特定の例示的な実施形態の図である。たとえば、ラッチ700は、入力信号102を受信することができ、出力信号110を生じ得る。ラッチ700は、クロック(CLK)信号704も受信することができる。

【0038】

ラッチ700は、第1のn型電界効果トランジスタ(NFET)706および第2のNFET716を含み得る。図7に示すように、第1のNFET706は「遅い」NFETであってよく、第2のNFET716は「速い」NFETであってよい。ラッチ700は、第1のインバータ712、第2のインバータ714、第3のインバータ718、および第4のインバータ708も含み得る。図7に示すように、第2のインバータ714は、「立上りが遅い」出力を有してよく、第3のインバータ718は、「立上りが速く」かつ「立下りが遅い」出力を有してよい(たとえば、図3のスキュードインバータ回路300と同様)。

【0039】

特定の実施形態では、第2のNFET716は、第2のNFET716の端子において、図1の第1の構成要素120から送信される入力信号102を受信することができる。さらに、第4のインバータ708からの入力信号の逆が、第1のNFET706の端子に結合されてよい。CLK信号704は、第1のNFET706のゲートに、および第2のNFET716のゲートに結合されてよい。第1のNFET706は、第1のインバータ712の出力に、および第2のインバータ714の入力に結合されてよい。第2のNFET716は、第2のインバータ714の出力に、第1のインバータ712の入力に、および第3のインバータ718の入力に結合されてよい。第3のインバータ718の出力は、ラッチ700の出力信号110を与えることができる。ラッチ700によって生じた出力信号110(すなわち、第3のインバータ718における出力)は、バスライン108のうちの1つ(たとえば、図1では「1」と表されるバスライン)を介して図1の第2の構成要素130に送信され得る。

【0040】

ラッチ700の動作中、入力信号102中の(たとえば、論理「1」から論理「0」へ、またはその逆の)遷移に応答して、ラッチ700は、隣接バスラインまたは極近接するバスラインとの交差結合による電力散逸を低減するように、出力信号110を遅延させてよい。

【0041】

説明のために、ラッチ700は、入力信号102の立下りエッジを検出することができる。ラッチ700がその後、CLK信号704がロジックハイである(ラッチ700向けのイネーブル信号を表す)間に入力信号102中の立上りエッジを検出すると、第1のインバータ712への入力および第3のインバータ718への入力が立ち下がってよく、比較的「立上りが速い」出力信号110が生じる。対照的に、ラッチ700が、CLK信号704がロジックハイである間に入力信号102中の立下りエッジを検出すると、第2のインバータ714への入力が立ち下がってよく、第1のインバータ712への入力および第3のインバータ718への入力を比較的ゆっくり立ち上がらせる。この結果、比較的「立下りが遅い」出力信号110が生じ得る。したがって、ラッチ700を各々が含むドライバ回路を、隣接するバスラインに結合することによって、反対方向での並行信号遷移による交差結合の影響を低減することができる。

【0042】

図8は、図1の遅延要素106の機能を実装するのに使われ得るセンス増幅器800の、ある特定の例示的な実施形態の図である。たとえば、センス増幅器800は、差動入力(たとえば、入力信号102および入力信号102の逆840)を受信することができ、出力信号110を生じ得る。センス増幅器800は、イネーブル信号850(たとえば、クロック信号)も受信することができる。

【0043】

センス増幅器800は、第1のp型電界効果トランジスタ(PFET)812と第2のNFET832との間に直列に結合された第1のn型電界効果トランジスタ(NFET)828を含み得る。センス増幅器は、第2のPFET822と第2のNFET832との間に直列に結合された第3のNFET830も含み得る。第3のPFET814および第4のPFET816は各々、第4のNFET824を介して第1のNFET828と直列に結合されてよい。第5のPFET820および第6のPFET818は各々、第5のNFET826を介して第3のNFET830と直列に結合されてよい。イネーブル信号850は、第1のPFET812のゲート、第2のPFET822のゲート、第3のPFET814のゲート、第5のPFET820のゲート、および第2のNFET832のゲートに結合されてよい。入力信号102は第3のNFET830のゲートに結合されてよく、入力信号102の逆840は第1のNFET828のゲートに結合されてよい。特定の実施形態では、第3のNFET830は、第3のNFET830のゲートにおいて、図1の第1の構成要素120から送信される入力信号102を受信することができる。さらに、第4のPFET816のゲートは、第4のNFET824のゲート、第6のPFET818の端子、および第5のNFET826の端子に結合されてよい。同様に、第6のPFET818のゲートは、第5のNFET826のゲート、第4のPFET816の端子、および第4のNFET824の端子に結合されてよい。

【0044】

さらに、センス増幅器800は、交差結合されたNANDゲート880を含み得る。交差結合されたNANDゲート880は、第1のNANDゲート881および第2のNANDゲート882を含み得る。第1のNANDゲート881の第1の入力は、ノードq860に結合されてよく、ノードq860において生じた信号を受信することができる。第1のNANDゲート881の第2の入力は、第2のNANDゲート882の出力に結合されてよい。第2のNANDゲート882の第1の入力は、第1のNANDゲート881の出力に結合されてよい。第2のNANDゲート882の第2の入力は、ノードnq862に結合されてよく、ノードnq862において生じた信号を受信することができる。第2のNANDゲート882の出力は、センス増幅器800の出力信号110を与えることができる。センス増幅器800によって生じた出力信号110(すなわち、第2のNANDゲート882における出力)は、バスライン108のうちの1つ(たとえば、図1では「1」と表されるバスライン)を介して図1の第2の構成要素130に送信され得る。図8に示すように、第1のNANDゲート881は、「立上りが遅く」かつ「立下りが速い」出力を有してよく、第2のNANDゲート882は、「立上りが速く」かつ「立下りが遅い」出力を有してよい。交差結合されたNANDゲート880は、センス増幅器800の一部であり、ノードq860およびnq862において結合され、単に説明しやすいように、センス増幅器800の他の構成要素とは別個に示されていることに留意されたい。

【0045】

センス増幅器800の動作中、入力信号102中の(たとえば、論理「1」から論理「0」へ、またはその逆の)遷移に応答して、センス増幅器800は、隣接バスラインまたは極近接するバスラインとの交差結合による電力散逸を低減するように、出力信号110を遅延させてよい。

【0046】

説明のために、センス増幅器800がイネーブル信号850中の「0」値を検出すると、入力信号102および入力信号102の逆840は、外部的にはプリチャージ状態においてハイに保持されてよい。ノードq860およびnq862、ならびに内部ノードx870およびnx872も、ハイにプリチャージされてよい。交差結合されたNANDゲート880(ノードq860およびnq862によって駆動される)は、インバータとして振る舞ってよく、そうすることによって、センス増幅器800の出力信号110に初期状態を維持させる。入力信号102が放電し(たとえば、立下りエッジを呈し)始める読出し動作中、ノードnx870およびnq862は、イネーブル信号850がアサートされたとき、ハイのままでよい。これにより、ノードx870における信号が立ち下がってよく、それにより、ノードq860における出力信号が立ち下がる。イネーブル信号850のアサーションと、出力信号110の立上りとの間の遅延は比較的速くてよく、イネーブル信号850のアサーションと、出力信号110の立上りとの間の遅延は比較的遅くてよい。したがって、センス増幅器800を各々が含むドライバ回路を、隣接するバスラインに結合することによって、反対方向での並行信号遷移による交差結合の影響を低減することができる。

【0047】

図9を参照すると、バスライン上の交差結合効果を低減するための方法の、ある特定の例示的な実施形態が開示され、全体が900と表される。例示的な実施形態において、方法900は、図1のシステム100において実施することができ、図3のスキュードインバータ回路300、図4のスキュードインバータ回路400、図5のレベルシフタ500、図6のレベルシフタ600、図7のラッチ700、および図8のセンス増幅器800のうちのどれを使ってもよい。

【0048】

方法900は、910で、複数のドライバ回路のうちの第1のドライバ回路において入力信号を受信するステップを含む。特定の実施形態では、第1のドライバ回路は、スキュードインバータ回路(たとえば、図3のスキュードインバータ回路300や図4のスキュードインバータ回路400)、レベルシフタ(たとえば、図5のレベルシフタ500や図6のレベルシフタ600)、ラッチ(たとえば、図7のラッチ700)、またはセンス増幅器(たとえば、図8のセンス増幅器800)を使って実装される遅延要素106を含む。第1のドライバ回路は、複数のバスラインのうちの第1のバスラインに結合されてよい。たとえば、図1において、第1の構成要素120は、複数のバスライン108を介して第2の構成要素130に入力信号102を送信することができる。さらに、第1のバスラインは、第2のバスラインに物理的に極近接してよい。遅延要素106を含む第1のドライバ回路は、第2のバスライン(たとえば、図1では「2」と表される)に物理的に極近接する第1のバスライン(たとえば、図1では「1」と表される)に結合されてよい。遅延要素106は、第1の構成要素120から入力信号102を受信することができる。クロック回路(たとえば、図7のラッチ700や、イネーブル信号850がクロック信号である図8のセンス増幅器800)を使って遅延要素が実装されているとき、方法900は場合によっては、915で、第1のドライバ回路においてクロック信号を受信するステップを含み得る。

【0049】

方法900は、920で、入力信号102中のデジタル値遷移を検出するステップを含む。たとえば、図1において、遅延要素106は、入力信号102中のデジタル値遷移を検出することができる。第1のドライバ回路が、915でクロック信号を受信すると、方法900は場合によっては、925で、クロック信号における遷移を検出するステップを含み得る。

【0050】

方法900は、930で、デジタル値遷移の方向を判断するステップをさらに含む。デジタル値遷移の方向がハイからローであるとき、方法900は、940で、第1の遅延の後で出力信号を生じるステップを含み得る。たとえば、図2に示すように、出力信号110Aまたは110Bは、第1の遅延の後に生じ得る。デジタル値遷移の方向がローからハイであるとき、方法900は、950で、第1の遅延とは異なる第2の遅延の後に出力信号を生じるステップを含み得る。たとえば、図2に示すように、出力信号210Aまたは210Bは、第2の遅延の後に生じ得る。第1の遅延と第2の遅延との間の差は、第1のバスラインを介した、および第2のバスラインを介した信号の送信に関連した電力を低減するのに十分な量であり得る。たとえば、図2に示すように、時間差T_dは、第1のバスラインと第2のバスラインとの間の交差結合を低減するように選択されてよい。

【0051】

図9の方法900は、ローからハイへのデジタル値遷移よりもハイからローへのデジタル値遷移を遅延させ、またはその逆のいずれかによって、バスラインにおける交差結合を低減し得ることに留意されたい。たとえば、図9において参照される第2のバスラインは、第2の遅延要素を有する第2のドライバ回路に結合されてよい。第2の遅延要素は、910で、遅延要素における入力信号の受信と同時に、第2の入力信号を受信することができる。第2の遅延要素は、第2の出力信号を生じ得る。940で生じる出力信号と同様に、第2の出力信号は、第2の入力信号がハイからローに遷移したとき、第1の遅延の後で遷移してよい。さらに950で生じる出力信号と同様に、第2の出力信号は、第2の入力信号がローからハイに遷移したとき、第2の遅延の後で遷移してよい。

【0052】

図10を参照すると、バスラインにおける交差結合効果を低減するためのシステムを含むワイヤレスデバイスの、ある特定の例示的な実施形態のブロック図が示され、全体が1000と表される。デバイス1000は、メモリ1032に結合されたデジタル信号プロセッサ(DSP)1064などのプロセッサを含む。デバイスは、それぞれの遅延要素1094、1096を含むドライバ回路1090も含み得る。第1の構成要素(たとえば、コーダ/デコーダ(コーデック)1034)は、複数のバスラインを介して第2の構成要素(たとえば、DSP1064)に信号を送信することができる。遅延要素1094は、複数のバスライン1090のうちの第1のバスラインに結合されてよく、遅延要素1096は、複数のバスライン1090のうちの第2のバスラインに結合されてよい。遅延要素は、デバイス1000の様々な構成要素の間で信号を送信するのに使われる、デバイス1000内の任意のバスライン(またはすべてのバスライン)に結合されてよいことに留意されたい。例示的な実施形態において、遅延要素1094、1096は各々、図3のスキュードインバータ回路300、図4のスキュードインバータ回路400、図5のレベルシフタ500、図6のレベルシフタ600、図7のラッチ700、または図8のセンス増幅器800によって実装され得る。

【0053】

図10は、DSP1064およびディスプレイ1028に結合されたディスプレイコントローラ1026も示す。コーダ/デコーダ(コーデック)1034もDSP1064に結合され得る。スピーカー1036およびマイクロフォン1038がコーデック1034に結合され得る。

【0054】

図10はまた、ワイヤレスコントローラ1040がDSP1064とワイヤレスアンテナ1042とに結合され得ることを示す。特定の一実施形態では、DSP1064、ディスプレイコントローラ1026、メモリ1032、コーデック1034、ワイヤレスコントローラ1040、および遅延要素1094を含むドライバ回路1090は、システムインパッケージデバイスまたはシステムオンチップデバイス1022に含まれる。特定の実施形態では、入力デバイス1030および電源1044が、システムオンチップデバイス1022に結合される。その上、特定の一実施形態では、図10に示すように、ディスプレイ1028、入力デバイス1030、スピーカー1036、マイクロフォン1038、ワイヤレスアンテナ1042、および電源1044は、システムオンチップデバイス1022の外部にある。ただし、ディスプレイ1028、入力デバイス1030、スピーカー1036、マイクロフォン1038、ワイヤレスアンテナ1042、および電源1044の各々は、インターフェースまたはコントローラなど、システムオンチップデバイス1022の構成要素に結合され得る。

【0055】

記載した実施形態とともに、第1のバスラインにおける入力信号のデジタル値遷移に基づいて、複数のバスラインのうちの第1のバスラインにおける出力信号を遅延させるための手段を含む装置が開示される。たとえば、遅延させるための手段は、図1のドライバ回路104のうちの1つ、図1の遅延要素106、図3のスキュードインバータ回路300、図4のスキュードインバータ回路400、図5のレベルシフタ500、図6のレベルシフタ600、図7のラッチ700、図8のセンス増幅器800、図10のドライバ回路1090のうちの1つ、図10の遅延要素1094、図10の遅延要素1096、出力信号を遅延させるように構成された1つもしくは複数の他のデバイス、またはそれらのどの組合せであってもよい。

【0056】

装置は、遅延させるための手段に入力信号を与えるための手段も含み得る。たとえば、与えるための手段は、図1の第1の構成要素120、図10のデバイス1000の構成要素(たとえば、コーデック1034)、遅延させるための手段に入力信号を与えるように構成された1つもしくは複数のデバイス、またはそれらのどの組合せも含み得る。出力信号は、ハイからローへの入力信号の第1のデジタル値遷移に応答して、第1の遅延の後で遷移してよく、ローからハイへの入力信号の第2のデジタル値遷移に応答して第2の遅延の後で遷移してよい。第1の遅延量は、第1のバスラインを介した、および第1のバスラインに物理的に極近接した第2のバスラインを介した信号の送信に関連した電力を低減するのに十分な量だけ、第2の遅延量とは異なってよい。

【0057】

さらに、本明細書で開示された実施形態に関して説明された様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムのステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。上記に、様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップについて、それらの機能に関して概略的に説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。

【0058】

本明細書で開示した実施形態に関連して説明した方法またはアルゴリズムのステップは、直接ハードウェアで具体化されるか、プロセッサによって実行されるソフトウェアモジュールで具体化されるか、またはその2つの組合せで具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラマブル読取り専用メモリ(PROM)、消去可能プログラマブル読取り専用メモリ(EPROM)、電気消去可能プログラマブル読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ(CD-ROM)、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な非一時的(たとえば、有形)記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)に常駐し得る。ASICは、コンピューティングデバイスまたはユーザ端末内に常駐し得る。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末の中に、個別の構成要素として常駐し得る。

【0059】

開示された実施形態の上記の説明は、当業者が、開示された実施形態を作成または使用することができるように与えられる。これらの実施形態に対する様々な修正が、当業者には容易に明らかとなり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書に示す実施形態に限定されることは意図されず、以下の特許請求の範囲によって定義されるような、原理および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。

【符号の説明】

【0060】

100 システム
102 入力信号、信号
104 ドライバ回路
106 遅延要素
108 バスライン
110 出力信号
110A 出力信号
110B 出力信号
120 第1の構成要素
130 第2の構成要素
202 信号、入力信号
210A 出力信号
210B 出力信号
300 スキュードインバータ回路
304 第1のインバータ、インバータ
306 第2のインバータ、インバータ
308 NANDゲート
310 第1の入力
320 第2の入力
400 スキュードインバータ回路
404 第1のインバータ、インバータ
406 第2のインバータ、インバータ
408 NORゲート
500 レベルシフタ
504 第2のPFET
506 第1のp型電界効果トランジスタ(PFET)
508 第1のn型電界効果トランジスタ(NFET)
512 第1のインバータ
514 第4のPFET
516 第3のPFET
518 第2のNFET
520 第2のインバータ
600 レベルシフタ
604 第1のn型電界効果トランジスタ(NFET)
606 第3のインバータ
608 第4のインバータ
612 第2のNFET
614 第2のインバータ
616 第1のインバータ
700 ラッチ
704 クロック(CLK)信号
706 第1のn型電界効果トランジスタ(NFET)
708 第4のインバータ
712 第1のインバータ
714 第2のインバータ
716 第2のNFET
718 第3のインバータ
800 センス増幅器
812 第1のp型電界効果トランジスタ(PFET)
814 第3のPFET
816 第4のPFET
818 第6のPFET
820 第5のPFET
822 第2のPFET
824 第4のNFET
826 第5のNFET
828 第1のn型電界効果トランジスタ(NFET)
830 第3のNFET
832 第2のNFET
840 入力信号102の逆
850 イネーブル信号
860 ノードq
862 ノードnq
870 内部ノードx
872 内部ノードnx
880 NANDゲート
881 第1のNANDゲート
882 第2のNANDゲート
1000 デバイス
1022 システムオンチップデバイス
1026 ディスプレイコントローラ
1028 ディスプレイ
1030 入力デバイス
1032 メモリ
1034 コーダ/デコーダ(コーデック)
1036 スピーカー
1038 マイクロフォン
1040 ワイヤレスコントローラ
1042 ワイヤレスアンテナ
1044 電源
1064 デジタル信号プロセッサ(DSP)
1090 ドライバ回路、バスライン
1094 遅延要素
1096 遅延要素

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】