(58)【調査した分野】(Int.Cl.,DB名)
一対の前記セラミック基板にそれぞれ接合された一対の前記半導体素子が、一対の前記セラミック基板の配列方向に並べて配置されている請求項1に記載の半導体モジュール。
【発明を実施するための形態】
【0009】
〔第一実施形態〕
以下、
図1を参照して本発明の第一実施形態について説明する。
図1に示すように、本実施形態に係る半導体モジュール1は、一対のセラミック基板2,3、半導体素子4,5及び接続子6を備える。
【0010】
半導体素子4,5は、後述する一対のセラミック基板2,3の導電層22,32に少なくとも一つずつ接合される。半導体素子4,5の種類や形状は、特に限定されるものではない。本実施形態の半導体素子4,5は、板状に形成され、両主面に電極を有する。本実施形態の半導体素子4,5は、各主面に電極を一つずつ有するダイオードである。
【0011】
各セラミック基板2,3は、絶縁性を有する板状のセラミック板21,31と、セラミック板21,31の主面に設けられた導電層22,32と、を備える。本実施形態のセラミック基板2,3では、セラミック板21,31の両主面に導電層22,32が設けられている。導電層22,32は、導電性を有していればよいが、例えば銅などのように電気伝導率の高い材料からなるとよい。
一対のセラミック基板2,3は、これらの一方の導電層22A,32A(以下、第一導電層22A,32Aと呼ぶ)が相互に対向するように、セラミック板21,31の厚さ方向に間隔をあけて配されている。各セラミック基板2,3の第一導電層22A,32Aは、半導体素子4,5及び接続子6と共に半導体モジュール1の回路を構成する配線パターンとして形成されている。
【0012】
一対のセラミック基板2,3の第一導電層22A,32Aには、それぞれ半導体素子4,5が接合される。具体的には、各半導体素子4,5の一方の主面が、はんだ等の導電性接着剤(不図示)によって各セラミック基板2,3の第一導電層22A,32Aに接合される。これにより、各半導体素子4,5が各セラミック基板2,3の第一導電層22A,32Aに電気接続される。本実施形態では、各セラミック基板2,3に接合される半導体素子4,5の電極が互いに異なる。
以下、下側のセラミック基板2(以下、第一セラミック基板2とも呼ぶ)の第一導電層22Aに接合される半導体素子4を、第一半導体素子4とも呼ぶ。また、上側のセラミック基板3(以下、第二セラミック基板3とも呼ぶ)の第一導電層32Aに接合される半導体素子5を、第二半導体素子5とも呼ぶ。
【0013】
第一セラミック基板2の第一導電層22Aには、第一半導体素子4及び接続子6を個別に挿入する位置決め凹部23,24が形成されている。以下、第一半導体素子4が挿入される素子用の位置決め凹部23を、素子用位置決め凹部23あるいは第一素子用位置決め凹部23とも呼ぶ。また、接続子6が挿入される接続子用の位置決め凹部24を、接続子用位置決め凹部24とも呼ぶ。第一セラミック基板2の第一導電層22Aにおいて、第一素子用位置決め凹部23を形成した領域と、接続子用位置決め凹部24を形成した領域とは、互いに電気的に独立している。
一方、第二セラミック基板3の第一導電層32Aには、第二半導体素子5を挿入する位置決め凹部33が形成されている。以下、第二半導体素子5が挿入される素子用の位置決め凹部33を、素子用位置決め凹部33あるいは第二素子用位置決め凹部33とも呼ぶ。
【0014】
各半導体素子4,5は、各第一導電層22A,32Aのうち素子用位置決め凹部23,33の底面に接合される。ここで、各素子用位置決め凹部23,33の大きさは、半導体素子4,5を素子用位置決め凹部23,33の底面に接合した状態で、半導体素子4,5の側部が素子用位置決め凹部23,33の内側面に接触しないように設定されている。ただし、半導体素子4,5の側部と素子用位置決め凹部23,33の内側面との隙間は、できる限り小さくした方がよい。
【0015】
また、各素子用位置決め凹部23,33の深さ寸法は、半導体素子4,5を素子用位置決め凹部23,33の底面に接合した状態で、半導体素子4,5が素子用位置決め凹部23,33が開口する第一導電層22A,32Aの表面から突出しないように設定されている。半導体素子4,5が素子用位置決め凹部23,33に挿入された状態では、例えば、後述する接続子6に接合される半導体素子4,5の主面が、第一導電層22A,32Aの表面と同じ高さに位置してもよいし、第一導電層22A,32Aの表面よりも低く位置してもよい。
【0016】
一対のセラミック基板2,3は、上記した第一素子用位置決め凹部23及び第二素子用位置決め凹部33が相互に対向するように配されている。すなわち、一対のセラミック基板2,3にそれぞれ接合された一対の半導体素子4,5は、一対のセラミック基板2,3の配列方向に並べて配置されている。
【0017】
接続子6は、一対のセラミック基板2,3に接合された半導体素子4,5同士を電気接続すると共に、少なくとも一方のセラミック基板2,3の第一導電層22A,32Aに接合される。本実施形態の接続子6は、第一セラミック基板2の第一導電層22Aに接合される。
接続子6は、銅などの導電性材料からなる。接続子6は、帯板状の本体板部61と、本体板部61の長手方向の第一端部(
図1において右側の端部)に設けられた素子接合部62と、本体板部61の第二端部(
図1において左側の端部)に設けられた基板接合部63と、を備える。
【0018】
素子接合部62は、一対のセラミック基板2,3の素子用位置決め凹部23,33の間に配され、各素子用位置決め凹部23,33に挿入された一対の半導体素子4,5に接合される。素子接合部62は、本体板部61の厚さ寸法よりも大きいブロック状に形成されている。本実施形態の素子接合部62は、本体板部61の厚さ方向の両側に突出して形成されている。素子接合部62の両方の突出方向先端部は、はんだ等の導電性接着剤(不図示)によって相互に対向する一対の半導体素子4,5の主面に接合される。すなわち、素子接合部62は、一対の半導体素子4,5によって挟み込まれる。
【0019】
基板接合部63は、はんだ等の導電性接着剤(不図示)によって第一セラミック基板2の第一導電層22Aに接合される。基板接合部63は、本体板部61から第一セラミック基板2側に向けて本体板部61の厚さ方向に延びている。基板接合部63は、本体板部61の第二端部を折り曲げることで形成されている。基板接合部63の延出方向先端部は、接続子用位置決め凹部24に挿入される。
図示例では、接続子用位置決め凹部24に挿入された基板接合部63と接続子用位置決め凹部24の内面との間に隙間が無いが、これに限ることはない。例えば、基板接合部63と接続子用位置決め凹部24の内面との間には、基板接合部63を第一導電層22Aに接合するためのはんだ等の導電性接着剤が介在する程度の隙間があってもよい。
【0020】
上記した本実施形態の半導体モジュール1を製造する際には、半導体素子4,5及び接続子6をそれぞれセラミック基板2,3の位置決め凹部23,24,25に挿入するだけで、半導体素子4,5及び接続子6を各セラミック基板2,3に対して容易に位置決めすることが可能となる。したがって、半導体モジュール1を効率よく製造することができる。
例えば、一対のセラミック基板2,3の間に半導体素子4,5及び接続子6を適宜配置するだけで、半導体素子4,5及び接続子6がセラミック基板2,3に対して位置決めされる。これにより、一対のセラミック基板2,3の間に半導体素子4,5及び接続子6を配置した状態ではんだリフローを実施して、セラミック基板2,3と半導体素子4,5との接合、半導体素子4,5と接続子6との接合、及び、セラミック基板2,3と接続子6との接合を一括して行うことができる。
【0021】
また、本実施形態の半導体モジュール1によれば、その製造に際して、治具を用いて一対のセラミック基板2,3に対する半導体素子4,5及び接続子6の位置決めを行う場合と比較して、半導体モジュール1の製造効率向上及び歩留まり向上を図ることができる。
具体的に説明すれば、治具を用いてセラミック基板2,3に対する半導体素子4,5及び接続子6の位置決めを行う場合、治具を取り付ける工程、取り外す工程が必要となる。また、はんだリフローの際にセラミック基板2,3と半導体素子4,5との接合部分等のはんだが治具にも付着し、治具を取り外し難くなる可能性がある。このため、半導体モジュールの製造効率が低下する虞がある。さらに、上記した接合部分のはんだが治具に付着すると、治具を取り外す際に半導体素子4,5にチップクラックが発生することがあるため、半導体モジュールの歩留まり低下を招いてしまう。
これに対し、本実施形態の半導体モジュール1によれば、これを製造する際に上記した治具が不要となるため、治具の取付及び取外しが不要となり、半導体モジュール1の製造効率の向上を図ることができる。また、半導体モジュール1を製造する際には、上記チップクラックが発生することもないため、半導体モジュール1の歩留まり向上を図ることもできる。
【0022】
さらに、本実施形態の半導体モジュール1によれば、半導体素子4,5が素子用位置決め凹部23,33に挿入されるため、半導体モジュール1の薄型化を図ることができる。
特に、本実施形態において、素子用位置決め凹部23,33に挿入された半導体素子4,5は、素子用位置決め凹部23,33が開口する第一導電層22A,32Aの表面から突出しない。このため、半導体モジュール1の薄型化をさらに図ることができる。
【0023】
また、本実施形態の半導体モジュール1によれば、第一導電層22A,32Aに素子用位置決め凹部23,33が形成されていることで、半導体素子4,5の接合領域における第一導電層22A,32Aの厚みが他の領域における第一導電層22A,32Aの厚みよりも薄くなる。このため、半導体素子4,5において発生した熱を効率よくセラミック板21,31に逃がすことも可能となる。すなわち、半導体素子4,5の放熱効率向上を図ることができる。
【0024】
さらに、本実施形態の半導体モジュール1によれば、一対のセラミック基板2,3に接合された一対の半導体素子4,5が、一対のセラミック基板2,3の配列方向に並べて配置されている。このため、半導体素子4,5の熱を一対のセラミック基板2,3の両方に効率よく逃がすことが可能となる。
例えば、第一セラミック基板2に接合された第一半導体素子4の熱は、第一セラミック基板2側に逃がすだけではなく、第二セラミック基板3に接合された第二半導体素子5を介して第二セラミック基板3側にも逃がすことができる。特に、一対の半導体素子4,5の間に介在する接続子6における第一半導体素子4の放熱経路を最小限に抑えて、第一半導体素子4の熱を第二セラミック基板3側にも効率よく逃がすことが可能となる。
【0025】
また、本実施形態の半導体モジュール1によれば、第一セラミック基板2に接合された第一半導体素子4は、第一セラミック基板2の第一素子用位置決め凹部23が開口する第一導電層22Aの表面から突出しない。このため、第一セラミック基板2の第一導電層22Aの表面に対する接続子6(特に本体板部61)の高さ位置、すなわち接続子6のループ高さを低く設定できる。したがって、半導体モジュール1の薄型化をさらに図ることができる。
【0026】
また、第一セラミック基板2の第一導電層22Aの表面に対する接続子6(特に本体板部61)の高さ位置が低くなることで、第一半導体素子4から第一セラミック基板2の第一導電層22Aに至る接続子6の長さを短く設定できる。したがって、接続子6の配線抵抗及び寄生インダクタンスの低減を図ることができる。
【0027】
〔第二実施形態〕
次に、本発明の第二実施形態について、
図2を参照して第一実施形態との相違点を中心に説明する。なお、第一実施形態と共通する構成については、同一符号を付し、その説明を省略する。
【0028】
図2に示すように、本実施形態に係る半導体モジュール1Aは、上記した第一実施形態の半導体モジュール1と同様に構成されている。その上で、本実施形態の半導体モジュール1Aは、一対のセラミック基板2,3の第一導電層22A,32Aの間に挟み込まれるスペーサ7を備える。図示例では、スペーサ7が一つだけ設けられているが、例えば複数設けられてもよい。
【0029】
スペーサ7は、例えば角柱や円柱等の棒状あるいは板状あるいはブロック状に形成されている。本実施形態のスペーサ7は、一対のセラミック基板2,3の第一導電層22A,32A同士を電気接続する導電部品である。導電部品としては、例えば配線部、抵抗器、コンデンサなどが挙げられる。図示例の導電部品は、長手方向の両端部に電極を有するコンデンサである。
導電部品である本実施形態のスペーサ7は、各セラミック基板2,3の第一導電層22A,32A、半導体素子4,5及び接続子6と共に半導体モジュール1Aの回路を構成する。
【0030】
一対のセラミック基板2,3の各第一導電層22A,32Aには、上記したスペーサ7の各端部を挿入するスペーサ位置決め凹部25,35が形成されている。
図示例では、スペーサ位置決め凹部25,35に挿入されたスペーサ7の各端部と各スペーサ位置決め凹部25,35の内面との間に隙間が無いが、これに限ることはない。例えば、スペーサ7の各端部と各スペーサ位置決め凹部25,35の内面との間には、スペーサ7の端部を第一導電層22A,32Aに接合するためのはんだ等の導電性接着剤(不図示)が介在する程度の隙間があってもよい。本実施形態では、スペーサ7の各端部が、各スペーサ位置決め凹部25,35の内面である底面及び内側面の両方に接合される。
また、図示例では、各セラミック基板2,3の第一導電層22A,32Aにおいて、スペーサ位置決め凹部25,35を形成した領域と、素子用位置決め凹部23,33や接続子用位置決め凹部24を形成した領域とが、互いに電気的に独立しているが、これに限ることはない。
【0031】
本実施形態の半導体モジュール1Aによれば、第一実施形態と同様の効果を奏する。
また、本実施形態の半導体モジュール1Aによれば、スペーサ7の両端部が各セラミック基板2,3のスペーサ位置決め凹部25,35に挿入されるため、一対のセラミック基板2,3同士の位置決め精度を向上させることができる。
【0032】
さらに、本実施形態の半導体モジュール1Aによれば、一対のセラミック基板2,3の配列方向におけるスペーサ7の寸法(長さ寸法)を、接続子6(特に素子接合部62)の寸法よりも大きく設定できる。その上で、接続子6とスペーサ7の熱膨張係数が同じである場合、半導体モジュール1Aを急激に加熱冷却する熱衝撃試験を実施した際には、接続子6よりもスペーサ7の方が上記した配列方向に大きく伸縮する。このため、熱衝撃試験時における接続子6の膨張収縮に基づいて半導体素子4,5にかかる応力を低減できる。すなわち、半導体モジュール1Aを急激に加熱冷却しても半導体素子4,5を保護することができる。
【0033】
また、本実施形態の半導体モジュール1Aでは、スペーサ7が半導体モジュール1Aの回路を構成する導電部品である。すなわち、本実施形態のスペーサ7は、一対のセラミック基板2,3同士を位置決めする機能、及び、半導体モジュール1Aの回路を構成する機能を有する。このため、半導体モジュール1Aの構成部品点数を削減できる。
【0034】
さらに、スペーサ7が導電部品である場合、導電部品をいずれかのセラミック基板2,3のみに搭載する場合と比較して、セラミック基板2,3における導電部品の搭載領域を小さく設定できる。したがって、セラミック基板2,3の大きさを小さくして、半導体モジュール1Aの小型化(シュリンク)を図ることができる。
【0035】
また、本実施形態の半導体モジュール1Aにおいて、スペーサ7が配線部や抵抗器である場合、一対のセラミック基板2,3の間において流れる電流の経路が二つ存在する。第一の電流経路は一対の半導体素子4,5及び接続子6を通る経路であり、第二の電流経路は導電部品であるスペーサ7を通る経路である。ここで、第一の電流経路及び第二の電流経路を流れる電流の向きが互いに逆向きとなるように半導体モジュール1Aの回路を設定すれば、相互インダクタンスによって、半導体モジュール1Aの回路の低インダクタンス化を図ることもできる。
【0036】
〔第三実施形態〕
次に、本発明の第三実施形態について、
図3を参照して第二実施形態との相違点を中心に説明する。なお、第一、第二実施形態と共通する構成については、同一符号を付し、その説明を省略する。
【0037】
本実施形態に係る半導体モジュールは、上記した第二実施形態の半導体モジュール1Aと同様に構成されている。その上で、本実施形態の半導体モジュールでは、
図3に示すように、各スペーサ位置決め凹部25,35の底面25a,35aとスペーサ7の各端部との間に、弾性部材8が設けられている。
弾性部材8としては、例えばバネであってもよいが、例えばシリコーン樹脂などのように容易に弾性変形可能な樹脂であってもよい。弾性部材8がシリコーン樹脂である場合には、例えば、液体状のシリコーン樹脂をスペーサ位置決め凹部25,35に流し込んだ後、ゲル状に硬化させればよい。
【0038】
弾性部材8の寸法は、スペーサ7の端部をスペーサ位置決め凹部25,35に挿入できるように、スペーサ位置決め凹部25,35の深さ寸法よりも小さく設定されているとよい。この場合、スペーサ位置決め凹部25,35に挿入されたスペーサ7の端部をスペーサ位置決め凹部25,35の内側面に接触させることができる。このため、スペーサ7が図示例のように導電部品であっても、スペーサ7の端部と各セラミック基板2,3の第一導電層22A,32Aとを電気接続することができる。
スペーサ7と第一導電層22A,32Aとを電気接続させるためには、例えば、スペーサ7の端部とスペーサ位置決め凹部25,35の内側面とがはんだ等の導電性接着剤(不図示)によって接合されてもよい。
【0039】
本実施形態の半導体モジュールによれば、第二実施形態と同様の効果を奏する。
さらに、本実施形態の半導体モジュールによれば、はんだリフロー時に加圧しても弾性部材8が弾性変形することで、半導体素子4,5にかかる応力を緩和することができる。具体的に説明すれば、はんだリフローの際には、一対のセラミック基板2,3の間に半導体素子4,5及び接続子6を適宜配置した上で、一対のセラミック基板2,3の間に半導体素子4,5及び接続子6を挟み込む力を加える、すなわち、一対のセラミック基板2,3の配列方向から加圧する。ここで、スペーサ位置決め凹部25,35の底面25a,35aとスペーサ7の端部との間に弾性部材8が設けられていれば、はんだリフロー時における加圧力によって弾性部材8が弾性変形するため、半導体素子4,5に過度な力が加わることを抑制できる。
【0040】
また、第二実施形態において述べたように、一対のセラミック基板2,3の配列方向におけるスペーサ7の長さ寸法が接続子6の寸法よりも大きく、接続子6とスペーサ7の線膨張係数が同じである場合には、半導体モジュールに対して熱衝撃試験を実施した際に、スペーサ7が接続子6よりも配列方向に大きく伸縮する。ここで、弾性部材8が無い場合には、スペーサ7の端部と第一導電層22A,32Aとの接続部分に大きな応力がかかる虞がある。これに対し、弾性部材8がある場合には、スペーサ7の伸縮に伴って弾性部材8が弾性変形することで、スペーサ7の端部と第一導電層22A,32Aとの接合部分にかかる応力を緩和できる。したがって、スペーサ7や第一導電層22A,32Aの劣化を防ぐことができる。
【0041】
〔第四実施形態〕
次に、本発明の第四実施形態について、
図4を参照して第一実施形態との相違点を中心に説明する。なお、第一実施形態と共通する構成については、同一符号を付し、その説明を省略する。
【0042】
本実施形態に係る半導体モジュールは、第一実施形態の半導体モジュール1と同様に構成される。その上で、本実施形態の半導体モジュールでは、
図4に示すように、各セラミック基板2,3の第一導電層22A,32Aに形成された素子用位置決め凹部23,33の内側面23b,33bが、素子用位置決め凹部23,33の底面23a,33aから開口側に向かうにしたがって内側に傾斜している。
【0043】
本実施形態の半導体モジュールによれば、はんだリフローによって半導体素子4,5の一方の主面を素子用位置決め凹部23,33の底面23a,33aに接合する際、溶融したはんだ9が自身の表面張力によって素子用位置決め凹部23,33の底面23a,33aと内側面23b,33bとの狭い隙間に流れ込みやすくなる。すなわち、溶融したはんだ9が素子用位置決め凹部23,33の底面23a,33aにおいて濡れ広がりやすくなる。これにより、半導体素子4,5の側面へのはんだ上がりを抑制することができる。したがって、半導体素子4,5の両主面の電極同士がはんだ9によって短絡することを防止できる。
【0044】
第四実施形態の半導体モジュールの構成は、第二、第三実施形態の半導体モジュールにも適用可能である。
【0045】
〔第五実施形態〕
以下、
図5を参照して本発明の第五実施形態について説明する。
図5に示すように、本実施形態に係る半導体モジュール10は、第一実施形態と同様に、一対のセラミック基板12,13、半導体素子14,15及び接続子16,17を備える。
【0046】
半導体素子14,15は、後述する一対のセラミック基板12,13の導電層122,132に少なくとも一つずつ接合される。本実施形態の半導体素子14,15は、第一実施形態と同様に、板状に形成され、両主面に電極を有する。本実施形態の半導体素子14,15は、第一主面に二つの電極(ソース電極14S,15S、ゲート電極14G,15G)を設け、第二主面に一つの電極(ドレイン電極14D,15D)を設けたMOS−FETである。
本実施形態では、接続子16,17も一対のセラミック基板12,13の導電層122,132に少なくとも一つずつ接合される。
【0047】
各セラミック基板12,13は、第一実施形態と同様に、セラミック板121,131の両主面に導電層122,132を設けて構成されている。
一対のセラミック基板12,13は、これらの第一導電層122A,132Aが相互に対向するように、セラミック板121,131の厚さ方向に間隔をあけて配されている。各セラミック基板12,13の第一導電層122A,132Aは、半導体素子14,15及び接続子16,17と共に半導体モジュール10の回路を構成する配線パターンとして形成されている。
【0048】
一対のセラミック基板12,13の第一導電層122A,132Aには、それぞれ半導体素子14,15が接合される。具体的には、各半導体素子14,15の一方の主面が、はんだ等の導電性接着剤(不図示)によって各セラミック基板12,13の第一導電層122A,132Aに接合される。これにより、各半導体素子14,15が各セラミック基板12,13の第一導電層122A,132Aに電気接続される。本実施形態では、各セラミック基板12,13に接合される半導体素子14,15の電極が互いに異なる。
以下、下側のセラミック基板12(以下、第一セラミック基板12とも呼ぶ)の第一導電層122Aに接合される半導体素子14、接続子16を、それぞれ第一半導体素子14、第一接続子16とも呼ぶ。また、上側のセラミック基板13(以下、第二セラミック基板13とも呼ぶ)の第一導電層132Aに接合される半導体素子15、接続子17を、それぞれ第二半導体素子15、第二接続子17とも呼ぶ。
【0049】
第一セラミック基板12の第一導電層122Aには、第一半導体素子14及び第一接続子16を個別に挿入する位置決め凹部123,124が形成されている。以下、第一半導体素子14が挿入される素子用の位置決め凹部123を、素子用位置決め凹部123あるいは第一素子用位置決め凹部123とも呼ぶ。また、第一接続子16が挿入される接続子用の位置決め凹部124を、第一接続子用位置決め凹部124とも呼ぶ。第一セラミック基板12の第一導電層122Aにおいて、第一素子用位置決め凹部123を形成した領域と、第一接続子用位置決め凹部124を形成した領域とは、互いに電気的に独立している。
【0050】
一方、第二セラミック基板13の第一導電層132Aには、第二半導体素子15及び第二接続子17を個別に挿入する位置決め凹部133,134が形成されている。以下、第二半導体素子15が挿入される素子用の位置決め凹部133を、素子用位置決め凹部133あるいは第二素子用位置決め凹部133とも呼ぶ。また、第二接続子17が挿入される接続子用の位置決め凹部134を、第二接続子用位置決め凹部134とも呼ぶ。第二セラミック基板13の第一導電層132Aにおいて、第二素子用位置決め凹部133を形成した領域と、第二接続子用位置決め凹部134を形成した領域とは、互いに電気的に独立している。
【0051】
各半導体素子14,15は、各第一導電層122A,132Aのうち素子用位置決め凹部123,133の底面に接合される。ここで、各素子用位置決め凹部123,133の大きさは、半導体素子14,15の側部が素子用位置決め凹部123,133の内側面に接触しないように設定されている。ただし、半導体素子14,15の側部と素子用位置決め凹部123,133の内側面との隙間は、できる限り小さくした方がよい。
各素子用位置決め凹部123,133の深さ寸法は、第一実施形態と同様に、半導体素子14,15を素子用位置決め凹部123,133の底面に接合した状態で、半導体素子14,15が素子用位置決め凹部123,133が開口する第一導電層122A,132Aの表面から突出しないように設定されている。
【0052】
第一素子用位置決め凹部123の底面には、一つの電極(ドレイン電極14D)だけを設けた第一半導体素子14の第二主面が接合されるため、第一素子用位置決め凹部123の形状は、第一実施形態と同様である。
一方、第二素子用位置決め凹部133の底面には、二つの電極(ソース電極15S及びゲート電極15G)を形成した第二半導体素子15の第一主面が接合される。このため、第二素子用位置決め凹部133の形状は、第一実施形態と異なる。第二素子用位置決め凹部133には、その底面から窪んでセラミック板131まで到達する溝135が形成されている。第二半導体素子15の二つの電極(ソース電極15S及びゲート電極15G)を接合させる第二素子用位置決め凹部133の底面の二つ領域は、溝135によって互いに電気的に独立している。
【0053】
一対のセラミック基板12,13は、上記した第一素子用位置決め凹部123及び第二素子用位置決め凹部133が相互に対向するように配されている。すなわち、一対のセラミック基板12,13にそれぞれ接合された一対の半導体素子14,15は、一対のセラミック基板12,13の配列方向に並べて配置されている。
【0054】
本実施形態の接続子16,17には、第一セラミック基板12の第一導電層122Aと第一半導体素子14とを電気接続し、第一セラミック基板12の第一導電層122Aに接合される第一接続子16と、第一実施形態の接続子6と同様に、一対のセラミック基板12,13に接合された半導体素子14,15同士を電気接続すると共に、第二セラミック基板13の第一導電層132Aに接合される第二接続子17と、がある。第一接続子16及び第二接続子17は、いずれも銅などの導電性材料からなる。
【0055】
第一接続子16は、帯板状の本体板部161と、本体板部161の長手方向の第一端部(
図5において右側の端部)に設けられた素子接合部162と、本体板部161の第二端部(
図5において左側の端部)に設けられた基板接合部163と、を備える。
第一接続子16の素子接合部162は、はんだ等の導電性接着剤(不図示)によって第一セラミック基板12の第一素子用位置決め凹部123に挿入された第一半導体素子14に接合される。素子接合部162は、第一半導体素子14の第一主面上のゲート電極14Gに接合される。素子接合部162は、本体板部161から第一セラミック基板12側に向けて本体板部161の厚さ方向に延びている。素子接合部162は、例えば本体板部161の第一端部を折り曲げることで形成される。
【0056】
第一接続子16の基板接合部163は、はんだ等の導電性接着剤(不図示)によって第一セラミック基板12の第一導電層122Aに接合される。基板接合部163は、本体板部161から第一セラミック基板12側に向けて本体板部161の厚さ方向に延びている。基板接合部163は、本体板部161の第二端部を折り曲げることで形成されている。基板接合部163の延出方向先端部は、第一接続子用位置決め凹部124に挿入される。
図示例では、第一接続子用位置決め凹部124に挿入された基板接合部163と第一接続子用位置決め凹部124の内面との間に隙間が無いが、これに限ることはない。例えば、基板接合部163と第一接続子用位置決め凹部124の内面との間には、基板接合部163を第一導電層122Aに接合するためのはんだ等の導電性接着剤が介在する程度の隙間があってもよい。
【0057】
第二接続子17は、帯板状の本体板部171と、本体板部171の長手方向の第一端部(
図5において左側の端部)に設けられた素子接合部172と、本体板部171の第二端部(
図5において右側の端部)に設けられた基板接合部173と、を備える。
第二接続子17の素子接合部172は、一対のセラミック基板12,13の素子用位置決め凹部123,133の間に配され、各素子用位置決め凹部123,133に挿入された一対の半導体素子14,15に接合される。素子接合部172は、本体板部171の厚さ寸法よりも大きいブロック状に形成されている。素子接合部172は、本体板部171の厚さ方向の両側に突出して形成されている。
【0058】
素子接合部172の一方の突出方向先端部は、はんだ等の導電性接着剤(不図示)によって第一半導体素子14の第一主面上のソース電極14Sに接合される。また、素子接合部172の他方の突出方向先端部は、はんだ等の導電性接着剤(不図示)によって第二半導体素子15の第二主面上のドレイン電極15Dに接合される。
第二半導体素子15のドレイン電極15Dは第一半導体素子14のソース電極14Sよりも大きい。このため、他方の突出方向先端部は、一方の突出方向先端部よりも大きく形成されているが、例えば一方の突出方向先端部と同じ大きさに形成されてもよい。
【0059】
第二接続子17の基板接合部173は、はんだ等の導電性接着剤(不図示)によって第二セラミック基板13の第一導電層132Aに接合される。基板接合部173は、本体板部171から第二セラミック基板13側に向けて本体板部171の厚さ方向に延びている。基板接合部173は、本体板部171の第二端部を折り曲げることで形成されている。基板接合部173の延出方向先端部は、第二接続子用位置決め凹部134に挿入される。
図示例では、第二接続子用位置決め凹部134に挿入された基板接合部173と第二接続子用位置決め凹部134の内面との間に隙間が無いが、これに限ることはない。例えば、基板接合部173と第二接続子用位置決め凹部134の内面との間には、基板接合部173を第一導電層132Aに接合するためのはんだ等の導電性接着剤が介在する程度の隙間があってもよい。
【0060】
上記した本実施形態の半導体モジュール10によれば、第一実施形態と同様の効果を奏する。すなわち、半導体モジュール10を製造する際には、半導体素子14,15及び接続子16,17をそれぞれセラミック基板12,13の位置決め凹部123,124,133,134に挿入するだけで、半導体素子14,15及び接続子16,17を各セラミック基板12,13に対して容易に位置決めすることが可能となる。したがって、半導体モジュール10を効率よく製造することができる。
【0061】
また、半導体素子14,15が素子用位置決め凹部123,133に挿入されるため、半導体モジュール10の薄型化を図ることができる。
さらに、第一導電層122A,132Aに素子用位置決め凹部123,133が形成されていることで、半導体素子14,15の接合領域における第一導電層122A,132Aの厚みが他の領域における第一導電層122A,132Aの厚みよりも薄くなるため、半導体素子14,15において発生した熱を効率よくセラミック板121,131に逃がすことも可能となる。
【0062】
また、本実施形態の半導体モジュール10によれば、一対の半導体素子14,15が一対のセラミック基板12,13の配列方向に並べて配置されているため、各半導体素子14,15の熱を一対のセラミック基板12,13に効率よく逃がすことが可能となる。
【0063】
さらに、本実施形態の半導体モジュール10によれば、各セラミック基板12,13に接合された半導体素子14,15は、素子用位置決め凹部123,133が開口する第一導電層122A,132Aの表面から突出しない。このため、各セラミック基板12,13の第一導電層122A,132Aの表面に対する各接続子16,17(特に本体板部161,171)の高さ位置、すなわち各接続子16,17のループ高さを低く設定できる。したがって、半導体モジュール10の薄型化をさらに図ることができる。
また、各接続子16,17のループ高さを低くなることで、各接続子16,17の長さを短く設定できるため、各接続子16,17の配線抵抗及び寄生インダクタンスの低減も図ることができる。
【0064】
上記した第五実施形態の半導体モジュール10には、前述した第二〜第四実施形態の構成を適用することが可能である。
【0065】
以上、本発明の詳細について説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲において種々の変更を加えることができる。
例えば、セラミック基板の導電層は、セラミック板の両主面に設けられることに限らず、セラミック板の一方の主面のみに設けられてもよい。
また、一対のセラミック基板の間には、例えば半導体素子及び接続子を封止する封止樹脂が設けられてもよい。
半導体モジュールは、セラミック板の主面に導電層を設けた一対のセラミック基板と、相互に対向する一対のセラミック基板の第一導電層にそれぞれ接合される半導体素子と、一対のセラミック基板に接合された半導体素子同士を電気接続すると共に、一方のセラミック基板の第一導電層に接合される接続子と、を備える。第一導電層に、半導体素子及び前記接続子を個別に挿入する位置決め凹部が形成されている。