特許 5931445 ダマシンタイププロセスで形成されたトンネル障壁とピンド層と頂部電極とを備えた磁気トンネル接合

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5931445

(24)【登録日】2016年5月13日

(45)【発行日】2016年6月8日

(54)【発明の名称】ダマシンタイププロセスで形成されたトンネル障壁とピンド層と頂部電極とを備えた磁気トンネル接合

(51)【国際特許分類】

   H01L 21/8246 20060101AFI20160526BHJP

   H01L 27/105 20060101ALI20160526BHJP

   H01L 29/82 20060101ALI20160526BHJP

   H01L 43/08 20060101ALI20160526BHJP

   H01L 43/12 20060101ALI20160526BHJP

【ＦＩ】

   H01L27/10 447

   H01L29/82 Z

   H01L43/08 Z

   H01L43/12

【請求項の数】13

【全頁数】13

(21)【出願番号】特願2011-548401(P2011-548401)

(86)(22)【出願日】2010年2月2日

(65)【公表番号】特表2012-517107(P2012-517107A)

(43)【公表日】2012年7月26日

(86)【国際出願番号】US2010022887

(87)【国際公開番号】WO2010088669

(87)【国際公開日】20100805

【審査請求日】2011年8月1日

【審判番号】不服2014-22200(P2014-22200/J1)

【審判請求日】2014年10月31日

(31)【優先権主張番号】12/363,886

(32)【優先日】2009年2月2日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】507364838

【氏名又は名称】クアルコム，インコーポレイテッド

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100163522

【弁理士】

【氏名又は名称】黒田 晋平

(72)【発明者】

【氏名】シーチュン・グ

(72)【発明者】

【氏名】スン・エイチ・カン

(72)【発明者】

【氏名】シャオチュン・ジュウ

【合議体】

【審判長】 鈴木 匡明

【審判官】 飯田 清司

【審判官】 河口 雅英

(56)【参考文献】

【文献】 特開２００１−１６８４１８（ＪＰ，Ａ）

【文献】 特開２００３−３３２６５０（ＪＰ，Ａ）

【文献】 特開２００３−１７６６５（ＪＰ，Ａ）

【文献】 特開２００９−２２４４７７（ＪＰ，Ａ）

【文献】 特開２００２−３０５２９０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００４／００１２０５６（ＵＳ，Ａ１）

【文献】 米国特許第７３１５０７１（ＵＳ，Ｂ２）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

H01L 27/00

H01L 43/00-43/14

G11C 11/00-11/16

(57)【特許請求の範囲】

【請求項1】

磁気トンネル接合（ＭＴＪ）記憶素子を有するメモリデバイスであって、前記ＭＴＪ記憶素子が、
Ｔａ製の底部電極と、
前記底部電極に隣接するピンド層と、
前記底部電極及び前記ピンド層の一部分を封入する誘電体層であって、前記ピンド層の一部分に隣接するホールを画定する側壁を含む誘電体層と、
前記ピンド層に隣接するトンネリング障壁と、
前記トンネリング障壁に隣接する自由層と、
前記自由層に隣接する頂部電極とを備え、
前記トンネリング障壁及び前記自由層のうち一方の一部分が、前記ホールの側壁に沿って且つ前記底部電極及びピンド層に対して垂直に配置されていて、
第一の方向における前記底部電極及び／又は前記ピンド層の幅が、前記第一の方向における前記ピンド層と前記トンネリング障壁との間のコンタクト領域の幅よりも大きく、
前記ピンド層及び前記底部電極が前記第一の方向において実質的に同じサイズである、メモリデバイス。

【請求項2】

前記頂部電極が、前記自由層の上で前記ホールの一部分を充填している、請求項１に記載のメモリデバイス。

【請求項3】

前記トンネリング障壁が、第一の脚部及び第二の脚部を備えたＵ字型の断面を有し、前記第一の脚部が前記ホールの側壁に沿って延伸している、請求項１に記載のメモリデバイス。

【請求項4】

前記自由層が、Ｕ字型の断面を有し、Ｕ字型の前記トンネリング障壁内に入れ子になっている、請求項３に記載のメモリデバイス。

【請求項5】

セットトップボックス、ミュージックプレイヤー、ビデオプレイヤー、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、ＰＤＡ、定位置データユニット、コンピュータから成る群から選択された電子デバイス内に集積されて適用されている請求項１に記載のメモリデバイス。

【請求項6】

スピン移動トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）である請求項１に記載のメモリデバイス。

【請求項7】

磁気トンネル接合（ＭＴＪ）記憶素子を有するメモリデバイスであって、
前記ＭＴＪ記憶素子を電気的に接続するためのＴａ製の底部導電手段と、
前記底部導電手段に隣接し、第一の分極を保持するための第一の磁気手段と、
前記第一の磁気手段の一部分に隣接するホールを画定する側壁を含み、前記底部導電手段及び前記第一の磁気手段の一部分を封入するための第一の絶縁手段と、
反転可能である第二の分極を保持するための第二の磁気手段と、
前記第一の磁気手段及び前記第二の磁気手段を分離して、前記第一の磁気手段と前記第二の磁気手段との間にトンネリング電流を流すための第二の絶縁手段と、
前記第二の磁気手段に隣接し、前記ＭＴＪ記憶素子を電気的に接続するための頂部導電手段とを備え、
前記第二の絶縁手段及び前記第二の磁気手段のうち一方の一部分が、前記ホールの側壁に沿って且つ前記底部導電手段及び前記第一の磁気手段に対して垂直に配置されていて、 第一の方向における前記底部導電手段及び／又は前記第一の磁気手段の幅が、前記第一の方向における前記第一の磁気手段と前記第二の絶縁手段との間のコンタクト領域の幅よりも大きく、
前記第一の磁気手段及び前記底部導電手段が前記第一の方向において実質的に同じサイズである、メモリデバイス。

【請求項8】

前記頂部導電手段が、前記第二の磁気手段の上において前記ホールの一部分を充填している、請求項７に記載のメモリデバイス。

【請求項9】

前記第二の絶縁手段が、第一の脚部及び第二の脚部を備えたＵ字型の断面を有し、前記第一の脚部が前記ホールの側壁に沿って延伸している、請求項７に記載のメモリデバイス。

【請求項10】

前記第二の磁気手段が、Ｕ字型の断面を有し、Ｕ字型の前記第二の絶縁手段内に入れ子になっている、請求項９に記載のメモリデバイス。

【請求項11】

セットトップボックス、ミュージックプレイヤー、ビデオプレイヤー、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、ＰＤＡ、定位置データユニット、コンピュータから成る群から選択された電子デバイス内に集積されて適用されている請求項７に記載のメモリデバイス。

【請求項12】

スピン移動トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）である請求項７に記載のメモリデバイス。

【請求項13】

前記ピンド層が前記第一の方向において実質的に平坦である、請求項１に記載のメモリデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

［磁気トンネル接合（ＭＴＪ）記憶素子、及びＭＴＪを有するスピン移動トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）］
開示される実施形態は、スピン移動トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ，Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セル及びその製造方法に関する。特に、例示的な実施形態は、ＳＴＴ‐ＭＲＡＭセルにおいて使用可能な磁気トンネル接合（ＭＴＪ，ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ）記憶素子及びその製造方法に向けられたものである。

【背景技術】

【0002】

磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、磁気素子を用いた不揮発性メモリ技術である。例えば、スピン移動トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）は、薄膜（スピンフィルタ）を通過するとスピン偏極される電子を用いる。ＳＴＴ‐ＭＲＡＭは、スピン移動トルクＲＡＭ（ＳＴＴ‐ＲＡＭ，Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ ＲＡＭ）、スピントルク移動磁化スイッチングＲＡＭ（スピン‐ＲＡＭ，Ｓｐｉｎ Ｔｏｒｑｕｅ Ｔｒａｎｓｆｅｒ Ｍａｇｎｅｔｉｚａｔｉｏｎ Ｓｗｉｔｃｈｉｎｇ ＲＡＭ）、スピン運動量移動ＲＡＭ（ＳＭＴ‐ＲＡＭ，Ｓｐｉｎ Ｍｏｍｅｎｔｕｍ Ｔｒａｎｓｆｅｒ ＲＡＭ）としても知られている。

【0003】

図１は、従来のＳＴＴ‐ＭＲＡＭビットセル１００を示す。ＳＴＴ‐ＭＲＡＭビットセル１００は、磁気トンネル接合（ＭＴＪ）記憶素子１０５と、トランジスタ１１０と、ビットライン１２０と、ワードライン１３０とを含む。例えば、図１に示されるように、ＭＴＪ記憶素子は、ピンド（ｐｉｎｎｅｄ）層及び自由層から形成され、その各々は、磁場又は磁気分極を保持することができて、絶縁（トンネリング障壁）層によって分離されている。自由層の分極は、ピンド層及び自由層の分極が実質的にそろうか又は反対になるように反転可能である。ＭＴＪを通る電気経路の抵抗は、ピンド層及び自由層の分極の向きに応じて変化する。既知のように、この抵抗の変化を用いて、ビットセル１００に対してプログラム及び読み出しを行うことができる。また、ＳＴＴ‐ＭＲＡＭビットセル１００は、ソースライン１４０と、センスアンプ１５０と、読み出し／書き込み回路１６０と、ビットラインリファレンス１７０と、も含む。当業者は、メモリセル１００の動作及び構成が当該分野において周知であることを理解されたい。このようなメモリセルに関する更なる詳細については、例えば、その全体が参照として本願に組み込まれる非特許文献１に与えられている。

【0004】

図２の（ａ）〜（ｃ）を参照すると、従来のＭＴＪ記憶素子は概して、まず底部固定層をパターニングし、単一のダマシンを形成し、トンネリング障壁／自由層／頂部電極の積層体を堆積させて、化学機械研磨（ＣＭＰ，ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）ステップを行うことによって、形成される。

【0005】

例えば、図３に示されるように、従来のＭＴＪ記憶素子は概して、物理気相堆積（ＰＶＤ，ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）を用いて金属積層体（例えば相互接続部４０）の頂部金属層（例えばＭ３）の上に、ＭＴＪ及びハードマスク層の積層体を堆積させることによって、形成される。ＭＴＪ及びハードマスク層の積層体は通常、底部電極層５０（例えばタンタル製であり得る）と、ピンド層６０と、トンネリング障壁層９０と、自由層１００と、ハードマスク又は頂部電極層１１０（例えばＴａ／ＴａＮや、Ｔｉ／ＴｉＮ製であり得る）とを含む。

【0006】

従来の方法では、第一のステップは通常、底部電極層５０（例えばＴａ）と、ピンド層６０と、トンネリング障壁９０と、自由層１００と、ハードマスク層（Ｔａ／ＴａＮ、Ｔｉ／ＴＮ）とを堆積させるステップを含む。ピンド層６０は、一又はそれ以上の層又は膜（例えばピンド層積層体）を含み得る。次に、ＭＴＪ積層体は、真空中での磁気アニーリングプロセスに晒される。そして、リソグラフィ法を用いて、ＭＴＪ積層体にパターンを与える。パターン化されたセルサイズは、最終的なサイズよりも大きくなり得る。上述の各層は、一又はそれ以上の層又は膜から構成可能である。

【0007】

次に、ＭＴＪ積層体をエッチングする。エッチングプロセスは、レジストサイズ及びパターンハードマスクをトリミングするステップと、レジストを除去するステップと、自由層１００をエッチングするステップと、ピンド層６０及び底部電極層５０をエッチングするステップとを含む。そして、ＭＴＪ積層体をクリーニングする。クリーニングプロセスは通常、ｌｏｗ‐ｋ及びＭＴＪクリーニングに適合するものである。次に、パッシベーション層を堆積させて、ＭＴＪ記憶素子及び層間誘電体（ＩＬＤ，ｉｎｔｅｒ−ｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ）７０を保護する。ＭＴＪを保護してＭＴＪとＩＬＤとの間の付着を促進するために、コンビネーションスタックが、低い堆積温度と共に必要となり得る。最後に、剥離を防止するために、あまりアグレッシブではない化学機械研磨（ＣＭＰ）を用いて、ＭＴＪ及びＩＬＤを研磨する。

【0008】

図３に示されるように、従来の方法によって形成された従来のＳＴＴ‐ＭＲＡＭビットセルは、基板１０と、ワードライン２０と、Ｖ_ＳＳ（図示せず）に対するコンタクト３０とを含む。底部電極層５０は、相互接続部４０の頂部金属層の上に形成される。ピンド層６０と、トンネリング障壁層９０と、自由層１００と、頂部電極１１０とは、底部電極層５０の上に形成される。ＩＬＤ層７０は、ＭＴＪセルにわたって形成される。

【先行技術文献】

【非特許文献】

【0009】

【非特許文献1】Ｍ．Ｈｏｓｏｍｉ他、“Ａ Ｎｏｖｅｌ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｗｉｔｈ Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｍａｇｎｅｔｉｚａｔｉｏｎ Ｓｗｉｔｃｈｉｎｇ： Ｓｐｉｎ−ＲＡＭ”、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＥＤＭ Ｃｏｎｆｅｒｅｎｃｅ、２００５年

【発明の概要】

【課題を解決するための手段】

【0010】

例示的な実施形態は、スピン移動トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）セル及びその製造方法に向けられたものである。特に、実施形態は、ＳＴＴ‐ＭＲＡＭセルの磁気トンネル接合（ＭＴＪ）記憶素子及びその製造方法に関する。

【0011】

例えば、例示的な実施形態は、磁気トンネル接合（ＭＴＪ）記憶素子を有するメモリデバイスに向けられたものであり、そのＭＴＪ記憶素子は、底部電極と、底部電極に隣接するピンド層と、底部電極及びピンド層の一部分を封入する誘電体層であって、ピンド層の一部分に隣接するホールを画定する側壁を含む誘電体層と、ピンド層に隣接するトンネリング障壁と、トンネリング障壁に隣接する自由層と、自由層に隣接する頂部電極とを備える。第一の方向における底部電極及び／又はピンド層の幅は、第一の方向におけるピンド層とトンネリング障壁との間のコンタクト領域の幅よりも大きい。

【0012】

他の例示的な実施形態は、磁気トンネル接合（ＭＴＪ）記憶素子を有するメモリデバイスを製造する方法に向けられたものであり、本方法は、基板上に底部電極を形成することと、底部電極上にピンド層を形成することと、底部電極及びピンド層上に誘電体層を堆積させることと、誘電体層内においてピンド層まで、側壁を有するホールをパターニング及びエッチングすることと、ホールの第一の部分内にトンネリング障壁層を堆積させて、ピンド層上のトンネリング障壁を形成することと、ホールの第二の部分内に自由層を、その自由層が前記トンネリング障壁の上に存在するように堆積させることと、自由層の上に頂部層を堆積させることとを備える。

【0013】

例示的な実施形態は、磁気トンネル接合（ＭＴＪ）記憶素子を有するメモリデバイスに向けられたものであり、そのＭＴＪ記憶素子は、ＭＴＪ記憶素子を電気的に接続するための底部導電手段と、底部導電手段に隣接し、第一の分極を保持するための第一の磁気手段と、第一の磁気手段の一部分に隣接するホールを画定する側壁を含み、底部導電手段及び第一の磁気手段の一部分を封入するための第一の絶縁手段と、反転可能である第二の分極を保持するための第二の磁気手段と、第一の磁気手段及び第二の磁気手段を分離して、第一の磁気手段と第二の磁気手段との間にトンネリング電流を流すための第二の絶縁手段と、第二の磁気手段に隣接し、ＭＴＪ記憶素子を電気的に接続するための頂部導電手段とを備える。第一の方向における底部導電手段及び／又は第一の磁気手段の幅が、第一の方向における第一の磁気手段と第二の絶縁手段との間のコンタクト領域の幅よりも大きい。

【0014】

他の例示的な実施形態は、磁気トンネル接合（ＭＴＪ）記憶素子を有するメモリデバイスを製造する方法を備え、本方法は、基板上に底部電極を形成する段階と、底部電極上にピンド層を形成する段階と、底部電極及びピンド層上に誘電体層を堆積させる段階と、誘電体層内においてピンド層まで、側壁を有するホールをパターニング及びエッチングする段階と、ホールの第一の部分内にトンネリング障壁層を堆積させて、ピンド層上のトンネリング障壁を形成する段階と、ホールの第二の部分内に自由層を、その自由層が前記トンネリング障壁の上に存在するように堆積させる段階と、自由層の上に頂部層を堆積させる段階とを備える。

【0015】

添付図面は、実施形態の説明を補助し、単に実施形態の例示目的で提供されるものであって、実施形態を限定するものではない。

【図面の簡単な説明】

【0016】

【図1】従来のスピン移動トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）セルアレイを示す。

【図2】（ａ）は、従来のＳＴＴ‐ＭＲＡＭセルの断面図である。（ｂ）は、（ａ）に係る従来のＳＴＴ‐ＭＲＡＭセルの一部分の拡大図である。（ｃ）は、（ａ）に係る従来のＭＴＪセルの拡大図である。

【図3】従来のＳＴＴ‐ＭＲＡＭビットセルの概略的な断面図である。

【図4】多様な製造段階の一つにおけるＳＴＴ‐ＭＲＡＭビットセルの概略的な断面図である。

【図5】多様な製造段階の一つにおけるＳＴＴ‐ＭＲＡＭビットセルの概略的な断面図である。

【図6】多様な製造段階の一つにおけるＳＴＴ‐ＭＲＡＭビットセルの概略的な断面図である。

【図7】多様な製造段階の一つにおけるＳＴＴ‐ＭＲＡＭビットセルの概略的な断面図である。

【図8】ＳＴＴ‐ＭＲＡＭビットセルの概略的な断面図である。

【図9】ＳＴＴ‐ＭＲＡＭビットセルの例示的な製造方法を示すフローチャートである。

【図10】ＳＴＴ‐ＭＲＡＭビットセルのＭＴＪ記憶素子の概略的な断面図である。

【図11】ＳＴＴ‐ＭＲＡＭビットセルのＭＴＪ記憶素子の概略的な断面図である。

【図12】ＳＴＴ‐ＭＲＡＭビットセルのＭＴＪ記憶素子の概略的な断面図である。

【図13】ＳＴＴ‐ＭＲＡＭビットセルのＭＴＪ記憶素子の概略的な断面図である。

【発明を実施するための形態】

【0017】

本発明の特定の実施形態を対象とする以下の説明及び添付図面において、本発明の実施形態の側面が開示される。本発明の範囲から逸脱することなく、代替実施形態を創作することができる。更に、実施形態の周知の要素については、本発明の実施形態の詳細を曖昧にしないために、詳述せず、又は説明を省略する。

【0018】

本願において、“例として”との表現は、“実施例、例、又は例示としての役割を果たす”との意味で使用されるものである。“例として”本願で説明される実施形態は、必ずしも他の実施形態に対して好適又は有利なものとして構成されるものではない。同様に、“実施形態”との表現は、本発明のすべての実施形態が説明される特徴、利点、又は動作モードを含むことを要するものではない。本願において使用される用語は、特定の実施形態を説明する目的のためだけのものであり、本発明の実施形態を限定するものではない。

【0019】

本願において、単数形での表記は、特に断らない限りは、複数形での表記も含むものである。更に、本願において、“備える”、“有する”、“含む”との用語は、説明される特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を特定するものであるが、一以上の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらの組の存在又は追加を排除するものではない。

【0020】

開示される実施形態は、従来の方法では、ＭＴＪの底部電極でのエッチング停止の制御が難しくなり得るという点を認識したものである。また、不完全なエッチング後処理では、ＭＴＪ側壁にポリマー残留物が残り得て、その一部が導電性であり漏れ経路を形成することによって磁気抵抗（ＭＲ，ｍａｇｎｅｔｉｃ ｒｅｓｉｓｔａｎｃｅ）比を低下させ得る。更に、ＭＴＪ側壁近くの障壁酸化物層が、プロセスフロー（つまり、アッシング及びクリーニングプロセス）の影響を受けることによって、ＭＴＪ側壁近くにより厚いトンネリング障壁が生じ得る。より厚いトンネリング障壁の影響は、スケールダウンされたフィーチャでは顕著となる。

【0021】

例示的な実施形態は、有利に、製造プロセスにおいて使用されるマスクの数を減らすことができる。例えば、三つのマスクではなくて、二つのフォトマスクが使用可能となる。また、本実施形態によると、ピンド層、トンネリング障壁、自由層、トンネリング障壁の間の界面におけるもののような、臨界寸法に対する重金属エッチングプロセスが必要ではなくなる。更に、側壁のポリマー横梁によって誘起される漏れ経路が低減又は排除可能である。

【0022】

従って、本実施形態によると、ＭＴＪのトンネリング障壁は、アッシング及びクリーニングプロセスに晒されない。更に、本実施形態は、従来の方法と比較して大きな底部固定層を提供することができ、頂部自由層に対する底部固定層の浮遊磁場の影響を最小化することができる。

【0023】

図４〜図１１を参照して、スピン移動トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）セルの製造方法の例示的な実施形態、及びＳＴＴ‐ＭＲＡＭセルの実施形態について、これから説明する。

【0024】

図４は、例示的な実施形態に従って形成された部分的なＳＴＴ‐ＭＲＡＭビットセルの概略的な断面図を示す。ＳＴＴ‐ＭＲＡＭビットセルは、基板１０と、ワードライン２０と、Ｖｓｓ（図示せず）に対するコンタクト３０と、相互接続部４０とを有する。相互接続部４０は、例えば、ビア相互接続部Ｖ１、Ｖ２及びＶ３によって直列に互いに接続された金属層Ｍ１、Ｍ２及びＭ３（例えばＣｕやＷ）を含む。誘電体（例えば酸化物層）が、相互接続部４０の層の周囲に充填される。相互接続部４０の頂部金属層Ｍ３は、例えば化学機械研磨（ＣＭＰ）法を用いて、研磨される。当業者は、あらゆるレベルの金属層又はビアを研磨して、その上にＭＴＪ記憶素子を形成することができることを認識されたい。

【0025】

図５に示されるように、例示的な実施形態は、例えば相互接続部４０の研磨された頂部金属層Ｍ３の上に、底部電極層１５０（例えばＴａ）及びピンド層１６０を堆積されることによってＭＴＪ底部電極を形成する段階を含む。ピンド層１６０は、積層体（つまり複数の層）を含む。次に、底部電極層１５０及びピンド層１６０が、真空中の磁気アニーリングプロセスに晒される。そして、リソグラフィ法を用いて、ＭＴＪ電極にパターンを与える。次に、底部電極層１５０及びピンド層１６０を酸化物層までエッチングして、クリーニングして、図５に示されるように、個々の底部電極を形成する。底部電極層１５０及びピンド層１６０は、相互接続部４０からずらされている（オフセットされている）ものとして示されている。しかしながら、他の配置も提供可能である。例えば、底部電極層１５０及びピンド層１６０は、相互接続部４０と整列可能である。底部電極層１５０、ピンド層１６０及び相互接続部４０のサイズは図示される構成に限定されるものではない。例えば、底部電極層１５０及びピンド層１６０のサイズが、相互接続部４０のサイズに対して大きく、小さく、又は同じとなり得る。

【0026】

例示的な実施形態によると、リソグラフィ及びエッチング法を、ＭＴＪ記憶素子の臨界寸法を形成するのに適用しない。つまり、ピンド層１６０（例えば図５を参照）及び自由層２００（例えば図７を参照）に対するトンネリング障壁１９０（例えば図７を参照）の界面を、エッチング又はクリーニングに晒さないことによって、従来の技術における上述の問題のいくつかを回避することができる。

【0027】

次に、図６に示されるように、層間誘電体（ＩＬＤ）７０を、底部電極層１５０及びピンド層１６０上に堆積させて、ＩＬＤ７０内にホール１８０をピンド層１６０までパターニング及びエッチングする。図１０を参照すると、底部電極層１５０及びピンド層１６０の寸法Ｘ１が、ピンド層１６０とトンネリング障壁１９０との間ののコンタクト領域の寸法Ｘ２よりも大きくなり得て、ホール１８０をＩＬＤ７０内にパターニング及びエッチングする際の許容範囲を大きくすることができる。ＩＬＤ７０は、相互接続部４０の周囲に充填された誘電体と同じであっても異なってもよい。

【0028】

図７は、ＩＬＤ７０及びホール１８０の上に、トンネリング障壁１９０、自由層２００、及び頂部電極２１０を形成する段階を示す。特に、図７に示されるように、トンネリング層１９０が、ホール１８０の側壁の上に且つ底部電極（例えば底部電極層１５０及びピンド層１６０）に対して垂直に配置されるように、トンネリング障壁１９０をＩＬＤ７０及びホール１８０の上に形成する。そして、自由層２００の一部分も底部電極層１５０及びピンド層１６０に対して垂直になるように、自由層２００をトンネリング障壁１９０の上に形成する。頂部電極２１０を、ホール１８０内に位置する自由層２００の少なくとも一部分の上に形成することによって、ホール１８０の少なくとも残りの部分を充填する。図７に示されるように、頂部電極２１０は、自由層２００全体の上に形成可能である。

【0029】

次に、例示的な方法では、ホール１８０の上方に位置するトンネリング障壁１９０、自由層２００、及び頂部電極２１０の部分を、例えば研磨（例えば化学機械研磨（ＣＭＰ））によって除去する。図８に示されるように、ＭＴＪ記憶素子を有するＳＴＴ‐ＭＲＡＭビットセルが形成される。

【0030】

例示的な実施形態は、有利に、プロセス中に使用されるフォトマスクの数を減らすことができる。例えば、三つのマスクではなくて、二つのフォトマスクを使用することができる。また、本実施形態によると、臨界寸法に対する重金属エッチングプロセスが必要でなくなる。更に、側壁のポリマー横梁によって誘起される漏れ経路を低減又は排除することができる。

【0031】

更に、本実施形態によると、ＭＴＪのトンネリング障壁はアッシング及びクリーニングプロセスに晒されない。更に、本実施形態は、従来技術と比較して大きな底部固定層を提供することができて、頂部自由層に対する底部固定層の浮遊磁場の影響を最小化することができる。

【0032】

図９は、一実施形態によるＳＴＴ‐ＭＲＡＭビットセルの例示的な製造方法を示すフローチャートである。本方法は、金属層の上に底部電極層及びピンド層を堆積させる段階（例えば９１０）と、底部電極層及びピンド層をパターニング及びエッチングしてＭＴＪ記憶素子の底部電極を形成する段階（例えば９２０）とを含む。次に、本方法は、底部電極層及びピンド層の上に誘電体層を堆積させる段階（例えば９３０）と、誘電体層内にピンド層までホールをパターニング及びエッチングする段階（例えば９４０）とを含む。本方法は更に、ホールの上にトンネリング障壁と自由層と頂部電極とを、トンネリング障壁及び自由層のうち一方の一部分がホールの側壁に沿って且つ底部電極層及びピンド層に対して垂直に配置されるように、堆積させる段階（例えば９５０）を含む。更に、本方法は、ホールの開口部の上方に位置するトンネリング障壁と自由層と頂部電極との部分を除去する段階（例えば９６０）を含む。

【0033】

例示的な方法によると、アイソレートされたＭＴＪ記憶素子が提供可能である。上述のように、例示的な実施形態は有利に、プロセスにおいて使用されるフォトマスクの数を減らすことができる。例えば、三つのマスクではなくて、二つのフォトマスクが使用可能である。また、例示的な実施形態によると、臨界寸法に対する重金属エッチングが必要でなくなる。更に、側壁のポリマー横梁によって誘起される漏れ経路が低減又は排除可能である。

【0034】

更に、本実施形態によると、ＭＴＪのトンネリング障壁は、アッシング及びクリーニングプロセスに晒されない。更に、本実施形態は従来技術と比較して大きな底部固定層を提供することができて、頂部自由層に対する底部固定層の浮遊磁場の影響を最小化することができる。

【0035】

例えば、図１０に示されるように、磁気トンネル接合（ＭＴＪ）記憶素子の一実施形態は、底部電極層１５０と、その底部電極層１５０に隣接する（例えば上方又は上の）ピンド層１６０とを含む。誘電体層７０が、底部電極層１５０及びピンド層１６０の一部分を封入する。誘電体層７０は、ピンド層１６０の一部分に隣接する（例えば上方にあるか又はピンド層１６０の一部分を露出する）ホール１８０（例えば図６を参照）を画定する側壁を含む。トンネリング障壁１９０は、ピンド層１６０に隣接する（例えば上方又は上に）。自由層２００はトンネル層１９０に隣接する（例えば上方又は上に）。頂部電極２１０は自由層２００に隣接する（例えば上方又は上に）。

【0036】

図１０の実施形態に示されるように、底部電極層１５０及び／又はピンド層１６０の寸法Ｘ１は、ピンド層１６０とトンネリング障壁１９０との間のコンタクト領域の寸法Ｘ２よりも大きくなり得て、トンネリング障壁１９０と自由層２００と頂部電極２１０とを受け入れるためのＩＬＤ７０内へのホール１８０のパターニング及びエッチングの際の許容範囲を大きくすることができる。また、図１０に示されるように、トンネリング障壁１９０及び自由層２００のうち一方の一部分は、ホール１８０の側壁に沿って且つ底部電極層１５０及びピンド層１６０に対して垂直に配置される。頂部電極２１０は、自由層２００に隣接する（例えば上方又は上の）ホール１８０の一部分を充填する。

【0037】

当業者は、他の実施形態において、底部電極層１５０及び／又はピンド層１６０の寸法が、図１１に示されるようにトンネリング障壁１９０と同じであるか、又はそれ未満であり得ることを認識されたい。図１１に示されるように、トンネリング障壁１９０及び自由層２００のうち一方の一部分は、ホール１８０の側壁に沿って且つ底部電極層１５０及びピンド層１６０に対して垂直に配置される。頂部電極２１０は、自由層２００に隣接する（例えば上方又は上の）ホール１８０の一部分を充填する。

【0038】

対照的に、従来のＭＴＪ記憶素子及びその製造方法においては、底部電極層５０とピンド層６０とトンネリング障壁層９０と自由層１００と頂部電極１１０とは、パターニング及びエッチングに晒されて、図１２に示されるように、底部電極層５０、ピンド層６０、トンネリング障壁層９０、自由層１００、頂部電極１１０の各々が同じ寸法Ｘ０を有するようになる。また、従来のＭＴＪ記憶素子では、ＭＴＪ側壁近くの障壁酸化物層は、プロセスフロー（つまりアッシング及びクリーニングプロセス）の影響を受け得て、図１３に示されるように、ＭＴＪ側壁の近くにより厚いトンネリング障壁９０が生じる。より厚いトンネリング障壁９０の影響は、スケールダウンされたフィーチャにおいては顕著となる。

【0039】

例示的な方法によると、アイソレートされたＭＴＪ記憶素子が提供可能である。上述のように、例示的な実施形態は有利に、プロセスにおいて使用されるフォトマスクの数を減らすことができる。例えば、三つのマスクではなくて、二つのフォトマスクが使用可能である。また、例示的な実施形態によると、臨界寸法に対する重金属エッチングプロセスが必要でなくなる。更に、側壁のポリマー横梁によって誘起される漏れ経路が低減又は排除可能である。

【0040】

従って、本実施形態によると、ＭＴＪのトンネリング障壁が、アッシング及びクリーニングプロセスに晒されないことによって、ＭＴＪの側壁近くのトンネリング障壁が厚くなることを低減又は防止する。更に、本実施形態は、従来技術と比較して大きな底部固定層を提供することができて、頂部自由層に対する底部固定層の浮遊磁場の影響を最小化することができる。

【0041】

本願で説明されるＭＴＪ記憶素子を含むメモリデバイスを、携帯電話、携帯型コンピュータ、携帯型個人通信システム（ＰＣＳ，ｐｅｒｓｏｎａｌ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍ）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄａｔａ ａｓｓｉｓｔａｎｔ）等の携帯データユニット、ＧＰＳ有効化システム、ナビゲーションデバイス、セットトップボックス、ミュージックプレイヤー、ビデオプレイヤー、エンターテイメントユニット、計測設備等の定位置データユニットや、データやコンピュータの指示を記憶又は読み出す他のデバイス、又はこれらの組み合わせ内に含ませることができることは理解されたい。従って、本開示の実施形態は、本願で開示されるようなＭＴＪ記憶素子を有するメモリを含むアクティブな集積回路を含むデバイスにおいて適切に採用可能である。

【0042】

上述のデバイス及び方法は、コンピュータ可読媒体に記憶されたＧＤＳＩＩ及びＧＥＲＢＥＲコンピュータファイルに対して設計及び構成可能である。これらのファイルは、これらのファイルに基づいてデバイスを製造する製造業者に提供される。結果物の製品は、半導体ウェーハであり、半導体ダイに切断されて、半導体チップ内にパッケージングされる。チップは、上述のデバイス内において採用される。

【0043】

従って、実施形態は、プロセッサによって実行された際にそのプロセッサ及び他の共に機能する素子を機械内で変換する指示を実現する機械可読媒体又はコンピュータ可読媒体を含み得て、その指示によって提供される本願で説明されるような機能性を実現する。

【0044】

上述の開示は例示的な実施形態を示すものであるが、多様な変形及び修正が、添付の特許請求の範囲によって定められる本発明の範囲から逸脱することなく、なされ得ることは留意されたい。本願で説明される実施形態による方法クレームの機能、ステップ及び／又は動作は、特定の順番で行われることを要するものではない。更に、本実施形態の要素は単数形で説明され特許請求されているものであり得るが、特に単数形に限定すると明記されていない限りは、複数形も想定されるものである。

【符号の説明】

【0045】

１０ 基板
２０ ワードライン
３０ コンタクト
４０ 相互接続部
７０ 層間誘電体（ＩＬＤ）
１５０ 底部電極層
１６０ ピンド層
１９０ トンネリング障壁
２００ 自由層
２１０ 頂部電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】