特許 5935643 半導体発光装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5935643

(24)【登録日】2016年5月20日

(45)【発行日】2016年6月15日

(54)【発明の名称】半導体発光装置

(51)【国際特許分類】

   H01L 33/32 20100101AFI20160602BHJP

【ＦＩ】

   H01L33/00 186

【請求項の数】8

【全頁数】11

(21)【出願番号】特願2012-224681(P2012-224681)

(22)【出願日】2012年10月10日

(65)【公開番号】特開2014-78575(P2014-78575A)

(43)【公開日】2014年5月1日

【審査請求日】2015年9月2日

(73)【特許権者】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100100712

【弁理士】

【氏名又は名称】岩▲崎▼ 幸邦

(74)【代理人】

【識別番号】100101247

【弁理士】

【氏名又は名称】高橋 俊一

(74)【代理人】

【識別番号】100095500

【弁理士】

【氏名又は名称】伊藤 正和

(74)【代理人】

【識別番号】100098327

【弁理士】

【氏名又は名称】高松 俊雄

(72)【発明者】

【氏名】杉森 暢尚

【審査官】 小濱 健太

(56)【参考文献】

【文献】 特開２００１−１２７２７８（ＪＰ，Ａ）

【文献】 国際公開第９８／３４２８５（ＷＯ，Ａ１）

【文献】 特開２００７−１９４５９６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ３３／００−３３／６４

(57)【特許請求の範囲】

【請求項1】

主面上に発光領域と駆動装置領域が定義された半導体基板と、
前記半導体基板の前記主面上に前記発光領域から前記駆動装置領域に渡って連続的に配置された、エピタキシャル成長された窒化物半導体からなるｎ型半導体層、活性層及びｐ型半導体層がこの順で積層された構造を有する積層体と、
前記積層体上に配置された層間絶縁膜と、
前記積層体の少なくとも一部及び前記層間絶縁膜を介して前記駆動装置領域の上方に配置され、前記積層体での発光を制御する制御トランジスタと、
前記層間絶縁膜内で前記制御トランジスタと前記積層体との間に配置された遮光膜と
を備えることを特徴とする半導体発光装置。

【請求項2】

前記制御トランジスタの前記積層体と対向する側面及び底面に前記遮光膜が配置されていることを特徴とする請求項１に記載の半導体発光装置。

【請求項3】

前記積層体の前記発光領域上における膜厚が、前記駆動装置領域上における膜厚よりも厚いことを特徴とする請求項１又は２に記載の半導体発光装置。

【請求項4】

前記駆動装置領域から前記発光領域に向かって前記積層体の膜厚が徐々に厚くなっていることを特徴とする請求項３に記載の半導体発光装置。

【請求項5】

前記制御トランジスタが、前記主面と平行な方向にｐ型領域とｎ型領域が隣接する構造を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体発光装置。

【請求項6】

前記制御トランジスタが接合型電界効果トランジスタであることを特徴とする請求項５に記載の半導体発光装置。

【請求項7】

前記層間絶縁膜上に配置され、前記層間絶縁膜に設けられた開口部で前記制御トランジスタのソース電極と前記ｐ型半導体層とに接続する配線層を更に備えることを特徴とする請求項６に記載の半導体発光装置。

【請求項8】

前記発光領域上方で前記積層体と前記層間絶縁膜間に配置され、前記ｐ型半導体層と接する透明電極を更に備えることを特徴とする請求項１乃至７のいずれか１項に記載の半導体発光装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体発光素子と半導体発光素子の駆動装置が同一半導体基板上に配置された半導体発光装置に関する。

【背景技術】

【0002】

発光ダイオード（ＬＥＤ）や半導体レーザなどの半導体発光素子を有する半導体発光装置において、半導体発光素子とこの発光素子を駆動する駆動装置を同一半導体基板上に集積することによる半導体発光装置の小型化が図られている。例えば、シリコン基板上に介在層を介して半導体発光素子を形成すると共に、シリコン基板にモノリシックに半導体発光素子の駆動装置を形成する方法が提案されている（例えば特許文献１参照。）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平２−１５００８１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、半導体発光素子の駆動装置としてシリコン基板上に搭載される電界効果トランジスタ（ＦＥＴ）において、ＰＮＰ寄生トランジスタが発生し、ゲート電圧で制御できない電流が流れる可能性がある。また、基板に電流を流す際に、ＮＰＮ寄生トランジスタが形成され、ＦＥＴが正常動作をしなくなる場合がある。このように、半導体発光素子と駆動装置を同一半導体基板上に集積した場合に、駆動装置の誤動作によって半導体発光装置が正常に動作しないおそれがある。

【0005】

上記問題点に鑑み、本発明は、半導体発光素子とその駆動装置が同一半導体基板上に配置され、且つ、駆動装置における誤動作の発生が抑制された半導体発光装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の一態様によれば、（イ）主面上に発光領域と駆動装置領域が定義された半導体基板と、（ロ）半導体基板の主面上に発光領域から駆動装置領域に渡って連続的に配置された、エピタキシャル成長された窒化物半導体からなるｎ型半導体層、活性層及びｐ型半導体層がこの順で積層された構造を有する積層体と、（ハ）積層体上に配置された層間絶縁膜と、（ニ）積層体の少なくとも一部及び層間絶縁膜を介して駆動装置領域の上方に配置され、積層体での発光を制御する制御トランジスタと、（ホ）層間絶縁膜内で制御トランジスタと積層体との間に配置された遮光膜とを備える半導体発光装置が提供される。

【発明の効果】

【0007】

本発明によれば、半導体発光素子とその駆動装置が同一半導体基板上に配置され、且つ、駆動装置における誤動作の発生が抑制された半導体発光装置を提供できる。

【図面の簡単な説明】

【0008】

【図1】本発明の実施形態に係る半導体発光装置の構成を示す模式的な断面図である。

【図2】本発明の実施形態に係る半導体発光装置の構成を示す模式的な平面図である。

【図3】本発明の実施形態に係る半導体発光装置の等価回路図である。

【図4】本発明の実施形態に係る半導体発光装置の製造方法を説明するための工程断面図である（その１）。

【図5】本発明の実施形態に係る半導体発光装置の製造方法を説明するための工程断面図である（その２）。

【図6】本発明の実施形態に係る半導体発光装置の製造方法を説明するための工程断面図である（その３）。

【図7】本発明の実施形態に係る半導体発光装置の製造方法を説明するための工程断面図である（その４）。

【図8】本発明の実施形態に係る半導体発光装置の製造方法を説明するための工程断面図である（その５）。

【図9】本発明の実施形態に係る半導体発光装置の製造方法を説明するための工程断面図である（その６）。

【図10】本発明の実施形態に係る半導体発光装置の製造方法を説明するための工程断面図である（その７）。

【図11】本発明の実施形態に係る半導体発光装置の製造方法を説明するための工程断面図である（その８）。

【図12】本発明の実施形態の変形例に係る半導体発光装置の構成を示す模式的な断面図である。

【発明を実施するための形態】

【0009】

図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

【0010】

又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置などを下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。

【0011】

本発明の実施形態に係る半導体発光装置１は、図１に示すように、主面上に発光領域１０１と駆動装置領域１０２が定義された半導体基板１０と、半導体基板１０の主面上に配置された、ｎ型半導体層２１、活性層２２及びｐ型半導体層２３がこの順で積層された構造を有する積層体２０と、積層体２０上に配置された層間絶縁膜４０と、積層体２０の少なくとも一部及び層間絶縁膜４０を介して駆動装置領域１０２の上方に配置された制御トランジスタ６０と、層間絶縁膜４０内で制御トランジスタ６０と積層体２０との間に配置された遮光膜５０とを備える。積層体２０は、半導体基板１０の主面上に発光領域１０１から駆動装置領域１０２に渡って連続的に配置されている。ｎ型半導体層２１、活性層２２及びｐ型半導体層２３は、エピタキシャル成長によって形成された窒化物半導体からなる。

【0012】

層間絶縁膜４０は、発光領域１０１上方から駆動装置領域１０２上方に渡り連続的に配置され、制御トランジスタ６０の周囲は層間絶縁膜４０により覆われている。遮光膜５０は、層間絶縁膜４０内に埋め込まれている。図１に示した例では、遮光膜５０は第１の遮光層５１と第２の遮光層５２を含む。後述するように、第１の遮光層５１と第２の遮光層５２は異なる工程で形成される。

【0013】

半導体発光装置１は、発光領域１０１の上方で積層体２０と層間絶縁膜４０間に配置され、ｐ型半導体層２３と接する透明電極３０を更に備える。層間絶縁膜４０上に配置されたアノード電極１１１は、層間絶縁膜４０に形成した開口部において透明電極３０と電気的に接続する。アノード電極１１１から、透明電極３０に正孔が供給される。また、半導体基板１０の積層体２０が配置された主面と対向する裏面上に、カソード電極１１２が配置されている。

【0014】

カソード電極１１２から半導体基板１０及びｎ型半導体層２１を介して供給された電子と、アノード電極１１１から透明電極３０及びｐ型半導体層２３を介して供給された正孔とが、活性層２２で再結合して光を発生する。つまり、発光領域１０１上に、出力光Ｌを発生する半導体発光素子１００が形成されている。積層体２０で発生した出力光Ｌは、透明電極３０及び層間絶縁膜４０を透過して、半導体発光装置１の外部に出力される。

【0015】

制御トランジスタ６０は、積層体２０を膜厚方向に流れる電流を制御して、半導体発光素子１００での発光を制御する駆動装置として機能する。具体的には、制御トランジスタ６０は、ｎ型半導体層２１を介した活性層２２への電子の注入とｐ型半導体層２３を介した活性層２２への正孔の注入とを制御することによって、積層体２０での発光を制御する。つまり、アノード電極１１１とカソード電極１１２間に所定の電圧を印加することにより、半導体発光素子１００を駆動する。

【0016】

制御トランジスタ６０には、主面と平行な方向である横方向にｐ型領域とｎ型領域が隣接し、且つ、積層体２０と対向する下面に絶縁膜が配置される構造のトランジスタが使用される。制御トランジスタ６０では、横方向に主電流が流れる。

【0017】

例えば薄膜トランジスタ（thin film transistor：ＴＦＴ）構造などの接合型電界効果トランジスタを、制御トランジスタ６０に採用可能である。図１に示した制御トランジスタ６０は、第１のｎ型領域６１１、ｐ型領域６１２及び第２のｎ型領域６１３がこの順で横方向に配置されたｎｐｎ構造６１を有する。そして、少なくともｐ型領域６１２の全体を覆うようにｎｐｎ構造６１上にゲート絶縁膜６２が配置され、ゲート絶縁膜６２を介してｐ型領域６１２と対向するようにゲート領域６３が配置されている。なお、図１に示した制御トランジスタ６０では、第１のｎ型領域６１１がドレイン領域、第２のｎ型領域６１３がソース領域であるとする。ｎｐｎ構造６１の下方には、層間絶縁膜４０の膜厚方向の一部、及び積層体２０の膜厚方向の一部が配置されている。

【0018】

層間絶縁膜４０上に、ドレイン電極６０１、ソース電極６０２及びゲート電極６０３が配置されている。そして、第１のｎ型領域６１１がドレイン電極６０１と接続され、第２のｎ型領域６１３がソース電極６０２と接続され、ゲート領域６３がゲート電極６０３と接続されている。制御トランジスタ６０の各領域と各電極は、層間絶縁膜４０に設けられた開口部及び第２の遮光層５２に設けられた開口部においてそれぞれ接続されている。更に、図１に示したように、制御トランジスタ６０のソース電極６０２と半導体発光素子１００のアノード電極１１１とが、層間絶縁膜４０上に配置された配線層７１によって接続されている。

【0019】

図１に示した半導体基板１０は、シリコン基板１１上にバッファ層１２が配置され、積層体２０がバッファ層１２上に配置された構造である。ただし、バッファ層１２を省略してもよい。

【0020】

バッファ層１２には、例えば、Ａｌ_xＭ_yＧａ_1-x-yＮ（Ｍはインジウム（Ｉｎ）又はボロン（Ｂ）、０＜ｘ≦１、０≦ｙ≦１、ｘ＋ｙ＝１）からなる第１のサブレイヤーと、ＡｌaＭbＧａ1-a-bＮ（ＭはＩｎ又はＢ、０≦ａ＜１、０≦ｂ≦１、ａ＋ｂ＝１、ａ＜ｘ）からなる第２のサブレイヤーとを交互に積層した多層構造を採用可能である。例えば、第１のサブレイヤーは膜厚０．５〜５ｎｍ程度の窒化アルミニウム（ＡｌＮ）膜、第２のサブレイヤーは膜厚０．５〜２００ｎｍ程度の窒化ガリウム（ＧａＮ）膜である。

【0021】

ｎ型半導体層２１は、例えばｎ型ドーパントとしてシリコン（Ｓｉ）がドープされた膜厚５μｍ程度のＧａＮ膜であり、活性層２２に電子を供給する。ｐ型半導体層２３は、例えばｐ型ドーパントがドープされた膜厚０．２μｍ程度のＧａＮ膜であり、活性層２２に正孔（ホール）を供給する。ｐ型ドーパントは、マグネシウム（Ｍｇ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、カルシウム（Ｃａ）、ベリリウム（Ｂｅ）、炭素（Ｃ）等である。

【0022】

活性層２２は、例えばＩｎＧａＮ膜とＧａＮ膜を交互に積層した多重量子井戸（ＭＱＷ)構造を有する。ＩｎＧａＮ膜とＧａＮ膜の膜厚は、それぞれ数μｍ〜数十μｍ程度である。

【0023】

透明電極３０及び層間絶縁膜４０は、活性層２２で発生する光が透過する材料からなる。透明電極３０には、例えば酸化インジウム・スズ（ＩＴＯ）膜などが採用可能である。ＩＴＯ膜の膜厚は、５０ｎｍ〜５００ｎｍ程度である。層間絶縁膜４０には、例えば膜厚１５０ｎｍ〜１５００ｎｍ程度の酸化シリコン（ＳｉＯ₂）膜などが採用可能である。

【0024】

遮光膜５０には、例えばチタン（Ｔｉ）やタングステン（Ｗ）などが好適に使用される。半導体発光素子１００から制御トランジスタ６０方向に出射された光は、遮光膜５０によって遮光され、制御トランジスタ６０に光が当たらないようにしている。図１に示すように、遮光膜５０は、制御トランジスタ６０の積層体２０と対向する側面及び底面に配置されている。遮光膜５０は層間絶縁膜４０の内部に埋め込まれているため、遮光膜５０が長時間大気や純水等にさらされることがほとんどない。このため、水蒸気などによる遮光膜５０の劣化を抑制できる。

【0025】

アノード電極１１１及びカソード電極１１２には、例えば金（Ａｕ）などが採用可能である。

【0026】

図２に、アノード電極１１１の側からみた半導体発光装置１の平面図を示す。図１は、図２のＩ−Ｉ方向に沿った断面図である。図２において、アノード電極１１１、ドレイン電極６０１、ソース電極６０２及びゲート電極６０３の内側に破線で示した領域が、各電極を透過してみた層間絶縁膜４０の開口部である。

【0027】

図２に示すように、発光領域１０１の上方の全体に透明電極３０が配置されている。また、透明電極３０の全域に電流が流れるように、アノード電極１１１が透明電極３０の外周に沿って配置されている。これにより、活性層２２を流れる電流が均一化され、活性層２２の広い範囲で光を発生させることができる。

【0028】

図３に、半導体発光装置１の等価回路図を示す。既に述べたように、制御トランジスタ６０のソース電極６０２と半導体発光素子１００のアノード電極１１１とが配線層７１よって接続されている。半導体発光素子１００のカソード電極１１２は接地されている。そして、制御トランジスタ６０のドレイン電極６０１に所定のドレイン電圧Ｖ_DDを印加した状態で、ゲート電極６０３とソース電極６０２間にしきい値電圧以上のゲート電圧Ｖ_GSを印加することにより、制御トランジスタ６０がオンする。その結果、半導体発光素子１００のアノード電極１１１とカソード電極１１２間に電流が流れ、半導体発光素子１００が発光する。例えば、ドレイン電圧Ｖ_DDは１０Ｖ程度、ゲート電圧Ｖ_GSは４Ｖ程度である。制御トランジスタ６０をオフすることにより、半導体発光素子１００の発光は停止する。

【0029】

以上に説明したように、実施形態に係る半導体発光装置１では、半導体発光素子１００を構成するエピタキシャル成長膜である積層体２０上に、半導体発光素子１００の駆動装置である制御トランジスタ６０が配置される。この制御トランジスタ６０には、横方向に主電流（ドレイン電流）が流れ、積層体２０と対向する下面に絶縁膜が配置される構造を有する、例えばＴＦＴなどの接合型電界効果トランジスタなどが、制御トランジスタ６０に好適に使用される。このため、半導体発光装置１では、寄生トランジスタが発生しない。したがって、ゲート電圧Ｖ_GSで制御できない電流が流れたり、半導体基板１０に電流を流す際にＦＥＴ動作をしないなどの問題が発生しない。

【0030】

また、制御トランジスタ６０を半導体発光素子１００の一部である積層体２０上に配置するため、シリコン基板１１の他の領域に制御トランジスタ６０を配置する場合に比べて、半導体発光装置１の面積を小さくできる。

【0031】

更に、遮光膜５０が層間絶縁膜４０の内部に形成され、半導体発光素子１００から出射された光が当たらないように、遮光膜５０によって制御トランジスタ６０を覆っている。遮光膜５０を層間絶縁膜４０に埋め込むことにより、遮光と同時に制御トランジスタ６０と半導体発光素子１００間の絶縁も実現される。遮光膜５０のための余分な領域が不要であるため、半導体発光装置１の面積の増大が抑制される。

【0032】

図４〜図１１を参照して、図１に示した半導体発光装置１の製造方法を説明する。なお、以下に述べる半導体発光装置１の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。

【0033】

まず、シリコン基板１１上にバッファ層１２を形成して半導体基板１０を構成する。バッファ層１２上に、ｎ型半導体層２１、活性層２２及びｐ型半導体層２３を順次にエピタキシャル成長法により積層して、図４に示すように積層体２０を形成する。次いで、図５に示すように、ドライエッチング法などを用いて積層体２０及びバッファ層１２をチップサイズにエッチングし、素子分離を行う。

【0034】

図６に示すように、制御トランジスタ６０を形成する領域において積層体２０の上部の一部をエッチング除去する。図６に示した例では、ｐ型半導体層２３と活性層２２をすべて除去し、ｎ型半導体層２１の上部を除去している。なお、積層体２０の除去した部分のエピタキシャル膜の側面には、層間絶縁膜４０、配線層７１、第１の遮光層５１及び第２の遮光層５２が形成される。このため、積層体２０のエッチングにより露出された側面と上面との間には４５度程度のテーパをつけることが好ましい。つまり、駆動装置領域１０２から発光領域１０１に向かって積層体２０の膜厚が徐々に厚くなっている。

【0035】

図７に示すように、発光領域１０１のｐ型半導体層２３上に透明電極３０を形成した後、第１の絶縁層４１を積層体２０の全面に形成する。ついで、駆動装置領域１０２の第１の絶縁層４１上に第１の遮光層５１を形成する。なお、第１の遮光層５１は、発光領域１０１以外の領域に配置され、発光領域１０１と駆動装置領域１０２間の境界である積層体２０の側面上にも形成される。これにより、制御トランジスタ６０に側面方向から入射される光が遮光される。

【0036】

全面に第２の絶縁層４２を形成した後、図８に示すように、駆動装置領域１０２の第２の絶縁層４２上に制御トランジスタ６０を形成する。例えば、ｎｐｎ構造６１を形成するためには、３５０℃で熱処理するプラズマ化学気相成長（ＰＥ−ＣＶＤ）法や６５０℃で熱処理する減圧化学気相成長（ＬＰ−ＣＶＤ）法などを用いてポリシリコン層を形成する。ＬＰ−ＣＶＤ法で行う６５０℃の加熱処理はｐ型不純物のマグネシウム（Ｍｇ）を活性化するにも有効なので、ＬＰ−ＣＶＤ法でポリシリコン層を形成する方法について説明する。即ち、ポリシリコン層成長後、シリコン（Ｓｉ）注入と、例えば６００℃のレーザアニール処理を実施して、結晶粒の大きいアモルファスＳｉを形成する。ここに不純物のイオン注入を行って、第１のｎ型領域６１１、ｐ型領域６１２及び第２のｎ型領域６１３を形成する。その後、ゲート絶縁膜６２及びゲート領域６３を形成する。ゲート領域６３には、例えば不純物イオンが注入されたポリシリコン膜などを採用可能である。

【0037】

次いで、図９に示すように、第３の絶縁層４３を全面に形成した後、第２の遮光層５２を駆動装置領域１０２の第３の絶縁層４３上に形成する。更に、ドレイン領域である第１のｎ型領域６１１、ソース領域である第２のｎ型領域６１３、及びゲート領域６３と、ドレイン電極６０１、ソース電極６０２、及びゲート電極６０３とをそれぞれ接続するための開口部を、第２の遮光層５２に形成する。

【0038】

その後、図１０に示すように、第４の絶縁層４４を全面に形成する。第１の絶縁層４１〜第４の絶縁層４４によって、図１に示した層間絶縁膜４０が構成される。そして、第１のｎ型領域６１１、第２のｎ型領域６１３、及びゲート領域６３と、ドレイン電極６０１、ソース電極６０２、及びゲート電極６０３とをそれぞれ接続するための開口部を層間絶縁膜４０に形成する。このとき、アノード電極１１１と透明電極３０とを接続するための開口部も、層間絶縁膜４０に形成する。

【0039】

次に、図１１に示すように、層間絶縁膜４０及び第２の遮光層５２に形成した開口部を埋め込むようにして、ドレイン電極６０１、ソース電極６０２、ゲート電極６０３、及びアノード電極１１１を形成する。配線層７１も同時に形成される。その後、半導体基板１０の裏面上にカソード電極１１２を形成して、図１に示した半導体発光装置１が完成する。

【0040】

上記に説明した半導体発光装置１の製造方法では、エピタキシャル成長膜である積層体２０をドライエッチングによってチップサイズにエッチングして、素子分離が行われる。制御トランジスタ６０はエピタキシャル成長工程後に形成されるが、制御トランジスタ６０の形成工程は６５０℃以下で行われ、半導体発光素子１００の各層の成長温度よりも低温の工程である。このため、制御トランジスタ６０の形成工程がエピタキシャル膜に悪影響を及ぼすことはほとんどない。

【0041】

なお、ゲート電極用の膜をエピタキシャル成長工程前に形成する場合には、その後の熱処理やエッチング処理によるダメージ、応力などによって、ゲート電極用の膜が破損するおそれがある。また、しきい値電圧Ｖｔｈが変動する可能性がある。

【0042】

しかしながら、本発明の実施形態に係る半導体発光装置１の製造方法では、エピタキシャル成長工程後にゲート電極用の膜を形成する。このため、エピタキシャル成長時の応力によるゲート電極の膜の破損やしきい値電圧Ｖｔｈの変動などを抑制できる。

【0043】

＜変形例＞
図１では、積層体２０の発光領域１０１上における膜厚が、駆動装置領域１０２上における膜厚よりも厚い例を示した。図１に示した構造によれば、発光領域１０１と駆動装置領域１０２における半導体発光装置１の高さを同等にすることができる。

【0044】

しかし、例えば図１２に示すように、制御トランジスタ６０が配置される駆動装置領域１０２の積層体２０の上部の一部を除去せずに、ｐ型半導体層２３上に制御トランジスタ６０を配置してもよい。これにより、半導体発光装置１の製造工程を短縮することができる。

【0045】

上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。本発明はここでは記載していない様々な実施形態などを含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0046】

１…半導体発光装置
１０…半導体基板
１１…シリコン基板
１２…バッファ層
２０…積層体
２１…ｎ型半導体層
２２…活性層
２３…ｐ型半導体層
３０…透明電極
４０…層間絶縁膜
５０…遮光膜
６０…制御トランジスタ
６１…ｎｐｎ構造
６２…ゲート絶縁膜
６３…ゲート領域
７１…配線層
１００…半導体発光素子
１０１…発光領域
１０２…駆動装置領域
１１１…アノード電極
１１２…カソード電極
６０１…ドレイン電極
６０２…ソース電極
６０３…ゲート電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】