特許 5936555 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5936555

(24)【登録日】2016年5月20日

(45)【発行日】2016年6月22日

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 11/413 20060101AFI20160609BHJP

【ＦＩ】

   G11C11/34 335A

   G11C11/34 301A

   G11C11/34 M

【請求項の数】10

【全頁数】31

(21)【出願番号】特願2012-553637(P2012-553637)

(86)(22)【出願日】2012年1月20日

(86)【国際出願番号】JP2012000333

(87)【国際公開番号】WO2012098900

(87)【国際公開日】20120726

【審査請求日】2014年11月5日

(31)【優先権主張番号】特願2011-9589(P2011-9589)

(32)【優先日】2011年1月20日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】110001427

【氏名又は名称】特許業務法人前田特許事務所

(72)【発明者】

【氏名】山上 由展

【審査官】 堀田 和義

(56)【参考文献】

【文献】 米国特許出願公開第２００９／０１２９１９２（ＵＳ，Ａ１）

【文献】 特表２０１０−５２８４０１（ＪＰ，Ａ）

【文献】 特開２００９−１８７６１１（ＪＰ，Ａ）

【文献】 特開２００６−７３１６２（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００８／０２８５３６７（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００９／０１９６１１５（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００８／００６８９１５（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １１／４１３

(57)【特許請求の範囲】

【請求項1】

ワード線とビット線とに接続され、データの記憶保持を行なう少なくとも１個のメモリセルと、
前記ワード線に接続された少なくとも１個のワード線ドライバ回路と、
前記ビット線に接続された少なくとも１個のビット線プリチャージ回路と、
周辺制御回路と
により構成された半導体記憶装置であって、
前記メモリセルと前記周辺制御回路には、第１の電源が直接接続され、
前記ワード線ドライバ回路と前記ビット線プリチャージ回路とには、第１の制御信号によって制御されるスイッチ素子を介して、前記第１の電源が接続される
ことを特徴とする半導体記憶装置。

【請求項2】

ワード線とビット線とに接続され、データの記憶保持を行なう少なくとも１個のメモリセルと、
前記ワード線に接続された少なくとも１個のワード線ドライバ回路と、
前記ビット線に接続された少なくとも１個のビット線プリチャージ回路と、
周辺制御回路と
により構成された半導体記憶装置であって、
前記メモリセルと前記周辺制御回路と前記ビット線プリチャージ回路には第１の電源が直接接続され、
前記ワード線ドライバ回路には、第１の制御信号によって制御されるスイッチ素子を介して、前記第１の電源が接続されており、
前記ビット線プリチャージ回路には、前記第１の制御信号に基づいた制御信号が入力され、前記スイッチ素子がオフする時に前記ビット線プリチャージ回路がオフするように制御される
ことを特徴とする半導体記憶装置。

【請求項3】

前記請求項１または２に記載の半導体記憶装置において、
前記スイッチ素子は、ＭＯＳトランジスタで構成されており、
前記第１の制御信号によって前記ＭＯＳトランジスタがオン・オフ制御される
ことを特徴とする半導体記憶装置。

【請求項4】

前記請求項３に記載の半導体記憶装置において、
（１）前記スイッチ素子を構成するＭＯＳトランジスタのチャネル長は、前記ワード線ドライバ回路を構成するＭＯＳトランジスタのチャネル長よりも長い、
および、
（２）前記スイッチ素子を構成するＭＯＳトランジスタのゲート酸化膜厚は、前記ワード線ドライバ回路を構成するＭＯＳトランジスタのゲート酸化膜厚よりも厚い、
のうち少なくともいずれか一つを有する
ことを特徴とする半導体記憶装置。

【請求項5】

前記請求項１または２に記載の半導体記憶装置において、
前記スイッチ素子は、前記周辺制御回路中の少なくとも２箇所に、分散配置されている
ことを特徴とする半導体記憶装置。

【請求項6】

前記請求項１または２に記載の半導体記憶装置において、
前記スイッチ素子は、複数配置されたワード線ドライバ回路の周辺の、少なくとも２箇所に、分散配置されている
ことを特徴とする半導体記憶装置。

【請求項7】

前記請求項１または２に記載の半導体記憶装置において、
前記スイッチ素子は、複数配置されたビット線プリチャージ回路の周辺の、少なくとも２箇所に、分散配置されている
ことを特徴とする半導体記憶装置。

【請求項8】

前記請求項１または２に記載の半導体記憶装置において、
前記スイッチ素子は、メモリセルの基板電源供給領域と隣り合って配置されている
ことを特徴とする半導体記憶装置。

【請求項9】

前記請求項１または２に記載の半導体記憶装置において、
前記メモリセルを構成する複数のＰ型ＭＯＳトランジスタの第１の基板電源と、
前記メモリセルを構成する複数のＮ型ＭＯＳトランジスタの第２の基板電源と、
を有し、
（１）前記第１の基板電源には、前記メモリセルを構成する複数のＰ型ＭＯＳトランジスタのソース電源と同じかそれより高い電圧が供給される
および、
（２）前記第２の基板電源には、前記メモリセルを構成する複数のＮ型ＭＯＳトランジスタのソース電源と同じかそれより低い電圧が供給されるように構成されている
のうち少なくともいずれか一つを有する
ことを特徴とする半導体記憶装置。

【請求項10】

前記請求項１または２に記載の半導体記憶装置において、
前記スイッチ素子がオフしている時には、
前記メモリセルに直接接続される前記第１の電源が、前記スイッチ素子がオンしている時の電圧と同じかそれより低い電圧に制御される
ことを特徴とする半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、データの記憶保持を行うメモリセルを備えた半導体記憶装置に関する。特に、半導体記憶装置中の特定の回路の電源を遮断することによって、半導体記憶装置の消費電力を抑制する技術に関する。

【背景技術】

【0002】

近年、半導体プロセスの微細化が進み、半導体記憶装置を構成するトランジスタのリーク電流が増加し、消費電力の増大が問題になっている。

【0003】

半導体記憶装置が待機状態のとき、メモリセルに記憶したデータを保持したまま、消費電力を抑制する方法が、特許文献１に開示されている。特許文献１では、メモリセルの電源を供給したまま、周辺回路の電源を全て遮断することにより、リーク電流を低減して、消費電力を抑制している。しかし、特許文献１では、周辺回路の電源を全て遮断するため、ワード線がフローティング状態になってしまう。このため、周辺回路の電源を遮断するための電源スイッチのスイッチングノイズ等の影響によって、フローティング状態のワード線の電位が変化してしまい、その結果、メモリセルの記憶データが破壊されてしまうという問題がある。

【0004】

特許文献２は、上記特許文献１の問題を解決した構成を提案しており、周辺回路の電源遮断時に、ワード線をローインピーダンスに固定するためのワード線スイッチを追加している。

【0005】

また、半導体記憶装置が待機モードのときに、消費電力を抑制する別の方法が、特許文献３に開示されている。特許文献３では、半導体記憶装置が待機モードの時（メモリセルへのアクセス頻度が通常モードでのアクセス頻度の１０％以下になる期間）において、ビット線をプリチャージするためのビット線プリチャージ回路を制御して、ビット線をフローティング状態にすることにより、ビット線プリチャージ回路のリーク電流を低減して、消費電力を抑制している。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開昭６１−１１５２９５号公報

【特許文献2】特開２０００−２９８９８７号公報（図１等）

【特許文献3】特開２００１−３４４９７９号公報（段落［００７０］、図１等）

【発明の概要】

【0007】

特許文献１及び特許文献２の技術では、半導体記憶装置が待機状態のときには、メモリセルを除く、周辺回路全体の電源を遮断しているため、その半導体記憶装置の待機状態（周辺回路の電源が遮断されている状態）から、通常動作状態（データの読み書きが可能な状態）に移行するまでに、所定の時間（電源復帰時間）が必要となる。

【0008】

この半導体記憶装置の電源復帰時間を短縮するには、周辺回路の電源遮断用のスイッチ素子の駆動能力を高くして、インピーダンスを下げれば良い。ここで、電源遮断用のスイッチ素子は、通常、トランジスタで構成されるので、トランジスタの駆動能力を高くしてインピーダンスを下げるには、トランジスタのチャネル幅を大きくすれば良い。しかし、チャネル幅を大きくすると、半導体記憶装置の面積が増大してしまう欠点が生じる。

【0009】

また、電源遮断用のスイッチ素子の駆動能力が低くて、インピーダンスが高いと、電圧降下が大きくなる。電圧降下が大きいと、通常動作時に、電源遮断用のスイッチ素子を介して周辺回路に供給される電圧が低下するため、周辺回路の性能が悪化して、半導体記憶装置の所望の性能が出せなくなる。この問題を解決するには、電源復帰時間を短縮する場合と同様に、電源遮断用のスイッチ素子（トランジスタ）の駆動能力を高くして、インピーダンスを下げる必要があり、トランジスタのチャネル幅を大きくする必要がある。しかし、チャネル幅を大きくすると、既述の通り、半導体記憶装置の面積が増大してしまう。

【0010】

このように、特許文献１及び２では、半導体記憶装置の待機状態のときに周辺回路全体の電源を遮断すると、消費電力は有効に抑制できるものの、半導体記憶装置の電源復帰時間を短縮したり周辺回路の性能を確保するためにスイッチ素子のチャネル幅を大きくする必要が生じ、半導体記憶装置の面積の著しい増大を招く欠点が生じる。

【0011】

更に、特許文献２の技術では、ワード線をローインピーダンスに固定するためのワード線スイッチが、全てのワード線に対して別途追加されるため、半導体記憶装置の面積が更に増加してしまう欠点がある。

【0012】

また、特許文献３の技術では、ビット線プリチャージ回路のリーク電流は抑制できるが、特許文献１及び２の技術のように周辺回路全体のリーク電流を低減する場合と比べると、メモリセルトランジスタのリーク電流を除いた半導体記憶装置のリーク電流の抑制が不十分である。

【0013】

本発明は、かかる点に鑑み、半導体記憶装置において、特許文献１及び２のように半導体記憶装置の面積の著しい増大を招くことがないようにして、半導体記憶装置の電源復帰時間を短縮すると共に周辺回路の性能を確保し、更には特許文献３の技術よりも効果的に半導体記憶装置のリーク電流を抑制することにある。

【0014】

また、本発明は、半導体記憶装置の待機状態のときに、特許文献２のようにワード線をローインピーダンスに固定するためのワード線スイッチを追加することなく、ワード線をローインピーダンスに固定して、メモリセルの記憶データの破壊を防止するものである。

【0015】

即ち、一般に、トランジスタのリーク電流は、トランジスタのチャネル幅に比例して大きくなる。半導体記憶装置におけるリーク電流は、トランジスタのチャネル幅の合計値に比例して大きくなる。

【0016】

半導体記憶装置の性能は、ワード線の起動時間やビット線のプリチャージ時間等で決定される。よって、半導体記憶装置を高性能化するために、ワード線を駆動するワード線ドライバ回路や、ビット線をプリチャージするビット線プリチャージ回路は、負荷を高速に駆動する必要がある。このため、ワード線ドライバ回路やビット線プリチャージ回路を構成するトランジスタのチャネル幅は、駆動能力を高くするために、大きなチャネル幅で設計される。また、ワード線ドライバ回路やビット線プリチャージ回路は、ワード線やビット線毎に、各々、１つずつ回路が必要である。よって、半導体記憶装置のメモリセルトランジスタを除いた回路部分における、トランジスタのチャネル幅の合計値は、ワード線ドライバ回路とビット線プリチャージ回路とで多く占められていることが一般的である。従って、半導体記憶装置のリーク電流は、ワード線ドライバ回路とビット線プリチャージ回路との両リーク電流が大半を占めることになる。例えば、発明者が調査したところ、ＣＭＯＳプロセスにおける１６ｋｂｉｔｓ（１２８ワード線×１２８ビット線）の１ポートＳＲＡＭの場合には、ワード線ドライバ回路とビット線プリチャージ回路との両リーク電流は、全体（メモリセルトランジスタのリーク電流を除く）の約５割を占めている。また、６４ｋｂｉｔｓ（２５６ワード線×２５６ビット線）の１ポートＳＲＡＭの場合には、ワード線ドライバ回路とビット線プリチャージ回路とのリーク電流は、全体（メモリセルトランジスタのリーク電流を除く）の約７割を占めている。このように、メモリセルトランジスタのリーク電流を除いた半導体記憶装置のリーク電流は、ワード線ドライバ回路とビット線プリチャージ回路との両リーク電流が大半を占めていることが判った。

【0017】

従って、半導体記憶装置において、その待機状態のときには、周辺回路全体ではなく、ワード線ドライバ回路とビット線プリチャージ回路との両者のみの電源を遮断すれば、リーク電流の多くを低減できて、消費電力を効果的に抑制できると共に、周辺回路の全体の電源を遮断する場合に比して、これ等のワード線ドライバ回路とビット線プリチャージ回路との両者への電源を遮断するスイッチ素子のチャネル幅（駆動能力）を小さく設定できて、半導体記憶装置の面積の増大を有効に抑制できることを知悉した。

【0018】

更に、特許文献３の技術の場合には、ビット線プリチャージ回路のリーク電流は抑制しているが、ワード線ドライバ回路のリーク電流が抑制できていないため、メモリセルトランジスタのリーク電流を除いた半導体記憶装置のリーク電流の抑制が不十分であることも判っている。

【0019】

上記の着目点から、本発明一態様は、半導体記憶装置として、ワード線とビット線とに接続され、データの記憶保持を行なう少なくとも１個のメモリセルと、ワード線に接続された少なくとも１個のワード線ドライバ回路と、ビット線に接続された少なくとも１個のビット線プリチャージ回路と、周辺制御回路とにより構成された半導体記憶装置であって、メモリセルと周辺制御回路には、第１の電源が直接接続され、ワード線ドライバ回路とビット線プリチャージ回路とには、第１の制御信号によって制御されるスイッチ素子を介して、第１の電源が接続される。

【0020】

本発明一態様は、半導体記憶装置として、ワード線とビット線とに接続され、データの記憶保持を行なう少なくとも１個のメモリセルと、ワード線に接続された少なくとも１個のワード線ドライバ回路と、ビット線に接続された少なくとも１個のビット線プリチャージ回路と、周辺制御回路とにより構成された半導体記憶装置であって、メモリセルと周辺制御回路とビット線プリチャージ回路には第１の電源が直接接続され、ワード線ドライバ回路には、第１の制御信号によって制御されるスイッチ素子を介して、第１の電源が接続されており、ビット線プリチャージ回路には、第１の制御信号に基づいた制御信号が入力され、スイッチ素子がオフする時にビット線プリチャージ回路がオフするように制御されている。

【0021】

本発明一態様は、上記半導体記憶装置において、スイッチ素子は、ＭＯＳトランジスタで構成されており、第１の制御信号によってＭＯＳトランジスタがオン・オフ制御される。

【0022】

本発明一態様は、上記半導体記憶装置において、スイッチ素子を構成するＭＯＳトランジスタは、以下の２つの構成のうち、少なくとも１つを有する。

【0023】

（１）スイッチ素子を構成するＭＯＳトランジスタのチャネル長は、ワード線ドライバ回路を構成するＭＯＳトランジスタのチャネル長よりも長い。（２）スイッチ素子を構成するＭＯＳトランジスタのゲート酸化膜厚は、ワード線ドライバ回路を構成するＭＯＳトランジスタのゲート酸化膜厚よりも厚い。もちろん、上記２つの両方の構成を有していても良い。

【0024】

本発明一態様は、上記半導体記憶装置において、スイッチ素子は、周辺制御回路中に少なくとも２箇所、分散配置されている。

【0025】

本発明一態様は、上記半導体記憶装置において、スイッチ素子は、複数配置されたワード線ドライバ回路の周辺に、少なくとも２箇所、分散配置されている。

【0026】

本発明一態様は、上記半導体記憶装置において、スイッチ素子は、複数配置されたビット線プリチャージ回路の周辺に、少なくとも２箇所、分散配置されている。

【0027】

本発明一態様は、上記半導体記憶装置において、スイッチ素子は、メモリセルの基板電源供給領域と隣り合って配置されている。

【0028】

本発明一態様は、上記半導体記憶装置において、メモリセルを構成する複数のＰ型ＭＯＳトランジスタの第１の基板電源と、メモリセルを構成する複数のＮ型ＭＯＳトランジスタの第２の基板電源とを有している。さらに、（１）第１の基板電源には、メモリセルを構成する複数のＰ型ＭＯＳトランジスタのソース電源と同じかそれより高い電圧が供給されている、および、（２）第２の基板電源には、メモリセルを構成する複数のＮ型ＭＯＳトランジスタのソース電源と同じかそれより低い電圧が供給されるように構成されている、のうち少なくともいずれか１つを有している。

【0029】

本発明一態様は、上記半導体記憶装置において、さらに、スイッチ素子がオフしている時には、メモリセルに直接接続される第１の電源が、スイッチ素子がオンしている時の電圧と同じかそれより低い電圧に制御される。

【0030】

これらの態様によると、半導体記憶装置の待機状態のときには、リーク電流の大半を占めるワード線ドライバ回路とビット線プリチャージ回路への第１の電源からの電源供給をスイッチ素子で遮断するので、半導体記憶装置のリーク電流が効果的に抑制される。これとともに、周辺回路の全体への電源供給を遮断する場合に比べてスイッチ素子の負荷が軽減されるので、そのチャネル幅を有効に小さくでき、その結果、半導体記憶装置の面積の増大が抑制される。

【図面の簡単な説明】

【0031】

【図1】図１は、本発明の実施形態１の半導体記憶装置の構成を示す回路図である。

【図2】図２は、同半導体記憶装置に備えるメモリセルの具体的な構成を示す回路図である。

【図3】図３は、同半導体記憶装置に備えるワード線ドライバ回路の具体的な構成を示す回路図である。

【図4】図４は、同半導体記憶装置に備えるビット線プリチャージ回路の具体的な構成を示す回路図である。

【図5】図５は、本発明の実施形態２の半導体記憶装置に備えるビット線プリチャージ回路の具体的な構成を示す回路図である。

【図6】図６は、本発明の実施形態３の半導体記憶装置の構成を示す回路図である。

【図7】図７は、同半導体記憶装置に備える入力回路の具体的な構成を示す回路図である。

【図8】図８は、同入力回路の具体的な構成の他の一例を示す回路図である。

【図9】図９は、同入力回路の具体的な構成の更に他の一例を示す回路図である。

【図10】図１０は、本発明の実施形態５の半導体記憶装置に備える電源遮断用のスイッチ素子をＮ型ＭＯＳトランジスタで構成した場合の具体的な構成を示す図である。

【図11A】図１１Ａは、本発明の実施形態６の半導体記憶装置に備える電源遮断用のスイッチ素子の供給箇所を示す図である。

【図11B】図１１Ｂは、本発明の実施形態６の半導体記憶装置に備える電源遮断用のスイッチ素子の供給箇所の他の一例を示す図である。

【図12】図１２は、本発明の実施形態６の半導体記憶装置におけるワード線ドライバ回路と電源遮断用スイッチ素子との配置を示すレイアウト図である。

【図13】図１３は、本発明の実施形態７の半導体記憶装置に備えるメモリセル１の具体的な構成を示す図である。

【図14】図１４は、本発明の実施形態９の半導体集積回路の構成を示す回路図である。

【図15】図１５は、本発明の実施形態１０の半導体集積回路の構成を示す回路図である。

【図16】図１６は、本発明の実施形態１０の変形例の半導体集積回路の構成を示す回路図である。

【発明を実施するための形態】

【0032】

以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。

【0033】

（実施形態１）
図１は、本発明の実施形態１に係る半導体記憶装置の構成図である。

【0034】

図１に示す半導体記憶装置は、メモリセル１、ワード線ドライバ回路２、ビット線プリチャージ回路３、Ｐ型ＭＯＳトランジスタＭＰ１、メモリアレイ１０、周辺制御回路２０を備える。更に、同半導体記憶装置は、ワード線ＷＬ０〜ＷＬｘ、ビット線ＢＬ０〜ＢＬｙ、ＮＢＬ０〜ＮＢＬｙを備える。Ｐ型ＭＯＳトランジスタＭＰ１のゲートには、電源遮断信号ＰＤが入力される。Ｐ型ＭＯＳトランジスタＭＰ１のソースおよび、メモリアレイ１０には、電源（第１の電源）ＶＤＤが供給され、ワード線ドライバ回路２および、ビット線プリチャージ回路３には、内部電源ＶＤＤＩが供給される。ｘ及びｙは１またはそれより大きい整数であり、図１において、メモリセル１、ワード線ドライバ回路２、ビット線プリチャージ回路３は、各々複数個存在していることを表している。メモリアレイ１０はメモリセル１が集まった領域を示している。

【0035】

Ｐ型ＭＯＳトランジスタＭＰ１は、電源遮断用のスイッチ素子として機能し、ゲート端子が電源遮断信号（第１の制御信号）ＰＤに接続され、ソース端子が電源ＶＤＤに、ドレイン端子が内部電源ＶＤＤＩに各々接続されている。

【0036】

各ワード線ドライバ回路２の出力に接続されたワード線ＷＬ０〜ＷＬｘは、各メモリセル１に各々接続されている。また、各メモリセル１に接続しているビット線ＢＬ０〜ＢＬｙ、ＮＢＬ０〜ＮＢＬｙは、各ビット線プリチャージ回路３に各々接続されている。

【0037】

図２は、図１のメモリセル１の具体的な回路構成を示す図である。

【0038】

図２において、メモリセル１は、アクセストランジスタＡ１、Ａ２、ドライブトランジスタＤ１、Ｄ２、ロードトランジスタＬ１、Ｌ２を備える。メモリセル１にワード線ＷＬ、ビット線ＢＬ、ＮＢＬ、電源ＶＤＤが接続される。

【0039】

ロードトランジスタＬ１とドライブトランジスタＤ１、また、ロードトランジスタＬ２とドライブトランジスタＤ２とにより各々インバータを構成し、各々のインバータの入出力端子を接続してフリップフロップを構成している。このフリップフロップによりデータの記憶保持を行う。また、アクセストランジスタＡ１、Ａ２のゲート端子はワード線ＷＬに接続され、そのドレイン端子はビット線ＢＬ、ＮＢＬに各々接続される。また、アクセストランジスタＡ１、Ａ２のソース端子は、インバータの入出力端子に各々接続されている。

【0040】

メモリセル１へのデータの書き込みは、ワード線ＷＬをＬレベルからＨレベルにした状態（活性状態）で、予め、Ｈレベルにプリチャージされたビット線ＢＬ、ＮＢＬのうちの一方のビット線の電位を、ＨレベルからＬレベルにすることにより実現される。メモリセル１からのデータの読み出しは、予め、Ｈレベルにプリチャージされたビット線ＢＬ、ＮＢＬの状態から、ワード線ＷＬを活性状態にすることにより、メモリセル中のフリップフロップが記憶保持していた状態に基づいて、何れか一方のビット線をＨレベルからＬレベルとすることにより、実現される。

【0041】

また、ワード線ＷＬがＬレベル（非活性状態）の場合には、アクセストランジスタＡ１、Ａ２が共にオフするため、電源ＶＤＤが供給され続けている限り、フリップフロップに記憶されたデータは、外部からの影響を受けることなく、同一の記憶データを保持し続ける。

【0042】

図３は、図１のワード線ドライバ回路２の具体的な回路構成を示す図である。

【0043】

図３において、ワード線ドライバ回路２は、Ｐ型ＭＯＳトランジスタＭＰ２、Ｎ型ＭＯＳトランジスタＭＮ２を備える。ワード線ドライバ回路２には、ワード線制御信号ＮＷＬおよび、内部電源ＶＤＤＩが入力さる。ワード線ドライバ回路２は、ワード線ＷＬに接続されている。Ｐ型ＭＯＳトランジスタＭＰ２とＮ型ＭＯＳトランジスタＭＮ２とは直列に接続され、その両ゲート端子にはワード線制御信号ＮＷＬが入力されている。Ｐ型ＭＯＳトランジスタＭＰ２のソース端子には内部電源ＶＤＤＩが印加され、スイッチ素子（図１のＰ型ＭＯＳトランジスタＭＰ１）を介して電源ＶＤＤが接続される。一方、Ｎ型ＭＯＳトランジスタＭＮ２のソース端子は接地されている。更に、Ｐ型ＭＯＳトランジスタＭＰ２とＮ型ＭＯＳトランジスタＭＮ２との接続点には、ワード線ＷＬが接続される。

【0044】

そして、Ｐ型ＭＯＳトランジスタＭＰ２とＮ型ＭＯＳトランジスタＭＮ２とにより、インバータを構成して、ワード線制御信号ＮＷＬの反転信号をワード線ＷＬに出力する。

【0045】

半導体記憶装置が非活性状態の場合、全てのワード線ドライバ回路２のワード線制御信号ＮＷＬにＨレベルが印加され、全てのワード線ＷＬはＬレベルを出力する（即ち、全てのワード線が非選択状態になる）。

【0046】

図４は、図１のビット線プリチャージ回路３の具体的な回路構成を示す図である。

【0047】

図４において、ビット線プリチャージ回路３は、Ｐ型ＭＯＳトランジスタＭＰ３Ａ〜ＭＰ３Ｃを備える。ビット線プリチャージ回路３には、ビット線プリチャージ制御信号ＮＰＣＧおよび、内部電源ＶＤＤＩが入力される。また、ビット線プリチャージ回路３は、ビットＢＬ、ＮＢＬに接続される。

【0048】

Ｐ型ＭＯＳトランジスタＭＰ３ＡとＰ型ＭＯＳトランジスタＭＰ３Ｂとのゲート端子はビット線プリチャージ制御信号ＮＰＣＧに接続され、そのドレイン端子はビット線ＢＬ、ＮＢＬに、そのソース端子は内部電源ＶＤＤＩに各々接続される。Ｐ型ＭＯＳトランジスタＭＰ３Ｃのゲート端子はビット線プリチャージ制御信号ＮＰＣＧに接続され、そのドレイン端子とソース端子はビット線ＢＬ、ＮＢＬに各々接続される。

【0049】

ビット線プリチャージ回路３は、ビット線プリチャージ制御信号ＮＰＣＧで制御される。半導体記憶装置が非活性状態の場合（即ち、全てのワード線が非選択状態の場合）、ビット線プリチャージ制御信号ＮＰＣＧがＬレベルとなり、Ｐ型ＭＯＳトランジスタＭＰ３Ａ〜ＭＰ３Ｃがオンする。ビット線ＢＬ、ＮＢＬが各々Ｈレベルにプリチャージされることにより、次回のメモリセルに対するデータの書き込み、読み出し動作（半導体記憶装置の活性状態）に備える。

【0050】

図１において、周辺制御回路２０は、ワード線ドライバ回路２を制御するためのアドレスデコード回路や、ビット線プリチャージ回路３を制御するための制御回路や、メモリセル１へのデータの書き込み又は読み出しを制御するための回路等々で構成されており、図１では、半導体記憶装置中のメモリアレイ１０とワード線ドライバ回路２とビット線プリチャージ回路３を除いた回路である。

【0051】

メモリアレイ１０と周辺制御回路２０には電源ＶＤＤが直接供給され、メモリアレイ１０と周辺制御回路２０を構成する各トランジスタは、電源ＶＤＤによって駆動されるように構成されている。ワード線ドライバ回路２とビット線プリチャージ回路３とは、電源ＶＤＤから電源遮断信号ＰＤで制御されるＰ型ＭＯＳトランジスタＭＰ１を介した内部電源ＶＤＤＩが供給されて、ワード線ドライバ回路２とビット線プリチャージ回路３とを構成する各トランジスタが駆動されるように構成されている。

【0052】

以下、以上のように構成された本実施形態に係る半導体記憶装置の動作を説明する。

【0053】

先ず、半導体記憶装置が通常動作を行う場合（全ての回路に電源ＶＤＤが印加されている状態）を説明する。この場合、電源遮断信号ＰＤにＬレベルが印加され、Ｐ型ＭＯＳトランジスタＭＰ１がオンし、内部電源ＶＤＤＩに電源ＶＤＤが供給される。よって、ワード線ドライバ回路２とビット線プリチャージ回路３とには、電源ＶＤＤが各々供給される。

【0054】

また、メモリアレイ１０と周辺制御回路２０とには、予め、電源ＶＤＤが印加されているので、半導体記憶装置を構成する全ての回路に電源ＶＤＤが供給されている状態である。

【0055】

この状態は、一般的な半導体記憶装置の電源印加状態と同一であり、この状態で、半導体記憶装置に対するデータの書き込みや読み出し動作を正常に実施することが可能である。

【0056】

次に、半導体記憶装置の全ての回路に電源ＶＤＤが印加されている状態で、かつ、半導体記憶装置が非活性状態（待機状態）の場合を説明する。この場合、ワード線ドライバ回路２によって、全てのワード線ＷＬ０〜ＷＬｘはＬレベルを出力する。また、ビット線プリチャージ回路３によって、全てのビット線ＢＬ０〜ＢＬｙ、ＮＢＬ０〜ＮＢＬｙは、Ｈレベルにプリチャージされた状態となる。

【0057】

ワード線ＷＬがＬレベル（非活性状態）のため、メモリセル１に電源ＶＤＤが印加されていれば、メモリセル１に記憶されたデータは、外部からの影響を受けることなく、保持し続けることができる。

【0058】

この時の、ワード線ドライバ回路２の状態を、図３を用いて説明する。

【0059】

ワード線ＷＬがＬレベルを出力する時、ワード線制御信号ＮＷＬはＨレベルが印加されており、Ｎ型ＭＯＳトランジスタＭＮ２がオンし、Ｐ型ＭＯＳトランジスタＭＰ２がオフしている状態である。Ｐ型ＭＯＳトランジスタＭＰ２はオフしているが、Ｐ型ＭＯＳトランジスタＭＰ２のソース端子には内部電源ＶＤＤＩ（ＶＤＤ電源）が印加されているため、Ｐ型ＭＯＳトランジスタＭＰ２にはオフリーク電流が流れている。

【0060】

また、この時のビット線プリチャージ回路３とメモリセル１の状態を、図４と図２を用いて説明する。

【0061】

メモリセルのアクセストランジスタＡ１のソース端子にＬレベル、アクセストランジスタＡ２のソース端子にＨレベルが記憶保持されている状態とする。

【0062】

ワード線ＷＬがＬレベルを出力する時、ビット線プリチャージ制御信号ＮＰＣＧはＬレベルとなり、Ｐ型ＭＯＳトランジスタＭＰ３Ａ〜ＭＰ３Ｃがオンするため、ビット線ＢＬ、ＮＢＬはＨレベルとなる。

【0063】

今、アクセストランジスタＡ２のソース端子はＨレベルであり、ドライブトランジスタＤ１がオンし、アクセストランジスタＡ１のソース端子はＬレベルである。

【0064】

ワード線ＷＬがＬレベルのため、アクセストランジスタＡ１はオフしているが、アクセストランジスタＡ１のドレイン端子には、ビット線プリチャージ回路３から内部電源ＶＤＤＩ（ＶＤＤ電源）が印加されているため、アクセストランジスタＡ１には、ビット線プリチャージ回路３から供給されるオフリーク電流が流れている。

【0065】

逆に、メモリセル１のアクセストランジスタＡ１のソース端子にＨレベル、アクセストランジスタＡ２のソース端子にＬレベルが記憶保持されている状態の場合は、アクセストランジスタＡ２に、ビット線プリチャージ回路３から供給されるオフリーク電流が流れることになる。

【0066】

次に、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤを遮断した状態で、かつ、半導体記憶装置が非活性状態（待機状態）の場合を説明する。

【0067】

この場合、電源遮断信号ＰＤにＨレベルが印加され、Ｐ型ＭＯＳトランジスタＭＰ１がオフし、内部電源ＶＤＤＩに電源ＶＤＤが供給されない状態（フローティング状態）となる。

【0068】

ワード線ドライバ回路２において、Ｐ型ＭＯＳトランジスタＭＰ２のソース端子がフローティング状態となるが、周辺制御回路２０には電源ＶＤＤが印加されているため、ワード線制御信号ＮＷＬはＨレベルが印加される。よって、Ｐ型ＭＯＳトランジスタＭＰ２はオフ、Ｎ型ＭＯＳトランジスタＭＮ２はオンするため、結局、半導体記憶装置の全ての回路に電源が印加されている状態の場合と同様、全てのワード線ＷＬ０〜ＷＬｘはＬレベルを出力する。

【0069】

ビット線プリチャージ回路３のＰ型ＭＯＳトランジスタＭＰ３Ａ〜ＭＰ３Ｃのソース端子がフローティング状態となり、ビット線ＢＬ０〜ＢＬｙ、ＮＢＬ０〜ＮＢＬｙは各々不定電位となるが、全てのワード線ＷＬ０〜ＷＬｘがＬレベルのため、全てのメモリセル１のアクセストランジスタＡ１、Ａ２はオフしている。

【0070】

ワード線ＷＬがＬレベルであれば、メモリセル１に電源ＶＤＤが印加されていれば、メモリセル１に記憶されたデータは、外部からの影響を受けることなく、保持し続けることができる。よって、ビット線ＢＬ０〜ＢＬｙ、ＮＢＬ０〜ＮＢＬｙの電位が不定電位であっても、結局、半導体記憶装置の全ての回路に電源が印加されている状態の場合と同様の動作を行なうことができる。

【0071】

半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３とには、内部電源ＶＤＤＩに電源ＶＤＤが供給されない状態（フローティング状態）となっている。

【0072】

よって、ワード線ドライバ回路２を構成するＰ型ＭＯＳトランジスタＭＰ２のソース端子には内部電源ＶＤＤＩ（ＶＤＤ電源）が印加されていないため、Ｐ型ＭＯＳトランジスタＭＰ２のオフリーク電流が抑制されることが判る。

【0073】

同様に、ビット線プリチャージ回路３に内部電源ＶＤＤＩ（電源ＶＤＤ）が印加されていないため、メモリセル１を構成するアクセストランジスタＡ１、Ａ２のドレイン端子には、ビット線プリチャージ回路３からの電流が遮断される。従って、アクセストランジスタＡ１、Ａ２のオフリーク電流が抑制されることが判る。

【0074】

以上の通り、半導体記憶装置が非活性状態（待機状態）の場合において、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤを遮断した場合と、遮断しない場合とでは、同一の動作を行なうことが可能であり、更に、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤを遮断した場合においては、オフリーク電流が抑制できるので、半導体記憶装置がより低消費電力になることが判る。

【0075】

発明が解決しようとする課題にも記述したように、メモリセル１のトランジスタのリーク電流を除いた半導体記憶装置のリーク電流は、ワード線ドライバ回路２とビット線プリチャージ回路３とのリーク電流が大半を占めている。本実施形態は、ワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤのみを遮断する構成であるので、非常に効果的にリーク電流を抑制できていることが判る。

【0076】

また、ワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤのみを遮断するので、周辺回路全体の電源を遮断する場合と比較して、内部電源ＶＤＤＩの負荷が非常に軽く構成できる。よって、半導体記憶装置が待機状態から通常動作に移行するまでの電源復帰時間は、周辺回路全体の電源を遮断する場合と比べて、高速であることは明らかである。

【0077】

また、ワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤのみを遮断するので、周辺回路全体の電源を遮断する場合と比較して、内部電源ＶＤＤＩの負荷が非常に軽く構成できる。よって、電源遮断用のスイッチ素子（図１のＰ型ＭＯＳトランジスタＭＰ１）のトランジスタの駆動能力（トランジスタのチャネル幅）は、特許文献１や特許文献２のような周辺回路全体の電源を遮断する場合と比べて、小さく設定しても良いことは明らかである。つまり、半導体記憶装置の面積をより小面積に構成することが可能である。

【0078】

更に、本実施形態では、ワード線ドライバ回路２の電源ＶＤＤが遮断されても、ワード線ＷＬをＬレベルに制御できるので、特許文献２のようなワード線スイッチ素子が不要であり、半導体記憶装置の面積をより小面積に構成することが可能である。この効果は、ビット線プリチャージ回路３への電源供給をスイッチ素子（Ｐ型ＭＯＳトランジスタＭＰ１）で遮断すると否とに拘わらず得られる。

【0079】

本実施形態では、メモリセル１、ワード線ドライバ回路２、および、ビット線プリチャージ回路３等が複数個配置された場合を例として示したが、これらが、各々１つしか配置されない構成であっても、同一の動作や効果を有することは明らかである。

【0080】

また、主ビット線や副ビット線を有する階層構造のメモリアレイの場合であっても、同等の動作や効果を有することは明らかである。

【0081】

また、本実施形態では、相補のビット線（一対のビット線ＢＬ、ＮＢＬ）を有する構成の場合を例に挙げて説明したが、例えば、ＲＯＭ（リードオンリーメモリ）のような、単一のビット線しか存在しないような場合においても、同等の動作や効果を有することは明らかである。

【0082】

（実施形態２）
図５は、図１のビット線プリチャージ回路３の具体的な構成のその他の一例を示す図である。

【0083】

図５に示すビット線プリチャージ回路３’は、Ｐ型ＭＯＳトランジスタＭＰ３Ａ〜ＭＰ３Ｃ、ＯＲ回路ＯＲ１を備える。ビット線プリチャージ回路３’には、ビット線プリチャージ制御信号ＮＰＣＧ、電源遮断信号ＰＤ、電源ＶＤＤが入力される。更に、ビット線プリチャージ回路３’は、ビット線ＢＬ、ＮＢＬに接続される。

【0084】

Ｐ型ＭＯＳトランジスタＭＰ３Ａ、ＭＰ３Ｂのゲート端子は、ビット線プリチャージ制御信号ＮＰＣＧと電源遮断信号ＰＤとで制御されるＯＲ回路ＯＲ１の出力信号（電源遮断信号ＰＤ（第１の制御信号）に基づいた制御信号）が接続され、そのドレイン端子はビット線ＢＬ、ＮＢＬに、そのソース端子は電源ＶＤＤに各々接続される。Ｐ型ＭＯＳトランジスタＭＰ３Ｃのゲート端子は、ＯＲ回路ＯＲ１の出力信号が接続され、そのドレイン端子とソース端子はビット線ＢＬ、ＮＢＬに各々接続される。

【0085】

図５に示すビット線プリチャージ回路３’が図４のビット線プリチャージ回路３と異なる点は、Ｐ型ＭＯＳトランジスタＭＰ３Ａ、ＭＰ３Ｂのソース端子に電源ＶＤＤが直接印加されていることと、Ｐ型ＭＯＳトランジスタＭＰ３Ａ〜ＭＰ３Ｃのゲート端子が、ビット線プリチャージ制御信号ＮＰＣＧと電源遮断信号ＰＤのＯＲ回路ＯＲ１の出力信号で制御されている点である。

【0086】

先ず、半導体記憶装置が通常動作を行う場合（全ての回路に電源が印加されている状態）を説明する。

【0087】

この場合、電源遮断信号ＰＤにはＬレベルが印加される。電源遮断信号ＰＤがＬレベルであるので、ビット線プリチャージ制御信号ＮＰＣＧの入力がＯＲ回路ＯＲ１の出力信号に出力される。よって、図５のビット線プリチャージ制御回路３’は、図４のビット線プリチャージ回路３と同一の動作を行なうことが判る。

【0088】

次に、半導体記憶装置の全ての回路に電源ＶＤＤが印加されている状態で、かつ、半導体記憶装置が非活性状態（待機状態）の場合を説明する。

【0089】

この場合も、電源遮断信号ＰＤにはＬレベルが印加されるため、図５のビット線プリチャージ制御回路３’は、図４のビット線プリチャージ回路３と同一の動作を行なうことが判る。

【0090】

次に、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３’との電源ＶＤＤを遮断した状態で、かつ、半導体記憶装置が非活性状態（待機状態）の場合を説明する。

【0091】

この場合、電源遮断信号ＰＤにはＨレベルが印加される。

【0092】

図５のビット線プリチャージ回路３’の場合は、電源ＶＤＤがＰ型ＭＯＳトランジスタＭＰ３Ａ、ＭＰ３Ｂのソース端子に直接印加されているので、図４のようなビット線プリチャージ回路３に供給される電源ＶＤＤの遮断は生じない。しかし、電源遮断信号ＰＤにはＨレベルが印加されているので、ＯＲ回路ＯＲ１の出力信号は、ビット線プリチャージ制御信号ＮＰＣＧの入力に拘わらずＨレベルとなり、Ｐ型ＭＯＳトランジスタＭＰ３Ａ〜ＭＰ３Ｃは全てオフ状態になる。よって、ビット線ＢＬ０〜ＢＬｙ、ＮＢＬ０〜ＮＢＬｙは、各々不定電位（フローティング状態）となり、メモリセル１を構成するアクセストランジスタＡ１、Ａ２のドレイン端子には、図５のビット線プリチャージ回路３’からの電流が遮断されるため、アクセストランジスタＡ１、Ａ２のオフリーク電流が抑制されることが判る。

【0093】

以上の通り、図４のビット線プリチャージ回路３を、図５に示した構成のビット線プリチャージ回路３’に置き換えた場合でも、実施形態１と同等の動作を行ない、また、同等の効果を有していることが判る。

【0094】

上記実施形態１の場合は、ワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤを遮断するのに対して、本実施形態の場合は、ビット線プリチャージ回路３’の電源ＶＤＤの遮断は行なわず、ワード線ドライバ回路２の電源ＶＤＤのみを遮断する。よって、内部電源ＶＤＤＩの負荷が実施形態１よりも軽くなっているので、半導体記憶装置が待機状態から通常動作に移行するまでの電源復帰時間は、上記実施形態１よりも更に高速である。

【0095】

また、内部電源ＶＤＤＩの負荷が実施形態１よりも軽くなっているので、電源遮断用のスイッチ素子（図１のＰ型ＭＯＳトランジスタＭＰ１）のトランジスタの駆動能力（トランジスタのチャネル幅）は、実施形態１よりも小さく設定することが可能となり、半導体記憶装置の面積をより小面積に構成することが可能である。

【0096】

（実施形態３）
図６は、本発明の実施の形態３に係る半導体記憶装置の構成図である。

【0097】

図６に示す半導体記憶装置は、図１に示した構成に対して、入力回路４を追加した構成である。入力回路４は、アドレス信号ＡＤやデータ信号ＤＩを各々入力とし、入力回路４の出力が周辺制御回路２０に各々入力される。その他の構成は、図１と同一である。

【0098】

半導体記憶装置には、アドレス信号ＡＤやデータ信号ＤＩ等（第１の入力信号）が各々入力され、入力されたアドレス信号ＡＤに対応したメモリセル１が選択され、その選択されたメモリセル１に対して、データ信号ＤＩのデータが書き込まれる。

【0099】

半導体記憶装置が非活性状態（待機状態）で、半導体記憶装置のワード線ドライバ回路２及びビット線プリチャージ回路３の電源ＶＤＤが遮断されている場合においては、メモリセル１の記憶データは常に保証できている。よって、この状態においては、半導体記憶装置に入力されるこれらの入力信号（アドレス信号ＡＤやデータ信号ＤＩ等）は、不定状態（不定電位）であっても特に問題はない。

【0100】

しかし、半導体記憶装置の入力信号を受ける初段の回路が、例えば、ＣＭＯＳのインバータで構成されている場合を考えると、入力信号（アドレス信号ＡＤやデータ信号ＤＩ等）が電源ＶＤＤと接地電源との間の中間電位（不定状態）で入力された場合には、ＣＭＯＳインバータの電源ＶＤＤと接地電源間に貫通電流が流れ、消費電力が増大してしまう。

【0101】

図７は、図６の入力回路４の具体的な回路構成の一例である。

【0102】

図７に示す入力回路４は、Ｐ型ＭＯＳトランジスタＭＰ４、Ｎ型ＭＯＳトランジスタＭＮ４、ＭＮ５を備える。入力回路４には、アドレス信号ＡＤ、電源遮断信号ＰＤ、内部電源ＶＤＤＩが入力される。入力回路４からＩＡＤ出力信号が出力される。

【0103】

Ｐ型ＭＯＳトランジスタＭＰ４のソース端子には内部電源ＶＤＤＩが接続されている。また、Ｐ型ＭＯＳトランジスタＭＰ４とＮ型ＭＯＳトランジスタＭＮ４とによりインバータを構成し、このインバータの入力には入力信号ＡＤが接続され、入力回路４の出力信号ＩＡＤを出力する。入力回路４の出力信号ＩＡＤと接地電源との間に、Ｎ型ＭＯＳトランジスタＭＮ５が接続され、そのゲート端子には、電源遮断信号ＰＤが接続されている。

【0104】

半導体記憶装置が非活性状態（待機状態）で、半導体記憶装置のワード線ドライバ回路２及びビット線プリチャージ回路３の電源ＶＤＤが遮断されている場合には、電源遮断信号ＰＤがＨレベルとなり、内部電源ＶＤＤＩに電源ＶＤＤが供給されない状態（フローティング状態）となる。よって、入力信号（アドレス信号ＡＤやデータ信号ＤＩ等）（第１の入力信号）が電源ＶＤＤと接地電源との間の中間電位（不定状態）で入力されたとしても、インバータには貫通電流が流れない。

【0105】

この時、入力回路４の出力信号ＩＡＤがハイインピーダンス状態になり、入力回路４の出力信号を入力とする次段の回路での貫通電流を防止するために、電源遮断信号ＰＤでＮ型ＭＯＳトランジスタＭＮ５（ローインピーダンス素子）をオンさせて、入力回路４の出力信号ＩＡＤをＬレベルに固定（ローインピーダンス状態）している。仮に、入力回路４に電源遮断信号ＰＤの反転信号が入力される構成の場合には、Ｎ型ＭＯＳトランジスタＭＮ５の代わりに、電源ＶＤＤと入力回路４の出力信号ＩＡＤとの間に、電源遮断信号ＰＤの反転信号をゲート端子に接続したＰ型ＭＯＳトランジスタを接続すれば良い。電源遮断信号ＰＤの反転信号でそのＰ型ＭＯＳトランジスタをオンさせて、入力回路の出力信号ＩＡＤをＨレベルに固定（ローインピーダンス状態）できる。

【0106】

以上のような構成にすることにより、入力回路４での貫通電流を防止することが可能となる。

【0107】

本実施形態では、アドレス信号ＡＤの場合を例に挙げて説明したが、データ信号ＤＩ、又は、半導体記憶装置に入力されるその他の入力信号に本実施形態で示した構成を適用しても、同一の効果を奏することは明らかである。

【0108】

図８は、図６の入力回路４の具体的な回路構成のその他の一例である。

【0109】

半導体記憶装置の入力信号を受ける初段の回路が、例えば、ＣＭＯＳのインバータで構成されている場合を考えると、入力信号（アドレス信号ＡＤやデータ信号ＤＩ等）が電源ＶＤＤと接地電源との間の中間電位（不定状態）で入力された場合には、ＣＭＯＳインバータの電源ＶＤＤと接地電源間に貫通電流が流れ、消費電力が増大してしまう問題を解決するため、図８に示す入力回路４’は、アドレス信号ＡＤと電源遮断信号ＰＤとを入力とし、入力回路４’の出力信号ＩＡＤを出力するＣＭＯＳのＮＯＲ回路ＮＯＲ１を備える。このＣＭＯＳのＮＯＲ回路ＮＯＲ１には電源ＶＤＤが供給されている。

【0110】

上記ＣＭＯＳのＮＯＲ回路ＮＯＲ１の場合、一方の入力（電源遮断信号ＰＤ）がＨレベルであれば、他方の入力（アドレス信号ＡＤ）には無関係に出力が決定され、かつ、他方の入力（アドレス信号ＡＤ）の電位が電源ＶＤＤと接地電源との間の中間電位（不定状態）で入力された場合でも、貫通電流が流れない。つまり、図７に示した構成と同等の効果が得られることは明らかである。

【0111】

図９は、図６の入力回路４の具体的な回路構成の更に他の一例である。

【0112】

図９に示した入力回路４’’の場合は、電源遮断信号（ＰＤ）の反転信号ＮＰＤが入力される場合を示している。この場合は、図８のＣＭＯＳのＮＯＲ回路ＮＯＲ１の代わりに、ＣＭＯＳのＮＡＮＤ回路ＮＡＮＤ１に置き換えれば良い。このＣＭＯＳのＮＡＮＤ回路ＮＡＮＤ１には電源ＶＤＤが供給されている。

【0113】

上記ＣＭＯＳのＮＡＮＤ回路ＮＡＮＤ１の場合、一方の入力（電源遮断信号の反転信号ＮＰＤ）がＬレベルであれば、他方の入力（アドレス信号ＡＤ）には無関係に出力が決定され、かつ、他方の入力（アドレス信号ＡＤ）の電位が電源ＶＤＤと接地電源との間の中間電位（不定状態）で入力された場合でも、貫通電流が流れない。つまり、図７又は図８の構成と同等の効果が得られることは明らかである。

【0114】

図８及び図９に示した構成では、アドレス信号ＡＤの場合を例に挙げて説明したが、データ信号ＤＩ、又は、半導体記憶装置に入力されるその他の入力信号に本実施形態で示した構成を適用しても、同一の効果を奏することは明らかである。

【0115】

（実施形態４）
次に、本発明の実施形態４の半導体記憶装置を説明する。

【0116】

一般に、半導体記憶装置を構成するＭＯＳトランジスタのオフリーク電流は、トランジスタのチャネル長を長くするほど小さくなる。また、ＭＯＳトランジスタのゲート酸化膜厚を厚く構成するほど、オフリーク電流は小さくなる。また、ＭＯＳトランジスタの拡散領域に注入する不純物濃度を高くして、トランジスタのしきい値電圧の絶対値を上げることでも、オフリーク電流を小さくすることが可能である。更には、ＭＯＳトランジスタの基板電源に逆方向バイアスを印加（Ｐ型ＭＯＳトランジスタであれば、ソース端子に印加される電圧以上を基板に印加し、Ｎ型ＭＯＳトランジスタであれば、ソース端子に印加される電圧以下を基板に印加）しても、オフリーク電流を小さくすることが可能である。

【0117】

図１の半導体記憶装置において、電源ＶＤＤと内部電源ＶＤＤＩとを遮断するためのＰ型ＭＯＳトランジスタＭＰ１も、電源遮断時（電源遮断信号ＰＤがＨレベルとなり、Ｐ型ＭＯＳトランジスタＭＰ１がオフしている状態）には、オフリーク電流が流れている。

【0118】

半導体記憶装置において、メモリセル１を除いた回路部分の同一極性のトランジスタのチャネル長は、同一の長さで設計されることが一般的であるが、例えば、ワード線ドライバ回路２を構成するＰ型ＭＯＳトランジスタＭＰ２のチャネル長よりも、Ｐ型ＭＯＳトランジスタＭＰ１のチャネル長を長くすれば、Ｐ型ＭＯＳトランジスタＭＰ１のオフリーク電流が抑制でき、半導体記憶装置の低消費電力化が可能となる。

【0119】

また、半導体記憶装置において、同一極性のＭＯＳトランジスタのゲート酸化膜厚は、全て同じ厚さで形成されていることが一般的であるが、例えば、ワード線ドライバ回路２を構成するＰ型ＭＯＳトランジスタＭＰ２のゲート酸化膜厚よりも、Ｐ型ＭＯＳトランジスタＭＰ１のゲート酸化膜厚を厚く形成すれば、Ｐ型ＭＯＳトランジスタＭＰ１のオフリーク電流が抑制でき、半導体記憶装置の低消費電力化が可能となる。

【0120】

また、半導体記憶装置において、メモリアレイ１０を除いた領域に形成される同一極性のＭＯＳトランジスタの拡散領域に注入する不純物濃度は、同一の不純物濃度であることが一般的であるが、例えば、ワード線ドライバ回路２を構成するＰ型ＭＯＳトランジスタＭＰ２の拡散領域に注入する不純物濃度よりも、Ｐ型ＭＯＳトランジスタＭＰ１の拡散領域に注入する不純物濃度を高くして、ＭＯＳトランジスタのしきい値電圧の絶対値を上げれば、Ｐ型ＭＯＳトランジスタＭＰ１のオフリーク電流が抑制でき、半導体記憶装置の低消費電力化が可能となる。

【0121】

また、半導体記憶装置において、同一極性のＭＯＳトランジスタの基板電源には、全て同一の電位が印加されていることが一般的であるが、例えば、ワード線ドライバ回路２を構成するＰ型ＭＯＳトランジスタＭＰ２の基板電源と同じかそれより高い電位を、Ｐ型ＭＯＳトランジスタＭＰ１の基板電源に印加すれば、Ｐ型ＭＯＳトランジスタＭＰ１のオフリーク電流が抑制でき、半導体記憶装置の低消費電力化が可能となる。

【0122】

以上、ワード線ドライバ回路２を構成するトランジスタを例にして説明したが、半導体記憶装置を構成するその他のトランジスタであっても同一の効果を有することは明らかである。

【0123】

（実施形態５）
図１０は、図１の電源遮断用のスイッチ素子であるＰ型ＭＯＳトランジスタＭＰ１を、Ｎ型ＭＯＳトランジスタに置き換えた場合の具体的な構成の一例を示す図である。

【0124】

図１０に示した構成は、Ｎ型ＭＯＳトランジスタＭＮ１とレベルシフト回路５とを備える。レベルシフト回路５には、ＰＤは電源遮断信号が入力される。

【0125】

Ｎ型ＭＯＳトランジスタＭＮ１は、そのソース端子に電源ＶＤＤを接続し、そのドレイン端子に内部電源ＶＤＤＩが接続されている。

【0126】

レベルシフト回路５は、電源遮断信号ＰＤを入力とし、電源遮断信号ＰＤの反転レベルをＮ型ＭＯＳトランジスタＭＮ１のゲート端子に出力する。この際、電源遮断信号ＰＤがＬレベルであれば、電源ＶＤＤの電位と同じもしくはそれより高い電位に電圧変換されたＨレベルが出力される。

【0127】

電源遮断信号ＰＤにＬレベルが印加（電源遮断を行なわない）されていれば、Ｎ型ＭＯＳトランジスタＭＮ１のゲート端子にＨレベルが印加され、Ｎ型ＭＯＳトランジスタＭＮ１がオンし、電源ＶＤＤが内部電源ＶＤＤＩに供給される。また、電源遮断信号ＰＤにＨレベルが印加（電源遮断を行なう）されていれば、Ｎ型ＭＯＳトランジスタＭＮ１のゲート端子にＬレベルが印加され、Ｎ型ＭＯＳトランジスタＭＮ１がオフし、内部電源ＶＤＤＩに電源ＶＤＤが供給されない状態（フローティング状態）となる。

【0128】

Ｎ型ＭＯＳトランジスタの場合、ソース端子（電源ＶＤＤ）に印加された電位と同じ電位をドレイン端子（内部電源ＶＤＤＩ）に出力するには、Ｎ型ＭＯＳトランジスタのゲート端子に対して、ソース端子に印加された電位にＮ型ＭＯＳトランジスタのしきい値電圧を加えた電位を印加すれば良い。

【0129】

よって、図１０の構成の場合は、入力信号を電圧変換して出力することが可能なレベルシフト回路５がＮ型ＭＯＳトランジスタＭＮ１の前段に挿入されている。勿論、予め、電源ＶＤＤと同じかそれより高い電圧が、電源遮断信号ＰＤとして供給されるような構成であれば、レベルシフト回路５は不要である。

【0130】

以上の通り、電源遮断用のスイッチ素子をＰ型ＭＯＳトランジスタからＮ型ＭＯＳトランジスタに置き換えた場合でも、上記実施形態１、２と同等の動作や効果を有していることが判る。

【0131】

一般に、同一のチャネル幅とチャネル長で構成された、Ｐ型ＭＯＳトランジスタの駆動能力とＮ型ＭＯＳトランジスタの駆動能力とでは、Ｎ型ＭＯＳトランジスタの駆動能力の方が高い。よって、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとが同一の駆動能力を持つように構成した場合、Ｎ型ＭＯＳトランジスタの方が、より小面積に構成することが可能である。

【0132】

つまり、本実施形態のように、電源遮断用のスイッチ素子をＮ型ＭＯＳトランジスタで構成した方が、半導体記憶装置の面積をより小面積に構成することが可能である。

【0133】

上記実施形態４でも示した通り、半導体記憶装置を構成するＭＯＳトランジスタのオフリーク電流は、トランジスタのチャネル長を長くするほど小さくなる。また、ＭＯＳトランジスタのゲート酸化膜厚を厚く構成するほど、オフリーク電流は小さくなる。また、ＭＯＳトランジスタの拡散領域に注入する不純物濃度を高くして、トランジスタのしきい値電圧の絶対値を上げることでも、オフリーク電流を小さくすることが可能である。更には、ＭＯＳトランジスタの基板電源に逆方向バイアスを印加しても、オフリーク電流を小さくすることが可能である。

【0134】

図１０において、電源ＶＤＤと内部電源ＶＤＤＩとを遮断するためのＮ型ＭＯＳトランジスタＭＮ１も、電源遮断時（電源遮断信号ＰＤがＨレベルとなり、Ｎ型ＭＯＳトランジスタＭＮ１がオフしている状態）には、オフリーク電流が流れている。

【0135】

半導体記憶装置において、メモリセル１を除いた回路部分の同一極性のトランジスタのチャネル長は、同一の長さで設計されることが一般的であるが、例えば、ワード線ドライバ回路２を構成するＮ型ＭＯＳトランジスタＭＮ２のチャネル長よりも、Ｎ型ＭＯＳトランジスタＭＮ１のチャネル長を長くすれば、Ｎ型ＭＯＳトランジスタＭＮ１のオフリーク電流が抑制でき、半導体記憶装置の低消費電力化が可能となる。

【0136】

また、半導体記憶装置において、同一極性のＭＯＳトランジスタのゲート酸化膜厚は、全て同じ厚さで形成されていることが一般的であるが、例えば、ワード線ドライバ回路２を構成するＮ型ＭＯＳトランジスタＭＮ２のゲート酸化膜厚よりも、Ｎ型ＭＯＳトランジスタＭＮ１のゲート酸化膜厚を厚く形成すれば、Ｎ型ＭＯＳトランジスタＭＮ１のオフリーク電流が抑制でき、半導体記憶装置の低消費電力化が可能となる。

【0137】

また、半導体記憶装置において、メモリアレイ１０を除いた領域に形成される同一極性のＭＯＳトランジスタの拡散領域に注入する不純物濃度は、同一の不純物濃度であることが一般的であるが、例えば、ワード線ドライバ回路２を構成するＮ型ＭＯＳトランジスタＭＮ２の拡散領域に注入する不純物濃度よりも、Ｎ型ＭＯＳトランジスタＭＮ１の拡散領域に注入する不純物濃度を高くして、ＭＯＳトランジスタのしきい値電圧を上げれば、Ｎ型ＭＯＳトランジスタＭＮ１のオフリーク電流を抑制でき、半導体記憶装置の低消費電力化が可能となる。

【0138】

また、半導体記憶装置において、同一極性のＭＯＳトランジスタの基板電源には、全て同一の電位が印加されていることが一般的であるが、例えば、ワード線ドライバ回路２を構成するＮ型ＭＯＳトランジスタＭＮ２の基板電源と同じかそれより低い電位を、Ｎ型ＭＯＳトランジスタＭＮ１の基板電源に印加すれば、Ｎ型ＭＯＳトランジスタＭＮ１のオフリーク電流が抑制でき、半導体記憶装置の低消費電力化が可能となる。

【0139】

本実施形態では、ワード線ドライバ回路を構成するトランジスタを例にして説明したが、半導体記憶装置を構成するその他のトランジスタであっても同一の効果を有することは明らかである。

【0140】

（実施形態６）
図１１Ａ、図１１Ｂは、本発明の実施形態６に係るワード線ドライバ回路の電源遮断用のスイッチ素子の供給箇所を示す図である。

【0141】

図１１Ａは、図１の構成から、ワード線ドライバ回路２の電源遮断用のスイッチ素子であるＰ型ＭＯＳトランジスタＭＰ１と、ワード線ドライバ回路２とワード線ドライバ回路２の出力であるワード線ＷＬ０〜ＷＬｘ、電源ＶＤＤ、内部電源ＶＤＤＩを抜き出した図である。また、図１１Ａに示す構成は、内部電源ＶＤＤＩの配線抵抗Ｒ１を備える。

【0142】

図１１Ｂは、図１１Ａの構成に対して、ワード線ＷＬ０を出力するワード線ドライバ回路２側に、ワード線ドライバ回路２の電源遮断用のスイッチ素子であるＰ型ＭＯＳトランジスタＭＰ１Ｂを追加した構成である。図１１Ｂに示す構成は、内部電源ＶＤＤＩの配線抵抗Ｒ１を備える。

【0143】

Ｐ型ＭＯＳトランジスタＭＰ１Ｂは、ゲート端子が電源遮断信号ＰＤに接続され、ソース端子が電源ＶＤＤに、ドレイン端子が内部電源ＶＤＤＩに各々接続されており、図１１Ａ又は図１１ＢのＰ型ＭＯＳトランジスタＭＰ１と同一の動作を行なう。

【0144】

図１１Ａと図１１Ｂとの違いは、電源ＶＤＤから内部電源ＶＤＤＩへの電源供給が１箇所から行なわれるか、２箇所から行なわれるかの違いである。

【0145】

図１１Ａの場合、電源ＶＤＤの供給箇所が１箇所であるため、内部電源ＶＤＤＩの配線抵抗Ｒ１によって生じる電圧降下は、電源供給箇所から最も近い、ワード線ＷＬｘを出力するワード線ドライバ回路２の電源端子（図３のＰ型ＭＯＳトランジスタＭＰ２のソース端子）の電圧降下が最も小さく、逆に、電源供給箇所から最も遠い、ワード線ＷＬ０を出力するワード線ドライバ回路２の電源端子の電圧降下が最も大きい。

【0146】

また、電源遮断状態から電源が復帰する場合において、電源の供給箇所から最も遠い、ワード線ＷＬ０を出力するワード線ドライバ回路２の復帰が最も遅くなる。

【0147】

図１１Ｂのように、ワード線ドライバ回路列の上下にＰ型ＭＯＳトランジスタＭＰ１とＰ型ＭＯＳトランジスタＭＰ１Ｂとを各々配置して、電源供給箇所を２箇所にすれば、各ワード線ドライバ回路２の電源端子で生じる電圧降下が小さくなり、更に、各ワード線ドライバ回路２の電源遮断状態から電源が復帰するまでの時間も短縮できることは明らかである。また、Ｐ型ＭＯＳトランジスタＭＰ１とＰ型ＭＯＳトランジスタＭＰ１Ｂとを、ワード線ドライバ回路列の左右に配置してあっても、同様な効果が得られることは明らかである。

【0148】

本実施形態では、電源供給箇所を１箇所から２箇所にした場合の例を説明したが、電源供給箇所を３箇所または３箇所より多い箇所より供給できるようにすれば、更に電圧降下が小さくなり、電源復帰時間も短くなることは明らかである。

【0149】

図１２は、半導体記憶装置中におけるワード線ドライバ回路２と電源遮断用スイッチ素子の配置を示すレイアウト図である。

【0150】

図１２に示した半導体記憶装置のレイアウト図は、ワード線ドライバ回路２、メモリセル用の基板電源供給領域６、電源遮断用のスイッチ素子配置領域７、メモリアレイ１０を備える。

【0151】

半導体記憶装置には、メモリアレイ１０を構成するメモリセル１の基板電源を供給するための基板電源供給領域６が、メモリアレイ１０内に一定の間隔で配置され、また、ワード線ドライバ回路２は、メモリアレイ１０に隣接して配置される。

【0152】

よって、図１２に示されるように、ワード線ドライバ回路列中において、基板電源供給領域６と隣り合う場所には、空き領域（電源遮断用スイッチ素子配置領域７）が発生する。

【0153】

従って、この空き領域に電源遮断用のスイッチ素子を配置すれば、すなわち、スイッチ素子をメモリセルの基板電源供給領域６と隣り合って配置すれば、半導体記憶装置の面積増加がないので、半導体記憶装置の小面積化が可能となる。

【0154】

尚、本実施形態では、ワード線ドライバ回路２に対しての構成を示したが、ビット線プリチャージ回路３に対しても同様な構成をとれば、ワード線ドライバ回路２の場合と同様な効果が得られることは明らかである。

【0155】

図１１Ｂでは、ワード線ドライバ回路２の周辺にスイッチ素子を２つ配置した構成を示しているが、周辺制御回路２０の中または、ビット線プリチャージ回路３の周辺にスイッチ素子を２つ配置した構成を示す図は、同様であるため省略する。

【0156】

（実施形態７）
図１３は、図１のメモリセル１の具体的な構成（図２）のその他の一例を示す図である。

【0157】

図１３に示したメモリセル１’は、アクセストランジスタＡ１、Ａ２、ドライブトランジスタＤ１、Ｄ２、ロードトランジスタＬ１、Ｌ２を備える。メモリセル１’はワード線ＷＬ、ビット線ＢＬ、ＮＢＬ、電源ＶＤＤに接続される。ロードトランジスタＬ１、Ｌ２の基板には、基板電源（第１の基板電源）ＶＤＤＢが接続され、アクセストランジスタＡ１、Ａ２とドライブトランジスタＤ１、Ｄ２には、基板電源（第２の基板電源）ＶＳＳＢが接続される。

【0158】

図２のメモリセル１と異なる点は、Ｐ型ＭＯＳトランジスタであるロードトランジスタＬ１、Ｌ２の基板電源ＶＤＤＢと、Ｎ型ＭＯＳトランジスタであるアクセストランジスタＡ１、Ａ２及びドライブトランジスタＤ１、Ｄ２の基板電源ＶＳＳＢを、各々独立に制御可能なように構成した点のみであり、図１３のメモリセル１’の動作は、図２のメモリセル１と同一の動作を行なう。

【0159】

一般に、半導体記憶装置を構成するＭＯＳトランジスタのオフリーク電流は、ＭＯＳトランジスタの基板電源に逆方向バイアスを印加（Ｐ型ＭＯＳトランジスタであれば、ソース端子に印加される電圧と同じかそれより高い電圧を基板に印加し、Ｎ型ＭＯＳトランジスタであれば、ソース端子に印加される電圧と同じかそれより低い電圧を基板に印加）すれば、オフリーク電流を小さくすることが可能である。

【0160】

よって、Ｐ型ＭＯＳトランジスタであるロードトランジスタＬ１、Ｌ２の基板電源ＶＤＤＢに、電源ＶＤＤと同じかそれより高い電位を印加すれば、ロードトランジスタＬ１、Ｌ２のオフリーク電流が抑制でき、半導体記憶装置の低消費電力化が可能となる。

【0161】

同様に、Ｎ型ＭＯＳトランジスタであるアクセストランジスタＡ１、Ａ２及びドライブトランジスタＤ１、Ｄ２の基板電源ＶＳＳＢに、接地電源（ドライブトランジスタＤ１、Ｄ２のソース端子に印加されている電源）と同じかそれより低い電位を印加すれば、アクセストランジスタＡ１、Ａ２及びドライブトランジスタＤ１、Ｄ２のオフリーク電流を抑制でき、半導体記憶装置の低消費電力化が可能となる。

【0162】

なお、必ずしも、Ｐ型ＭＯＳトランジスタであるロードトランジスタＬ１、Ｌ２の基板電源ＶＤＤＢに、電源ＶＤＤと同じかそれより高い電位を印加し、かつ、Ｎ型ＭＯＳトランジスタであるアクセストランジスタＡ１、Ａ２及びドライブトランジスタＤ１、Ｄ２の基板電源ＶＳＳＢに、接地電源と同じかそれより低い電位を印加する必要はなく、Ｐ型ＭＯＳトランジスタであるロードトランジスタＬ１、Ｌ２の基板電源ＶＤＤＢに、電源ＶＤＤと同じかそれより高い電位を印加するか、Ｎ型ＭＯＳトランジスタであるアクセストランジスタＡ１、Ａ２及びドライブトランジスタＤ１、Ｄ２の基板電源ＶＳＳＢに、接地電源と同じかそれより低い電位を印加するかの、いずれかだけを行っても良い。

【0163】

ＭＯＳトランジスタの基板電源に逆方向バイアスを印加した場合、ＭＯＳトランジスタのオフリーク電流を小さくすることができる。しかし、逆方向バイアスを印加していないＭＯＳトランジスタと比較した場合、トランジスタがオンした状態での駆動能力が低下し、その結果、半導体記憶装置の性能が低下してしまう。よって、半導体記憶装置が通常動作を行なっている場合（待機状態ではない場合）には、メモリセル１’の基板電源には、逆方向バイアスが印加されない状態にすれば良い。

【0164】

メモリセル１’の基板電源を切り換える方法は、例えば、電源遮断信号ＰＤと電源遮断信号ＰＤの反転信号とにより制御される２つのスイッチ素子（Ｐ型ＭＯＳトランジスタ）を各々設けて、一方のスイッチ素子の入力に電源ＶＤＤと同じかそれより高い電位である基板電源ＶＤＤＢを接続し、他方のスイッチ素子の入力に電源ＶＤＤを接続する。各々のスイッチ素子の出力を共通に接続して、スイッチ素子の出力をメモリセル１’のロードトランジスタＬ１、Ｌ２の基板電源に接続する。

【0165】

電源遮断信号ＰＤがＬレベル（半導体記憶装置が通常動作を行なう場合）であれば、電源ＶＤＤに接続した側のスイッチ素子（Ｐ型ＭＯＳトランジスタ）がオンして、メモリセル１’のロードトランジスタＬ１、Ｌ２の基板電源に電源ＶＤＤが印加される。電源遮断信号ＰＤがＨレベル（半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される場合）であれば、基板電源ＶＤＤＢに接続した側のスイッチ素子がオンして、メモリセル１’のロードトランジスタＬ１、Ｌ２の基板電源に基板電源ＶＤＤＢが印加されるように構成すれば良い。

【0166】

同様に、電源遮断信号ＰＤと電源遮断信号ＰＤの反転信号とにより制御される２つのスイッチ素子（Ｎ型ＭＯＳトランジスタ）を各々設けて、一方のスイッチ素子の入力に接地電源と同じかそれより低い電位である基板電源ＶＳＳＢを接続し、他方のスイッチ素子の入力に接地電源を接続する。各々のスイッチ素子の出力を共通に接続して、スイッチ素子の出力をメモリセル１’のアクセストランジスタＡ１、Ａ２とドライブトランジスタＤ１、Ｄ２との基板電源に接続する。

【0167】

電源遮断信号ＰＤがＬレベル（半導体記憶装置が通常動作を行なう場合）であれば、接地電源に接続した側のスイッチ素子（Ｎ型ＭＯＳトランジスタ）がオンして、メモリセル１’のアクセストランジスタＡ１、Ａ２とドライブトランジスタＤ１、Ｄ２の基板電源に接地電源が印加される。電源遮断信号ＰＤがＨレベル（半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源が遮断される場合）であれば、基板電源ＶＳＳＢに接続した側のスイッチ素子がオンして、メモリセル１’のアクセストランジスタＡ１、Ａ２とドライブトランジスタＤ１、Ｄ２の基板電源に基板電源ＶＳＳＢが印加されるように構成すれば良い。

【0168】

以上の通り、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される場合にのみ、メモリセル１’の基板電源に逆方向バイアスが印加されるように構成すれば、通常動作時の半導体記憶装置の性能の低下が生じず、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される場合には、より低消費電力化が可能な半導体記憶装置が実現できる。

【0169】

電源遮断信号ＰＤがＨレベルで、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される時は、ワード線ＷＬがＬレベルで、アクセストランジスタＡ１、Ａ２が共にオフしている。よって、メモリセル１’のロードトランジスタＬ１、Ｌ２のソース端子に電源ＶＤＤが供給され続けている限り、フリップフロップに記憶されたデータは、外部からの影響を受けることなく、同一の記憶データを保持し続ける状態にある。

【0170】

メモリセル１’は、ロードトランジスタＬ１とドライブトランジスタＤ１、また、ロードトランジスタＬ２とドライブトランジスタＤ２とで各々インバータを構成し、各々のインバータの入出力端子を接続してフリップフロップを構成し、データの記憶保持を行う。

【0171】

メモリセル１’中のフリップフロップを正常に動作させて、データの記憶保持を正常に行なうためには、これらロードトランジスタＬ１、Ｌ２又はドライブトランジスタＤ１、Ｄ２が、各々オンすることが可能な電圧が印加されていれば良い。即ち、ロードトランジスタＬ１（又はＬ２）とドライブトランジスタＤ１（又はＤ２）の何れかの閾値電圧の絶対値の高い側の電圧が、電源ＶＤＤに印加されていれば、メモリセル１’中のデータを正常に記憶保持することが可能である。

【0172】

メモリセル１’のロードトランジスタＬ１、Ｌ２のソース端子に印加される電源ＶＤＤの電位が低下すれば、メモリセル１’のリーク電流が抑制されるので、結果として、半導体記憶装置の消費電力を抑制することができる。

【0173】

例えば、電源遮断信号ＰＤと電源遮断信号ＰＤの反転信号とにより制御される２つのスイッチ素子（Ｐ型ＭＯＳトランジスタ）を各々設けて、一方のスイッチ素子の入力に電源ＶＤＤと同じかそれより低い電位である電源（例えば、電源ＶＤＤ２）を接続し、他方のスイッチ素子の入力に電源ＶＤＤを接続する。各々のスイッチ素子の出力を共通に接続して、スイッチ素子の出力をメモリセル１’のロードトランジスタＬ１、Ｌ２のソース端子に接続する。

【0174】

電源遮断信号ＰＤがＬレベル（半導体記憶装置が通常動作を行なう場合）であれば、電源ＶＤＤに接続した側のスイッチ素子（Ｐ型ＭＯＳトランジスタ）がオンして、メモリセル１’に電源ＶＤＤが印加される。電源遮断信号ＰＤがＨレベル（半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される場合）であれば、電源ＶＤＤ２に接続した側のスイッチ素子がオンして、メモリセル１’に電源ＶＤＤと同じかそれより低い電位である電源ＶＤＤ２が印加されるように構成する。

【0175】

以上の通り、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される時に、メモリセル１’に印加される電源が低下するように構成すれば、半導体記憶装置の低消費電力化が可能となる。

【0176】

（実施形態８）
続いて、本発明の実施形態８を説明する。

【0177】

上記実施形態７では、メモリセル１’のロードトランジスタＬ１、Ｌ２の基板電源と、アクセストランジスタＡ１、Ａ２及びドライブトランジスタＤ１、Ｄ２の基板電源とを、各々制御する場合の説明を行なったが、図１における周辺制御回路２０内を構成するＰ型ＭＯＳトランジスタの基板電源、また、Ｎ型ＭＯＳトランジスタの基板電源を各々制御した場合でも、同様な効果が得られる。

【0178】

一般に、半導体記憶装置を構成するＭＯＳトランジスタのオフリーク電流は、ＭＯＳトランジスタの基板電源に逆方向バイアスを印加（Ｐ型ＭＯＳトランジスタであれば、ソース端子に印加される電圧と同じかそれより高い電圧を基板に印加し、Ｎ型ＭＯＳトランジスタであれば、ソース端子に印加される電圧と同じかそれより低い電圧を基板に印加）すれば、オフリーク電流を小さくすることが可能である。

【0179】

よって、周辺制御回路２０を構成するＰ型ＭＯＳトランジスタの基板電源（第３の基板電源）（例えば、基板電源ＶＤＰＢとする）に、電源ＶＤＤと同じかそれより高い電位を印加すれば、周辺制御回路２０を構成するＰ型ＭＯＳトランジスタのオフリーク電流を抑制でき、半導体記憶装置の低消費電力化が可能となる。

【0180】

同様に、周辺制御回路２０を構成するＮ型ＭＯＳトランジスタの基板電源（第４の基板電源）（例えば、基板電源ＶＳＰＢとする）に、接地電源（Ｎ型ＭＯＳトランジスタのソース端子に印加されている電源）と同じかそれより低い電位を印加すれば、周辺制御回路２０を構成するＮ型ＭＯＳトランジスタのオフリーク電流を抑制でき、半導体記憶装置の低消費電力化が可能となる。

【0181】

ＭＯＳトランジスタの基板電源に逆方向バイアスを印加した場合、ＭＯＳトランジスタのオフリーク電流を小さくすることができる。しかし、逆方向バイアスを印加していないＭＯＳトランジスタと比較した場合、トランジスタがオンした状態での駆動能力が低下し、その結果、半導体記憶装置の性能が低下してしまう。よって、半導体記憶装置が通常動作を行なっている場合（待機状態ではない場合）には、周辺制御回路２０を構成するＭＯＳトランジスタの基板電源には、逆方向バイアスが印加されない状態にすれば良い。

【0182】

周辺制御回路２０を構成するＭＯＳトランジスタの基板電源を切り換える方法は、例えば、電源遮断信号ＰＤと電源遮断信号ＰＤの反転信号とにより制御される２つのスイッチ素子（Ｐ型ＭＯＳトランジスタ）を各々設けて、一方のスイッチ素子の入力に電源ＶＤＤと同じかそれより高い電位である基板電源ＶＤＰＢを接続し、他方のスイッチ素子の入力に電源ＶＤＤを接続する。各々のスイッチ素子の出力を共通に接続して、スイッチ素子の出力に周辺制御回路２０を構成するＰ型ＭＯＳトランジスタの基板電源を接続する。

【0183】

電源遮断信号ＰＤがＬレベル（半導体記憶装置が通常動作を行なう場合）であれば、電源ＶＤＤに接続した側のスイッチ素子（Ｐ型ＭＯＳトランジスタ）がオンして、周辺制御回路２０を構成するＰ型ＭＯＳトランジスタの基板電源に電源ＶＤＤが印加される。電源遮断信号ＰＤがＨレベル（半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される場合）であれば、基板電源ＶＤＰＢに接続した側のスイッチ素子がオンして、周辺制御回路２０を構成するＰ型ＭＯＳトランジスタの基板電源に基板電源ＶＤＰＢが印加されるように構成すれば良い。

【0184】

同様に、電源遮断信号ＰＤと電源遮断信号ＰＤの反転信号とにより制御される２つのスイッチ素子（Ｎ型ＭＯＳトランジスタ）を各々設けて、一方のスイッチ素子の入力に接地電源と同じかそれより低い電位である基板電源ＶＳＰＢを接続し、他方のスイッチ素子の入力に接地電源を接続する。各々のスイッチ素子の出力を共通に接続して、スイッチ素子の出力に周辺制御回路２０を構成するＮ型ＭＯＳトランジスタの基板電源を接続する。

【0185】

電源遮断信号ＰＤがＬレベル（半導体記憶装置が通常動作を行なう場合）であれば、接地電源に接続した側のスイッチ素子（Ｎ型ＭＯＳトランジスタ）がオンして、周辺制御回路２０を構成するＮ型ＭＯＳトランジスタの基板電源に接地電源が印加される。電源遮断信号ＰＤがＨレベル（半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される場合）であれば、基板電源ＶＳＰＢに接続した側のスイッチ素子がオンして、周辺制御回路２０を構成するＮ型ＭＯＳトランジスタの基板電源に基板電源ＶＳＰＢが印加されるように構成すれば良い。

【0186】

以上の通り、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される場合にのみ、周辺制御回路２０を構成するＭＯＳトランジスタの基板電源に逆方向バイアスが印加されるように構成すれば、通常動作時の半導体記憶装置の性能の低下が生じず、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される場合には、より低消費電力化が可能な半導体記憶装置が実現できる。

【0187】

また、上記実施形態７でも説明したように、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される時に、メモリセル１’に印加される電源が低下するように構成しておけば、半導体記憶装置の消費電力を更に抑制させることが可能であることは明らかである。

【0188】

すなわち、スイッチ素子がオフしている時には、メモリセル１’に接続される第１の電源がスイッチ素子がオンしている時の電圧と同じかそれより低い電圧に制御することにより、半導体記憶装置の消費電力を更に制御できる。

【0189】

（実施形態９）
図１４は、本発明の実施形態９に係る半導体集積回路の構成図である。

【0190】

図１４に示す半導体集積回路１００は、半導体記憶装置３０、３１、他の半導体記憶装置４０、４１を備えており、半導体集積回路１００には、電源ＶＤＤが供給されている。

【0191】

上記半導体集積回路１００には、電源ＶＤＤが供給される複数の半導体記憶装置３０、３１、４０、４１が搭載されており、これ等の半導体記憶装置３０、３１及び４０、４１は、各々、図１の半導体記憶装置と同一の動作を行う。また、半導体記憶装置３０、３１を構成するトランジスタのしきい値電圧（Ｖｔ）の絶対値に対して、半導体記憶装置４０、４１を構成するトランジスタのしきい値電圧の絶対値の方が高く設定されている。半導体記憶装置３０、３１を低Ｖｔトランジスタで構成された半導体記憶装置、他の半導体記憶装置４０、４１を高Ｖｔトランジスタで構成された半導体記憶装置と呼ぶ。

【0192】

一般に、半導体記憶装置を構成するＭＯＳトランジスタのオフリーク電流は、トランジスタのしきい値電圧の絶対値を上げると、小さくなる。よって、高Ｖｔトランジスタで構成された半導体記憶装置４０、４１は、低Ｖｔトランジスタで構成された半導体記憶装置３０、３１に比べて消費電力が少ない。

【0193】

よって、高Ｖｔトランジスタで構成された半導体記憶装置４０、４１は、図１のような半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３とを電源ＶＤＤで遮断するような必要性が極めて低い。従って、電源遮断用のスイッチ素子（図１のＰ型ＭＯＳトランジスタＭＰ１）を削除して、半導体記憶装置４０、４１の面積を削減し、結果として、半導体集積回路１００の面積を削減する方が効果的であるといえる。

【0194】

以上の通り、半導体集積回路１００中にトランジスタのしきい値電圧の絶対値が異なる半導体記憶装置が混載されるような場合には、低Ｖｔトランジスタで構成された半導体記憶装置３０、３１にのみ、半導体記憶装置のワード線ドライバ回路２及びビット線プリチャージ回路３との電源ＶＤＤを遮断できる構成にすれば、半導体集積回路の低消費電力化と小面積化を両立することが可能となる。

【0195】

本実施形態では、２種類のＶｔトランジスタで構成された半導体記憶装置が半導体集積回路中に混載される場合の説明を行なったが、２種類以上のＶｔトランジスタで構成された半導体記憶装置が半導体集積回路中に混載される場合においても、上記と同様な考え方を適用して半導体集積回路を構成すれば、半導体集積回路の低消費電力化と小面積化を両立することが可能となることは明らかである。

【0196】

（実施形態１０）
図１５は、本発明の実施形態１０に係る半導体集積回路の構成図である。

【0197】

図１５に示す半導体集積回路１０１は、半導体記憶装置５０、５１、Ｐ型ＭＯＳトランジスタＭＰ５０を備える。Ｐ型ＭＯＳトランジスタＭＰ５０のゲートには、電源遮断信号ＰＤが入力される。半導体記憶装置５０、５１には、内部電源ＶＤＤＩ、および、電源ＶＤＤが接続される。

【0198】

Ｐ型ＭＯＳトランジスタ（スイッチ素子）ＭＰ５０は、電源遮断信号ＰＤで制御され、そのソース端子に電源ＶＤＤ、そのドレイン端子に内部電源ＶＤＤＩが接続され、内部電源ＶＤＤＩは半導体記憶装置５０、５１に各々供給される。また、半導体記憶装置５０、５１は、各々、図１に示した半導体記憶装置から、電源遮断信号ＰＤで制御される電源遮断用のスイッチ素子（Ｐ型ＭＯＳトランジスタＭＰ１）を除いた構成である。

【0199】

つまり、図１５は、電源遮断信号ＰＤで制御される電源遮断用のスイッチ素子（Ｐ型ＭＯＳトランジスタＭＰ５０）を半導体集積回路１０１中に１つ備えた構成を示している。半導体集積回路１０１は、１つのスイッチ素子ＭＰ５０により、全ての半導体記憶装置５０、５１のワード線ドライバ回路２及びビット線プリチャージ回路３の電源ＶＤＤの遮断制御を同時に実施できるように構成したものである。

【0200】

以上のような構成にすれば、半導体記憶装置中に電源遮断用のスイッチ素子（図１のＰ型ＭＯＳトランジスタＭＰ１）を設ける必要がなくなるので、半導体記憶装置の小面積化が可能となり、更には、半導体集積回路１０１の小面積化が可能となる。

【0201】

尚、本実施形態では、半導体集積回路１０１中に２つの半導体記憶装置５０、５１を搭載した場合の説明を行なったが、半導体集積回路中に２つ以上の半導体記憶装置を搭載して同様に構成した場合においても、同一の効果が得られることは明らかである。

【0202】

（実施形態１０の変形例）
図１６は、本発明の実施形態１０に係る半導体集積回路のその他の構成図である。

【0203】

図１６に示す半導体集積回路１０１は、半導体記憶装置５０、５１、外部印加端子２００を備える。内部電源ＶＤＤＩおよび電源ＶＤＤは、外部印加端子２００から半導体記憶装置５０、５１に供給される。

【0204】

図１５は、半導体集積回路１０１中にスイッチ素子（Ｐ型ＭＯＳトランジスタＭＰ５０）を配置し、このスイッチ素子を制御することで、半導体記憶装置５０、５１のワード線ドライバ回路２及びビット線プリチャージ回路３の電源の遮断制御を実施している。これに対して、図１６に示した構成は、図１５の構成からスイッチ素子（Ｐ型ＭＯＳトランジスタＭＰ５０）を削除している。さらに、外部印加端子２００を介して、半導体集積回路１０１の外側から、半導体記憶装置５０、５１のワード線ドライバ回路２及びビット線プリチャージ回路３に供給される内部電源ＶＤＤＩ（電源ＶＤＤの電位と等価な第２の電源）を供給するかしないかを制御するように構成した例である。

【0205】

図１５のように半導体集積回路１０１の内部にスイッチ素子（Ｐ型ＭＯＳトランジスタＭＰ５０）を配置しなくても、図１６のように、半導体集積回路１０１の外側から、半導体記憶装置５０、５１のワード線ドライバ回路２及びビット線プリチャージ回路３に対して、内部電源ＶＤＤＩ（第２の電源）を供給するかしないかを制御可能なように構成すれば、図１５に示した構成と同等の動作及び効果が得られることは明らかである。

【0206】

（実施形態１１）
次に、本発明の実施形態１１の半導体記憶装置を説明する。

【0207】

一般に、半導体記憶装置には、半導体記憶装置が待機状態であるのか、そうではないのかを選択するための制御信号（チップイネーブル信号）が入力される。例えば、チップイネーブル信号がＬレベルであれば、半導体記憶装置が通常動作状態となり、チップイネーブル信号がＨレベルであれば、半導体記憶装置が待機状態となる。

【0208】

以上で説明してきた電源遮断信号ＰＤは、半導体記憶装置が待機状態の時に、電源遮断信号ＰＤをＨレベルにして、半導体記憶装置のワード線ドライバ回路２及びビット線プリチャージ回路３の電源ＶＤＤを遮断し、逆に、半導体記憶装置が通常動作を行うときには、電源遮断信号ＰＤをＬレベルにして、全ての回路に電源ＶＤＤが供給されるように制御している。

【0209】

つまり、半導体記憶装置に入力されるチップイネーブル信号により、電源遮断信号ＰＤの制御を代用することが可能であることが容易に理解できる。

【0210】

以上の通り、電源遮断信号ＰＤをチップイネーブル信号で代用すれば、半導体記憶装置に入力する制御信号を削減でき、半導体記憶装置の制御を簡素化することが可能となる。

【0211】

本実施形態の内容は、全ての実施形態に対して適用することが可能であることは明らかである。

【産業上の利用可能性】

【0212】

以上説明したように、本発明の半導体記憶装置は、半導体記憶装置内で待機時でのリーク電流の大半を占める特定の回路のみの電源を遮断するので、面積増加を有効に抑制しつつ、待機状態でのリーク電流を効果的に抑制することができるという効果を有し、半導体記憶装置や半導体集積回路等の低消費電力化を実現する回路として有用である。

【符号の説明】

【0213】

１，１’ メモリセル
２ ワード線ドライバ回路
３，３’ ビット線プリチャージ回路
４，４’，４’’ 入力回路
５ レベルシフト回路
６ メモリセル用基板電源供給領域
７ 電源遮断用スイッチ素子配置領域
１０ メモリアレイ
２０ 周辺制御回路
３０，３１，４０，４１，５０，５１ 半導体記憶装置
１００，１０１ 半導体集積回路
ＭＰ１，ＭＰ１Ｂ，ＭＰ５０ Ｐ型ＭＯＳトランジスタ（スイッチ素子）
ＭＮ１ Ｎ型ＭＯＳトランジスタ（スイッチ素子）
ＭＰ２，ＭＰ３Ａ〜Ｃ，ＭＰ４，ＭＰ５０ Ｐ型ＭＯＳトランジスタ
ＭＮ２，ＭＮ４ Ｎ型ＭＯＳトランジスタ
ＭＮ５ Ｎ型ＭＯＳトランジスタ（ローインピーダンス素子）
Ａ１，Ａ２ アクセストランジスタ
Ｄ１，Ｄ２ ドライブトランジスタ
Ｌ１，Ｌ２ ロードトランジスタ
Ｒ１ 配線抵抗
ＮＯＲ１ ＮＯＲ回路（入力回路）
ＮＡＮＤ１ ＮＡＮＤ回路（入力回路）
ＷＬ，ＷＬ０，ＷＬｘ ワード線
ＢＬ，ＢＬ０，ＢＬｙ，ＮＢＬ，ＮＢＬ０，ＮＢＬｙ ビット線
ＡＤ アドレス信号（第１の入力信号）
ＰＤ 電源遮断信号（第１の制御信号）
ＮＷＬ ワード線制御信号
ＮＰＣＧ ビット線プリチャージ制御信号
ＶＤＤＩ 内部電源
ＶＤＤ 電源（第１の電源）
ＶＤＤＢ ロードトランジスタの基板電源（第１の基板電源）
ＶＳＳＢ アクセストランジスタとドライブトランジスタの基板電源（第２の基板電源）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図12】

【図13】

【図14】

【図15】

【図16】