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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5936653
(24)【登録日】2016年5月20日
(45)【発行日】2016年6月22日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20160609BHJP
H01L 29/78 20060101ALI20160609BHJP
【ＦＩ】
H01L29/78 301X
【請求項の数】1
【全頁数】23
(21)【出願番号】特願2014-160684(P2014-160684)
(22)【出願日】2014年8月6日
(62)【分割の表示】特願2014-517065(P2014-517065)の分割
【原出願日】2012年11月12日
(65)【公開番号】特開2014-207486(P2014-207486A)
(43)【公開日】2014年10月30日
【審査請求日】2014年8月14日
(73)【特許権者】
【識別番号】311014428
【氏名又は名称】ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．
(74)【代理人】
【識別番号】100095407
【弁理士】
【氏名又は名称】木村 満
(74)【代理人】
【識別番号】100109449
【弁理士】
【氏名又は名称】毛受 隆典
(74)【代理人】
【識別番号】100132883
【弁理士】
【氏名又は名称】森川 泰司
(72)【発明者】
【氏名】舛岡 富士雄
(72)【発明者】
【氏名】中村 広記
【審査官】
小堺 行彦
(56)【参考文献】
【文献】
米国特許第０５１５８９０１（ＵＳ，Ａ）
【文献】
特開２０１０−２７２８７４（ＪＰ，Ａ）
【文献】
国際公開第２００９／１５４２９３（ＷＯ，Ａ１）
【文献】
特開２０１１−２５８７８０（ＪＰ，Ａ）
【文献】
特開２００９−０８１３７７（ＪＰ，Ａ）
【文献】
特開平１０−２０９４０７（ＪＰ，Ａ）
【文献】
特開２００８−２８８３９１（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８
(57)【特許請求の範囲】
【請求項1】
半導体基板上に形成されたフィン状半導体層と、
前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
前記フィン状半導体層上に形成された柱状半導体層と、
前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記ゲート電極に接続され、前記フィン状半導体層が延在する第１の方向に直交する第２の方向に延在し、ポリシリコンからなるダミーゲートの側壁にサイドウォール状に形成されたゲート配線と、
前記柱状半導体層の上部に形成された第１の拡散層と、
前記フィン状半導体層の上部と前記柱状半導体層の下部とに亘って形成された第２の拡散層と、を有する、
ことを特徴とする半導体装置。
前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
前記フィン状半導体層上に形成された柱状半導体層と、
前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記ゲート電極に接続され、前記フィン状半導体層が延在する第１の方向に直交する第２の方向に延在し、ポリシリコンからなるダミーゲートの側壁にサイドウォール状に形成されたゲート配線と、
前記柱状半導体層の上部に形成された第１の拡散層と、
前記フィン状半導体層の上部と前記柱状半導体層の下部とに亘って形成された第２の拡散層と、を有する、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に関する。
【背景技術】
【0002】
半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。こうした高集積化に伴って、集積回路に用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。
【0003】
このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難となり、必要な電流量確保の要請から回路の占有面積を小さくすることが難しくなることがある。
【0004】
これに対して、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層（シリコン柱）を取り囲む構造を備えるSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
【0005】
従来、ＳＧＴは、シリコン柱を描画するための第１のマスクを用いることで、窒化膜ハードマスクが柱状に形成されたシリコン柱を形成する。さらに、平面状のシリコン層を描画するための第２のマスクを用いることで、シリコン柱の底部に平面状のシリコン層を形成する。さらに、ゲート配線を描画するための第３のマスクを用いてゲート配線を形成することで製造される（例えば、特許文献４を参照）。即ち、シリコン柱、平面状シリコン層、ゲート配線は、３つのマスクを用いることで形成されている。
【0006】
また、上記したＳＧＴの製造方法では、コンタクトの深さが異なるため、シリコン柱上部のコンタクト孔と、シリコン柱下部の平面状シリコン層上のコンタクト孔と、を別々に形成している（例えば特許文献５を参照）。このようにコンタクト孔を別々に形成するため、製造に要する工程数が増加するようになる。
【0007】
また、ゲート配線と基板間の寄生容量を低減するために、ＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えば、ＦＩＮＦＥＴ（例えば、非特許文献１を参照）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、この第１の絶縁膜をエッチバックし、フィン状半導体層を露出させることで、ゲート配線と基板間の寄生容量を低減している。そのため、ＳＧＴにおいてもゲート配線と基板間の寄生容量を低減するために第１の絶縁膜を用いることが必要となる。ＳＧＴではフィン状半導体層に加えて、柱状半導体層が存在するため、この柱状半導体層を形成するために何らかの工夫が必要である。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開平２−７１５５６号公報
【特許文献2】特開平２−１８８９６６号公報
【特許文献3】特開平３−１４５７６１号公報
【特許文献4】特開２００９−１８２３１７号公報
【特許文献5】特開２０１２−００４２４４号公報
【非特許文献】
【0009】
【非特許文献1】High performance 22/20nm FinFET CMOS devices with advanced high-K/metal gate scheme, IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
【発明の概要】
【発明が解決しようとする課題】
【0010】
そこで、本発明は、ＳＧＴを製造するために要する工程数を低減することができるＳＧＴの構造を提供することを目的とする。
【課題を解決するための手段】
【0011】
本発明の第１の観点に係る半導体装置は、半導体基板上に形成されたフィン状半導体層と、
前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
前記フィン状半導体層上に形成された柱状半導体層と、
前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記ゲート電極に接続され、前記フィン状半導体層が延在する第１の方向に直交する第２の方向に延在し、ポリシリコンからなるダミーゲートの側壁にサイドウォール状に形成されたゲート配線と、
前記柱状半導体層の上部に形成された第１の拡散層と、
前記フィン状半導体層の上部と前記柱状半導体層の下部とに亘って形成された第２の拡散層と、を有する、
ことを特徴とする。
【発明の効果】
【0012】
本発明によれば、ＳＧＴを製造するために要する工程数を低減することができるＳＧＴの構造を提供することができる。
【図面の簡単な説明】
【0013】
【図1】（ａ）は本発明の実施形態に係る半導体装置の平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図2】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図3】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図4】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図5】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図6】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図7】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図8】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図9】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図10】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図11】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図12】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図13】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図14】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図15】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図16】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図17】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図18】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図19】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図20】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図21】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図22】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図23】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図24】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図25】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図26】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図27】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図28】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図29】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図30】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図31】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図32】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図33】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図34】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図35】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【図36】（ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。
【発明を実施するための形態】
【0015】
まず、シリコン基板１０１上に、第１のマスクを用いて、フィン状シリコン層１０３を形成し、このフィン状シリコン層１０３の周囲に、第１の絶縁膜１０４を形成する第１工程を示す。
【0016】
即ち、図２に示すように、シリコン基板１０１上に、フィン状シリコン層１０３を形成するための第１のレジスト１０２を形成する。
【0017】
続いて、図３に示すように、第１のレジスト１０２を第１のマスクとして用い、シリコン基板１０１をエッチングすることで、フィン状シリコン層１０３を形成する。ここでは、フィン状シリコン層は、レジストを第１のマスクとして形成したが、この第１のマスクには、酸化膜や窒化膜などのハードマスクを用いることもできる。
【0018】
続いて、図４に示すように、第１のレジスト１０２を除去する。
【0019】
続いて、図５に示すように、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。この第１の絶縁膜１０４としては、高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いることもできる。
【0020】
続いて、図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出させる。ここまでの工程は、非特許文献１に開示されているフィン状シリコン層の製造方法と同様である。
【0021】
以上により、第１のレジスト１０２を第１のマスクとして用いて、シリコン基板１０１上にフィン状シリコン層１０３を形成し、このフィン状シリコン層１０３の周囲に、第１の絶縁膜１０４を形成する、本実施形態の第１工程が示された。
【0022】
以下、フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成し、第２の絶縁膜１０５をエッチングすることで、フィン状シリコン層１０３の側壁に残存させる。その後、第２の絶縁膜１０５上と、フィン状シリコン層１０３上と、第１の絶縁膜１０４上と、に第３の絶縁膜１０６を堆積する。その後、第３の絶縁膜１０６上にポリシリコン１０７を堆積するとともにその表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化し、さらにポリシリコン１０７をエッチバックすることで、フィン状シリコン層１０３の上部の第３の絶縁膜１０６を露出させる。その後、ゲート配線１１２ｂと柱状シリコン層１１０とを形成するための第２のレジスト１０９を、フィン状シリコン層１０３が延在する第１の方向（左右方向）に対して直交する第２の方向（前後方向）に延在するように形成する。その後、この第２のレジスト１０９を第２のマスクとして、第３の絶縁膜１０６と第２の絶縁膜１０５とをエッチングした後、フィン状シリコン層１０３とポリシリコン１０７とをエッチングする。さらに第２の絶縁膜１０５を除去することにより、柱状シリコン層１１０と、ポリシリコン１０７からなるダミーゲートと、を形成する、本実施形態の第２工程を示す。
【0023】
即ち、図７に示すように、フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成する。この第２の絶縁膜１０５は、ウエットエッチング速度が速い常圧CVD(Chemical Vapor Deposition)による酸化膜が好ましい。また、これに代えて、第２の絶縁膜１０５は、低圧ＣＶＤ（Chemical Vapor Deposition）による酸化膜とすることもできる。
【0024】
続いて、図８に示すように、第２の絶縁膜１０５をエッチングすることで、フィン状シリコン層１０３の側壁に残存させる。
【0025】
続いて、図９に示すように、第２の絶縁膜１０５上と、フィン状シリコン層１０３上と、第１の絶縁膜１０４上とに、厚さが薄い第３の絶縁膜１０６を堆積する。ここで、第３の絶縁膜１０６には、低圧ＣＶＤ（Chemical Vapor Deposition）による酸化膜を使用することが好ましい。また、第３の絶縁膜１０６の厚さは、第２の絶縁膜１０５を除去するときに、第２の絶縁膜１０５と同時に除去される程度の厚さとすることが好ましい。
【0026】
続いて、図１０に示すように、第３の絶縁膜１０６上にポリシリコン１０７を堆積するとともにその表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化する。
【0027】
続いて、図１１に示すように、ポリシリコン１０７をエッチバックすることで、フィン状シリコン層１０３の上部の第３の絶縁膜１０６を露出させる。
【0028】
続いて、図１２に示すように、露出した第３の絶縁膜１０６上に、第４の絶縁膜１０８を堆積する。この第４の絶縁膜１０８は、第２の絶縁膜１０５と同様に、ウエットエッチング速度が大きい常圧ＣＶＤ（Chemical Vapor Deposition）による酸化膜であることが好ましい。また、この後、さらに窒化膜を堆積することもできる。
【0029】
続いて、図１３に示すように、ゲート配線１１２ｂと柱状シリコン層１１０とを形成するための第２のレジスト１０９を、フィン状シリコン層１０３が延在する第１の方向（左右方向）に対して直交する第２の方向（前後方向）に延在するように形成する。
【0030】
続いて、図１４に示すように、第２のレジスト１０９を第２のマスクとして用いることで、第４の絶縁膜１０８と、第３の絶縁膜１０６と、第２の絶縁膜１０５とをエッチングする。
【0031】
続いて、図１５に示すように、フィン状シリコン層１０３とポリシリコン１０７とをエッチングすることで、フィン状シリコン層１０３、ポリシリコン１０７から、それぞれ、柱状シリコン層１１０、ポリシリコン１０７からなるダミーゲートを形成する。
【0032】
続いて、図１６に示すように、第２のレジスト１０９を除去する。
【0033】
続いて、図１７に示すように、第２の絶縁膜１０５を除去する。ここで、第４の絶縁膜１０８は第２の絶縁膜１０５と同じ材質（ここでは、常圧ＣＶＤによる酸化膜）から形成されているため、第２の絶縁膜１０５を除去する際に第４の絶縁膜１０８も除去される。また、このとき、厚さの薄い第３の絶縁膜１０６も除去される。第２の絶縁膜１０５、第４の絶縁膜１０８及び第３の絶縁膜１０６は、ウエットエッチングにより除去することが好ましい。
【0034】
以上により、フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成し、第２の絶縁膜１０５をエッチングすることで、フィン状シリコン層１０３の側壁に残存させる。その後、第２の絶縁膜１０５上と、フィン状シリコン層１０３上と、第１の絶縁膜１０４上とに第３の絶縁膜１０６を堆積する。その後、第３の絶縁膜１０６上にポリシリコン１０７を堆積するとともにその表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化する。その後、ポリシリコン１０７をエッチバックすることで、フィン状シリコン層１０３上部の第３の絶縁膜１０６を露出させる。その後、ゲート配線１１２ｂと柱状シリコン層１１０とを形成するための第２のレジスト１０９を、フィン状シリコン層１０３が延在する第１の方向に対して直交する第２の方向に延在するように形成する。その後、この第２のレジスト１０９を第２のマスクとして用い、第３の絶縁膜１０６と第２の絶縁膜１０５とをエッチングする。その後、フィン状シリコン層１０３とポリシリコン１０７とをエッチングする。さらに、第２の絶縁膜１０５を除去することにより、柱状シリコン層１１０と、ポリシリコン１０７からなるダミーゲートと、を形成する、本実施形態の第２工程が示された。
【0035】
以下、第２工程の後、ゲート絶縁膜１１１を形成し、このゲート絶縁膜１１１の周囲にゲート導電膜１１２を成膜し、ゲート導電膜１１２をエッチングすることで、ゲート導電膜１１２を、ポリシリコン１０７からなるダミーゲート及び柱状シリコン層１１０の側壁に残存させる。これにより、ゲート電極１１２ａ及びゲート配線１１２ｂを形成する、本実施形態の第３工程を示す。
【0036】
即ち、図１８に示すように、積層体上に、ゲート絶縁膜１１１を形成し、さらにゲート絶縁膜１１１の周囲にゲート導電膜１１２を成膜する。ここで、ゲート導電膜１１２には、半導体の製造工程に用いられ、トランジスタのしきい値電圧を設定する金属材料、例えば、窒化チタン、チタン、窒化タンタル、タンタルなどを用いることが好ましい。なかでも、ゲート導電膜１１２には、ウエットエッチングで、エッチング速度がシリコンより大きい材質を用いることが好ましい。また、ゲート絶縁膜１１１には、酸化膜、酸窒化膜、高誘電体膜などの、半導体の製造工程で使用される材料を用いることが好ましい。
【0037】
続いて、図１９に示すように、ゲート導電膜１１２の所定領域をエッチングすることで、ゲート導電膜１１２の一部を、ポリシリコン１０７からなるダミーゲート及び柱状シリコン層１１０の側壁に残存させる。これにより、柱状シリコン層１１０の側壁にゲート電極１１２ａを形成し、ポリシリコン１０７からなるダミーゲートの側壁にサイドウォール状にゲート配線１１２ｂを形成する。
【0038】
本実施形態によれば、以上のように、２つのマスクを用いることにより、フィン状シリコン層１０３と、柱状シリコン層１１０と、ゲート配線１１２ｂとを形成することができる。これにより、半導体装置（ＳＧＴ）の製造に要する工程数を削減することができる。また、本実施形態によれば、柱状シリコン層１１０の形成位置と、ゲート配線１１２ｂの形成位置とが、一本の直線上に並ぶように整合されるため、柱状シリコン層１１０と、ゲート配線１１２ｂとの位置ずれが解消される。
【0039】
以上により、ゲート絶縁膜１１１を形成し、このゲート絶縁膜１１１の周囲にゲート導電膜１１２を成膜し、このゲート導電膜１１２をエッチングすることで、柱状シリコン層１１０の側壁にゲート電極１１２ａを形成し、ポリシリコン１０７からなるダミーゲートの側壁にサイドウォール状にゲート配線１１２ｂを形成する、本実施形態の第３工程が示された。
【0040】
以下、第３工程の後、第１の窒化膜１１３を堆積し、この第１の窒化膜１１３をエッチングすることで、ゲート電極１１２ａ及びゲート配線１１２ｂの側壁に残存させるとともに、ゲート導電膜１１２の上部を露出させ、露出したゲート導電膜１１２の上部をエッチングにより除去する、本実施形態の第４工程を示す。
【0041】
即ち、図２０に示すように、第１の窒化膜１１３を堆積する。
【0042】
続いて、図２１に示すように、第１の窒化膜１１３をエッチングすることで、ゲート電極１１２ａ及びゲート配線１１２ｂの側壁に残存させるとともに、ゲート導電膜１１２の上部を露出させる。
【0043】
続いて、図２２に示すように、露出したゲート導電膜１１２の上部をエッチングにより除去する。
【0044】
以上により、第１の窒化膜１１３を堆積し、第１の窒化膜１１３をエッチングすることで、ゲート電極１１２ａ及びゲート配線１１２ｂの側壁に残存させるとともに、ゲート導電膜１１２の上部を露出させ、露出したゲート導電膜１１２の上部をエッチングにより除去する、本実施形態の第４工程が示された。
【0045】
図２２に示す工程に続いて、図２３に示すように、柱状シリコン層１１０の所定位置に砒素を注入することにより、第１の拡散層１１４と第２の拡散層１１５とを形成する。ここではｎＭＯＳを形成するが、ｐＭＯＳを形成する場合には、ボロン又はフッ化ボロンを注入する。
【0046】
続いて、図２４に示すように、積層体上に、酸化膜１１６を堆積した後、熱処理を行う。ここでは、酸化膜に代えて、窒化膜を用いることもできる。
【0047】
続いて、図２５に示すように、酸化膜１１６をその一部を残してエッチングにより除去する。ここでは、ウエットエッチングを用いることが好ましい。これにより、第１の窒化膜１１３と柱状シリコン層１１０との間と、第１の窒化膜１１３と、ポリシリコン１０７からなるダミーゲートとの間と、に酸化膜１１７、１１８を残存させる。なお、ウエットエッチングの代わりに、ドライエッチングを用いることもできる。
【0048】
続いて、図２６に示すように、積層体の所定位置に、金属材料を堆積するとともに、熱処理を行った後、未反応の金属材料を除去する。これにより、第１の拡散層１１４上、第２の拡散層１１５上に、それぞれ、第１のシリサイド１２０、第２のシリサイド１１９を形成する。またこのとき、ポリシリコン１０７からなるダミーゲートの上部にシリサイド１２１が形成される。
【0049】
以下、第４工程の後、層間絶縁膜１２３を堆積するとともにその表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化し、さらに層間絶縁膜１２３のエッチバックを行うことで、柱状シリコン層１１０の上部を露出させた後、第１のコンタクト１２９、１３０を形成するための第３のレジスト１２４を形成し、層間絶縁膜１２３をエッチングする。これにより、コンタクト孔１２５、１２６が形成される。その後、コンタクト孔１２５、１２６中に金属材料１２８を堆積することにより、フィン状シリコン層１０３上に第１のコンタクト１２９を形成する。その後、金属配線１３４、１３５、１３６を形成するための第４のレジスト１３１、１３２、１３３を形成し、エッチングすることにより、金属配線１３４、１３５、１３６を形成する、本実施形態の第５の工程を示す。
【0050】
即ち、図２７に示すように、積層体の所定領域に、窒化膜１２２を成膜し、窒化膜１２２を覆うように層間絶縁膜１２３を形成する。
【0051】
続いて、図２８に示すように、層間絶縁膜１２３のエッチバックを行い、柱状シリコン層１１０上の窒化膜１２２を露出させる。
【0052】
続いて、図２９に示すように、積層体の所定位置に、コンタクト孔１２５、１２６を形成するための第３のレジスト１２４を形成する。
【0053】
続いて、図３０に示すように、第３のレジスト１２４から露出した層間絶縁膜１２３をエッチングすることで、コンタクト孔１２５、１２６を形成する。
【0054】
続いて、図３１に示すように、第３のレジスト１２４を剥離除去する。
【0055】
続いて、図３２に示すように、窒化膜１２２をエッチングすることで、コンタクト孔１２５の底部の窒化膜１２２と、柱状シリコン層１１０上の窒化膜１２２を除去する。なお、このとき、柱状シリコン層１１０の側壁に窒化膜１２７が残存する場合がある（図３２参照）。
【0056】
続いて、図３３に示すように、コンタクト孔１２５、１２６を埋め込むように、金属材料１２８を堆積することで、コンタクト孔１２５、１２６に、それぞれ、第１のコンタクト１２９、１３０を形成するとともに、第１のコンタクト１２９、１３０、柱状シリコン層１１０の上部の第１のシリサイド１２０に接続されるように、金属材料１２８を形成する。
【0057】
続いて、図３４に示すように、積層体上の所定位置に、金属配線１３４、１３５、１３６を形成するための第４のレジスト１３１、１３２、１３３を形成する。
【0058】
続いて、図３５に示すように、第４のレジスト１３１、１３２、１３３から露出した金属材料１２８をエッチングすることで、金属配線１３４、１３５、１３６を形成する。
【0059】
続いて、図３６に示すように、第４のレジスト１３１、１３２、１３３を剥離する。
【0060】
以上の工程によれば、金属材料１２８からなる金属配線１３４、１３５、１３６と柱状シリコン層１１０の上部とが、コンタクトを介することなく直接電気的に接続されるため、柱状シリコン層１１０の上部に、別途コンタクトを形成する工程が不要となる。また、第１のコンタクト１２９、１３０が形成されるコンタクト孔１２５、１２６がフィン状シリコン層１０３よりも上方に形成されるので、コンタクト孔１２５、１２６の深さを浅くすることができる。このため、コンタクト孔１２５、１２６が形成し易くなり、さらにコンタクト孔１２５、１２６を金属材料１２８で埋め込むことも容易となる。
【0061】
以上により、積層体上に、層間絶縁膜１２３を堆積するとともにその表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化し、層間絶縁膜１２３のエッチバックを行う。これにより、柱状シリコン層１１０の上部を露出させた後、第１のコンタクト１２９、１３０を形成するための第３のレジスト１２４を形成し、層間絶縁膜１２３をエッチングする。これにより、コンタクト孔１２５、１２６が形成され、このコンタクト孔１２５、１２６中に金属材料１２８を堆積することにより、フィン状シリコン層１０３上に第１のコンタクト１２９、１３０を形成する。その後、金属配線１３４、１３５、１３６を形成するための第４のレジスト１３１、１３２、１３３を形成し、エッチングすることにより、金属配線１３４、１３５、１３６を形成する、本実施形態の第５の工程が示された。
【0062】
以上により、２つのマスクを用いることにより、フィン状シリコン層１０３と、柱状シリコン層１１０と、ゲート配線１１２ｂを形成する半導体装置（ＳＧＴ）の製造方法が示された。また、このＳＧＴの製造方法によれば、総合計４つのマスクによって、ＳＧＴの全体を形成することができる。
【0063】
図１に、上記した半導体装置の製造方法によって得られる本実施形態の半導体装置の構造を示す。図１に示すように、本実施形態の半導体装置は、シリコン基板１０１上に形成されたフィン状シリコン層１０３と、このフィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０４と、フィン状シリコン層１０３上に形成された柱状シリコン層１１０とを備える。柱状シリコン層１１０の幅は、フィン状シリコン層１０３の幅と等しい。本実施形態の半導体装置は、さらに、柱状シリコン層１１０の周囲に形成されたゲート絶縁膜１１１と、このゲート絶縁膜１１１の周囲に形成されたゲート電極１１２ａと、このゲート電極１１２ａに接続され、フィン状シリコン層１０３が延在する第１の方向（左右方向）に直交する第２の方向（前後方向）に延在するゲート配線１１２ｂとを備える。ゲート配線１１２ｂは、ポリシリコン１０７からなるダミーゲートの側壁にサイドウォール状に形成されている。本実施形態の半導体装置は、さらに、柱状シリコン層１１０の上部に形成された第１の拡散層１１４と、フィン状シリコン層１０３の上部と柱状シリコン層１１０の下部とに亘って形成された第２の拡散層１１５と、を有する。
【0064】
上記実施形態によれば、ゲート配線１１２ｂは、ポリシリコン１０７からなるダミーゲートの側壁にサイドウォール状に形成されるため、ポリシリコン１０７からなるダミーゲートの高さによってゲート配線１１２ｂの抵抗値が決定されるようになる。このため、ゲート配線を平面状に薄く形成したときと比べ、ゲート配線１１２ｂの抵抗を低く抑えることができる。
【0065】
上記実施形態によれば、シリコン基板１０１上に、第１のマスクとして第１のレジスト１０２を用いてフィン状シリコン層１０３を形成し、このフィン状シリコン層１０３の周囲に第１の絶縁膜１０４を形成し、フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成し、この第２の絶縁膜１０５をエッチングすることで、フィン状シリコン層の側壁に残存させる。その後、第２の絶縁膜１０５上と、フィン状シリコン層１０３上と、第１の絶縁膜１０４上とに第３の絶縁膜１０６を堆積し、第３の絶縁膜１０６の上にポリシリコン１０７を堆積するとともにその表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化する。その後、ポリシリコン１０７をエッチバックすることで、フィン状シリコン層１０３の上部の第３の絶縁膜１０６を露出させる。その後、ゲート配線１１２ｂと柱状シリコン層１１０とを形成するための第２のレジスト１０９を、フィン状シリコン層１０３が延在する第１の方向に対して直交する第２の方向に延在するように形成し、この第２のレジスト１０９を第２のマスクとして、第３の絶縁膜１０６と第２の絶縁膜１０５とをエッチングする。その後、フィン状シリコン層１０３とポリシリコン１０７とをエッチングする。その後、第２の絶縁膜１０５を除去することにより、柱状シリコン層１１０と、ポリシリコン１０７からなるダミーゲートとを形成する。
【0066】
上記実施形態によれば、以上のように、２つのマスク（第１及び第２のマスク）で、フィン状シリコン層１０３と、柱状シリコン層１１０と、ゲート配線１１２ｂとを形成することができる。これにより、半導体装置の製造に要する工程数を削減することができる。
【0067】
また、上記実施形態によれば、柱状シリコン層１１０の形成位置と、ゲート配線１１２ｂの形成位置とが、一本の直線上に並ぶように整合されるため、柱状シリコン層１１０と、ゲート配線１１２ｂとの位置ずれを解消することができる。ダミーゲートがポリシリコン１０７から形成されているので、第２の絶縁膜１０５を除去する際、ダミーゲートがエッチングによって除去されることが抑制される。
【0068】
また、上記実施形態によれば、ゲート配線１１２ｂは、ポリシリコン１０７からなるダミーゲートの側壁にサイドウォール状に形成されるため、ポリシリコン１０７からなるダミーゲートの高さによってゲート配線１１２ｂの抵抗値が決定されるようになる。このため、平面状に薄いゲート配線１１２ｂを形成したときと比べ、ゲート配線１１２ｂの抵抗を低く抑えることができる。
【0069】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
【0070】
例えば、上記実施形態において、ｐ型（ｐ＋型を含む。）とｎ型（ｎ＋型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も本発明の技術的範囲に含まれることは言うまでもない。
【0071】
［付記１］シリコン基板上に、第１のマスクを用いてフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第１の絶縁膜を形成する第１工程と、
前記フィン状シリコン層の周囲に第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチングすることで、前記フィン状シリコン層の側壁に残存させ、
前記第２の絶縁膜上と、前記フィン状シリコン層上と、前記第１の絶縁膜上と、に第３の絶縁膜を堆積し、
前記第３の絶縁膜上にポリシリコンを堆積するとともにその表面を平坦化した後、前記ポリシリコンをエッチバックすることで、前記フィン状シリコン層の上部の前記第３の絶縁膜を露出させ、
ゲート配線と柱状シリコン層とを形成するための第２のレジストを、前記フィン状シリコン層が延在する第１の方向に対して直交する第２の方向に延在するように形成し、
この第２のレジストを第２のマスクとして、前記第３の絶縁膜と前記第２の絶縁膜とをエッチングした後、前記フィン状シリコン層と前記ポリシリコンとをエッチングし、さらに前記第２の絶縁膜を除去することにより、前記柱状シリコン層と、前記ポリシリコンからなるダミーゲートと、を形成する第２工程と、を有する、
ことを特徴とする半導体装置の製造方法。
［付記２］
前記第３の絶縁膜上に前記ポリシリコンを堆積するとともにその表面を平坦化した後、前記ポリシリコンをエッチバックすることで、前記フィン状シリコン層の上部の前記第３の絶縁膜を露出させた後、この露出した第３の絶縁膜上に第４の絶縁膜を堆積する、ことを特徴とする付記１に記載の半導体装置の製造方法。
［付記３］
前記第２工程の後、ゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲にゲート導電膜を形成し、前記ゲート導電膜をエッチングすることで、前記ダミーゲート及び前記柱状シリコン層の側壁に残存させ、ゲート電極及びゲート配線を形成する第３工程をさらに含む、ことを特徴とする付記１に記載の半導体装置の製造方法。
［付記４］
前記第３工程の後、第１の窒化膜を堆積し、前記第１の窒化膜をエッチングすることで、前記ゲート電極及びゲート配線の側壁に残存させるとともに、ゲート導電膜の上部を露出させ、露出したゲート導電膜の上部をエッチングにより除去する第４工程をさらに含む、ことを特徴とする付記３に記載の半導体装置の製造方法。
［付記５］
前記第４の工程の後、層間絶縁膜を堆積するとともにその表面を平坦化し、前記層間絶縁膜のエッチバックを行うことで、前記柱状シリコン層の上部を露出させた後、第１のコンタクトを形成するための第３のレジストを形成し、前記層間絶縁膜をエッチングすることによりコンタクト孔を形成し、前記コンタクト孔中に金属材料を堆積することにより前記フィン状シリコン層上に第１のコンタクトを形成した後、金属配線を形成するための第４のレジストを形成し、エッチングすることにより前記金属配線を形成する第５の工程をさらに有する、ことを特徴とする付記４に記載の半導体装置の製造方法。
【符号の説明】
【0072】
１０１．シリコン基板１０２．第１のレジスト
１０３．フィン状シリコン層
１０４．第１の絶縁膜
１０５．第２の絶縁膜
１０６．第３の絶縁膜
１０７．ポリシリコン（ダミーゲート）
１０８．第４の絶縁膜
１０９．第２のレジスト
１１０．柱状シリコン層
１１１．ゲート絶縁膜
１１２．ゲート導電膜
１１２ａ．ゲート電極
１１２ｂ．ゲート配線
１１３．第１の窒化膜
１１４．第１の拡散層
１１５．第２の拡散層
１１６．酸化膜
１１７．酸化膜
１１８．酸化膜
１１９．第２のシリサイド
１２０．第１のシリサイド
１２１．シリサイド
１２２．窒化膜
１２３．層間絶縁膜
１２４．第３のレジスト
１２５．コンタクト孔
１２６．コンタクト孔
１２７．窒化膜
１２８．金属材料
１２９．第１のコンタクト
１３０．第１のコンタクト
１３１．第４のレジスト
１３２．第４のレジスト
１３３．第４のレジスト
１３４．金属配線
１３５．金属配線
１３６．金属配線