特許 5936812 シフト・レジスタユニットおよび液晶ディスプレーのゲート駆動装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5936812

(24)【登録日】2016年5月20日

(45)【発行日】2016年6月22日

(54)【発明の名称】シフト・レジスタユニットおよび液晶ディスプレーのゲート駆動装置

(51)【国際特許分類】

   G11C 19/28 20060101AFI20160609BHJP

   G02F 1/133 20060101ALI20160609BHJP

   G09G 3/20 20060101ALI20160609BHJP

   G09G 3/36 20060101ALI20160609BHJP

   G11C 19/00 20060101ALI20160609BHJP

【ＦＩ】

   G11C19/28 D

   G02F1/133 550

   G09G3/20 611A

   G09G3/20 622E

   G09G3/20 624B

   G09G3/36

   G11C19/00 J

【請求項の数】6

【全頁数】13

(21)【出願番号】特願2010-198909(P2010-198909)

(22)【出願日】2010年9月6日

(65)【公開番号】特開2011-60411(P2011-60411A)

(43)【公開日】2011年3月24日

【審査請求日】2013年7月12日

【審判番号】不服2015-462(P2015-462/J1)

【審判請求日】2015年1月8日

(31)【優先権主張番号】200910092003.1

(32)【優先日】2009年9月4日

(33)【優先権主張国】CN

(73)【特許権者】

【識別番号】507134301

【氏名又は名称】北京京東方光電科技有限公司

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】商 廣良

(72)【発明者】

【氏名】韓 承佑

【合議体】

【審判長】 飯田 清司

【審判官】 長谷川 素直

【審判官】 鈴木 匡明

(56)【参考文献】

【文献】 特開２００４−１０３２２６（ＪＰ，Ａ）

【文献】 特開２００５−５０５０２（ＪＰ，Ａ）

【文献】 特表２００４−５２４６３９（ＪＰ，Ａ）

【文献】 特開２００４−２９５１２６（ＪＰ，Ａ）

【文献】 特開２００７−２１３０６２（ＪＰ，Ａ）

【文献】 特開２００８−１３４３１１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

G11C 19/28

G02F 1/133

G09G 3/20

G09G 3/36

G11C 19/00

(57)【特許請求の範囲】

【請求項1】

シフト・レジスタユニットであって、
ドレーン及びゲートが信号入力端子に接続される第１の薄膜トランジスタと、
ドレーンが前記第１の薄膜トランジスタのソースに接続され、ゲートがリセット信号入力端子に接続され、ソースが低電圧信号入力端子に接続される第２の薄膜トランジスタと、
ドレーンが第１のクロック信号入力端子に接続され、ゲートが前記第１の薄膜トランジスタのソースに接続され、ソースが信号出力端子に接続される第３の薄膜トランジスタと、
ドレーンが前記第３の薄膜トランジスタのソースに接続され、ゲートが前記リセット信号入力端子に接続され、ソースが前記低電圧信号入力端子に接続される第４の薄膜トランジスタと、
ドレーンが前記第１の薄膜トランジスタのソースに接続され、ソースが前記低電圧信号入力端子に接続される第５の薄膜トランジスタと、
ドレーンが前記第３の薄膜トランジスタのソースに接続され、ソースが前記低電圧信号入力端子に接続される第６の薄膜トランジスタと、
ドレーンが第２のクロック信号入力端子に接続され、ソースがそれぞれ前記第５の薄膜トランジスタのゲートと前記第６の薄膜トランジスタのゲートに接続される第７の薄膜トランジスタと、
ドレーンが前記第７の薄膜トランジスタのソースに接続され、ゲートが前記第１の薄膜トランジスタのソースに接続され、ソースが前記低電圧信号入力端子に接続される第８の薄膜トランジスタと、
ドレーンとゲートがいずれも前記第２のクロック信号入力端子に接続され、ソースが前記第７の薄膜トランジスタのゲートに接続される第９の薄膜トランジスタと、
ドレーンが前記第９の薄膜トランジスタのソースに接続され、ゲートが前記第１の薄膜トランジスタのソースに接続され、ソースが前記低電圧信号入力端子に接続される第１０の薄膜トランジスタとを備え、
前記第７の薄膜トランジスタのチャンネルの長さに対する幅の比と第８の薄膜トランジスタのチャンネルの長さに対する幅の比との間の比例は１／１〜１／５０であり、前記第９の薄膜トランジスタのチャンネルの長さに対する幅の比と第１０の薄膜トランジスタのチャンネルの長さに対する幅の比との間の比例は１／１〜１／５０であり、
前記第１のクロック信号入力端子には第１のクロック信号が入力され、前記第２のクロック信号入力端子には前記第１のクロック信号と相補なクロック信号である第２のクロック信号が入力される
ことを特徴とするシフト・レジスタユニット。

【請求項2】

両端がそれぞれ前記第３の薄膜トランジスタのゲートと前記信号出力端子に接続されるコンデンサをさらに備える
ことを特徴とする請求項１に記載のシフト・レジスタユニット。

【請求項3】

ドレーンが前記信号出力端子に接続され、ソースが前記低電圧信号入力端子に接続され、ゲートが前記第２のクロック信号入力端子に接続される第１２の薄膜トランジスタ、をさらに備える
ことを特徴とする請求項２に記載のシフト・レジスタユニット。

【請求項4】

ドレーンが前記信号入力端子に接続され、ゲートが前記第２のクロック信号入力端子に接続され、ソースが前記第１の薄膜トランジスタのソースに接続される第１１の薄膜トランジスタ、をさらに備える
ことを特徴とする請求項３に記載のシフト・レジスタユニット。

【請求項5】

前記第７の薄膜トランジスタのチャンネルの長さに対する幅の比と第８の薄膜トランジスタのチャンネルの長さに対する幅の比との間の比例は１／５であり、前記第９の薄膜トランジスタのチャンネルの長さに対する幅の比と第１０の薄膜トランジスタのチャンネルの長さに対する幅の比との間の比例は１／５である
ことを特徴とする請求項１に記載のシフト・レジスタユニット。

【請求項6】

液晶ディスプレーのゲート駆動装置であって、液晶ディスプレーアレイ基板に堆積した請求項１ないし５のいずれかに記載の複数のシフト・レジスタユニットを備え、
第１のシフト・レジスタユニットと最後のシフト・レジスタユニット以外に、他の各シフト・レジスタユニットの信号出力端子のそれぞれは、自身と隣接する次のシフト・レジスタユニットの信号入力端子および自身と隣接する前のシフト・レジスタユニットのリセット信号入力端子に接続され、第１のシフト・レジスタユニットの信号出力端子が第２のシフト・レジスタユニットの信号入力端子に接続され、最後のシフト・レジスタユニットの信号出力端子は、自身と隣接する前のシフト・レジスタユニットのリセット信号入力端子およびそれ自身のリセット信号入力端子に接続され、
第１のシフト・レジスタユニットの信号入力端子にはフレーム開始信号が入力され、奇数目のシフト・レジスタユニットの第１のクロック信号入力端子には第１のクロック信号が入力され、第２のクロック信号入力端子には第２のクロック信号が入力され、偶数目のシフト・レジスタユニットの第１のクロック信号入力端子には第２のクロック信号が入力され、第２のクロック信号入力端子が第１のクロック信号を入力し、
各シフト・レジスタユニットの低電圧信号入力端子には低電圧信号が入力される
ことを特徴とする液晶ディスプレーのゲート駆動装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、液晶ディスプレー駆動技術に関し、特にシフト・レジスタユニットおよび液晶ディスプレーのゲート駆動装置に関するものである。

【背景技術】

【0002】

図1aは従来技術に係るシフト・レジスタユニットの構成概略図である。図1bは図1aに示したシフト・レジスタユニットのシーケンス図である。シフト・レジスタユニットは、第1の薄膜トランジスタT1と、第2の薄膜トランジスタT2と、第3の薄膜トランジスタT3と、第4の薄膜トランジスタT4と、第5の薄膜トランジスタT5と、第6の薄膜トランジスタT6と、第7の薄膜トランジスタT7と、第8の薄膜トランジスタT8と、第9の薄膜トランジスタT9と、第10の薄膜トランジスタT10のドレーンと、第11の薄膜トランジスタT11と、第12の薄膜トランジスタT12と、を備え、さらにコンデンサC1を備える。信号入力端子（INPUT-1）には信号（INPUT）が入力され、第1のクロック信号入力端子（CLKIN）には第1のクロック信号（CLK）が入力され、第2のクロック信号入力端子（CLKBIN）には第2のクロック信号（CLKB）が入力され、低電圧信号入力端子（VSSIN）には低電圧信号（VSS）が入力され、リセット信号入力端子（RESETIN）にはリセット信号（RESET）が入力され、信号出力端子（OUT）からゲート駆動信号（OUTPUT）が出力される。第1の薄膜トランジスタT1のソースと、第2の薄膜トランジスタT2のドレーンと、第10の薄膜トランジスタT10のゲートと、コンデンサC1との集合処がPU接合部であり、第5の薄膜トランジスタT5のゲートと、第6の薄膜トランジスタT6のゲートと、第8の薄膜トランジスタT8のドレーンと、第7の薄膜トランジスタT7のソースのとの集合処がPD接合部であり、第9の薄膜トランジスタT9のソースと、第10の薄膜トランジスタT10のドレーンと、第7の薄膜トランジスタT7のゲートとの集合処がPD_CN接合部である。

【0003】

図1bに示すように、ゲート駆動信号（OUTPUT）がローレベルである場合に、第1のクロック信号（CLK）又は第2のクロック信号（CLKB）がハイレベルであっても、ゲート駆動信号（OUTPUT）とPU接合部における信号はローレベルに保持されることができる。ゲート駆動信号（OUTPUT）がハイレベルである場合に、第1のクロック信号（CLK）とPU接合部における信号は共にハイレベルとなる。コンデンサC1のカップリング作用により、PU接合部における信号のレベルが特に高くて、第9の薄膜トランジスタT9と第10の薄膜トランジスタT10は同時にオンされて、より大きいリーク電流が形成されるので、シフト・レジスタユニットの消費電力の増加をもたらす。その結果、このシフト・レジスタユニットを使用した液晶ディスプレーの消費電力の増加をもたらす。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は、従来技術において存在する課題に対して、シフト・レジスタユニットの消費電力を低減して、液晶ディスプレーのゲート駆動装置の消費電力を低減することができるシフト・レジスタユニットおよび液晶ディスプレーのゲート駆動装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

上記目的を実現するために本発明が提供するシフト・レジスタユニットは、ドレーン及びゲートが共に信号入力端子に接続される第1の薄膜トランジスタと、ドレーンが前記第1の薄膜トランジスタのソースに接続され、ゲートがリセット信号入力端子に接続され、ソースが低電圧信号入力端子に接続される第2の薄膜トランジスタと、ドレーンが第1のクロック信号入力端子に接続され、ゲートが前記第1の薄膜トランジスタのソースに接続され、ソースが信号出力端子に接続される第3の薄膜トランジスタと、ドレーンが前記第3の薄膜トランジスタのソースに接続され、ゲートが前記リセット信号入力端子に接続され、ソースが前記低電圧信号入力端子に接続される第4の薄膜トランジスタと、ドレーンが前記第1の薄膜トランジスタのソースに接続され、ソースが前記低電圧信号入力端子に接続される第5の薄膜トランジスタと、ドレーンが前記第3の薄膜トランジスタのソースに接続され、ソースが前記低電圧信号入力端子に接続される第6の薄膜トランジスタと、ドレーンが第2のクロック信号入力端子に接続され、ソースがそれぞれ前記第5の薄膜トランジスタのゲートと前記第6の薄膜トランジスタのゲートに接続される第7の薄膜トランジスタと、ドレーンが前記第7の薄膜トランジスタのソースに接続され、ゲートが前記第1の薄膜トランジスタのソースに接続され、ソースが前記低電圧信号入力端子に接続される第8の薄膜トランジスタと、ドレーンとゲートがいずれも前記第2のクロック信号入力端子に接続され、ソースが前記第7の薄膜トランジスタのゲートに接続される第9の薄膜トランジスタと、ドレーンが前記第9の薄膜トランジスタのソースに接続され、ゲートが前記第1の薄膜トランジスタのソースに接続され、ソースが前記低電圧信号入力端子に接続される第10の薄膜トランジスタと、を備える。

【0006】

本発明はさらに液晶ディスプレーアレイ基板に堆積した複数の前述シフト・レジスタユニットを備える液晶ディスプレーのゲート駆動装置を提供し、第1のシフト・レジスタユニットと最後のシフト・レジスタユニット以外に、他の各シフト・レジスタユニットの信号出力端子のそれぞれは、自身と隣接する次のシフト・レジスタユニットの信号入力端子および自身と隣接する前のシフト・レジスタユニットのリセット信号入力端子に接続され、第1のシフト・レジスタユニットの信号出力端子が第2のシフト・レジスタユニットの信号入力端子に接続され、最後のシフト・レジスタユニットの信号出力端子は、自身と隣接する前のシフト・レジスタユニットのリセット信号入力端子およびそれ自身のリセット信号入力端子に接続され、第1のシフト・レジスタユニットの信号入力端子にはフレーム開始信号が入力され、奇数目のシフト・レジスタユニットの第1のクロック信号入力端子には第1のクロック信号が入力され、第2のクロック信号入力端子には第2のクロック信号が入力され、偶数目のシフト・レジスタユニットの第1のクロック信号入力端子には第2のクロック信号が入力され、第2のクロック信号入力端子にはシステムの第1のクロック信号が入力され、各シフト・レジスタユニットの低電圧信号入力端子には低電圧信号が入力される。

【0007】

本発明の実施方式において提供するシフト・レジスタユニットおよび液晶ディスプレーのゲート駆動装置は、第9の薄膜トランジスタのドレーンとゲートおよび第7の薄膜トランジスタのドレーンと、第2のクロック信号入力端子とが接続され、ゲート駆動信号がハイレベルである期間に、第7の薄膜トランジスタと第8の薄膜トランジスタと第9の薄膜トランジスタと第10の薄膜トランジスタとにおいてリーク電流が生じないため、シフト・レジスタユニットの消費電力を低減してこのシフト・レジスタユニットを用いた液晶ディスプレーの消費電力を低減することができる。

【0008】

以下は図面と実施例を通じて本発明の技術方案をさらに詳細に説明する。

【図面の簡単な説明】

【0009】

【図1a】従来技術に係るシフト・レジスタユニットの構成概略図。

【図1b】図1aに示したシフト・レジスタユニットのシーケンス図。

【図2a】本発明に係るシフト・レジスタユニットの構成概略図。

【図2b】図2aに示したシフト・レジスタユニットのシーケンス図。

【図3a】本発明に係るシフト・レジスタユニットの実施例1の構成概略図。

【図3b】図3aに示したシフト・レジスタユニットのシーケンス図。

【図4】本発明に係るシフト・レジスタユニットの実施例2の構成概略図。

【図5】本発明に係るシフト・レジスタユニットの実施例3の構成概略図。

【図6a】本発明に係る液晶ディスプレーのゲート駆動装置の構成概略図。

【図6b】図6aに示した液晶ディスプレーのゲート駆動装置の入力出力シーケンス図。

【発明を実施するための形態】

【0010】

図2aは本発明に係るシフト・レジスタユニットの構成概略図である。このシフト・レジスタユニットは10個の薄膜トランジスタを備える。第1の薄膜トランジスタT1のゲートとドレーンは共に信号入力端子（INPUT-1）に接続され、第2の薄膜トランジスタT2のドレーンは第1の薄膜トランジスタT1のソースに接続され、第2の薄膜トランジスタT2のゲートはリセット信号入力端子（RESETIN）に接続され、第2の薄膜トランジスタT2のソースは低電圧信号入力端子（VSSIN）に接続され、第3の薄膜トランジスタT3のドレーンは第1のクロック信号入力端子（CLKIN）に接続され、第3の薄膜トランジスタT3のゲートは第1の薄膜トランジスタT1のソースに接続され、第3の薄膜トランジスタT3のソースは信号出力端子（OUT）に接続され、第4の薄膜トランジスタT4のゲートはリセット信号入力端子（RESETIN）に接続され、第4の薄膜トランジスタT4のドレーンは第3の薄膜トランジスタT3のソースに接続され、第4の薄膜トランジスタT4のソースは低電圧信号入力端子（VSSIN）に接続され、第5の薄膜トランジスタT5のドレーンは第1の薄膜トランジスタT1のソースに接続され、第5の薄膜トランジスタT5のソースは低電圧信号入力端子（VSSIN）に接続され、第6の薄膜トランジスタT6のドレーンは第3の薄膜トランジスタT3のソースに接続され、第6の薄膜トランジスタT6のソースは低電圧信号入力端子（VSSIN）に接続され、第7の薄膜トランジスタT7のドレーンは第2のクロック信号入力端子（CLKBIN）に接続され、第7の薄膜トランジスタT7のソースはそれぞれ第5の薄膜トランジスタT5のゲートと第6の薄膜トランジスタT6のゲートとに接続され、第8の薄膜トランジスタT8のゲートは第1の薄膜トランジスタT1のソースに接続され、第8の薄膜トランジスタT8のドレーンは第7の薄膜トランジスタT7のソースに接続され、第8の薄膜トランジスタT8のソースは低電圧信号入力端子（VSSIN）に接続され、第9の薄膜トランジスタT9のゲートとドレーンはいずれも第2のクロック信号入力端子（CLKBIN）に接続され、第9の薄膜トランジスタT9のソースは第7の薄膜トランジスタT7のゲートに接続され、第10の薄膜トランジスタT10のゲートは第1の薄膜トランジスタT1のソースに接続され、第10の薄膜トランジスタT10のドレーンは第9の薄膜トランジスタT9のソースに接続され、第10の薄膜トランジスタT10のソースは低電圧信号入力端子（VSSIN）に接続されている。第1の薄膜トランジスタT1のソースと第2の薄膜トランジスタT2のドレーンと第5の薄膜トランジスタT5のドレーンと第10の薄膜トランジスタT10のゲートと第8の薄膜トランジスタT8のゲートと第3の薄膜トランジスタT3のゲートとの集合処はPU接合部であり、第7の薄膜トランジスタT7のソースと第8の薄膜トランジスタT8のドレーンと第5の薄膜トランジスタT5のゲートと第6の薄膜トランジスタT6のゲートとの集合処はPD接合部であり、第9の薄膜トランジスタT9のソースと第10の薄膜トランジスタT10のドレーンと第7の薄膜トランジスタT7のゲートとの集合処はPD_CN接合部である。

【0011】

本発明に記載のシフト・レジスタユニットと図1aに示したシフト・レジスタユニットとの構成上の区別は、本発明が提供したシフト・レジスタユニットにおいて第9の薄膜トランジスタT9のゲート及びドレーンと第7の薄膜トランジスタT7のドレーンはいずれも第2のクロック信号入力端子（CLKBIN）に接続されているが、図1aにおいて第9の薄膜トランジスタT9のゲート及びドレーンと第7の薄膜トランジスタT7のドレーンはいずれも第1のクロック信号入力端子（CLKIN）に接続され、且つ本発明が提供したシフト・レジスタユニットにおいて第11の薄膜トランジスタT11と第12の薄膜トランジスタT12とコンデンサC1が省略されている。

【0012】

図2bは図2aに示したシフト・レジスタユニットのシーケンス図である。図2aにおいて、信号入力端子（INPUT-1）には信号（INPUT）が入力され、第1のクロック信号入力端子（CLKIN）には第1のクロック信号（CLK）が入力され、第2のクロック信号入力端子（CLKBIN）には第2のクロック信号（CLKB）が入力され、低電圧信号入力端子（VSSIN）には低電圧信号（VSS）が入力され、リセット信号入力端子（RESETIN）にはリセット信号（RESET）が入力され、信号出力端子（OUT）からゲート駆動信号（OUTPUT）が出力される。図2bにおいて低電圧信号（VSS）は示さない。低電圧信号（VSS）はずっとローレベルに維持されている信号である。

【0013】

以下、本発明シフト・レジスタユニットの動作原理を、図2aと図2bを結合して説明する。

【0014】

図2bに示したシーケンス図の一部を選択して五つの段階に分ける。第1の段階に、信号入力端子（INPUT-1）に入力された信号（INPUT）はハイレベルであり、リセット信号入力端子（RESETIN）に入力されたリセット信号（RESET）はローレベルであり、第1の薄膜トランジスタT1はオンされる。PU接合部における信号はハイレベルであり、第3の薄膜トランジスタT3と第8の薄膜トランジスタT8と第10の薄膜トランジスタT10とはオンされる。第1のクロック信号入力端子（CLKIN）に入力された第1のクロック信号（CLK）はローレベルであり、第2のクロック信号入力端子（CLKBIN）に入力された第2のクロック信号（CLKB）はハイレベルであり、第7の薄膜トランジスタT7と第9の薄膜トランジスタT9とはオンされる。第7の薄膜トランジスタT7のチャンネルの長さに対する幅の比（width to length ratio）と第8の薄膜トランジスタT8のチャンネルの長さに対する幅の比との間の比例、および第9の薄膜トランジスタT9のチャンネルの長さに対する幅の比と第10の薄膜トランジスタT10のチャンネルの長さに対する幅の比との間の比例を設置することで、PD接合部における信号がローレベルとなるようにすることができる。こうして、第5の薄膜トランジスタT5と第6の薄膜トランジスタT6はオフされる。第7の薄膜トランジスタT7のチャンネルの長さに対する幅の比と第8の薄膜トランジスタT8のチャンネルの長さに対する幅の比との間の比例は1/1〜1/50であってもよい。例えば、当該比例は1/5であってもよい。第9の薄膜トランジスタT9のチャンネルの長さに対する幅の比と第10の薄膜トランジスタT10のチャンネルの長さに対する幅の比との間の比例は1/1〜1/50であってもよい。例えば、当該比例は1/5であってもよい。リセット信号入力端子（RESETIN）に入力されたリセット信号（RESET）はローレベルであり、第2の薄膜トランジスタT2と第4の薄膜トランジスタT4はオフされる。信号出力端子（OUT）から出力したゲート駆動信号（OUTPUT）はローレベルである。

【0015】

第2の階段において、信号入力端子（INPUT-1）に入力される信号（INPUT）はローレベルであり、リセット信号入力端子（RESETIN）に入力されるリセット信号（RESET）はローレベルであり、第1の薄膜トランジスタはオフされ、PU接合部における信号はハイレベルに保持されることで、第3の薄膜トランジスタT3と第8の薄膜トランジスタT8と第10の薄膜トランジスタT10はそのままオンされている。第2のクロック信号入力端子（CLKBIN）に入力された第2のクロック信号（CLKB）はローレベルであり、第9の薄膜トランジスタT9はオフされる。PD接合部における信号はローレベルに保持され、第5の薄膜トランジスタT5と第6の薄膜トランジスタT6はそのままオフされている。リセット信号入力端子（RESETIN）に入力された信号（RESET）はローレベルであり、第2の薄膜トランジスタT2と第4の薄膜トランジスタT4はそのままオフされている。第1のクロック信号入力端子（CLKIN）に入力された第1のクロック信号（CLK）はハイレベルであり、且つ第3の薄膜トランジスタはそのままオンされるので、信号出力端子（OUT）から出力されたゲート駆動信号（OUTPUT）はハイレベルとなる。

【0016】

第3の階段において、信号入力端子（INPUT-1）に入力された信号（INPUT）はローレベルであり、リセット信号入力端子（RESETIN）に入力されたリセット信号（RESET）はハイレベルであり、第2の薄膜トランジスタT2と第4の薄膜トランジスタT4はオンされる。第2の薄膜トランジスタT2のソースは低電圧信号入力端子（VSSIN）に接続されることで、PU接合部はローレベルにプルダウンされ、第3の薄膜トランジスタT3と第8の薄膜トランジスタT8と第10の薄膜トランジスタT10はオフされる。第2のクロック信号入力端子（CLKBIN）に入力された第2のクロック信号（CLKB）はハイレベルであり、第7の薄膜トランジスタT7と第9の薄膜トランジスタT9はオンされ、PD接合部はハイレベルであり、PD_CN接合部はハイレベルである。こうして、第5の薄膜トランジスタT5と第6の薄膜トランジスタT6はオンされる。第1のクロック信号入力端子（CLKIN）に入力された第1のクロック信号（CLK）はローレベルであり、且つ第4の薄膜トランジスタT4はオンされるので、信号出力端子（OUT）から出力したゲート駆動信号（OUTPUT）はローレベルにプルダウンされる。

【0017】

第4の階段において、信号入力端子（INPUT-1）に入力された信号（INPUT）はローレベルであり、リセット信号入力端子（RESETIN）に入力されたリセット信号（RESET）はローレベルであり、第1の薄膜トランジスタT1はオフされ、PU接合部での信号はローレベルに保持され、第8の薄膜トランジスタT8と第10の薄膜トランジスタT10はオフされる。第2のクロック信号入力端子（CLKBIN）に入力された第2のクロック信号（CLKB）はローレベルであり、第9の薄膜トランジスタT9はオフされる。第3の階段のPD_CN接合部における信号はハイレベルであり、第4の階段において第9の薄膜トランジスタT9と第10の薄膜トランジスタT10はオフされるので、PD_CN接合部における信号はハイレベルに保持され、こうして、第7の薄膜トランジスタT7はオンされる。第7の薄膜トランジスタT7のドレーンは第2のクロック信号入力端子（CLKBIN）に接続され、第4の階段の第2のクロック信号（CLKB）はローレベルであり、第3の階段のPD接合部における信号はハイレベルにあるので、第4の階段においてPD接合部における信号はハイレベルからローレベルに次第に低減され、第5の薄膜トランジスタT5と第6の薄膜トランジスタT6は次第にオンからオフに変化する。リセット信号入力端子（RESETIN）に入力されたリセット信号（RESET）はローレベルであり、第2の薄膜トランジスタT2と第4の薄膜トランジスタT4がオフされ、信号出力端子（OUT）から出力されたゲート駆動信号（OUTPUT）はローレベルに保持される。

【0018】

第5の階段において、信号入力端子（INPUT-1）に入力された信号（INPUT）はローレベルであり、リセット信号入力端子（RESETIN）に入力されたリセット信号（RESET）はローレベルであり、第1の薄膜トランジスタT1はオフされ、PU接合部における信号はローレベルであり、第8の薄膜トランジスタT8と第10の薄膜トランジスタT10はオフされる。第2のクロック信号入力端子（CLKBIN）に入力された第2のクロック信号（CLKB）はハイレベルであり、第7の薄膜トランジスタT7と第9の薄膜トランジスタT9はオンされ、PD接合部における信号はローレベルからハイレベルに次第に増加する。こうして、第5の薄膜トランジスタT5と第6の薄膜トランジスタT6はオフからオンに次第に変化する。リセット信号入力端子（RESETIN）に入力されたリセット信号（RESET）はローレベルであり、第2の薄膜トランジスタT2と第4の薄膜トランジスタT4はオフされ、信号出力端子（OUT）から出力されたゲート駆動信号（OUTPUT）はローレベルに保持される。

【0019】

この五つの階段において、第1の階段の信号入力端子（INPUT-1）に入力された信号（INPUT）はハイレベルであり、第2の階段の信号出力端子（OUT）から出力されたゲート駆動信号（OUTPUT）はハイレベルであり、一回のシフトが完成される。第3の階段のリセット信号入力端子（RESETIN）に入力されたリセット信号（RESET）はハイレベルであって、リセットの操作が完成される。そこで、第1、2、3の階段をシフト・レジスタユニットの動作期間に定義することができる。第4、5の階段において信号入力端子（INPUT-1）に入力された信号（INPUT）とリセット信号入力端子（RESETIN）に入力されたリセット信号（RESET）はいずれもローレベルであるので、第4、5の階段をシフト・レジスタユニットの非動作期間に定義することができる。図2bにおいて、シフト・レジスタユニットの一部のシーケンス図のみが示されている。液晶ディスプレーが1フレームの画像を表示するたびに、ある行の液晶画素を制御するシフト・レジスタユニットは1つのハイレベル信号を出力し、信号入力端子（INPUT-1）に入力された信号(INPUT )とリセット信号入力端子（RESETIN）に入力されたリセット信号（RESET）と第1のクロック信号入力端子（CLKIN）に入力された第1のクロック信号（CLK）とは、ともに第1、2、3の階段の入力シーケンスを繰り返し、液晶ディスプレーが1フレームの画像を表示する時間のうち第1、2、3の階段以外の時間に，信号入力端子（INPUT-1）に入力された信号（INPUT）とリセット信号入力端子（RESETIN）に入力されたリセット信号（RESET）と第1のクロック信号入力端子（CLKIN）に入力された第1のクロック信号（CLK）はともに第4と第5の階段と同じ入力シーケンスを繰り返す。

【0020】

五つの階段に対する詳細な説明に示すように、第2の階段において第1のクロック信号（CLK）とPU接合部から出力された信号とは同時にハイレベルとなるが、第9の薄膜トランジスタT9のゲートは第2のクロック信号入力端子（CLKBIN）に接続されるので、第9の薄膜トランジスタT9はオフされる。第7の薄膜トランジスタT7のゲートはPD_CN接合部に接続されるが、PD_CN接合部における信号は第2の階段においてもローレベルであるので、第7の薄膜トランジスタT7はオフされる。第8の薄膜トランジスタT8と第10の薄膜トランジスタT10は第2の階段においてオンされ、第8の薄膜トランジスタT8のソースと第10の薄膜トランジスタT10のソースはいずれも低電圧信号入力端子（VSSIN）に接続されるので、第8の薄膜トランジスタT8と第10の薄膜トランジスタT10のソースはローレベルである。第2の階段において、第2のクロック信号（CLKB）はローレベルであり、そして第9の薄膜トランジスタT9のドレーンと第10の薄膜トランジスタT10のソースとはいずれもローレベルとなるので、第9の薄膜トランジスタT9と第10の薄膜トランジスタT10においてリーク電流が生じない。第7の薄膜トランジスタT7のドレーンと第8の薄膜トランジスタT8のソースはいずれもローレベルとなるので、第7の薄膜トランジスタT7と第8の薄膜トランジスタT8においてもリーク電流が生じない。

【0021】

図1aに示した従来技術のシフト・レジスタユニットと比べて、本発明が提供したシフト・レジスタユニットにおいて、第7の薄膜トランジスタのドレーンおよび第9の薄膜トランジスタのドレーンとゲートはいずれも第2のクロック信号入力端子（CLKBIN）に接続されることで、第2の階段において第7の薄膜トランジスタと第8の薄膜トランジスタと第9の薄膜トランジスタと第10の薄膜トランジスタとにおいてリーク電流が生じることを避けることができるため、シフト・レジスタユニットの消費電力を低減して、このシフト・レジスタユニットを用いた液晶ディスプレーの消費電力を低減することができる。また、本発明が提供したシフト・レジスタユニットは、第11の薄膜トランジスタT11と第12の薄膜トランジスタT12とコンデンサC1が減少されるため、シフト・レジスタユニットの構成が簡単になって、シフト・レジスタユニットの面積が低減される。

【0022】

図3aは本発明のシフト・レジスタユニットの実施例一の構成概略図。図3bは図3aに示したシフト・レジスタユニットのシーケンス図。図3aに示したシフト・レジスタユニットは、図2aに示したシフト・レジスタユニットをもとにして、両端がそれぞれ第3の薄膜トランジスタT3のゲートと信号出力端子（OUT）とに接続されている1つのコンデンサC1を追加した。図3bに示したシーケンス図が図2bに示したシーケンス図に対して区別するところは、第2の階段において図3bのPU接合部における信号のレベルが、コンデンサC1のカップリング作用により、図2bのより高い、ということである。

【0023】

図3aにおけるシフト・レジスタユニットは、コンデンサC1が追加されるので、シフト・レジスタユニットのノイズ除去能力を強化することができるため、シフト・レジスタの動作の安定化を強化することができる。コンデンサC1はPU接合部の総容量を増加させ、第3のトランジスタT3のドレーンの寄生容量（Cgd3）がPU接合部における比重を低減するので、第1のクロック信号入力端子（CLKIN）が寄生容量（Cgd3）を介してPU接合部にカップリングするノイズを低減して、間接に信号出力端子（OUT）にカップリングするノイズも低減される一方で、第3の薄膜トランジスタT3のリーク電流が対応的に低減され、信号出力端子（OUT）のノイズがさらに低減される。

【0024】

図4は本発明のシフト・レジスタユニットの実施例二の構成概略図である。図4に示したシフト・レジスタユニットのシーケンス図は図3bと同じである。この実施例においては、図3aに示したシフト・レジスタユニットをもとにして、第12の薄膜トランジスタT12が追加されている。第12の薄膜トランジスタT12は、ソースが低電圧信号入力端子（VSSIN）に接続され、ドレーンが信号出力端子（OUT）に接続され、ゲートが第2のクロック信号入力端子（CLKBIN）に接続される。第2のクロック信号（CLKB）がハイレベルである際に、第12の薄膜トランジスタT12は信号出力端子（OUT）から出力したゲート駆動信号（OUT）のレベルをプルダウンすることができ、さらにシフト・レジスタユニットのノイズ除去能力を向上させる。

【0025】

図5は本発明のシフト・レジスタユニットの実施例三の構成概略図。図5に示したシフト・レジスタユニットのシーケンス図は図3bのと同じである。この実施例においては、図4に示したシフト・レジスタユニットをもとにして第11の薄膜トランジスタT11が追加されている。第11の薄膜トランジスタT11は、ゲートが第2のクロック信号入力端子（CLKBIN）に接続され、ドレーンが信号入力端子（INPUT-1）に接続され、ソースがPU接合部に接続される。この実施例においては、第1の階段に第2のクロック信号（CLKB）がハイレベルである際に、第11の薄膜トランジスタT11はオンされる。信号入力端子（INPUT-1）に入力された信号（INPUT）がハイレベルであり、第11の薄膜トランジスタT11のソースがハイレベルであるので、第11の薄膜トランジスタT11の追加がPU接合部から出力された信号のレベルの上昇時間を低減することができ、PU接合部における信号の立ち上がりが急峻になるため、信号出力端子（OUT）が出力したゲート駆動信号の上昇時間を低減する。

【0026】

図5に示したシフト・レジスタユニットおよび図5に示したシフト・レジスタユニットのシーケンス図をそれぞれ図1a及び図1bと比べて分かるように、図1aに示したシフト・レジスタユニットおよび図1bに示したシーケンス図においては、第4の階段に第1のクロック信号（CLK）の立ち上がりで、第1のクロック信号（CLK）がゲート駆動信号（OUTPUT）にカップリングするノイズが最も大きい。この際、PD接合部がローレベルであり、第6の薄膜トランジスタと第5の薄膜トランジスタはいずれもオフされるため、ゲート駆動信号（OUTPUT）をローレベルにプルダウンすることができなく、ノイズを除去するのに不利である。本発明の図5に示した実施例においては、第4の階段に第1のクロック信号（CLK）の立ち上がりでPD接合部における信号がハイレベルであり、第5の薄膜トランジスタと第6の薄膜トランジスタはオンされるため、ゲート駆動信号（OUTPUT）の電圧をプルダウンすることができ、第1のクロック信号（CLK）がカップリングすることによるノイズを除去することができる。

【0027】

図6aは本発明の液晶ディスプレーのゲート駆動装置の構成概略図である。図6bは図6aに示した液晶ディスプレーのゲート駆動装置の入力出力シーケンス図である。STVは、フレーム開始信号であり、第1のシフト・レジスタユニットの信号入力端子（INPUT-1）だけに入力される。低電圧信号（VSS）（図6bにVSSが図示されない）は各シフト・レジスタユニットの低電圧信号入力端子（VSSIN）に入力される。奇数目のシフト・レジスタユニットの第1のクロック信号入力端子（CLKIN）に第1のクロック信号（CLK）が入力され、第2のクロック信号入力端子（CLKBIN）に第2のクロック信号（CLKB）が入力される。偶数目のシフト・レジスタユニットの第1のクロック信号入力端子（CLKIN）に第2のクロック信号（CLKB）が入力され、第2のクロック信号入力端子（CLKBIN）に第1のクロック信号（CLK）が入力される。第1のシフト・レジスタユニットと最後のシフト・レジスタユニット以外の各シフト・レジスタユニットの信号出力端子はいずれも自身と隣接した前のシフト・レジスタユニットのリセット信号入力端子（RETSETIN）、および自身と隣接した次のシフト・レジスタの信号入力端子（INPUT-1）に接続され、第1のシフト・レジスタユニットの信号出力端子（OUT）は第2のシフト・レジスタユニットの信号入力端子（INPUT-1）だけに接続され、最後のシフト・レジスタユニット（図6aに示した第n+1のシフト・レジスタユニット）の出力端子（OUT）はそれぞれ自身と隣接した第nのシフト・レジスタユニットのリセット信号入力端子（RETSETIN）、それ自身のリセット信号入力端子（RETSETIN）に接続される。

【0028】

薄膜トランジスタ液晶ディスプレーは、順次走査方式を使用し、同一行における液晶画素と直列した薄膜トランジスタのゲートがいずれも同一のシフト・レジスタユニットに接続されるので、液晶ディスプレーのゲート駆動装置におけるシフト・レジスタユニットは同一行における全部薄膜トランジスタのオン/オフを制御することができる。図6aにおける液晶ディスプレーのゲート駆動装置の具体的な原理は、以下の通りである。即ち、液晶ディスプレーパネルにおいてn行の液晶画素があると、図6bに示したシーケンス図を参照して、第1の階段においてフレーム開始信号が第1のシフト・レジスタユニットの信号入力端子（INPUT-1）に入力される。第2の階段において第1のシフト・レジスタユニットの信号出力端子（OUT）がハイレベル信号（OUTPUT1）を出力すると同時に、このハイレベル信号（OUTPUT1）は第2のシフト・レジスタユニットの信号入力端子（INPUT-1）に入力される。第3の階段において第2のシフト・レジスタユニットの信号出力端子（OUT）がハイレベル信号（OUTPUT2）を出力する。この後に第2、3段階の原理と同じように、各シフト・レジスタユニットは順次にハイレベル信号を出力して、このシフト・レジスタユニットに接続される同一行の薄膜トランジスタのオンを制御する。第4の階段において、第nのシフト・レジスタユニットがハイレベル信号（OUTPUTn）を出力すると同時に、第nのシフト・レジスタユニットが出力したハイレベル信号(OUTPUTn)は第n+1のシフト・レジスタユニットの信号入力端子（INPUT-1）の入力信号とする。第5の階段において、第n+1のシフト・レジスタユニットはハイレベル信号（OUTPUTn+1）を出力し、この第n+1のシフト・レジスタユニットが出力したハイレベル信号（OUTPUTn+1）は負荷の駆動に用いられなく、即ち、第n+1のシフト・レジスタユニットは、一行の液晶像素を制御する薄膜トランジスタを駆動するのを負担しなく、それが出力するハイレベル信号（OUTPUTn+1）は、第nのシフト・レジスタユニットとそれ自身のリセット信号だけとして用いられる。図6aにおける各シフト・レジスタユニットは、図2a、図3a、図4又は図5に示したシフト・レジスタユニットであっても良い。

【0029】

図6aにおいては、最後のシフト・レジスタユニット、即ち第n+1のシフト・レジスタユニットは、負荷の駆動に用いられなく、余計なシフト・レジスタユニットとみなされることができる。図6aに示したゲート駆動装置において、1つの余計なシフト・レジスタユニットだけを備える。実際には、更に複数の余計なシフト・レジスタユニットを備えることができる。各余計なシフト・レジスタユニットを組合せて液晶ディスプレーのゲート駆動装置がより信頼的にリセットされることを保証することができる。

【0030】

本発明の実施例に記載のシフト・レジスタユニットおよび液晶ディスプレーのゲート駆動装置は、第9の薄膜トランジスタのドレーンとゲートおよび第7の薄膜トランジスタのドレーンが第2のクロック信号入力端子（CLKBIN）に接続され、ゲート駆動信号（OUTPUT）がハイレベルである期間に、第7の薄膜トランジスタと第8の薄膜トランジスタと第9の薄膜トランジスタと第10の薄膜トランジスタにおいてリーク電流が生じないため、シフト・レジスタユニットの消費電力を低減することができ、このシフト・レジスタユニットを用いた液晶ディスプレーの消費電力を低減することができる。

【0031】

最後に、以下のように説明する必要がある。即ち、上記した実施例は、本発明の技術案を説明するに用いられるものだけであり、それを制限するものではない。好適な実施例を参照して本発明を詳細に説明したが、当業者は、依然として本発明の技術案を補正し、或いは同等の取替を行うことができ、この補正又は同等の取替が補正後の技術案を本発明の技術案の主旨と範囲から離脱させないことが理解すべきである。

【図1a】

【図1b】

【図2a】

【図2b】

【図3a】

【図3b】

【図4】

【図5】

【図6a】

【図6b】