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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5936959
(24)【登録日】2016年5月20日
(45)【発行日】2016年6月22日
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
H01L 21/8247 20060101AFI20160609BHJP
H01L 27/115 20060101ALI20160609BHJP
H01L 21/336 20060101ALI20160609BHJP
H01L 29/788 20060101ALI20160609BHJP
H01L 29/792 20060101ALI20160609BHJP
H01L 27/10 20060101ALI20160609BHJP
【ＦＩ】
H01L27/10 434
H01L29/78 371
H01L27/10 481
【請求項の数】9
【全頁数】32
(21)【出願番号】特願2012-194420(P2012-194420)
(22)【出願日】2012年9月4日
(65)【公開番号】特開2014-49735(P2014-49735A)
(43)【公開日】2014年3月17日
【審査請求日】2015年2月4日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100080001
【弁理士】
【氏名又は名称】筒井 大和
(74)【代理人】
【識別番号】100113642
【弁理士】
【氏名又は名称】菅田 篤志
(74)【代理人】
【識別番号】100117008
【弁理士】
【氏名又は名称】筒井 章子
(74)【代理人】
【識別番号】100147430
【弁理士】
【氏名又は名称】坂次 哲也
(72)【発明者】
【氏名】三原 竜善
【審査官】
上田 智志
(56)【参考文献】
【文献】
米国特許出願公開第２００８／０１２１９７４（ＵＳ，Ａ１）
【文献】
特開２００５−０４５２２４（ＪＰ，Ａ）
【文献】
特開２００１−０５７３９４（ＪＰ，Ａ）
【文献】
特開２０１２−１１４２６９（ＪＰ，Ａ）
【文献】
特開２００９−０９４２０４（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／３３６，２１／８２４７，
２７／１０，２７／１１５，
２９／７８８，２９／７９２
(57)【特許請求の範囲】
【請求項1】
（ａ１）半導体基板を用意する工程と、
（ｂ１）前記半導体基板の上面の第１領域上に、第１絶縁膜を介して第１導体膜を形成する工程と、
（ｃ１）前記第１導体膜を加工して、前記第１導体膜からなり、互いに離れて隣り合う第２導体膜および第３導体膜を形成する工程と、
（ｄ１）前記半導体基板上に、第２絶縁膜、電荷蓄積膜および第４導体膜を順に形成することで、隣り合う前記第２導体膜および前記第３導体膜の間を埋め込む工程と、
（ｅ１）エッチバックにより前記第３導体膜の直上の前記第４導体膜を含む前記第４導体膜の一部を除去し、前記第２導体膜の側壁のうち、前記第３導体膜と隣接していない方の側壁に、前記第４導体膜からなる第５導体膜を残す工程と、
（ｆ１）前記第５導体膜を除去する工程と、
（ｇ１）前記（ｆ１）工程の後、前記第３導体膜を除去する工程と、
（ｈ１）前記第２導体膜と、その側壁の前記第４導体膜とからなる構造体の横の、前記半導体基板の上面にソース・ドレイン領域を形成する工程と、
を有する、半導体装置の製造方法。
（ｂ１）前記半導体基板の上面の第１領域上に、第１絶縁膜を介して第１導体膜を形成する工程と、
（ｃ１）前記第１導体膜を加工して、前記第１導体膜からなり、互いに離れて隣り合う第２導体膜および第３導体膜を形成する工程と、
（ｄ１）前記半導体基板上に、第２絶縁膜、電荷蓄積膜および第４導体膜を順に形成することで、隣り合う前記第２導体膜および前記第３導体膜の間を埋め込む工程と、
（ｅ１）エッチバックにより前記第３導体膜の直上の前記第４導体膜を含む前記第４導体膜の一部を除去し、前記第２導体膜の側壁のうち、前記第３導体膜と隣接していない方の側壁に、前記第４導体膜からなる第５導体膜を残す工程と、
（ｆ１）前記第５導体膜を除去する工程と、
（ｇ１）前記（ｆ１）工程の後、前記第３導体膜を除去する工程と、
（ｈ１）前記第２導体膜と、その側壁の前記第４導体膜とからなる構造体の横の、前記半導体基板の上面にソース・ドレイン領域を形成する工程と、
を有する、半導体装置の製造方法。
【請求項2】
（ｆ２）前記（ｆ１）工程の後、前記（ｇ１）工程の前に、前記第４導体膜の側壁および底面に隣接している前記電荷蓄積膜を残して、その他の領域の前記電荷蓄積膜を除去する工程と、
（ｇ２）前記（ｇ１）工程の後、前記（ｈ１）工程の前に、前記第４導体膜の側壁および底面に隣接している前記第２絶縁膜を残して、その他の領域の前記第２絶縁膜を除去する工程と、
をさらに有する、請求項１記載の半導体装置の製造方法。
（ｇ２）前記（ｇ１）工程の後、前記（ｈ１）工程の前に、前記第４導体膜の側壁および底面に隣接している前記第２絶縁膜を残して、その他の領域の前記第２絶縁膜を除去する工程と、
をさらに有する、請求項１記載の半導体装置の製造方法。
【請求項3】
前記（ｈ１）工程では、前記半導体基板の上方から、前記半導体基板の上面に対して不純物を打ち込むことにより、前記ソース・ドレイン領域を形成する、請求項１記載の半導体装置の製造方法。
【請求項4】
前記第２導体膜に隣接する前記第４導体膜の側壁であって、前記第２導体膜と隣接していない方の側壁は、前記半導体基板の主面に対して垂直に形成されている、請求項１記載の半導体装置の製造方法。
【請求項5】
（ｉ１）前記ソース・ドレイン領域の上面に第１シリサイド層を形成する工程と、
（ｊ１）前記（ｉ１）工程の後、前記半導体基板上に第１層間絶縁膜を形成する工程と、
（ｋ１）前記第１層間絶縁膜、前記第２導体膜および前記第４導体膜の上面を平坦化することで、前記第２導体膜からなるコントロールゲート電極と、前記コントロールゲート電極に隣接する前記第４導体膜からなるメモリゲート電極とを形成する工程と、
をさらに有する、請求項１記載の半導体装置の製造方法。
（ｊ１）前記（ｉ１）工程の後、前記半導体基板上に第１層間絶縁膜を形成する工程と、
（ｋ１）前記第１層間絶縁膜、前記第２導体膜および前記第４導体膜の上面を平坦化することで、前記第２導体膜からなるコントロールゲート電極と、前記コントロールゲート電極に隣接する前記第４導体膜からなるメモリゲート電極とを形成する工程と、
をさらに有する、請求項１記載の半導体装置の製造方法。
【請求項6】
（ｌ１）前記（ｋ１）工程の後、前記コントロールゲート電極の第１給電部および前記メモリゲート電極の第２給電部のそれぞれの上面に第２シリサイド層を形成する工程と、
（ｍ１）前記コントロールゲート電極および前記メモリゲート電極を覆うように、前記半導体基板上に第２層間絶縁膜を形成する工程と、
（ｎ１）前記第２層間絶縁膜を貫通し、前記コントロールゲート電極の前記第１給電部、前記メモリゲート電極の前記第２給電部および前記ソース・ドレイン領域と電気的に接続された接続部材をそれぞれ形成する工程と、
をさらに有する、請求項５記載の半導体装置の製造方法。
（ｍ１）前記コントロールゲート電極および前記メモリゲート電極を覆うように、前記半導体基板上に第２層間絶縁膜を形成する工程と、
（ｎ１）前記第２層間絶縁膜を貫通し、前記コントロールゲート電極の前記第１給電部、前記メモリゲート電極の前記第２給電部および前記ソース・ドレイン領域と電気的に接続された接続部材をそれぞれ形成する工程と、
をさらに有する、請求項５記載の半導体装置の製造方法。
【請求項7】
（ｇ３）前記（ｇ１）工程の後、前記（ｈ１）工程の前に、前記第２導体膜と隣接する前記第４導体膜の上面を一部除去することで、前記第４導体膜の上面を後退させ、前記第４導体膜の直上に溝を形成する工程と、
（ｈ２）前記（ｉ１）工程の前に、前記溝の側壁に、第３絶縁膜からなるサイドウォールを形成することで、前記サイドウォールにより、前記第４導体膜上の上面を覆う工程と、
をさらに有し、
前記（ｉ１）工程では、前記第４導体膜の上面に前記第１シリサイド層を形成しない、請求項５記載の半導体装置の製造方法。
（ｈ２）前記（ｉ１）工程の前に、前記溝の側壁に、第３絶縁膜からなるサイドウォールを形成することで、前記サイドウォールにより、前記第４導体膜上の上面を覆う工程と、
をさらに有し、
前記（ｉ１）工程では、前記第４導体膜の上面に前記第１シリサイド層を形成しない、請求項５記載の半導体装置の製造方法。
【請求項8】
前記（ｂ１）工程では、前記半導体基板の上面の第２領域上に、前記第１絶縁膜を介して前記第１導体膜を形成し、
前記（ｃ１）工程では、前記第２領域の前記第１導体膜を加工して、前記第１導体膜からなり、前記半導体基板の上面に沿う第１方向に直交する第２方向に延在し、互いに離れて隣り合う複数の第６導体膜を前記第１方向に並べて形成し、
前記（ｄ１）工程では、前記半導体基板上に、前記第２絶縁膜、前記電荷蓄積膜および前記第４導体膜を順に形成することで、隣り合う前記複数の第６導体膜同士の間を埋め込み、
前記（ｅ１）工程では、前記エッチバックにより前記複数の第６導体膜のそれぞれの直上の前記第４導体膜を除去して、前記第４導体膜からなり、前記第２方向に延在する複数の第７導体膜を形成することで、
前記第１方向に交互に並び、前記第２絶縁膜および前記電荷蓄積膜を介して互いに絶縁された、前記複数の第６導体膜と、前記複数の第７導体膜とを含む容量素子を形成する、請求項１記載の半導体装置の製造方法。
前記（ｃ１）工程では、前記第２領域の前記第１導体膜を加工して、前記第１導体膜からなり、前記半導体基板の上面に沿う第１方向に直交する第２方向に延在し、互いに離れて隣り合う複数の第６導体膜を前記第１方向に並べて形成し、
前記（ｄ１）工程では、前記半導体基板上に、前記第２絶縁膜、前記電荷蓄積膜および前記第４導体膜を順に形成することで、隣り合う前記複数の第６導体膜同士の間を埋め込み、
前記（ｅ１）工程では、前記エッチバックにより前記複数の第６導体膜のそれぞれの直上の前記第４導体膜を除去して、前記第４導体膜からなり、前記第２方向に延在する複数の第７導体膜を形成することで、
前記第１方向に交互に並び、前記第２絶縁膜および前記電荷蓄積膜を介して互いに絶縁された、前記複数の第６導体膜と、前記複数の第７導体膜とを含む容量素子を形成する、請求項１記載の半導体装置の製造方法。
【請求項9】
（ｊ２）前記（ｅ１）工程の後、前記第１領域および前記第２領域の前記半導体基板上に第１層間絶縁膜を形成する工程と、
（ｋ２）前記第１領域および前記第２領域の前記第１層間絶縁膜、前記第２導体膜、前記第４導体膜、前記複数の第６導体膜および前記複数の第７導体膜のそれぞれの上面を平坦化することで、前記第２導体膜からなるコントロールゲート電極と、前記コントロールゲート電極に隣接する前記第４導体膜からなるメモリゲート電極とを形成し、
上記平坦化により、前記コントロールゲート電極、前記メモリゲート電極、前記複数の第６導体膜および前記複数の第７導体膜のそれぞれの上面の高さを揃える工程と、
をさらに有する、請求項８記載の半導体装置の製造方法。
（ｋ２）前記第１領域および前記第２領域の前記第１層間絶縁膜、前記第２導体膜、前記第４導体膜、前記複数の第６導体膜および前記複数の第７導体膜のそれぞれの上面を平坦化することで、前記第２導体膜からなるコントロールゲート電極と、前記コントロールゲート電極に隣接する前記第４導体膜からなるメモリゲート電極とを形成し、
上記平坦化により、前記コントロールゲート電極、前記メモリゲート電極、前記複数の第６導体膜および前記複数の第７導体膜のそれぞれの上面の高さを揃える工程と、
をさらに有する、請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、特に、スプリットゲート型の不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【0002】
不揮発性メモリの一つとして、ＦＥＴ（Field Effect Transistor）の構造を有し、ゲート電極と基板との間に形成されたＯＮＯ（Oxide Nitride Oxide）膜に電荷を蓄積することで情報を記憶するＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリが知られている。また、ＭＯＮＯＳメモリには、メモリセルの選択用に用いられる選択ゲート電極と、当該選択ゲートに絶縁膜を介して隣接して形成され、情報の記憶用に用いられるメモリゲート電極とを有する、スプリットゲート型の不揮発性メモリがある。
【0003】
特許文献１（国際特許公開ＷＯ２００９／１０４６８８号パンフレット）には、スプリットゲート型の不揮発性メモリ素子を形成する工程において、コントロールゲート電極を構成するパターンの開口部内に、メモリゲート電極を構成する半導体層を埋め込むことが記載されている。ただし、ここではダミーゲート電極（完成した半導体装置に残らない犠牲パターン）を形成することは記載されていない。また、容量素子に関する記載はされていない。
【0004】
特許文献２（特開２００９−３０２２６９号公報）には、選択ゲート電極およびメモリゲート電極の高さを低くすることに起因して、イオン注入によりＯＮＯ膜にダメージが生じることを防ぐため、ソース・ドレイン領域を形成した後にＯＮＯ膜およびメモリゲート電極を形成することが記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】国際特許公開ＷＯ２００９／１０４６８８号パンフレット
【特許文献2】特開２００９−３０２２６９号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
半導体装置の微細化のために、スプリットゲート型のＭＯＮＯＳメモリセルにおいて、選択ゲート電極およびメモリゲート電極の高さを低くすることが考えられるが、この場合、メモリゲート電極に必要とされる形状の確保が困難になり、半導体装置の特性および信頼性が悪化する問題が生じる。
【0007】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0009】
一実施の形態である半導体装置は、第１ポリシリコン膜とダミーゲート電極との間に、ＯＮＯ膜を介して第２ポリシリコン膜のパターンを形成した後、ダミーゲート電極を除去することで、コントロールゲート電極の側壁にＯＮＯ膜を介して、側壁の垂直性が高く、膜厚が一様なメモリゲート電極を形成するものである。
【発明の効果】
【0010】
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【0011】
【図1】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図27】本発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図32】比較例である半導体装置の製造方法を示す断面図である。
【図33】比較例である半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【0012】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0013】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見やすくするために部分的にハッチングを付す場合がある。
【0014】
（実施の形態１）本実施の形態の半導体装置は、半導体基板上に形成するスプリットゲート型の不揮発性メモリセルであるＭＯＮＯＳメモリセルを微細化するとともに、半導体装置の信頼性を向上させるものである。
【0015】
以下に、本実施の形態の半導体装置の製造方法を、図１〜図２６を用いて説明する。図１〜図５、図７、図８、図１１〜図１５、図１７〜図２３および図２６は、本実施の形態の半導体装置の製造工程を説明する断面図である。図２〜図５、図７、図８、図１１〜図１５、図１７〜図２３および図２６では、図の左側から順に、ＭＯＮＯＳメモリ形成領域Ａ１、給電部形成領域Ｂ１、容量素子形成領域Ｃ１、および低耐圧素子形成領域Ｄ１を示している。
【0016】
また、図６、図９、図１６および図２５は、製造工程中の半導体装置のうち、容量素子形成領域の平面レイアウトを示している。また、図１０および図２４は、製造工程中の半導体装置のうち、給電部形成領域の平面レイアウトを示している。
【0017】
まず、図１に示すように、例えば単結晶シリコンからなる半導体基板ＳＢを準備する。続いて、半導体基板ＳＢの主面に溝を形成し、溝内に酸化シリコン膜などを埋め込むことにより、素子分離領域ＥＩを形成する。素子分離領域ＥＩは、例えばＳＴＩ（Shallow Trench Isolation）であるものとする。その後、半導体基板ＳＢの主面にイオン注入法などにより不純物を打ち込み、ウエル（図示しない）を形成する。ウエルが形成される深さは、素子分離領域ＥＩよりも深いものとする。
【0018】
次に、図２に示すように、半導体基板ＳＢの主面上に、絶縁膜ＩＦおよびポリシリコン膜Ｐ１を順次形成する。絶縁膜ＩＦは例えば酸化シリコン膜からなり、絶縁膜ＩＦおよびポリシリコン膜Ｐ１は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成する。その後、フォトリソグラフィ技術を用い、イオン注入法により、ポリシリコン膜Ｐ１の一部にＮ型の不純物（例えばＡｓ（ヒ素））を打ち込む。ここでは、低耐圧素子形成領域Ｄ１のポリシリコン膜Ｐ１上をフォトレジスト膜ＰＲ１により覆った状態でイオン注入を行うことで、ＭＯＮＯＳメモリ形成領域Ａ１、給電部形成領域Ｂ１および容量素子形成領域Ｃ１のポリシリコン膜Ｐ１に不純物イオンを打ち込む。
【0019】
なお、図２に示すＭＯＮＯＳメモリ形成領域Ａ１および低耐圧素子形成領域Ｄ１は、図１を用いて説明した工程において、素子分離領域ＥＩを形成しなかった領域、すなわち半導体基板の主面が素子分離領域ＥＩから露出している活性領域である。また、給電部形成領域Ｂ１および容量素子形成領域Ｃ１は、図１を用いて説明した工程において、素子分離領域ＥＩを形成した領域である。
【0020】
次に、図３に示すように、フォトレジスト膜ＰＲ１を除去した後に、ポリシリコン膜Ｐ１の上面の全面上にＣＶＤ法などを用いて窒化シリコン膜Ｎ２を形成（堆積）する。
【0021】
次に、図４に示すように、フォトリソグラフィ技術により、フォトレジスト膜ＰＲ２のパターンを窒化シリコン膜Ｎ２上に形成した後、フォトレジスト膜ＰＲ２をマスクとしたドライエッチング法により、窒化シリコン膜Ｎ２、ポリシリコン膜Ｐ１、および絶縁膜ＩＦを一部除去することで、半導体基板ＳＢの上面および素子分離領域ＥＩの上面を露出させる。これにより、ＭＯＮＯＳメモリ形成領域Ａ１には、ポリシリコン膜Ｐ１からなるダミーゲート電極ＤＰと、絶縁膜ＩＦからなるゲート絶縁膜ＧＦとが形成される。
【0022】
ポリシリコン膜Ｐ１とダミーゲート電極ＤＰは、互いに間隔を空けて離れて隣り合って設けられている。このとき、図４の断面に沿う方向、すなわち、ダミーゲート電極ＤＰ、ポリシリコン膜Ｐ１が並ぶ方向において、ダミーゲート電極ＤＰの幅は例えば１００ｎｍ、ポリシリコン膜Ｐ１の幅は例えば６０ｎｍとする。また、同方向において、ダミーゲート電極ＤＰおよびポリシリコン膜Ｐ１との間に埋め込まれたポリシリコン膜Ｐ２の幅は、例えば８０〜９０ｎｍとする。
【0023】
ここで、図４に示すように、ＭＯＮＯＳメモリ形成領域Ａ１では、半導体基板ＳＢの主面に沿う方向に並ぶ絶縁膜ＩＦからなるパターンを複数形成したとき、一つの絶縁膜ＩＦに隣り合う絶縁膜であって、当該絶縁膜ＩＦを挟むように配置された一対の絶縁膜をゲート絶縁膜ＧＦとする。また、ＭＯＮＯＳメモリ形成領域Ａ１では、半導体基板ＳＢの主面に沿う方向に並ぶポリシリコン膜Ｐ１からなるパターンを複数形成したとき、隣り合うポリシリコン膜Ｐ１同士の間には、ダミーゲート電極ＤＰが形成される。このとき、ＭＯＮＯＳメモリ形成領域Ａ１では、ゲート絶縁膜ＧＦ上にはポリシリコン膜Ｐ１が形成されており、絶縁膜ＩＦ上にはダミーゲート電極ＤＰが形成されている。
【0024】
つまり、隣り合うゲート絶縁膜ＧＦの間に、絶縁膜ＩＦが配置されており、隣り合うゲート絶縁膜ＧＦのそれぞれの上面に接して形成されたポリシリコン膜Ｐ１のそれぞれの間には、ゲート絶縁膜ＧＦの上面に接するダミーゲート電極ＤＰが形成されている。ダミーゲート電極ＤＰは、後の工程で除去され、その後完成する半導体装置には残らない犠牲パターンである。
【0025】
次に、図５に示すように、フォトレジスト膜ＰＲ２を除去した後に、例えばＣＶＤ法を用いて、半導体基板ＳＢの主面の全面上に、酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１、酸化シリコン膜Ｘ２、およびポリシリコン膜Ｐ２を順次形成する。これにより、絶縁膜ＩＦ、ポリシリコン膜Ｐ１および窒化シリコン膜Ｎ２の積層膜からなるパターンの上面および側壁は酸化シリコン膜Ｘ１により覆われる。また、絶縁膜ＩＦ、ダミーゲート電極ＤＰおよび窒化シリコン膜Ｎ２の積層膜からなるパターンの上面および側壁は酸化シリコン膜Ｘ１により覆われる。また、ゲート絶縁膜ＧＦ、ポリシリコン膜Ｐ１および窒化シリコン膜Ｎ２の積層膜からなるパターンの上面および側壁は酸化シリコン膜Ｘ１により覆われる。なお、以下では酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１、酸化シリコン膜Ｘ２からなる積層膜を、単にＯＮＯ膜と呼ぶ場合がある。
【0026】
このとき、半導体基板ＳＢ上には複数のポリシリコン膜Ｐ１のパターンが形成されており、隣り合うポリシリコン膜Ｐ１同士の間の溝は、酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１、酸化シリコン膜Ｘ２、およびポリシリコン膜Ｐ２により完全に埋め込まれる。ただし、ポリシリコン膜Ｐ１同士の間隔が大きい箇所では、ポリシリコン膜Ｐ１間は完全には埋まらない。ダミーゲート電極ＤＰとポリシリコン膜Ｐ１との間の溝は、酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１、酸化シリコン膜Ｘ２、およびポリシリコン膜Ｐ２により完全に埋め込まれる。
【0027】
次に、図６および図７に示すように、ドライエッチング法を用いてポリシリコン膜Ｐ２を一部除去し、酸化シリコン膜Ｘ２の上面を露出させる。図６は、製造工程中の半導体装置の平面レイアウトであり、図７の容量素子形成領域Ｃ１は、図６のＣ−Ｃ線における断面を示すものである。つまり、図６は、本実施の形態の半導体装置のうち、容量素子を形成する領域を示す平面レイアウトである。なお、図６のＣ−Ｃ線は５本のポリシリコン膜Ｐ１および６本のポリシリコン膜Ｐ２を横切っているが、図７では、図を簡略化するために、容量素子形成領域Ｃ１において、ポリシリコン膜Ｐ１、Ｐ２の本数を省略して示している。
【0028】
なお、図６では、ポリシリコン膜Ｐ１、Ｐ２の配置を分かりやすくするため、ポリシリコン膜Ｐ１上の窒化シリコン膜Ｎ２およびＯＮＯ膜の図示を省略している。また、ポリシリコン膜Ｐ１、Ｐ２に覆われていない領域の素子分離領域ＥＩ上のＯＮＯ膜の図示を一部省略している。
【0029】
図７に示すように、ダミーゲート電極ＤＰの直上のポリシリコン膜Ｐ２は除去される。また、隣り合うポリシリコン膜Ｐ１同士の間、または隣り合うポリシリコン膜Ｐ１とダミーゲート電極ＤＰとの間に埋め込まれたポリシリコン膜Ｐ２の上面の高さは、窒化シリコン膜Ｎ２上の酸化シリコン膜Ｘ２の上面の高さとほぼ同様の高さとなる。このとき、ポリシリコン膜および窒化シリコン膜Ｎ２の積層膜の側壁であって、図５を用いて説明した成膜工程で前記積層膜の横の領域がポリシリコン膜Ｐ２により完全に埋め込まれなかった方の側壁には、酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１、酸化シリコン膜Ｘ２を介して、ポリシリコン膜Ｐ２がサイドウォール状に自己整合的に形成されている。
【0030】
なお、ダミーゲート電極ＤＰとポリシリコン膜Ｐ１との間の溝は、酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１、酸化シリコン膜Ｘ２、およびポリシリコン膜Ｐ２により完全に埋め込まれたままであり、当該ポリシリコン膜Ｐ２はサイドウォール状にはなっていない。
【0031】
図６に示すように、容量素子の形成領域では、素子分離領域ＥＩ上に形成されたポリシリコン膜Ｐ２に囲まれるようにポリシリコン膜Ｐ１が配置されている。ポリシリコン膜Ｐ１、Ｐ２間には酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２からなるＯＮＯ膜が形成されているため、ポリシリコン膜Ｐ１、Ｐ２は互いに絶縁されている。
【0032】
ポリシリコン膜Ｐ２のパターンは、ポリシリコン膜Ｐ１のパターンを二つ囲んでいる。二つのポリシリコン膜Ｐ１のパターンのうち、一方の櫛型のポリシリコン膜Ｐ１のパターンはポリシリコン膜Ｐ２との間に容量を発生させるために用いられるものであり、もう一方の一方向に延在するポリシリコン膜Ｐ１のパターンは、ポリシリコン膜Ｐ２に確実にコンタクトプラグ（接続部材）を接続するために設けられているものである。容量を発生させるために設けられたポリシリコン膜Ｐ１は、第１方向に延在するパターンと、第１方向に直交する第２方向に延在し、第１方向に並ぶ複数のパターンとを含む櫛型の形状を有している。第２方向に延在する複数のパターン同士の間には、第２方向に延在するポリシリコン膜Ｐ２が形成されており、第１方向において、ポリシリコン膜Ｐ１、Ｐ２は交互に形成されている。このように、ポリシリコン膜Ｐ２も、第２方向に延在する複数のパターンを含む櫛型の形状を有している。
【0033】
次に、図８に示すように、半導体基板ＳＢ上にフォトリソグラフィ技術により形成したフォトレジスト膜ＰＲ３をマスクとして使用した等方性のドライエッチング法により、ポリシリコン膜Ｐ１の側壁にＯＮＯ膜を介してサイドウォール状に形成されたポリシリコン膜Ｐ２を除去する。このとき、ＭＯＮＯＳメモリ形成領域Ａ１では、ポリシリコン膜Ｐ１とダミーゲート電極ＤＰとの間に埋め込まれたポリシリコン膜Ｐ２は、フォトレジスト膜ＰＲ３に覆われているため除去されないが、ポリシリコン膜Ｐ１の側壁のサイドウォール状のポリシリコン膜Ｐ２は除去され、酸化シリコン膜Ｘ２の表面が露出する。
【0034】
また、給電部形成領域Ｂ１、容量素子形成領域Ｃ１、および低耐圧素子形成領域Ｄ１はフォトレジスト膜ＰＲ３に覆われているため、給電部形成領域Ｂ１および容量素子形成領域Ｃ１に形成されたサイドウォール状のポリシリコン膜Ｐ２の一部は除去されずに残る。ただし、給電部形成領域Ｂ１および容量素子形成領域Ｃ１であっても、図８に図示していない領域では、後に用いる図９および図１０に示すように、図８のエッチング工程において、フォトレジスト膜ＰＲ３から露出していることで、サイドウォール状のポリシリコン膜Ｐ２が除去される箇所もある。
【0035】
次に、図９、図１０および図１１に示すように、フォトレジスト膜ＰＲ３を除去した後、ウェットエッチング法を用いて、ＯＮＯ膜のうちの上部の酸化シリコン膜Ｘ２の一部および窒化シリコン膜Ｎ１の一部を除去することで、酸化シリコン膜Ｘ１の表面を露出させる。
【0036】
図９は、図６と同様に、製造工程中の半導体装置のうち、容量素子の形成領域を示す平面レイアウトであり、図１１の容量素子形成領域Ｃ１は、図９のＣ−Ｃ線における断面である。図１０は、製造工程中の半導体装置のうち、ＭＯＮＯＳメモリの形成領域およびそのＭＯＮＯＳメモリの給電部の形成領域を示す平面レイアウトである。図１１のＭＯＮＯＳメモリ形成領域Ａ１は、図１０のＡ−Ａ線における断面であり、図１１の給電部形成領域Ｂ１は、図１０のＢ−Ｂ線における断面である。なお、図９および図１０では、ポリシリコン膜Ｐ１、Ｐ２の配置を分かりやすくするため、ポリシリコン膜Ｐ１上の酸化シリコン膜Ｘ１および窒化シリコン膜Ｎ２の図示を省略している。また、酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２は、ポリシリコン膜Ｐ１、Ｐ２のそれぞれの側壁に形成されたもの以外図示していない。
【0037】
図９、図１０および図１１に示すように、ポリシリコン膜Ｐ２により覆われていない領域では、上記ウェットエッチング工程により、酸化シリコン膜Ｘ２および窒化シリコン膜Ｎ１が除去され、酸化シリコン膜Ｘ１が露出している。つまり、ポリシリコン膜Ｐ１の側壁および底面に隣接する酸化シリコン膜Ｘ２および窒化シリコン膜Ｎ１を残して、その他の領域の酸化シリコン膜Ｘ２および窒化シリコン膜Ｎ１が除去されている。
【0038】
図９、図１０に示す平面レイアウトでは、一部のポリシリコン膜Ｐ１の側壁は、酸化シリコン膜Ｘ１のみにより覆われ、ポリシリコン膜Ｐ２、酸化シリコン膜Ｘ２および窒化シリコン膜Ｎ１により覆われていない。ポリシリコン膜Ｐ１と同様に、ダミーゲート電極ＤＰの側壁も、ポリシリコン膜Ｐ２、酸化シリコン膜Ｘ２および窒化シリコン膜Ｎ１により覆われていない領域がある。
【0039】
このように、ポリシリコン膜Ｐ１、ダミーゲート電極ＤＰの側壁であって、ポリシリコン膜Ｐ２、酸化シリコン膜Ｘ２および窒化シリコン膜Ｎ１により覆われていない領域は、図８を用いて説明したドライエッチング工程により、サイドウォール状のポリシリコン膜Ｐ２が除去された領域である。ここで、酸化シリコン膜Ｘ２および窒化シリコン膜Ｎ１を除去した領域で、酸化シリコン膜Ｘ１を除去せず残しているのは、後に図１２を用いて説明する工程において、フォトレジスト膜ＰＲ４を形成し、その後フォトレジスト膜ＰＲ４を除去することにより、半導体基板ＳＢがダメージを受けることを防ぐためである。
【0040】
図９に示すように、前述した櫛型のポリシリコン膜Ｐ１のうち、第１方向に延在するパターンの側壁のポリシリコン膜Ｐ２は除去し、第２方向に延在する複数のパターンの側壁のポリシリコン膜Ｐ２は除去しない。このように、第１方向に延在するパターンの側壁のポリシリコン膜Ｐ２のみを除去するのは、後述するように、櫛型のポリシリコン膜Ｐ１にコンタクトプラグを接続する際に、コンタクトプラグの接続箇所の位置ずれ、またはシリサイド層の接触などによりポリシリコン膜Ｐ１とポリシリコン膜Ｐ２とが電気的に導通することを防ぐためである。
【0041】
図１０に示すように、ポリシリコン膜Ｐ１、Ｐ２、およびダミーゲート電極ＤＰは同一方向に延在し、当該延在方向と直交する方向に並んで配置されている。図１１に示すＭＯＮＯＳメモリ形成領域Ａ１のポリシリコン膜Ｐ１と、給電部形成領域Ｂ１のポリシリコン膜Ｐ１とは、図１０に示すように一体となって形成されており、同様に、図１１に示すＭＯＮＯＳメモリ形成領域Ａ１のポリシリコン膜Ｐ２と、給電部形成領域Ｂ１のポリシリコン膜Ｐ２とは、図１０に示すように一体となって形成されている。ただし、ダミーゲート電極ＤＰは、給電部にまで延在していない。
【0042】
図１０に示すＭＯＮＯＳメモリの形成領域において、ダミーゲート電極ＤＰは、前記延在方向と直交する方向において、ＯＮＯ膜を介して一対のポリシリコン膜Ｐ１に挟まれるように配置されている。また、ダミーゲート電極ＤＰと、ダミーゲート電極ＤＰを挟む一対のポリシリコン膜Ｐ１とは、同方向において、一対のポリシリコン膜Ｐ１に挟まれるように配置されている。ポリシリコン膜Ｐ１とポリシリコン膜Ｐ２との間にはＯＮＯ膜が介在している。図１１の給電部形成領域Ｂ１には、前述した一対のポリシリコン膜Ｐ１のうちの一方と、一対のポリシリコン膜Ｐ２のうちの一方とが図示されている。もう一方のポリシリコン膜Ｐ１、Ｐ２は図１１には示されていない。
【0043】
給電部の形成領域では、ポリシリコン膜Ｐ２のパターンが、孤立したポリシリコン膜Ｐ１のパターンを囲っている。これは、後述するように、サイドウォール状に形成され、幅が小さいポリシリコン膜Ｐ２に確実にコンタクトプラグを接続するために設けられている構造である。
【0044】
次に、図１２に示すように、フォトリソグラフィ技術により、半導体基板ＳＢ上にフォトレジスト膜ＰＲ４のパターンを形成する。フォトレジスト膜ＰＲ４は、給電部形成領域Ｂ１、容量素子形成領域Ｃ１、および低耐圧素子形成領域Ｄ１を覆っており、ＭＯＮＯＳメモリ形成領域Ａ１のダミーゲート電極ＤＰ（図１１参照）の直上の酸化シリコン膜Ｘ１の上面を露出するものである。具体的には、フォトレジスト膜ＰＲ４は、ＭＯＮＯＳメモリ形成領域Ａ１のゲート絶縁膜ＧＦ、ポリシリコン膜Ｐ１、Ｐ２、窒化シリコン膜Ｎ１、Ｎ２、酸化シリコン膜Ｘ１およびＸ２の表面を覆い、ダミーゲート電極ＤＰ直上の酸化シリコン膜Ｘ１の上面を露出するパターンである。
【0045】
その後、等方性のドライエッチング法により、ダミーゲート電極ＤＰの直上の酸化シリコン膜Ｘ１、ダミーゲート電極ＤＰ直上の窒化シリコン膜Ｎ２およびダミーゲート電極ＤＰを順に除去する。これにより、ダミーゲート電極ＤＰの側壁に接していた酸化シリコン膜Ｘ１の側壁が露出し、ダミーゲート電極ＤＰを除去した領域の直下の絶縁膜ＩＦが露出する。
【0046】
ここで、さらに等方性のドライエッチング法により、ダミーゲート電極ＤＰが形成されていた領域と、ポリシリコン膜Ｐ２との間のＯＮＯ膜を構成する酸化シリコン膜Ｘ１および窒化シリコン膜Ｎ１を除去してもよい。ＭＯＮＯＳメモリ形成領域Ａ１の窒化シリコン膜Ｎ１は、後の工程で形成するＭＯＮＯＳメモリの電荷蓄積膜となる絶縁膜である。ＭＯＮＯＳメモリを動作させるためには、後の工程でメモリゲートとなるポリシリコン膜Ｐ２の直下の窒化シリコン膜Ｎ１に電荷を溜めることが重要となるが、当該ポリシリコン膜Ｐ２の直下ではなく側壁に形成された窒化シリコン膜Ｎ１に電荷が蓄積、または移動すると、ＭＯＮＯＳメモリの特性、または信頼性が低下する虞がある。
【0047】
そこで、上述したように、ダミーゲート電極ＤＰが形成されていた領域と、ポリシリコン膜Ｐ２との間のＯＮＯ膜を構成する酸化シリコン膜Ｘ１および窒化シリコン膜Ｎ１を除去すれば、ポリシリコン膜Ｐ２の直下の窒化シリコン膜Ｎ１以外の窒化シリコン膜Ｎ１に電荷が蓄積されることを防ぐことができる。ただし、本実施の形態では、ダミーゲート電極ＤＰが形成されていた領域と、ポリシリコン膜Ｐ２との間のＯＮＯ膜を構成する酸化シリコン膜Ｘ１、Ｘ２および窒化シリコン膜Ｎ１を除去せず残すものとして、半導体装置の製造方法を説明する。
【0048】
次に、図１３に示すように、フォトレジスト膜ＰＲ４を除去した後、ポリシリコン膜Ｐ２の側壁および底部に隣接して形成されたＯＮＯ膜を残して、他の領域の酸化シリコン膜Ｘ１を除去し、半導体基板ＳＢの主面を露出させる。これにより、ポリシリコン膜Ｐ１および窒化シリコン膜Ｎ２の側壁であって、ポリシリコン膜Ｐ２と隣接していない方の側壁が露出し、窒化シリコン膜Ｎ２の上面が露出する。また、ダミーゲート電極ＤＰを除去した領域の直下の絶縁膜ＩＦも同時に除去することで、半導体基板ＳＢの上面を露出させる。
【0049】
このように、本実施の形態では、図１２を用いて説明した工程において、ダミーゲート電極ＤＰを除去する工程に続いてＭＯＮＯＳメモリ形成領域Ａ１の絶縁膜ＩＦを除去せず、フォトレジスト膜ＰＲ４を除去してから、図１３に示す工程において酸化シリコン膜Ｘ１の一部と共にＭＯＮＯＳメモリ形成領域Ａ１の絶縁膜ＩＦを除去している。このようにすることで、フォトレジスト膜ＰＲ４および酸化シリコン膜Ｘ１の一部を除去する工程により、基板が洗浄液、またはエッチング液などに晒されて削られるなどのダメージを受けることを防ぐことができる。
【0050】
このとき、ダミーゲート電極ＤＰ（図１１参照）が形成されていた領域と、ポリシリコン膜Ｐ２との間のＯＮＯ膜の側面に露出する酸化シリコン膜Ｘ１も除去されることが考えられるが、ここでは当該酸化シリコン膜Ｘ１は除去されずに残るものとして説明する。ただし、当該酸化シリコン膜Ｘ１は除去しても構わない。
【0051】
その後、フォトリソグラフィ技術およびドライエッチング法を用いて、低耐圧素子形成領域Ｄ１の窒化シリコン膜Ｎ２、ポリシリコン膜Ｐ１および絶縁膜ＩＦを加工することで、絶縁膜ＩＦからなるゲート絶縁膜ＧＦを形成する。
【0052】
次に、図１４に示すように、半導体基板ＳＢの上面の全面上に、例えばＣＶＤ法を用いて窒化シリコン膜を形成（堆積）した後、ドライエッチング法により当該窒化シリコン膜を一部除去して半導体基板ＳＢの主面を露出させる。これにより、半導体基板ＳＢ上の各構造体の側壁に、上記窒化シリコン膜からなるオフセットスペーサＯＳを自己整合的に形成する。
【0053】
具体的には、ＭＯＮＯＳメモリ形成領域Ａ１では、ゲート絶縁膜ＧＦ、ポリシリコン膜Ｐ１および窒化シリコン膜Ｎ２からなる積層膜と、その積層膜の一方の側壁に接する、ＯＮＯ膜およびポリシリコン膜Ｐ２の積層膜と、からなる構造体の両側の側壁のそれぞれにオフセットスペーサＯＳを形成する。
【0054】
給電部形成領域Ｂ１および容量素子形成領域Ｃ１では、絶縁膜ＩＦ、ポリシリコン膜Ｐ１および窒化シリコン膜Ｎ２からなる積層膜と、その積層膜の一方の側壁に接する、ＯＮＯ膜およびポリシリコン膜Ｐ２の積層膜と、からなる構造体の両側の側壁のそれぞれにオフセットスペーサＯＳを形成する。なお、給電部形成領域Ｂ１では、上記構造体の一方の側壁にはサイドウォール状のポリシリコン膜Ｐ２が形成されているため、オフセットスペーサＯＳは、サイドウォール状のポリシリコン膜Ｐ２の側壁に形成される。また、容量素子形成領域Ｃ１では、上記構造体の両方の側壁にサイドウォール状のポリシリコン膜Ｐ２が形成されているため、オフセットスペーサＯＳは、各サイドウォール状のポリシリコン膜Ｐ２の側壁に形成される。
【0055】
低耐圧素子形成領域Ｄ１では、ゲート絶縁膜ＧＦ、ポリシリコン膜Ｐ１および窒化シリコン膜Ｎ２からなる積層膜の両側の側壁にオフセットスペーサＯＳを形成する。
【0056】
その後、イオン注入法を用いて、半導体基板ＳＢの上面にＮ型の不純物（例えばＡｓ（ヒ素））を比較的低濃度で打ち込む。これにより、ＭＯＮＯＳメモリ形成領域Ａ１および低耐圧素子形成領域Ｄ１の半導体基板ＳＢの主面に、エクステンション領域ＥＸを形成する。ＭＯＮＯＳメモリ形成領域Ａ１では、ＯＮＯ膜を介して接するポリシリコン膜Ｐ１、Ｐ２を含む構造体の横に露出する半導体基板ＳＢの上面にエクステンション領域ＥＸが形成される。したがって、隣り合うポリシリコン膜Ｐ２同士の間であって、ダミーゲート電極ＤＰ（図１１参照）が形成されていた領域の直下の半導体基板ＳＢの上面にも、エクステンション領域ＥＸが形成される。
【0057】
低耐圧素子形成領域Ｄ１では、ポリシリコン膜Ｐ１の横に露出する半導体基板ＳＢの上面にエクステンション領域ＥＸが形成される。なお、給電部形成領域Ｂ１および容量素子形成領域Ｃ１の、素子分離領域ＥＩおよびその直下の半導体基板ＳＢにはエクステンション領域ＥＸは形成されない。
【0058】
次に、図１５に示すように、半導体基板ＳＢの主面の全面上に、例えばＣＶＤ法を用いて絶縁膜を形成した後、ドライエッチング法を用いて当該絶縁膜を一部除去し、半導体基板ＳＢの上面を露出させることで、当該絶縁膜からなるサイドウォールＳＷを形成する。サイドウォールＳＷは、オフセットスペーサＯＳが露出している方の側壁に、自己整合的に形成される。サイドウォールＳＷの材料は、例えば酸化シリコン膜、または窒化シリコン膜と酸化シリコン膜の積層膜などとすることができる。
【0059】
その後、イオン注入法を用いて、半導体基板ＳＢの上面にＮ型の不純物（例えばＡｓ（ヒ素））を、エクステンション領域ＥＸを形成するために行ったイオン注入工程よりも高い濃度で打ち込む。これにより、ＭＯＮＯＳメモリ形成領域Ａ１および低耐圧素子形成領域Ｄ１の半導体基板ＳＢの主面に、エクステンション領域ＥＸよりも不純物濃度が高い拡散層ＳＬを形成する。拡散層ＳＬは、エクステンション領域ＥＸよりも接合深さが深い半導体領域である。
【0060】
なお、本実施の形態では一度のイオン注入工程によりＭＯＮＯＳメモリ形成領域Ａ１および低耐圧素子形成領域Ｄ１のエクステンション領域ＥＸを形成し、また、一度のイオン注入工程によりＭＯＮＯＳメモリ形成領域Ａ１および低耐圧素子形成領域Ｄ１の拡散層ＳＬを形成している。ただし、実際には、素子の種類またはＮ型ＦＥＴ、Ｐ型ＦＥＴなどの違いなどにより、イオン注入工程を分けてエクステンション領域ＥＸまたは拡散層ＳＬの形成を行うことが考えられる。
【0061】
ＭＯＮＯＳメモリ形成領域Ａ１では、ＯＮＯ膜を介して接するポリシリコン膜Ｐ１、Ｐ２を含む構造体、当該構造体の側壁のオフセットスペーサＯＳおよびサイドウォールＳＷから露出する半導体基板ＳＢの上面に拡散層ＳＬが形成される。したがって、隣り合うポリシリコン膜Ｐ２同士の間であって、ダミーゲート電極ＤＰ（図１１参照）が形成されていた領域の直下の半導体基板ＳＢの上面にも、エクステンション領域ＥＸに挟まれるように、拡散層ＳＬが形成される。
【0062】
低耐圧素子形成領域Ｄ１では、ポリシリコン膜Ｐ１、ポリシリコン膜Ｐ１の側壁のオフセットスペーサＯＳおよびサイドウォールＳＷの横に露出する半導体基板ＳＢの上面に拡散層ＳＬが形成される。なお、給電部形成領域Ｂ１および容量素子形成領域Ｃ１の、素子分離領域ＥＩおよびその直下の半導体基板ＳＢには拡散層ＳＬは形成されない。
【0063】
拡散層ＳＬを形成することにより、ＭＯＮＯＳメモリ形成領域Ａ１および低耐圧素子形成領域Ｄ１のそれぞれの半導体基板ＳＢの上面に、エクステンション領域ＥＸおよびエクステンション領域ＥＸに隣接する拡散層ＳＬからなるソース・ドレイン領域が形成される。当該ソース・ドレイン領域は、不純物濃度が比較的高い拡散層ＳＬと、不純物濃度が拡散層ＳＬよりも低いエクステンション領域ＥＸとを有するＬＤＤ（Lightly Doped Drain）構造を有している。
【0064】
ここで、容量素子形成領域Ｃ１を囲む半導体基板ＳＢの上面（図示しない）に、ウエルの給電部となる拡散層を形成してもよい。当該ウエル給電部は、例えば半導体基板ＳＢの主面に、平面視において容量素子形成領域Ｃ１の素子分離領域ＥＩの周囲を囲む環状に形成され、半導体基板に電位を供給する半導体領域である。ウエル給電部は、拡散層ＳＬを形成する工程と同一のイオン注入工程で形成するか、または別のイオン注入工程を行うことにより形成することができる。ウエル給電部については、図２５を用いて後述する。
【0065】
次に、図１６および図１７に示すように、周知のサリサイド技術を用いて、拡散層ＳＬの上面およびポリシリコン膜Ｐ２の上面にシリサイド層Ｓ１を形成する。図１６は、製造工程中の半導体装置を示す平面レイアウトであり、図１７の容量素子形成領域Ｃ１は、図１６のＣ−Ｃ線における断面を示すものである。図１６では、図を分かりやすくするため、ポリシリコン膜Ｐ１上の窒化シリコン膜Ｎ２（図１７参照）を図示していない。
【0067】
図１７に示すシリサイド層Ｓ１は、例えばコバルトシリサイド（ＣｏＳｉ）からなる導電膜である。シリサイド層Ｓ１は、半導体基板ＳＢ上にＣｏ（コバルト）などの金属膜を形成した後、熱処理により当該金属膜とシリコン膜とを反応させて形成する。このときポリシリコン膜Ｐ１の上面は窒化シリコン膜Ｎ２により覆われているため、ポリシリコン膜Ｐ１の上面にはシリサイド層Ｓ１は形成されない。
【0068】
次に、図１８に示すように、半導体基板ＳＢの上面の全面上に、ＣＶＤ法などを用いて、例えば窒化シリコン膜からなるエッチングストッパ膜ＥＳと、例えば酸化シリコン膜からなる層間絶縁膜Ｌ１とを順次形成する。
【0069】
次に、図１９に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて半導体基板ＳＢ上の構造体の上面を研磨して後退させる。具体的には、層間絶縁膜Ｌ１、エッチングストッパ膜ＥＳ、シリサイド層Ｓ１、酸化シリコン膜Ｘ１、Ｘ２、窒化シリコン膜Ｎ１、Ｎ２、ポリシリコン膜Ｐ１、Ｐ２、オフセットスペーサＯＳおよびサイドウォールＳＷを研磨する。これにより、研磨された各膜の上面高さは、上記研磨工程前のポリシリコン膜Ｐ２の上面高さ以下であって、ポリシリコン膜Ｐ１、Ｐ２の底面よりも高い、一定の高さに揃い、平坦化される。これにより、ポリシリコン膜Ｐ２上のシリサイド層Ｓ１は除去され、ポリシリコン膜Ｐ１、Ｐ２の上面が露出する。
【0070】
上記研磨工程により、ＭＯＮＯＳメモリ形成領域Ａ１および給電部形成領域Ｂ１では、ポリシリコン膜Ｐ１からなるコントロールゲート電極ＣＧが形成され、ポリシリコン膜Ｐ２からなるメモリゲート電極ＭＧが形成される。なお、給電部形成領域Ｂ１のコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧは、後に形成するＭＯＮＯＳメモリを構成するｎチャネル型のＦＥＴ（Field Effect Transistor）のゲート電極として機能する導電層ではない。給電部形成領域Ｂ１のコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧは、ＭＯＮＯＳメモリ形成領域Ａ１のコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧに所定の電位を供給するために用いられる導電層である。
【0071】
これにより、ＭＯＮＯＳメモリ形成領域Ａ１では、ゲート絶縁膜ＧＦ、コントロールゲート電極ＣＧ、ＯＮＯ膜、メモリゲート電極ＭＧ、エクステンション領域ＥＸおよび拡散層ＳＬを含むＭＯＮＯＳメモリが形成される。ＯＮＯ膜は、情報を保持する電荷蓄積膜である窒化シリコン膜Ｎ１と、窒化シリコン膜Ｎ１をコントロールゲート電極ＣＧ、メモリゲート電極ＭＧおよび半導体基板ＳＢから絶縁するための酸化シリコン膜Ｘ１、Ｘ２とを含んでいる。ＭＯＮＯＳメモリは、メモリゲート電極ＭＧの直下の窒化シリコン膜Ｎ１中に電荷を蓄積することで情報を記憶することができる不揮発性メモリである。窒化シリコン膜Ｎ１への電荷の出し入れの方法には２通りがあり、一つはメモリゲート電極ＭＧの下の窒化シリコン膜Ｎ１の全面に、トンネル電流で電子を出し入れすることにより書き込み、消去を行なう方法であり、もう一つはホットキャリアを用いる方法である。
【0072】
当該ＭＯＮＯＳメモリは、コントロールゲート電極ＣＧにＯＮＯ膜を介して隣接するメモリゲート電極ＭＧを有する、スプリットゲート型の構造を有している。なお、ＭＯＮＯＳメモリ形成領域Ａ１では、ダミーゲート電極ＤＰ（図１１参照）が形成されていた領域を挟んで一対のＭＯＮＯＳメモリが形成されており、この一対のＭＯＮＯＳメモリは、その間の半導体基板ＳＢの上面に形成されたソース・ドレイン領域（ここではソース領域とする）を共有している。
【0073】
また、上記研磨工程により、給電部形成領域Ｂ１に、互いにＯＮＯ膜を介して絶縁されたコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧを有する給電部を形成する。上述したように、給電部はＭＯＮＯＳメモリのコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧに所定の電位を供給するためのコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧを有している。給電部を構成するコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの上面には、後の工程で形成するコンタクトプラグがシリサイド層（図示しない）を介して接続される。
【0074】
また、上記研磨工程により、容量素子形成領域Ｃ１に、互いにＯＮＯ膜を介して絶縁されたポリシリコン膜Ｐ１、Ｐ２からなるＰＩＰ（Poly-Insulator-Poly）容量素子を形成する。ＰＩＰ容量素子は、互いにＯＮＯ膜を介して絶縁されたポリシリコン膜Ｐ１とポリシリコン膜Ｐ２との間に容量を発生させることで、容量素子として機能させることが可能である。
【0075】
容量素子の構造としては、ポリシリコン膜上に絶縁膜を介して他のポリシリコン膜を、半導体基板の主面に対して垂直な方向に積層した構造を用いることが考えられる。これに対し、本実施の形態では、異なるポリシリコン膜Ｐ１、Ｐ２を、半導体基板ＳＢの上面に沿う方向に並べ、互いをＯＮＯ膜により絶縁させることで、ＰＩＰ容量素子を形成している。本実施の形態のＰＩＰ容量素子は、異なるポリシリコン膜を半導体基板の主面に対して垂直な方向に積層する構造ではないため、素子の高さを低くすることができ、また、他のメモリ素子またはＦＥＴなどと素子の高さを揃えることができる。したがって、半導体装置の微細化を容易にすることができる。このように、ＰＩＰ容量素子を構成し、相互間に容量を発生させるポリシリコン膜Ｐ１、Ｐ２のそれぞれの上面の高さは、ＭＯＮＯＳメモリを構成するコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面の高さと同じになっている。
【0076】
次に、図２０に示すように、例えばＣＶＤ法を用いて半導体基板ＳＢの上面の全面上に酸化シリコン膜Ｘ３を形成した後、フォトリソグラフィ技術およびドライエッチング法を用いて酸化シリコン膜Ｘ３を加工し、低耐圧素子形成領域Ｄ１のポリシリコン膜Ｐ１の上面を酸化シリコン膜Ｘ３から露出させる。その後、酸化シリコン膜Ｘ３をマスクとするウェットエッチング法を用いて、低耐圧素子形成領域Ｄ１のポリシリコン膜Ｐ１を除去し、当該ポリシリコン膜Ｐ１の直下のゲート絶縁膜ＧＦを露出させる。ここでは、ポリシリコン膜Ｐ１を除去する際、その下地の膜がダメージを受けることを回避するために、ウェットエッチング法を用いる場合について説明したが、ポリシリコン膜Ｐ１の除去はドライエッチング法により行っても構わない。
【0077】
なお、低耐圧素子形成領域Ｄ１のポリシリコン膜Ｐ１を除去した後に、熱処理を施すなどして低耐圧素子形成領域Ｄ１のゲート絶縁膜ＧＦの膜厚を大きくしてもよい。
【0078】
次に、図２１に示すように、酸化シリコン膜Ｘ３をエッチバックするなどして除去した後、例えばスパッタリング法などを用いて、半導体基板ＳＢの上面の全面上に、例えば窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、または窒化タンタル（ＴａＮ）などからなる金属膜を形成する。これにより、図２０を用いて説明した工程において、低耐圧素子形成領域Ｄ１のポリシリコン膜Ｐ１を除去した領域に形成された溝に、上記金属膜を完全に埋め込む。
【0079】
続いて、ＣＭＰ法などを用いて、余分な上記金属膜を除去することにより、ポリシリコン膜Ｐ１、Ｐ２、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、層間絶縁膜Ｌ１およびエッチングストッパ膜ＥＳのそれぞれの上面を露出させる。これにより、低耐圧素子形成領域Ｄ１のゲート絶縁膜ＧＦ上に、上記金属膜からなるゲート電極Ｇ１を形成する。上記ＣＭＰ法による研磨工程により、ゲート電極Ｇ１の上面の高さは、ポリシリコン膜Ｐ１、Ｐ２、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、層間絶縁膜Ｌ１およびエッチングストッパ膜ＥＳのそれぞれの上面の高さと同じになっている。
【0080】
これにより、低耐圧素子形成領域Ｄ１には、ゲート電極Ｇ１、拡散層ＳＬおよびエクステンション領域ＥＸを含むｎチャネル型の低耐圧のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成される。当該ＭＯＳＦＥＴはＭＯＮＯＳメモリよりも低い電圧で駆動し、ロジック回路などにおいてスイッチングなどに使用される素子である。
【0081】
次に、図２２に示すように、例えばＣＶＤ法を用いて半導体基板ＳＢの上面の全面上に酸化シリコン膜Ｘ４を形成した後、フォトリソグラフィ技術およびドライエッチング法を用いて酸化シリコン膜Ｘ４からを加工し、給電部形成領域Ｂ１のコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を酸化シリコン膜Ｘ４から露出させる。その後、周知のサリサイド技術を用いて、給電部形成領域Ｂ１のコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面に、例えばコバルトシリサイド（ＣｏＳｉ）からなるシリサイド層Ｓ２を形成する。シリサイド層Ｓ１、Ｓ２は、後の工程で形成するコンタクトプラグと、拡散層ＳＬ、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ポリシリコン膜Ｐ１およびＰ２とを電気的に接続させる際に、接触抵抗を低減させるために設ける導電層である。
【0082】
なお、図２２に示す断面図において、容量素子形成領域Ｃ１にはシリサイド層Ｓ２を形成していないが、図２２に示していない領域では、図２５を用いて後述するように、容量素子を構成するポリシリコン膜Ｐ１、Ｐ２上にシリサイド層Ｓ２を形成している。また、図２２のＭＯＮＯＳメモリ形成領域Ａ１のコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧには、給電部形成領域Ｂ１のコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧから電位が供給されるため、ＭＯＮＯＳメモリ形成領域Ａ１のコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面にはシリサイド層Ｓ２を形成していない。
【0083】
次に、図２３に示すように、酸化シリコン膜Ｘ４を除去した後、半導体基板ＳＢの上面の全面上に、ＣＶＤ法などを用いて、例えば酸化シリコン膜からなる層間絶縁膜Ｌ２を形成する。これにより、層間絶縁膜Ｌ１、エッチングストッパ膜ＥＳ、サイドウォールＳＷ、オフセットスペーサＯＳ、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、酸化シリコン膜Ｘ１、Ｘ２、窒化シリコン膜Ｎ１、シリサイド層Ｓ２、ポリシリコン膜Ｐ１、Ｐ２およびの上面を層間絶縁膜Ｌ２により覆う。
【0084】
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜Ｌ１を貫通するコンタクトホールと、層間絶縁膜Ｌ１、Ｌ２およびエッチングストッパ膜ＥＳを貫通するコンタクトホールとをそれぞれ複数形成する。
【0085】
ＭＯＮＯＳメモリ形成領域Ａ１では、層間絶縁膜Ｌ１、Ｌ２およびエッチングストッパ膜ＥＳを貫通するコンタクトホールを開口することで、拡散層ＳＬの上面のシリサイド層Ｓ１の上面を露出する。給電部形成領域Ｂ１では、層間絶縁膜Ｌ１を貫通するコンタクトホールを開口してコントロールゲート電極ＣＧの上面のシリサイド層Ｓ２の上面を露出させ、また、層間絶縁膜Ｌ１、Ｌ２およびエッチングストッパ膜ＥＳを貫通するコンタクトホールを開口することで、サイドウォール状に形成されたメモリゲート電極ＭＧの上面のシリサイド層Ｓ２の上面を露出させる。給電部の端部のサイドウォール状のメモリゲート電極ＭＧ上のシリサイド層Ｓ２を露出させるコンタクトホールは、当該メモリゲート電極ＭＧに隣接し、平面視においてメモリゲート電極ＭＧに囲まれたコントロールゲート電極ＣＧの上面のシリサイド層Ｓ２を露出していてもよい。
【0086】
容量素子形成領域Ｃ１では、図２３には示していない領域において、層間絶縁膜Ｌ１を貫通するコンタクトホールを開口してポリシリコン膜Ｐ１、Ｐ２のそれぞれの上面を露出させる。低耐圧素子形成領域Ｄ１では、層間絶縁膜Ｌ１、Ｌ２およびエッチングストッパ膜ＥＳを貫通するコンタクトホールを開口することで、拡散層ＳＬの上面のシリサイド層Ｓ１の上面を露出させ、また、図示していない領域において、層間絶縁膜Ｌ１を貫通するコンタクトホールを開口してゲート電極Ｇ１の上面を露出させる。
【0087】
次に、図２４、図２５および図２６に示すように、上記複数のコンタクトホールのそれぞれの内部に、例えば主にＷ（タングステン）を含むコンタクトプラグ（接続部材）Ｃ２を形成することにより、本実施の形態の半導体装置が完成する。図２４は、図１０と同様に、製造工程中の半導体装置のうち、ＭＯＮＯＳメモリの形成領域およびそのＭＯＮＯＳメモリの給電部の形成領域を示す平面レイアウトである。図２６のＭＯＮＯＳメモリ形成領域Ａ１は、図２４のＡ−Ａ線における断面であり、図２６の給電部形成領域Ｂ１は、図２４のＢ−Ｂ線における断面である。また、図２５は、図６および図９と同様に、製造工程中の半導体装置のうち、容量素子の形成領域を示す平面レイアウトであり、図２６の容量素子形成領域Ｃ１は、図２５のＣ−Ｃ線における断面である。
【0088】
複数のコンタクトプラグＣ２のそれぞれは、拡散層ＳＬ、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ポリシリコン膜Ｐ１、Ｐ２およびゲート電極Ｇ１に所定の電位を供給するために形成される導電体である。
【0089】
コンタクトプラグＣ２を形成する場合は、まず、半導体基板ＳＢの上面の全面上にスパッタリング法などを用いてバリアメタル膜（図示しない）を形成し、コンタクトホール内の表面をバリアメタル膜により覆う。その後、タングステン膜をスパッタリング法などを用いて形成し、複数のコンタクトホールのそれぞれの内部を完全に埋め込む。続いて、ＣＭＰ法などを用いて、層間絶縁膜Ｌ２上の余分なバリアメタル膜およびタングステン膜を除去することで層間絶縁膜Ｌ２の上面を露出させ、層間絶縁膜Ｌ２とタングステン膜との上面を平坦化することで、各コンタクトホール内に、バリアメタル膜およびタングステン膜からなるコンタクトプラグＣ２を形成する。
【0090】
図２６の給電部形成領域Ｂ１に示すように、サイドウォール状に形成されたメモリゲート電極ＭＧ上にシリサイド層Ｓ２を介して接続されたコンタクトプラグＣ２は、当該メモリゲート電極ＭＧに隣接するコントロールゲート電極ＣＧにシリサイド層Ｓ２を介して電気的に接続されていてもよい。このコントロールゲート電極ＣＧは、ＭＯＮＯＳメモリ形成領域Ａ１のコントロールゲート電極ＣＧとは電気的に接続されておらず、図２４の給電部に示すように、平面視において周囲をメモリゲート電極ＭＧにより囲まれ、電気的に孤立している。
【0091】
このように、コンタクトプラグＣ２をメモリゲート電極ＭＧに電気的に接続させる際、孤立したコントロールゲート電極ＣＧの上面も覆うようにコンタクトプラグＣ２を形成するのは、メモリゲート電極ＭＧがサイドウォール状に自己整合的に形成されていることに起因する。すなわち、メモリゲート電極ＭＧの上面の面積、すなわち平面視における面積が小さいため、コンタクトプラグＣ２を精度良く確実にメモリゲート電極ＭＧのみに接続することは困難である。そこで、ここでは、ＭＯＮＯＳメモリから電気的に絶縁されたコントロールゲート電極ＣＧを形成し、当該コントロールゲート電極ＣＧに跨る幅の広いコンタクトプラグＣ２をメモリゲート電極ＭＧ上に形成することで、メモリゲート電極ＭＧへの給電の確実性を高めている。
【0092】
このような構成は、図２５に示すように、サイドウォール状に形成されたポリシリコン膜Ｐ２にコンタクトプラグＣ２を電気的に接続させる箇所にも用いられている。なお、図２５では、ポリシリコン膜Ｐ１、Ｐ２に加えて、ポリシリコン膜Ｐ１、Ｐ２のそれぞれの上部に形成されたシリサイド層Ｓ２も図示している。コンタクトプラグＣ２は、シリサイド層Ｓ２に接続されることで、シリサイド層Ｓ２の直下のポリシリコン膜Ｐ１またはＰ２に電気的に接続されている。
【0093】
ポリシリコン膜Ｐ２に電位を供給するためのコンタクトプラグＣ２は、ポリシリコン膜Ｐ２上のシリサイド層Ｓ２と、ＰＩＰ容量素子において容量を発生させるポリシリコン膜Ｐ１から絶縁され、平面視においてポリシリコン膜Ｐ２に囲まれたポリシリコン膜Ｐ１（図示しない）の直上のシリサイド層Ｓ２とに跨って形成されている。これにより、上述したメモリゲート電極ＭＧ（図２４参照）と同様に、サイドウォール状に形成され、平面視における幅が小さいポリシリコン膜Ｐ２に対し、コンタクトプラグＣ２を確実に接続させることができる。
【0094】
なお、図２５に示すように、ポリシリコン膜Ｐ１、Ｐ２のそれぞれに給電する領域以外の領域、すなわちポリシリコン膜Ｐ１、Ｐ２が容量を発生させるために、ＯＮＯ膜を介して隣接する領域には、シリサイド層Ｓ２を形成していない。これは、ポリシリコン膜Ｐ１、Ｐ２の上部にシリサイド層Ｓ２を形成した場合に、酸化シリコン膜Ｘ１、Ｘ２および窒化シリコン膜Ｎ２からなるＯＮＯ膜を介して近接しているポリシリコン膜Ｐ１、Ｐ２同士が、その上部のシリサイド層Ｓ２同士の接触により短絡することを避けるためである。したがって、第２方向に延在する複数のポリシリコン膜Ｐ１と、第２方向に延在する複数のポリシリコン膜Ｐ２とが第１方向に交互に並ぶ領域、すなわち容量を発生させる領域では、ポリシリコン膜Ｐ１、Ｐ２の上部にシリサイド層Ｓ２を形成していない（図２２参照）。
【0095】
また、ポリシリコン膜Ｐ１のパターンのうち、第１方向に延在するパターンには、ポリシリコン膜Ｐ１に電位を供給するためのコンタクトプラグＣ２が接続されており、ポリシリコン膜Ｐ１の第１方向に延在するパターン上には、コンタクトプラグＣ２との間にシリサイド層Ｓ２が形成されている。
【0096】
ここで、図８を用いて説明した工程において、図８に示していない領域における容量素子形成領域Ｃ１のポリシリコン膜Ｐ２の一部を除去していない場合、図６に示すように、櫛型の形状を有するポリシリコン膜Ｐ１のうち、第１方向に延在するパターンに隣接してポリシリコン膜Ｐ２が残ることとなる。この場合、第１方向に延在するパターンと、それに隣接するポリシリコン膜Ｐ２との上面にシリサイド層Ｓ２を形成すると、ポリシリコン膜Ｐ１、Ｐ２同士が、その上部のシリサイド層Ｓ２同士が接触することにより短絡する虞がある。これを避けるため、本実施の形態では、図８を用いて説明した工程において、容量素子形成領域Ｃ１のポリシリコン膜Ｐ２の一部を除去し、ポリシリコン膜Ｐ１、Ｐ２間の短絡を防ぐことを可能としている。また、櫛型のポリシリコン膜Ｐ１上にコンタクトプラグＣ２を接続する際、コンタクトホールの形成の位置ずれにより、ポリシリコン膜Ｐ１、Ｐ２間の短絡を防ぐことができる。
【0097】
図２５には、半導体基板ＳＢ（図示しない）の上面に形成されたウエルに電位を供給するために、半導体基板ＳＢの上面に形成されたウエル給電部ＷＳを示している。ウエル給電部ＷＳは、半導体基板ＳＢの上面に、例えばＰ型の不純物（例えばＢ（ホウ素））をイオン注入することで、上部にＰＩＰ容量素子が形成されている素子分離領域ＥＩを平面視において囲むように、環状に形成されている。ウエル給電部ＷＳの上面にはシリサイド層Ｓ１（図示しない）が形成されており、ウエル給電部ＷＳ上にはシリサイド層Ｓ１を介してコンタクトプラグＣ２が形成されている。半導体基板ＳＢに、コンタクトプラグＣ２、シリサイド層Ｓ１およびウエル給電部ＷＳを介して電位を供給することで、ＰＩＰ容量素子の下部の半導体基板ＳＢの電位を固定することができる。
【0098】
図２４に示すように、ＭＯＮＯＳメモリが形成された領域では、図１０と異なり、ダミーゲート電極ＤＰは除去されており、ダミーゲート電極ＤＰが形成されていた領域の直下の半導体基板ＳＢ（図２６参照）の上面には、ソース・ドレイン領域を構成する拡散層ＳＬが形成されている。なお、図２４では図を分かりやすくするため、シリサイド層Ｓ１、Ｓ２の図示を省略している。シリサイド層Ｓ２は、ＭＯＮＯＳメモリを構成する領域のメモリゲート電極ＭＧおよびコントロールゲート電極ＣＧのそれぞれの上面には形成されていないが、給電部においては、メモリゲート電極ＭＧおよびコントロールゲート電極ＣＧと、それらの上部のコンタクトプラグＣ２との間にシリサイド層Ｓ２（図示しない）が形成されている。
【0099】
以下に、本実施の形態の半導体装置の製造方法の効果について説明する。
【0100】
スプリットゲート型のＭＯＮＯＳメモリの構造としては、図３２および図３３に示すように、半導体基板ＳＢ上にゲート絶縁膜ＧＦを介してコントロールゲート電極ＣＧａを形成し、その側壁のうちの一方、または両方に、ＯＮＯ膜を介して、自己整合的にサイドウォール状の形状で形成したメモリゲート電極ＭＧａを形成することが考えられる。ＯＮＯ膜は、酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２が順に形成された積層膜であり、窒化シリコン膜Ｎ１は、ＭＯＮＯＳメモリの電荷蓄積膜として機能する絶縁膜である。
【0101】
図３２および図３３は、比較例として、ＭＯＮＯＳメモリを含む半導体装置を示す断面図である。ここでは、上記コントロールゲート電極ＣＧａおよびメモリゲート電極ＭＧａに加えて、コントロールゲート電極ＣＧａ上の窒化シリコン膜Ｎ２と、半導体基板ＳＢの上面に形成されたエクステンション領域ＥＸおよび拡散層ＳＬからなるソース・ドレイン領域とを示している。なお、窒化シリコン膜Ｎ２は形成されず、コントロールゲート電極ＣＧａの上面の高さと、ＯＮＯ膜およびメモリゲート電極ＭＧａの最上面の高さが同等となっていてもよい。
【0102】
図３２および図３３に示すメモリゲート電極ＭＧａは、半導体基板ＳＢ上に、ゲート絶縁膜ＧＦを介してコントロールゲート電極ＣＧａおよび窒化シリコン膜Ｎ２からなる積層膜のパターンを形成した後に、半導体基板上に当該積層膜を覆うＯＮＯ膜およびポリシリコン膜をＣＶＤ法などにより形成（堆積）し、続いてドライエッチング法により当該ポリシリコン膜を一部除去して形成する。つまり、上記ポリシリコン膜の一部は、コントロールゲート電極ＣＧａの側壁に、自己整合的にサイドウォール状の形状で残り、上記ポリシリコン膜からなるメモリゲート電極ＭＧａが形成される。
【0103】
上記比較例では、メモリゲート電極ＭＧａはサイドウォール状に形成されているため、コントロールゲート電極ＣＧａのゲート長方向において、メモリゲート電極ＭＧａの上面の高さは、コントロールゲート電極ＣＧａの側壁から離れる程低くなる。この場合のメモリゲート電極ＭＧａの端部の、最も低い高さ（膜厚）を、図３２に示すようにＬとする。このような形状のメモリゲート電極ＭＧａを有するＭＯＮＯＳメモリを微細化させようとすると、メモリゲート電極ＭＧａを形成した後にソース・ドレイン領域など形成するために行うイオン注入工程において、注入する不純物がメモリゲート電極ＭＧａを突き抜け、半導体基板ＳＢの上面に打ち込まれる。この場合、半導体基板ＳＢの上面に余計な不純物イオンが打ち込まれることにより、ＭＯＮＯＳメモリの特性、すなわち情報の消去特性および書き込み特性などが変化し、半導体装置の信頼性が低下する問題がある。
【0104】
不純物イオンの突き抜けを防ぐためには、メモリゲート電極ＭＧａが所定の高さ（膜厚）Ｘを有している必要があるのに対し、メモリゲート電極ＭＧａの高さは一定でなく、ゲート長方向において一方の端部の高さ（膜厚）Ｌが低くなっている。つまり、図３２に示す比較例の半導体装置では、不純物イオンがメモリゲート電極ＭＧａを突き抜けないために必要な高さＸを保ったまま、ＭＯＮＯＳメモリを微細化することができない。
【0105】
すなわち、メモリゲート電極ＭＧａの一方の端部の高さ（膜厚）Ｌが、不純物イオンの突き抜けを防止できる高さ（膜厚）Ｘを保つようにＭＯＮＯＳメモリを微細化しようとしても、メモリゲート電極ＭＧａは自己整合的に形成されているため、メモリゲート電極ＭＧａの最上面の高さは、一方の端部の上面の高さＬよりも高くなる。また、メモリゲート電極ＭＧａの側壁にＯＮＯ膜を介して隣接する積層膜、すなわちコントロールゲート電極ＣＧａを含む積層膜の上面の高さは、メモリゲート電極ＭＧａの端部の上面の高さＬよりも高くなる。このため、メモリゲート電極ＭＧａおよびメモリゲート電極ＭＧａに隣接する積層膜のそれぞれの最上面の高さを、メモリゲート電極ＭＧａが不純物イオンを突き抜けさせない程度の高さまで低くすることができない。
【0106】
このように、不純物イオンの突き抜けを防ごうとすると、メモリゲート電極ＭＧａがサイドウォール状の形状を有していることに起因してＭＯＮＯＳメモリの微細化が困難となる問題がある。
【0107】
また、図３３に示すように、自己整合的に形成したメモリゲート電極ＭＧａの形状は、その底部において、裾が広がるように、コントロールゲート電極ＣＧａから離れる方向に延在する傾向があり、この傾向は、ＭＯＮＯＳメモリを微細化する程顕著になる。ＭＯＮＯＳメモリの特性および信頼性は、メモリゲート電極ＭＧａのゲート長方向の幅と、その垂直性に大きく影響を受ける。
【0108】
なお、ここでいう垂直性とは、半導体基板ＳＢの主面に対し、メモリゲート電極ＭＧａの側壁が如何に垂直に近い角度で形成されているかを示す程度を意味する。メモリゲート電極ＭＧａの側壁の垂直性が高い程、ＭＯＮＯＳメモリの特性を一定に保ち、ＭＯＮＯＳメモリの信頼性を保つことが容易になる。つまり、メモリゲート電極ＭＧａの側壁であって、メモリゲート電極ＭＧａとコントロールゲート電極ＣＧａとが接する側の反対側の側壁と、半導体基板ＳＢとが成す角度が垂直に近ければ、半導体装置の信頼性が低下することを防ぐことができる。
【0109】
しかし、上述したように、サイドウォール状のメモリゲート電極ＭＧａは、ＭＯＮＯＳメモリが微細化すると、その底部が半導体基板の上面に沿って広がり、垂直性を保つことが困難となる。また、サイドウォール状のメモリゲート電極ＭＧａは、その上面から下面に近付く程、ゲート長方向の幅が広くなるため、当該幅を一定に保ってメモリゲート電極ＭＧａを形成することは、ＭＯＮＯＳメモリを微細化する程困難となる。このため、ＭＯＮＯＳメモリを微細化しようとすると、サイドウォール状のメモリゲート電極ＭＧａの垂直性を保ち、ゲート長方向の幅を所望の一定の幅で形成することができないため、ＭＯＮＯＳメモリの特性が変化し、半導体装置の信頼性が低下する虞がある。
【0110】
これに対し、本実施の形態では、コントロールゲート電極の側壁にサイドウォール状に形成したポリシリコン膜をメモリゲート電極として残す方法を用いていない。本実施の形態では、図５および図７を用いて説明したように、コントロール電極となるポリシリコン膜Ｐ１のパターンと、ダミーゲート電極ＤＰのパターンとの間の溝に埋め込んだポリシリコン膜Ｐ２により、メモリゲート電極ＭＧを形成している（図１９参照）。このように、図７に示した工程において、サイドウォール状に形成されたポリシリコン膜Ｐ２は除去し、ゲート電極として使用していない。
【0111】
上記のように溝に埋め込まれて形成されたポリシリコン膜Ｐ２は、上記比較例のメモリゲート電極ＭＧａ（図３２参照）のように、コントロールゲート電極ＣＧａから離れる程にその高さおよび幅が変化するような断面形状を有しておらず、図２６に示すように、メモリゲート電極ＭＧの断面形状は矩形になっている。
【0112】
したがって、本実施の形態の半導体装置の製造工程では、一つのメモリゲート電極ＭＧの上面の高さを、いずれの領域においても一定とし、メモリゲート電極ＭＧのゲート長方向の幅も、いずれの高さにおいても一定とすることができ、その側壁の垂直性を高めることができる。つまり、一つのメモリゲート電極ＭＧは、隣接するコントロールゲート電極ＣＧから離れるほど膜厚が薄くなることはなく、その膜厚が一様となっている。また、メモリゲート電極ＭＧの側壁のうち、コントロールゲート電極ＣＧと隣接していない方の側壁は、半導体基板ＳＢの主面に対して垂直に形成されている。
【0113】
このため、ＭＯＮＯＳメモリを微細化しても、メモリゲート電極ＭＧの高さがその端部において過度に低くなることはなく、ソース・ドレイン領域を形成する際などに行うイオン注入工程において、不純物イオンがメモリゲート電極ＭＧを突き抜けることを防ぐことができる。これにより、ＭＯＮＯＳメモリを微細化してもＭＯＮＯＳメモリの特性が変化することを防ぐことが可能となるため、半導体装置の信頼性を向上させることができる。
【0114】
また、メモリゲート電極ＭＧの幅は、図５に示すポリシリコン膜Ｐ１とダミーゲート電極ＤＰとの間隔を調整することにより、容易に制御することが可能となる。また、図３３に示した比較例の半導体装置と異なり、メモリゲート電極ＭＧの底部がゲート長方向に広がることも防ぐことができるため、ＭＯＮＯＳメモリの特性が変化することを防ぐことが可能となる。よって、メモリゲート電極ＭＧの幅の制御を容易にし、メモリゲート電極ＭＧの垂直性を高めることを可能とすることで、ＭＯＮＯＳメモリの特性、すなわち情報の消去特性および書き込み特性の調整が容易になるため、半導体装置の信頼性を向上させることができる。
【0115】
本実施の形態の製造方法により形成した半導体装置では、メモリゲート電極をサイドウォール状に形成する場合に比べて、一つのＭＯＮＯＳメモリに必要な面積を約半分にすることが可能である。
【0116】
また、本実施の形態では、図２６に示すように、ポリシリコン膜上に絶縁膜を介して他のポリシリコン膜を積層したＰＩＰ容量素子ではなく、異なるポリシリコン膜Ｐ１、Ｐ２を、半導体基板ＳＢの上面に沿う方向に並べ、ポリシリコン膜Ｐ１、Ｐ２間にＯＮＯ膜を介在させることで、容量素子を形成している。このため、上述したように、ＰＩＰ素子の高さを低くし、ＭＯＮＯＳメモリまたはロジック回路に用いるＦＥＴなどと高さを揃えることができ、半導体装置を微細化することが可能である。
【0117】
また、上記ＰＩＰ容量素子は、ＭＯＮＯＳメモリと同様に、半導体基板ＳＢの上面に沿う方向にポリシリコン膜Ｐ１、Ｐ２を並べて形成した構造を有しているため、ＭＯＮＯＳメモリ等と同一の工程でＰＩＰ容量素子を形成することができる。したがって、ポリシリコン膜上に絶縁膜を介して他のポリシリコン膜を積層してＰＩＰ容量素子を形成する場合に比べて、半導体装置の製造工程を簡略化することができ、スループットを向上させることができる。
【0118】
本実施の形態のＰＩＰ容量素子のように、櫛型のパターンを向かい合わせて容量を発生させる素子では、要求される容量の大きさに応じる場合、第２方向に延在し、第２方向に交互に並ぶポリシリコン膜Ｐ１、Ｐ２の複数のパターン、すなわち櫛の本数または長さなどを変更することで対応が可能となる。
【0119】
（実施の形態２）前記実施の形態１では、図１９を用いて説明した工程において、シリサイド層Ｓ１を研磨して除去する工程を含む半導体装置の製造方法について説明した。これに対し、本実施の形態では、上記研磨工程において、シリサイド層を研磨しない場合の半導体装置の製造方法について、以下に図２７〜図３１を用いて説明する。図２７〜図３１は、本実施の形態の半導体装置の製造方法を説明するための、製造工程中の半導体装置を示す断面図である。
【0120】
本実施の形態の半導体装置の製造工程では、まず、前記実施の形態１において図１〜図１２に示す工程を行うことで、半導体基板ＳＢ上に、ポリシリコン膜Ｐ１、Ｐ２を含むパターンを形成し、ダミーゲート電極ＤＰ（図１１参照）を除去する。
【0121】
次に、図２７に示すように、フォトレジスト膜ＰＲ４を除去した後、ドライエッチング法を用いて、酸化シリコン膜Ｘ１から露出するポリシリコン膜Ｐ２の上面を、選択的にエッチバックして後退させることで、ＭＯＮＯＳメモリ形成領域Ａ１、給電部形成領域Ｂ１および容量素子形成領域Ｃ１に、溝Ｄ２〜Ｄ４をそれぞれ形成する。つまり、ＭＯＮＯＳメモリ形成領域Ａ１のポリシリコン膜Ｐ２の直上に溝Ｄ２を形成し、給電部形成領域Ｂ１の隣り合うポリシリコン膜Ｐ１間に埋め込まれたポリシリコン膜Ｐ２の直上に溝Ｄ３を形成し、容量素子形成領域Ｃ１の隣り合うポリシリコン膜Ｐ１間に埋め込まれたポリシリコン膜Ｐ２の直上に溝Ｄ４を形成する。溝Ｄ２〜Ｄ４の側壁には酸化シリコン膜Ｘ２の側壁が露出し、溝Ｄ２〜Ｄ４の底面には、ポリシリコン膜Ｐ２が露出している。
【0122】
また、上記エッチバックにより、給電部形成領域Ｂ１および容量素子形成領域Ｃ１において、サイドウォール状に形成されたポリシリコン膜Ｐ２の上面も後退する。
【0123】
なお、エッチバックしたポリシリコン膜Ｐ２の上面の高さは、例えばポリシリコン膜Ｐ１の上面と同等か、それよりも高くする。これにより、ポリシリコン膜Ｐ２の上面の高さは、その側壁に接する酸化シリコン膜Ｘ２、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ１からなるＯＮＯ膜の上面の高さよりも低くなる。
【0124】
次に、図１３〜図１５を用いて説明した工程と同様の工程を行うことにより、図２８に示す構造を得る。すなわち、露出している酸化シリコン膜Ｘ１を除去した後、オフセットスペーサＯＳ、エクステンション領域ＥＸ、サイドウォールＳＷおよび拡散層ＳＬを順次形成する。
【0125】
ただし、前記実施の形態１と異なり、ポリシリコン膜Ｐ２の上面の高さは、その側壁に接するＯＮＯ膜の上面の高さよりも低いため、ポリシリコン膜Ｐ２の直上の溝Ｄ２〜Ｄ４のそれぞれの側壁に、オフセットスペーサＯＳを介してサイドウォールＳＷが形成される。また、給電部形成領域Ｂ１および容量素子形成領域Ｃ１において、サイドウォール状に形成されたポリシリコン膜Ｐ２の直上の、酸化シリコン膜Ｘ２の側壁には、オフセットスペーサＯＳを介してサイドウォールＳＷが形成される。
【0126】
これにより、ＭＯＮＯＳメモリ形成領域Ａ１のポリシリコン膜Ｐ２の上面、および給電部形成領域Ｂ１および容量素子形成領域Ｃ１の、隣り合うポリシリコン膜Ｐ１間に埋め込まれたポリシリコン膜Ｐ２の上面は、サイドウォールＳＷにより完全に覆われるため、半導体基板ＳＢ上に露出していない。また、給電部形成領域Ｂ１および容量素子形成領域Ｃ１において、サイドウォール状に形成されたポリシリコン膜Ｐ２の上面も、オフセットスペーサＯＳおよびサイドウォールＳＷに覆われているため、露出していない。このような構造を得るため、図２７を用いて説明したエッチバック工程では、後の図２８に示す工程により、サイドウォールＳＷがポリシリコン膜Ｐ２の上面を覆うために必要な分だけ、ポリシリコン膜Ｐ２の上面高さを半導体基板ＳＢの方向へ後退させる必要がある。
【0127】
サイドウォールＳＷがポリシリコン膜Ｐ２の上面を完全に覆うための構造としては、例えば、以下の構造が考えられる。つまり、ポリシリコン膜Ｐ２とポリシリコン膜Ｐ１とが並べられた方向、すなわち、後の工程でポリシリコン膜Ｐ２により形成するメモリゲート電極のゲート長方向の、ポリシリコン膜Ｐ２の長さを、オフセットスペーサＯＳの膜厚と、サイドウォールＳＷを構成する絶縁膜の膜厚とを足した長さの２倍の長さ以下とすることが考えられる。これにより、同方向の溝Ｄ２〜Ｄ４の幅が、オフセットスペーサＯＳの膜厚と、サイドウォールＳＷを構成する絶縁膜の膜厚とを足した長さの２倍以下となるため、サイドウォールＳＷの形成により溝Ｄ２〜Ｄ４のそれぞれの底面が、溝Ｄ２〜Ｄ４のそれぞれの両側の側壁に形成されたオフセットスペーサＯＳおよびサイドウォールＳＷにより完全に覆われることとなる。
【0128】
次に、図１６および図１７を用いて説明した工程と同様の工程を行うことにより、図２９に示す構造を得る。これにより、拡散層ＳＬの上面にシリサイド層Ｓ１を形成する。ここで、前記実施の形態１と異なり、ポリシリコン膜Ｐ２の上面はサイドウォールＳＷにより覆われているため、ＭＯＮＯＳメモリ形成領域Ａ１、給電部形成領域Ｂ１および容量素子形成領域Ｃ１のポリシリコン膜Ｐ２の上面にシリサイド層は形成されない。つまり、ここでシリサイド層Ｓ１が形成されるのは、拡散層ＳＬなどを含む、露出した半導体基板ＳＢの上面のみである。
【0129】
次に、図１８および図１９を用いて説明した工程と同様の工程を行うことにより、図３０に示す構造を得る。すなわち、エッチングストッパ膜ＥＳおよび層間絶縁膜Ｌ１を形成した後、ＣＭＰ法により、層間絶縁膜Ｌ１、エッチングストッパ膜ＥＳ、酸化シリコン膜Ｘ１、Ｘ２、窒化シリコン膜Ｎ１、Ｎ２、ポリシリコン膜Ｐ１、Ｐ２、オフセットスペーサＯＳおよびサイドウォールＳＷを研磨する。これにより、ポリシリコン膜Ｐ１、Ｐ２の上面を露出し、ＭＯＮＯＳメモリ形成領域Ａ１および給電部形成領域Ｂ１には、ポリシリコン膜Ｐ１からなるコントロールゲート電極ＣＧと、ポリシリコン膜Ｐ２からなるメモリゲート電極ＭＧを形成する。
【0130】
つまり、上記ＣＭＰ法による研磨工程では、メモリゲート電極ＭＧの直上の溝Ｄ２、Ｄ３のそれぞれの内側のサイドウォールＳＷは、研磨により完全に除去される。また、容量素子形成領域Ｃ１において、隣り合うポリシリコン膜Ｐ１間のポリシリコン膜Ｐ２の直上のサイドウォールＳＷは研磨により完全に除去される。これにより、メモリゲート電極ＭＧ、コントロールゲート電極ＣＧ、ポリシリコン膜Ｐ１およびＰ２のそれぞれの上面はいずれも露出する。このとき、サイドウォール状に形成されたメモリゲート電極ＭＧおよびポリシリコン膜Ｐ２も露出する。
【0131】
本実施の形態の半導体装置の製造方法の主な特徴は、前記実施の形態１と異なり、図３０を用いて説明した研磨工程において、シリサイド層が研磨されていないことにある。このように、シリサイド層を研磨しないことは、図２７および図２８を用いて説明した工程により、上面を後退させたポリシリコン膜Ｐ２の上面を、サイドウォールＳＷにより覆ったことにより、図２９の工程においてポリシリコン膜Ｐ２上にシリサイド層が形成されることを防ぐことで実現できる。
【0132】
ここで、上述したようにポリシリコン膜Ｐ２（図２９参照）の上面にシリサイド層を形成しないようにしているのは、上記研磨工程でシリサイド層を研磨することにより生じるシリサイド層の残渣が、後の製造工程に悪影響を及ぼすことを防ぐためである。すなわち、シリサイド層は、コバルトシリサイド（ＣｏＳｉ）など、金属を含む導体膜であり、それを研磨して生じた残渣は、窒化シリコン膜または酸化シリコン膜などの絶縁膜または半導体層を研磨して生じた残渣に比べて、半導体基板ＳＢ、ポリシリコン膜Ｐ１またはＰ２などの半導体層を傷つけやすく、また、後の成膜工程で形成する膜に与える影響が大きい。シリサイド層の残渣の発生に起因して、半導体基板ＳＢを含む半導体層がダメージを受け、また、この後の工程で成膜する層間絶縁膜などに成膜不良が生じた場合、半導体装置の信頼性が低下する問題が起こる。
【0133】
このため、図３０を用いて説明したＣＭＰ法などによる研磨工程では、シリサイド層を研磨しないことが望ましい。そこで、本実施の形態では、ポリシリコン膜Ｐ１、Ｐ２の表面をサイドウォールＳＷなどの絶縁膜で覆い、図２９を用いて説明した工程で、ポリシリコン膜Ｐ１、Ｐ２の上面にシリサイド層を形成しないようにすることで、後の研磨工程でシリサイド層が研磨され、半導体基板ＳＢ上にシリサイド層の残渣が生じることを防いでいる。
【0134】
これにより、半導体基板ＳＢなどの半導体層がダメージを受けることを防ぐことができ、また、上記研磨工程後の成膜不良の発生を防ぐことができるため、半導体装置の信頼性を向上させることができる。
【0135】
この後の工程は、図２０〜図２６を用いて説明した工程と同様の工程を行うことで、図３１に示す本実施の形態の半導体装置が完成する。すなわち、金属膜からなるゲート電極Ｇ１を形成した後、給電部などの半導体層の上面にシリサイド層Ｓ２を形成し、続いて層間絶縁膜Ｌ２と、層間絶縁膜Ｌ２などを貫通するコンタクトプラグＣ２とを形成する。
【0136】
本実施の形態の半導体装置の製造方法では、前記実施の形態と同じ効果に加えて、上述したように、シリサイド層の研磨を防ぐことで、半導体装置の信頼性を向上させる効果を得ることができる。
【0137】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0138】
例えば、前記実施の形態１、２では、半導体基板上にｎチャネル型のＭＯＳＦＥＴを形成する場合について説明したが、半導体素子はｐチャネル型のＭＯＳＦＥＴでもよく、また、ＭＩＳ（Metal Insulator Semiconductor）型のＦＥＴであってもよい。
【符号の説明】
【0139】
Ａ１ ＭＯＮＯＳメモリ形成領域Ｂ１ 給電部形成領域
Ｃ１ 容量素子形成領域
Ｃ２ コンタクトプラグ
ＣＧ コントロールゲート電極
ＣＧａ コントロールゲート電極
Ｄ１ 低耐圧素子形成領域
Ｄ２〜Ｄ４ 溝
ＤＰ ダミーゲート電極
ＥＩ 素子分離領域
ＥＳ エッチングストッパ膜
ＥＸ エクステンション領域
Ｇ１ ゲート電極
ＧＦ ゲート絶縁膜
ＩＦ 絶縁膜
Ｌ１、Ｌ２ 層間絶縁膜
ＭＧ、ＭＧａ メモリゲート電極
Ｎ１、Ｎ２ 窒化シリコン膜
ＯＳ オフセットスペーサ
Ｐ１、Ｐ２ ポリシリコン膜
ＰＲ１〜ＰＲ４ フォトレジスト膜
Ｓ１、Ｓ２ シリサイド層
ＳＢ 半導体基板
ＳＬ 拡散層
ＳＷ サイドウォール
ＷＳ ウエル給電部
Ｘ１〜Ｘ４ 酸化シリコン膜