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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5937503
(24)【登録日】2016年5月20日
(45)【発行日】2016年6月22日
(54)【発明の名称】半導体集積回路およびその動作方法
(51)【国際特許分類】
H02M 3/155 20060101AFI20160609BHJP
【ＦＩ】
H02M3/155 T
【請求項の数】20
【全頁数】26
(21)【出願番号】特願2012-282341(P2012-282341)
(22)【出願日】2012年12月26日
(65)【公開番号】特開2014-128097(P2014-128097A)
(43)【公開日】2014年7月7日
【審査請求日】2015年8月24日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100089071
【弁理士】
【氏名又は名称】玉村 静世
(72)【発明者】
【氏名】野見山 貴弘
(72)【発明者】
【氏名】立野 孝治
(72)【発明者】
【氏名】近藤 大介
【審査官】
宮本 秀一
(56)【参考文献】
【文献】
特開２００４−０４０８５４（ＪＰ，Ａ）
【文献】
特開昭５３−０７２５８３（ＪＰ，Ａ）
【文献】
特開２００３−３０９９６８（ＪＰ，Ａ）
【文献】
特開２０１２−１７０２３２（ＪＰ，Ａ）
【文献】
特開２００９−１３６０４５（ＪＰ，Ａ）
【文献】
特開２００７−２２７７６３（ＪＰ，Ａ）
【文献】
特開２００１−０１６０８３（ＪＰ，Ａ）
【文献】
特開２００７−２２８７１１（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ２１／８２２、
２７／０４
Ｈ０２Ｍ３／００−３／４４
(57)【特許請求の範囲】
【請求項1】
半導体集積回路は、ハイサイドスイッチ素子と、ローサイドスイッチ素子と、コントローラとを具備して、
前記ハイサイドスイッチ素子の一端には、デカップリングインダクターを介して入力電圧が供給可能とされ、前記ハイサイドスイッチ素子の他端と前記ローサイドスイッチ素子の一端とはスイッチングノードに接続され、前記ローサイドスイッチ素子の他端は接地電位に接続可能とされ、
前記コントローラは、前記ハイサイドスイッチ素子をオン状態とオフ状態に駆動可能であり、
前記スイッチングノードは、平滑インダクターと平滑コンデンサとを含むローパスフィルタに接続可能とされ、
前記ハイサイドスイッチ素子の前記一端と前記接地電位との間に、デカップリングコンデンサが接続可能とされ、
前記ハイサイドスイッチ素子は、前記ハイサイドスイッチ素子の前記一端と前記ハイサイドスイッチ素子の前記他端との間に電流経路が並列接続された第１トランジスタと第２トランジスタとを含み、
前記ハイサイドスイッチ素子の前記一端と前記ハイサイドスイッチ素子の前記他端との間をオン状態からオフ状態に変化する際に、前記コントローラは前記第１トランジスタに対して前記第２トランジスタを遅らせて前記オン状態から前記オフ状態に制御して、
前記第１トランジスタと前記第２トランジスタの各トランジスタは、半導体チップの内部に複数に分割されて形成され、
前記第１トランジスタが分割された複数の部分第１トランジスタと前記第２トランジスタが分割された複数の部分第２トランジスタとは、前記半導体チップの内部において前記第１トランジスタと前記第２トランジスタの配置方向で交互に配置された
半導体集積回路。
前記ハイサイドスイッチ素子の一端には、デカップリングインダクターを介して入力電圧が供給可能とされ、前記ハイサイドスイッチ素子の他端と前記ローサイドスイッチ素子の一端とはスイッチングノードに接続され、前記ローサイドスイッチ素子の他端は接地電位に接続可能とされ、
前記コントローラは、前記ハイサイドスイッチ素子をオン状態とオフ状態に駆動可能であり、
前記スイッチングノードは、平滑インダクターと平滑コンデンサとを含むローパスフィルタに接続可能とされ、
前記ハイサイドスイッチ素子の前記一端と前記接地電位との間に、デカップリングコンデンサが接続可能とされ、
前記ハイサイドスイッチ素子は、前記ハイサイドスイッチ素子の前記一端と前記ハイサイドスイッチ素子の前記他端との間に電流経路が並列接続された第１トランジスタと第２トランジスタとを含み、
前記ハイサイドスイッチ素子の前記一端と前記ハイサイドスイッチ素子の前記他端との間をオン状態からオフ状態に変化する際に、前記コントローラは前記第１トランジスタに対して前記第２トランジスタを遅らせて前記オン状態から前記オフ状態に制御して、
前記第１トランジスタと前記第２トランジスタの各トランジスタは、半導体チップの内部に複数に分割されて形成され、
前記第１トランジスタが分割された複数の部分第１トランジスタと前記第２トランジスタが分割された複数の部分第２トランジスタとは、前記半導体チップの内部において前記第１トランジスタと前記第２トランジスタの配置方向で交互に配置された
半導体集積回路。
【請求項2】
請求項１において、
前記ローサイドスイッチ素子は、前記スイッチングノードと前記接地電位との間に電流経路が接続された第３トランジスタを含む
半導体集積回路。
前記ローサイドスイッチ素子は、前記スイッチングノードと前記接地電位との間に電流経路が接続された第３トランジスタを含む
半導体集積回路。
【請求項3】
請求項２において、
前記コントローラは、前記第１トランジスタの制御入力端子を駆動する第１ハイサイド駆動信号と、前記第２トランジスタの制御入力端子を駆動する第２ハイサイド駆動信号と、前記第３トランジスタの制御入力端子を駆動するローサイド駆動信号とを生成して、
前記第１ハイサイド駆動信号と前記第２ハイサイド駆動信号とは略同相であり、前記第１ハイサイド駆動信号および前記第２ハイサイド駆動信号と前記ローサイド駆動信号とは略逆位相である
半導体集積回路。
前記コントローラは、前記第１トランジスタの制御入力端子を駆動する第１ハイサイド駆動信号と、前記第２トランジスタの制御入力端子を駆動する第２ハイサイド駆動信号と、前記第３トランジスタの制御入力端子を駆動するローサイド駆動信号とを生成して、
前記第１ハイサイド駆動信号と前記第２ハイサイド駆動信号とは略同相であり、前記第１ハイサイド駆動信号および前記第２ハイサイド駆動信号と前記ローサイド駆動信号とは略逆位相である
半導体集積回路。
【請求項4】
請求項３において、
前記ハイサイドスイッチ素子が前記オン状態であるオン期間と、前記ハイサイドスイッチ素子が前記オフ状態であるオフ期間と、前記入力電圧によって、前記ローパスフィルタから生成されるＤＣ−ＤＣコンバータの出力電圧が設定される
半導体集積回路。
前記ハイサイドスイッチ素子が前記オン状態であるオン期間と、前記ハイサイドスイッチ素子が前記オフ状態であるオフ期間と、前記入力電圧によって、前記ローパスフィルタから生成されるＤＣ−ＤＣコンバータの出力電圧が設定される
半導体集積回路。
【請求項5】
請求項４において、
前記第１トランジスタと前記第２トランジスタと前記第３トランジスタとは、それぞれＮチャネルＭＯＳトランジスタである
半導体集積回路。
前記第１トランジスタと前記第２トランジスタと前記第３トランジスタとは、それぞれＮチャネルＭＯＳトランジスタである
半導体集積回路。
【請求項6】
請求項５において、
前記ハイサイドスイッチ素子としての前記第１トランジスタと前記第２トランジスタとは第１半導体チップに形成され、前記ローサイドスイッチ素子としての前記第３トランジスタは第２半導体チップに形成され、前記コントローラは第３半導体チップに形成され、
前記第１半導体チップと前記第２半導体チップと前記第３半導体チップとは、１個のパッケージに封止された
半導体集積回路。
前記ハイサイドスイッチ素子としての前記第１トランジスタと前記第２トランジスタとは第１半導体チップに形成され、前記ローサイドスイッチ素子としての前記第３トランジスタは第２半導体チップに形成され、前記コントローラは第３半導体チップに形成され、
前記第１半導体チップと前記第２半導体チップと前記第３半導体チップとは、１個のパッケージに封止された
半導体集積回路。
【請求項7】
請求項６において、
前記ハイサイドスイッチ素子としての前記第１トランジスタと前記第２トランジスタとは、トレンチゲート型Ｎチャネル縦型ＭＯＳトランジスタ構造によって形成され、
前記第１トランジスタの複数のトレンチゲートと前記第２トランジスタの複数のトレンチゲートとは、前記第１半導体チップの内部において前記第１トランジスタと前記第２トランジスタの前記配置方向で交互に配置された
半導体集積回路。
前記ハイサイドスイッチ素子としての前記第１トランジスタと前記第２トランジスタとは、トレンチゲート型Ｎチャネル縦型ＭＯＳトランジスタ構造によって形成され、
前記第１トランジスタの複数のトレンチゲートと前記第２トランジスタの複数のトレンチゲートとは、前記第１半導体チップの内部において前記第１トランジスタと前記第２トランジスタの前記配置方向で交互に配置された
半導体集積回路。
【請求項8】
請求項７において、
前記ローサイドスイッチ素子としての前記第３トランジスタは、前記トレンチゲート型Ｎチャネル縦型ＭＯＳトランジスタ構造によって形成された
半導体集積回路。
前記ローサイドスイッチ素子としての前記第３トランジスタは、前記トレンチゲート型Ｎチャネル縦型ＭＯＳトランジスタ構造によって形成された
半導体集積回路。
【請求項9】
請求項８において、
前記１個のパッケージと前記デカップリングインダクターと前記デカップリングコンデンサと前記平滑インダクターと前記平滑コンデンサとは、スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータを構成する
半導体集積回路。
前記１個のパッケージと前記デカップリングインダクターと前記デカップリングコンデンサと前記平滑インダクターと前記平滑コンデンサとは、スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータを構成する
半導体集積回路。
【請求項10】
請求項５において、
前記ハイサイドスイッチ素子としての前記第１トランジスタおよび前記第２トランジスタと、前記ローサイドスイッチ素子としての前記第３トランジスタと、前記コントローラとは、単一の半導体チップに集積化されて形成され、
前記単一の半導体チップは、１個のパッケージに封止された
半導体集積回路。
前記ハイサイドスイッチ素子としての前記第１トランジスタおよび前記第２トランジスタと、前記ローサイドスイッチ素子としての前記第３トランジスタと、前記コントローラとは、単一の半導体チップに集積化されて形成され、
前記単一の半導体チップは、１個のパッケージに封止された
半導体集積回路。
【請求項11】
請求項１０において、
前記ハイサイドスイッチ素子としての前記第１トランジスタと前記第２トランジスタとは、プレーナ型Ｎチャネル横型ＭＯＳトランジスタ構造によって形成され、
前記第１トランジスタの複数のゲートと前記第２トランジスタの複数のゲートとは、前記単一の半導体チップの内部において前記第１トランジスタと前記第２トランジスタの前記配置方向で交互に配置された
半導体集積回路。
前記ハイサイドスイッチ素子としての前記第１トランジスタと前記第２トランジスタとは、プレーナ型Ｎチャネル横型ＭＯＳトランジスタ構造によって形成され、
前記第１トランジスタの複数のゲートと前記第２トランジスタの複数のゲートとは、前記単一の半導体チップの内部において前記第１トランジスタと前記第２トランジスタの前記配置方向で交互に配置された
半導体集積回路。
【請求項12】
請求項１１において、
前記ローサイドスイッチ素子としての前記第３トランジスタは、前記プレーナ型Ｎチャネル横型ＭＯＳトランジスタ構造によって前記単一の半導体チップの内部に形成された
半導体集積回路。
前記ローサイドスイッチ素子としての前記第３トランジスタは、前記プレーナ型Ｎチャネル横型ＭＯＳトランジスタ構造によって前記単一の半導体チップの内部に形成された
半導体集積回路。
【請求項13】
請求項１２において、
前記単一の半導体チップと前記デカップリングインダクターと前記デカップリングコンデンサと前記平滑インダクターと前記平滑コンデンサとは、スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータを構成する
半導体集積回路。
前記単一の半導体チップと前記デカップリングインダクターと前記デカップリングコンデンサと前記平滑インダクターと前記平滑コンデンサとは、スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータを構成する
半導体集積回路。
【請求項14】
ハイサイドスイッチ素子と、ローサイドスイッチ素子と、コントローラとを具備する半導体集積回路の動作方法であって、
前記ハイサイドスイッチ素子の一端には、デカップリングインダクターを介して入力電圧が供給可能とされ、前記ハイサイドスイッチ素子の他端と前記ローサイドスイッチ素子の一端とはスイッチングノードに接続され、前記ローサイドスイッチ素子の他端は接地電位に接続可能とされ、
前記コントローラは、前記ハイサイドスイッチ素子をオン状態とオフ状態に駆動可能であり、
前記スイッチングノードは、平滑インダクターと平滑コンデンサとを含むローパスフィルタに接続可能とされ、
前記ハイサイドスイッチ素子の前記一端と前記接地電位との間に、デカップリングコンデンサが接続可能とされ、
前記ハイサイドスイッチ素子は、前記ハイサイドスイッチ素子の前記一端と前記ハイサイドスイッチ素子の前記他端との間に電流経路が並列接続された第１トランジスタと第２トランジスタとを含み、
前記ハイサイドスイッチ素子の前記一端と前記ハイサイドスイッチ素子の前記他端との間をオン状態からオフ状態に変化する際に、前記コントローラは前記第１トランジスタに対して前記第２トランジスタを遅らせて前記オン状態から前記オフ状態に制御して、
前記第１トランジスタと前記第２トランジスタの各トランジスタは、半導体チップの内部に複数に分割されて形成され、
前記第１トランジスタが分割された複数の部分第１トランジスタと前記第２トランジスタが分割された複数の部分第２トランジスタとは、前記半導体チップの内部において前記第１トランジスタと前記第２トランジスタの配置方向で交互に配置された
半導体集積回路の動作方法。
前記ハイサイドスイッチ素子の一端には、デカップリングインダクターを介して入力電圧が供給可能とされ、前記ハイサイドスイッチ素子の他端と前記ローサイドスイッチ素子の一端とはスイッチングノードに接続され、前記ローサイドスイッチ素子の他端は接地電位に接続可能とされ、
前記コントローラは、前記ハイサイドスイッチ素子をオン状態とオフ状態に駆動可能であり、
前記スイッチングノードは、平滑インダクターと平滑コンデンサとを含むローパスフィルタに接続可能とされ、
前記ハイサイドスイッチ素子の前記一端と前記接地電位との間に、デカップリングコンデンサが接続可能とされ、
前記ハイサイドスイッチ素子は、前記ハイサイドスイッチ素子の前記一端と前記ハイサイドスイッチ素子の前記他端との間に電流経路が並列接続された第１トランジスタと第２トランジスタとを含み、
前記ハイサイドスイッチ素子の前記一端と前記ハイサイドスイッチ素子の前記他端との間をオン状態からオフ状態に変化する際に、前記コントローラは前記第１トランジスタに対して前記第２トランジスタを遅らせて前記オン状態から前記オフ状態に制御して、
前記第１トランジスタと前記第２トランジスタの各トランジスタは、半導体チップの内部に複数に分割されて形成され、
前記第１トランジスタが分割された複数の部分第１トランジスタと前記第２トランジスタが分割された複数の部分第２トランジスタとは、前記半導体チップの内部において前記第１トランジスタと前記第２トランジスタの配置方向で交互に配置された
半導体集積回路の動作方法。
【請求項15】
請求項１４において、
前記ローサイドスイッチ素子は、前記スイッチングノードと前記接地電位との間に電流経路が接続された第３トランジスタを含む
半導体集積回路の動作方法。
前記ローサイドスイッチ素子は、前記スイッチングノードと前記接地電位との間に電流経路が接続された第３トランジスタを含む
半導体集積回路の動作方法。
【請求項16】
請求項１５において、
前記コントローラは、前記第１トランジスタの制御入力端子を駆動する第１ハイサイド駆動信号と、前記第２トランジスタの制御入力端子を駆動する第２ハイサイド駆動信号と、前記第３トランジスタの制御入力端子を駆動するローサイド駆動信号とを生成して、
前記第１ハイサイド駆動信号と前記第２ハイサイド駆動信号とは略同相であり、前記第１ハイサイド駆動信号および前記第２ハイサイド駆動信号と前記ローサイド駆動信号とは略逆位相である
半導体集積回路の動作方法。
前記コントローラは、前記第１トランジスタの制御入力端子を駆動する第１ハイサイド駆動信号と、前記第２トランジスタの制御入力端子を駆動する第２ハイサイド駆動信号と、前記第３トランジスタの制御入力端子を駆動するローサイド駆動信号とを生成して、
前記第１ハイサイド駆動信号と前記第２ハイサイド駆動信号とは略同相であり、前記第１ハイサイド駆動信号および前記第２ハイサイド駆動信号と前記ローサイド駆動信号とは略逆位相である
半導体集積回路の動作方法。
【請求項17】
請求項１６において、
前記ハイサイドスイッチ素子が前記オン状態であるオン期間と、前記ハイサイドスイッチ素子が前記オフ状態であるオフ期間と、前記入力電圧によって、前記ローパスフィルタから生成されるＤＣ−ＤＣコンバータの出力電圧が設定される
半導体集積回路の動作方法。
前記ハイサイドスイッチ素子が前記オン状態であるオン期間と、前記ハイサイドスイッチ素子が前記オフ状態であるオフ期間と、前記入力電圧によって、前記ローパスフィルタから生成されるＤＣ−ＤＣコンバータの出力電圧が設定される
半導体集積回路の動作方法。
【請求項18】
請求項１７において、
前記第１トランジスタと前記第２トランジスタと前記第３トランジスタとは、それぞれＮチャネルＭＯＳトランジスタである
半導体集積回路の動作方法。
前記第１トランジスタと前記第２トランジスタと前記第３トランジスタとは、それぞれＮチャネルＭＯＳトランジスタである
半導体集積回路の動作方法。
【請求項19】
請求項１５において、
前記ハイサイドスイッチ素子としての前記第１トランジスタと前記第２トランジスタとは第１半導体チップに形成され、前記ローサイドスイッチ素子としての前記第３トランジスタは第２半導体チップに形成され、前記コントローラは第３半導体チップに形成され、
前記第１半導体チップと前記第２半導体チップと前記第３半導体チップとは、１個のパッケージに封止された
半導体集積回路の動作方法。
前記ハイサイドスイッチ素子としての前記第１トランジスタと前記第２トランジスタとは第１半導体チップに形成され、前記ローサイドスイッチ素子としての前記第３トランジスタは第２半導体チップに形成され、前記コントローラは第３半導体チップに形成され、
前記第１半導体チップと前記第２半導体チップと前記第３半導体チップとは、１個のパッケージに封止された
半導体集積回路の動作方法。
【請求項20】
請求項１９において、
前記ハイサイドスイッチ素子としての前記第１トランジスタと前記第２トランジスタとは、トレンチゲート型Ｎチャネル縦型ＭＯＳトランジスタ構造によって形成され、
前記第１トランジスタの複数のトレンチゲートと前記第２トランジスタの複数のトレンチゲートとは、前記第１半導体チップの内部において前記第１トランジスタと前記第２トランジスタの前記配置方向で交互に配置された
半導体集積回路の動作方法。
前記ハイサイドスイッチ素子としての前記第１トランジスタと前記第２トランジスタとは、トレンチゲート型Ｎチャネル縦型ＭＯＳトランジスタ構造によって形成され、
前記第１トランジスタの複数のトレンチゲートと前記第２トランジスタの複数のトレンチゲートとは、前記第１半導体チップの内部において前記第１トランジスタと前記第２トランジスタの前記配置方向で交互に配置された
半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路およびその動作方法に関し、特にゼロボルトスイッチング(ＺＶＳ)の動作原理からの逸脱を低減してスイッチング損失を低減するのに有効な技術に関するものである。
【背景技術】
【0002】
ノートＰＣ(Personal Computer)等の電池駆動の電子機器には、ＡＣアダプタまたは電池からのＤＣ電圧をノートＰＣの中央処理ユニット(ＣＰＵ)、すなわちマイクロプロセッサである負荷に供給されるＤＣ電圧に変換するＤＣ−ＤＣコンバータが使用される。
【0003】
近年、地球規模の環境問題対策として省エネルギー化が重要視されており、種々の電子機器に使用されるスイッチング電源の高効率化・低消費電力化、特に待機消費電力の低減がクローズアップされている。
【0004】
従来から、ＤＣ−ＤＣコンバータは、ＰＷＭ(Pulse Width Modulation)制御やＰＦＭ(Pulse Frequency Modulation)制御等を実行するスイッチングレギュレータを使用することで、高い変換効率を実現するものである。すなわち、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータは、負荷に供給されるＤＣ電圧を所定の目標値に維持するように、半導体スイッチのオン・オフ制御をフィードバック制御するものである。
【0005】
下記特許文献１の図３１とそれに関係する開示とには、エラーアンプとコンパレータと三角波発生回路とドライバ回路とハイサイドスイッチ素子とローサイドスイッチ素子とインダクターとコンデンサを具備する電圧モード型のＤＣ−ＤＣコンバータが記載されている。
【0006】
エラーアンプの非反転入力端子には基準電圧が供給され、エラーアンプの反転入力端子にはインダクターとコンデンサの接続ノードの出力電圧が供給される。コンパレータの非反転入力端子にはエラーアンプの出力電圧が供給され、コンパレータの反転入力端子には三角波発生回路から発生される三角波信号が供給され、コンパレータの出力信号はドライバ回路に供給される。ドライバ回路はハイサイドスイッチ素子とローサイドスイッチ素子を相補的に駆動するので、ハイサイドスイッチ素子のオン・オフ動作とローサイドスイッチ素子のオン・オフ動作とは逆動作となる。
【0007】
下記特許文献２には、トランジスタや電界効果トランジスタ等のスイッチング半導体素子においては、一般的にスイッチング速度(オン状態とオフ状態との切り替え速度)とオン抵抗(飽和電圧)とがトレードオフの関係にあるので、一つの素子でスイッチング速度の高速化とオン抵抗の低減を両立できないことが記載されている。下記特許文献２には、電力損失を低減するためにスイッチング速度の速い第１トランジスタとオン抵抗の低い第２トランジスタとを並列接続して、第１と第２のトランジスタを併用して導電路の通電状態と非通電状態とを切り替えることが記載されている。非通電状態から通電状態への切り替え時には、最初に、スイッチング速度の速い第１トランジスタをオンさせ、この素子が飽和するタイミングでオン抵抗の低い第２トランジスタをオンさせ、通電状態から非通電状態への切り替え時には、第２トランジスタをオフさせた後に第１トランジスタをオフさせることが記載されている。更に下記特許文献２の図１７とそれに関係する開示とには、第１トランジスタと第２トランジスタと制御回路とを、半導体チップの第１領域６４ａと第２領域６４ｂと第３領域６４ｃに形成することが記載されている。
【0008】
下記特許文献３には、チョッパ型スイッチング電源において、電力の経路上に電流容量の小さな第１トランジスタと電流容量の大きな第２トランジスタとを並列接続して、電流容量の大きな第２トランジスタに対して流容量の小さな第１トランジスタを遅らせてオフ状態に制御する。これにより、スイッチングの過程で、ＭＯＳトランジスタのソース・ドレイン間電圧をゼロに保ち、スイッチング素子における電力損失を抑えるとしている。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開２０００−１９７３４８号 公報
【特許文献2】特開２００１−０１６０８３号 公報
【特許文献3】特開２００４−０４０８５４号 公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明者等は本発明に先立って、低損失のスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの開発に従事した。特に、この開発では、ハイサイドスイッチ素子とローサイドスイッチ素子と平滑インダクターと平滑コンデンサとデカップリングインダクターとデカップリングコンデンサとを具備するスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、ハイサイドスイッチ素子のスイッチング損失を低減することが要求された。
【0011】
図６は、本発明に先立って本発明者等により検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの構成を示す図である。
【0012】
図６に示すように、本発明に先立って本発明者等により検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータは、ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２と、ローサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ２と、平滑インダクターＬｏｕｔと、平滑コンデンサＣｏｕｔとコントーラＣＮＴを具備する。更に図６に示すスイッチングレギュレータ方式のＤＣ−ＤＣコンバータは、デカップリングインダクターＬｉｎと、デカップリングコンデンサＣｉｎと、寄生インダクターＬ１１、Ｌ１２を具備するものである。ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２は同一の素子サイズに設定することも可能であるが、図６の破線の円形に示したようにトランジスタＱ１１を大きな素子サイズに設定する一方、トランジスタＱ１２を小さな素子サイズに設定することが可能である。
【0013】
図６に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータでは、デカップリングインダクターＬｉｎの一端には入力電圧ＶＩＮが供給され、デカップリングインダクターＬｉｎの他端はＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２のドレインとデカップリングコンデンサＣｉｎの一端に接続され、デカップリングコンデンサＣｉｎの他端は接地電位に接続される。ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２のソースはローサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ２のドレインと平滑インダクターＬｏｕｔの一端に接続され、ローサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ２のソースは接地電位に接続される。平滑インダクターＬｏｕｔの他端は平滑コンデンサＣｏｕｔの一端に接続され、平滑コンデンサＣｏｕｔの他端は接地電位に接続される。
【0014】
一方、図６に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータでは、ＮチャネルＭＯＳトランジスタＱ１１はデカップリングコンデンサＣｉｎに近接して配置されているのに対し、ＮチャネルＭＯＳトランジスタＱ１２はデカップリングコンデンサＣｉｎから無視できない距離で離間して配置される。すなわち、図６の回路図の下部に示したように、ＮチャネルＭＯＳトランジスタＱ１１はデカップリングコンデンサＣｉｎに近接して配置され、ＮチャネルＭＯＳトランジスタＱ１２はデカップリングコンデンサＣｉｎから距離で離間して配置される。その結果、図６に示したように、ＮチャネルＭＯＳトランジスタＱ１１のドレインとデカップリングコンデンサＣｉｎの一端との間は１個の寄生インダクターＬ１１のみの小さな寄生インダクターとなるのに対し、ＮチャネルＭＯＳトランジスタＱ１２のドレインとデカップリングコンデンサＣｉｎの一端との間は２個の寄生インダクターＬ１１、Ｌ１２の大きな寄生インダクターとなる。
【0015】
コントーラＣＮＴはＮチャネルＭＯＳトランジスタＱ１１のゲートとＮチャネルＭＯＳトランジスタＱ１１のゲートとに第１ハイサイド駆動信号ＨＧ１１と第２ハイサイド駆動信号ＨＧ１２とをそれぞれ供給する一方、ＮチャネルＭＯＳトランジスタＱ２のゲートにローサイド駆動信号ＬＧとを供給する。尚、第１ハイサイド駆動信号ＨＧ１１と第２ハイサイド駆動信号ＨＧ１２とは略同相とされて、その一方で第１と第２のハイサイド駆動信号ＨＧ１１、ＨＧ１２とローサイド駆動信号ＬＧは略逆相とされる。従って、ハイサイドスイッチ素子のＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２がオン状態に設定される期間ではローサイドスイッチ素子のＮチャネルＭＯＳトランジスタＱ２がオフ状態に設定されて、ハイサイドスイッチ素子のＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２がオフ状態に設定される期間ではローサイドスイッチ素子のＮチャネルＭＯＳトランジスタＱ２がオン状態に設定される。
【0016】
その結果、平滑インダクターＬｏｕｔの一端から生成される図６に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔは、ハイサイドスイッチ素子のＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２のオン期間Ｔｏｎとオフ期間Ｔｏｆｆと入力電圧ＶＩＮとによって、次式により与えられる。
【0017】
Ｖｏｕｔ＝Ｔｏｎ・ＶＩＮ／(Ｔｏｎ＋Ｔｏｆｆ) …(１式)
【0018】
一方、上記特許文献２と上記特許文献３とに記載された並列接続された２個のトランジスタの時間差駆動の技術に従って、大素子サイズに設定されたトランジスタＱ１１に対して小素子サイズに設定されたトランジスタＱ１２を遅らせてオフ状態に制御する方式を、本発明に先立って本発明者等は検討したものである。
【0019】
図７は、図６に示した本発明に先立って本発明者等によって検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、大素子サイズに設定されたトランジスタＱ１１に対し小素子サイズに設定されたトランジスタＱ１２を遅らせてオフ状態に制御する方式を示す動作波形図である。
【0020】
従って、図７に示したように、大素子サイズに設定されたトランジスタＱ１１を駆動するハイサイド駆動信号ＨＧ１１がハイレベル“Ｈ”からローレベル“Ｌ”に変化するタイミングよりも、小素子サイズに設定されたトランジスタＱ１２を駆動するハイサイド駆動信号ＨＧ１２がハイレベル“Ｈ”からローレベル“Ｌ”に変化するタイミングが遅延して設定されたものである。その結果、大素子サイズのトランジスタＱ１１がオン状態からオフ状態に変化しても、この変化のタイミングでは小素子サイズのトランジスタＱ１２がオン状態であるので、大素子サイズのトランジスタＱ１１のドレイン・ソース間電圧がゼロボルトに維持され、ゼロボルトスイッチング(ＺＶＳ：Zero Volt Switching)の動作原理によりスイッチング損失の低減が可能となる。
【0021】
図７には、大素子サイズのトランジスタＱ１１のドレイン電流Ｉｄｓ１１の電流波形と、小素子サイズのトランジスタＱ１２のドレイン電流Ｉｄｓ１２の電流波形と、平滑インダクターＬｏｕｔに流れる合計ドレイン電流Ｉｄｓ１１＋Ｉｄｓ１２の電流波形と、平滑インダクターＬｏｕｔの一端のスイッチング電圧ＶＳＷの電圧波形とが示されている。
【0022】
図７に示したように、ハイサイド駆動信号ＨＧ１１がハイレベル“Ｈ”からローレベル“Ｌ”に変化するタイミングにおいて、デカップリングコンデンサＣｉｎに近接して配置されて小さな１個の寄生インダクターＬ１１を有する大素子サイズのトランジスタＱ１１のドレイン電流Ｉｄｓ１１が減少を開始する。一方、平滑インダクターＬｏｕｔに流れる合計ドレイン電流Ｉｄｓ１１＋Ｉｄｓ１２の電流値は一定値に維持されようとするので、ドレイン電流Ｉｄｓ１１の減少と反比例関係で小素子サイズのトランジスタＱ１２のドレイン電流Ｉｄｓ１２が増加を開始する。しかし、小素子サイズのトランジスタＱ１２はデカップリングコンデンサＣｉｎから無視不可の距離で離間配置されて大きな寄生インダクターＬ１１、Ｌ１２を有するので、小素子サイズのトランジスタＱ１２のドレイン電流Ｉｄｓ１２の増加が大素子サイズのトランジスタＱ１１のドレイン電流Ｉｄｓ１１の減少と比較して比較的大きな時間で遅延するものとなる。その結果、図７に示したように、平滑インダクターＬｏｕｔに流れる合計ドレイン電流Ｉｄｓ１１＋Ｉｄｓ１２の電流値が、比較的大きな時間の期間に斜線で示したように一定値よりも大幅に低下するものとなる。従って、平滑インダクターＬｏｕｔの一端のスイッチング電圧ＶＳＷの電圧値も、図７に示したように比較的大きな時間の期間に斜線で示したように一定電圧値の入力電圧ＶＩＮよりも大幅に低下するものとなる。すなわち、平滑インダクターＬｏｕｔの一端のスイッチング電圧ＶＳＷの電圧値が一定電圧値の入力電圧ＶＩＮに維持される場合には、大素子サイズのトランジスタＱ１１のドレイン・ソース間電圧がゼロボルトに維持されて、ゼロボルトスイッチング(ＺＶＳ)の動作原理によりスイッチング損失の低減が可能となる。しかしながら、平滑インダクターＬｏｕｔの一端のスイッチング電圧ＶＳＷの電圧値が図７に示したように比較的大きな時間の期間に斜線で示したように一定電圧値の入力電圧ＶＩＮよりも大幅に低下する。その結果、大素子サイズのトランジスタＱ１１のドレイン・ソース間電圧がゼロボルトから大きく逸脱してゼロボルトスイッチング(ＺＶＳ)の動作原理から大きく逸脱してスイッチング損失の低減が不可能となることが本発明に先立った本発明者等による検討によって明らかとされた。
【0023】
図８は、本発明に先立って本発明者等により検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの構成を示す図である。
【0024】
図８に示す本発明に先立って本発明者等によって検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータが、図６に示した本発明に先立って本発明者等により検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータと相違するのは下記の点である。
【0025】
すなわち、図８に示す本発明に先立って本発明者等によって検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータでは、ＮチャネルＭＯＳトランジスタＱ１２はデカップリングコンデンサＣｉｎに近接して配置されているのに対し、ＮチャネルＭＯＳトランジスタＱ１１はデカップリングコンデンサＣｉｎから無視できない距離で離間して配置される。すなわち、図８の回路図の下部に示したように小素子サイズのＮチャネルＭＯＳトランジスタＱ１２はデカップリングコンデンサＣｉｎに近接して配置されて、大素子サイズのＮチャネルＭＯＳトランジスタＱ１１はデカップリングコンデンサＣｉｎから距離で離間して配置される。その結果、図８に示したように、小素子サイズのＮチャネルＭＯＳトランジスタＱ１２のドレインとデカップリングコンデンサＣｉｎの一端との間は、１個の寄生インダクターＬ１２のみの小さな寄生インダクターとなる。それに対し、大素子サイズのＮチャネルＭＯＳトランジスタＱ１１のドレインとデカップリングコンデンサＣｉｎの一端との間は、２個の寄生インダクターＬ１１、Ｌ１２の大きな寄生インダクターとなる。
【0026】
図９は、図８に示した本発明に先立って本発明者等によって検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、大素子サイズに設定されたトランジスタＱ１１に対し小素子サイズに設定されたトランジスタＱ１２を遅らせてオフ状態に制御する方式を示す動作波形図である。
【0027】
従って、図９に示したように、大素子サイズに設定されたトランジスタＱ１１を駆動するハイサイド駆動信号ＨＧ１１がハイレベル“Ｈ”からローレベル“Ｌ”に変化するタイミングよりも、小素子サイズに設定されたトランジスタＱ１２を駆動するハイサイド駆動信号ＨＧ１２がハイレベル“Ｈ”からローレベル“Ｌ”に変化するタイミングが遅延して設定されたものである。その結果、大素子サイズのトランジスタＱ１１がオン状態からオフ状態に変化しても、この変化のタイミングでは小素子サイズのトランジスタＱ１２がオン状態であるので、大素子サイズのトランジスタＱ１１のドレイン・ソース間電圧がゼロボルトに維持され、ゼロボルトスイッチング(ＺＶＳ：Zero Volt Switching)の動作原理によりスイッチング損失の低減が可能となる。
【0028】
図９には、大素子サイズのトランジスタＱ１１のドレイン電流Ｉｄｓ１１の電流波形と、小素子サイズのトランジスタＱ１２のドレイン電流Ｉｄｓ１２の電流波形と、平滑インダクターＬｏｕｔに流れる合計ドレイン電流Ｉｄｓ１１＋Ｉｄｓ１２の電流波形と、平滑インダクターＬｏｕｔの一端のスイッチング電圧ＶＳＷの電圧波形とが示されている。
【0029】
図９に示したように、ハイサイド駆動信号ＨＧ１１がハイレベル“Ｈ”からローレベル“Ｌ”に変化するタイミングと比較すると、デカップリングコンデンサＣｉｎから無視不可の距離で離間配置され大きな寄生インダクターＬ１１、Ｌ１２を有する大素子サイズのトランジスタＱ１１のドレイン電流Ｉｄｓ１１が減少を開始するタイミングは遅延する。一方、平滑インダクターＬｏｕｔに流れる合計ドレイン電流Ｉｄｓ１１＋Ｉｄｓ１２の電流値は一定値に維持されようとするので、ドレイン電流Ｉｄｓ１１の減少と反比例の関係で小素子サイズのトランジスタＱ１２のドレイン電流Ｉｄｓ１２が増加を開始する。一方、小素子サイズのトランジスタＱ１２はデカップリングコンデンサＣｉｎに近接配置されて小さな寄生インダクターＬ１２を有するので、小素子サイズのトランジスタＱ１２のドレイン電流Ｉｄｓ１２の増加が大素子サイズのトランジスタＱ１１のドレイン電流Ｉｄｓ１１の減少と比較して比較的小さな時間で遅延する。その結果、図９に示したように、平滑インダクターＬｏｕｔに流れる合計ドレイン電流Ｉｄｓ１１＋Ｉｄｓ１２の電流値が、比較的大きな時間の期間に斜線で示したように一定値よりも若干低下するものとなる。従って、平滑インダクターＬｏｕｔの一端のスイッチング電圧ＶＳＷの電圧値も、図９に示したように比較的大きな時間の期間に斜線で示したように一定電圧値の入力電圧ＶＩＮよりも若干低下する。すなわち、平滑インダクターＬｏｕｔの一端のスイッチング電圧ＶＳＷの電圧値が一定電圧値の入力電圧ＶＩＮに維持される場合には、大素子サイズのトランジスタＱ１１のドレイン・ソース間電圧がゼロボルトに維持され、ゼロボルトスイッチング(ＺＶＳ)の動作原理によりスイッチング損失の低減が可能となる。しかし、平滑インダクターＬｏｕｔの一端のスイッチング電圧ＶＳＷの電圧値が図９に示したように比較的大きな時間の期間に斜線で示したように一定電圧値の入力電圧ＶＩＮより若干低下する。その結果、大素子サイズのトランジスタＱ１１のドレイン・ソース間電圧がゼロボルトから若干逸脱してゼロボルトスイッチング(ＺＶＳ)の動作原理から若干逸脱してスイッチング損失の低減が不可能となることが本発明に先立った本発明者等による検討によって明らかとされた。
【0030】
図１０は、図８と図９に示した本発明に先立って本発明者等によって検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、大素子サイズのトランジスタＱ１１と小素子サイズのトランジスタＱ１２とを、同一の半導体チップＣｈｉｐに形成した構成を示す図である。図１０の半導体チップＣｈｉｐに示すように、大素子サイズのトランジスタＱ１１と小素子サイズのトランジスタＱ１２とは、所定の幅ΔＷによって分離して形成されている。大素子サイズのトランジスタＱ１１は複数のゲートＧ１１と複数のドレインＤ１１と複数のソースＳ１１を含み、小素子サイズのトランジスタＱ１２は複数のゲートＧ１２と複数のドレインＤ１２と複数のソースＳ１２とを含む。
【0031】
大素子サイズのトランジスタＱ１１の複数のゲートＧ１１と小素子サイズのトランジスタＱ１２の複数のゲートＧ１２とは略同一のチャネル長Ｌを有し、大素子サイズのトランジスタＱ１１の複数のゲートＧ１１は大きなゲート幅Ｗ１１を有し、小素子サイズのトランジスタＱ１２の複数のゲートＧ１２は小さなゲート幅Ｗ１２を有している。
【0032】
図１０に示したように、図８と全く同様に、小素子サイズのＮチャネルＭＯＳトランジスタＱ１２はデカップリングコンデンサＣｉｎに近接して配置されて、大素子サイズのＮチャネルＭＯＳトランジスタＱ１１はデカップリングコンデンサＣｉｎから距離で離間して配置される。その結果、図１０に示したように、小素子サイズのＮチャネルＭＯＳトランジスタＱ１２のドレインとデカップリングコンデンサＣｉｎの一端との間は、１個の寄生インダクターＬ１２のみの小さな寄生インダクターとなる。それに対して、大素子サイズのＮチャネルＭＯＳトランジスタＱ１１のドレインとデカップリングコンデンサＣｉｎの一端との間は、２個の寄生インダクターＬ１１、Ｌ１２の大きな寄生インダクターとなる。
【0033】
その結果、大素子サイズのトランジスタＱ１１と小素子サイズのトランジスタＱ１２とが同一の半導体チップＣｈｉｐに形成された図１０に示した本発明に先立って本発明者等によって検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいても、図８と図９とに示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータと同様な課題が生じるものである。すなわち、図１０に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータでも、大素子サイズのトランジスタＱ１１のドレイン・ソース間電圧がゼロボルトから若干逸脱して、ゼロボルトスイッチング(ＺＶＳ)の動作原理から若干逸脱してスイッチング損失の低減が不可能となることが本発明に先立った本発明者等による検討によって明らかとされた。
【0034】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0035】
本願において開示される代表的な実施の形態の概要を簡単に説明すれば、下記のとおりである。
【0036】
すなわち、代表的な実施の形態による半導体集積回路は、ハイサイドスイッチ素子(Ｑ１１、Ｑ１２)と、ローサイドスイッチ素子(Ｑ２)と、コントローラ(ＣＮＴ)とを具備する。
【0037】
ハイサイドスイッチ素子(Ｑ１１、Ｑ１２)の一端と接地電位との間に、デカップリングコンデンサ(Ｃｉｎ)が接続される。
【0038】
ハイサイドスイッチ素子(Ｑ１１、Ｑ１２)は、電流経路が並列接続された第１トランジスタ(Ｑ１１)と第２トランジスタ(Ｑ１２)とを含む。
【0039】
ハイサイドスイッチ素子をオン状態からオフ状態に変化する際に、コントローラ(ＣＮＴ)は第１トランジスタ(Ｑ１１)に対して第２トランジスタ(Ｑ１２)を遅らせてオン状態からオフ状態に制御する。
【0040】
第１トランジスタ(Ｑ１１)と第２トランジスタ(Ｑ１２)の各トランジスタは、半導体チップ(Ｃｈｉｐ１)の内部に複数に分割されて形成される。
【0041】
第１トランジスタ(Ｑ１１)が分割された複数の部分第１トランジスタと第２トランジスタ(Ｑ１２)が分割された複数の部分第２トランジスタとは、半導体チップ(Ｃｈｉｐ１)の内部において第１トランジスタ(Ｑ１１)と第２トランジスタ(Ｑ１２)の配置方向で交互に配置されたことを特徴とする(図１参照)。
【発明の効果】
【0042】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【0043】
すなわち、本半導体集積回路によれば、ゼロボルトスイッチング(ＺＶＳ)の動作原理からの逸脱を低減してスイッチング損失を低減することができる。
【図面の簡単な説明】
【0044】
【図2】図２は、図１に示した実施の形態１によるスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、コントローラＣＮＴが大素子サイズに設定されたトランジスタＱ１１に対し小素子サイズに設定されたトランジスタＱ１２を遅らせてオフ状態に制御する方式を示す動作波形図である。
【図5】図５は、図１と図３と図４に示した実施の形態１と実施の形態２と実施の形態３のいずれによるスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、コントローラＣＮＴがハイサイドスイッチ素子のＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２とローサイドスイッチ素子のＮチャネルＭＯＳトランジスタＱ２とを駆動する動作波形図である。
【図7】図７は、図６に示した本発明に先立って本発明者等によって検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、大素子サイズに設定されたトランジスタＱ１１に対し小素子サイズに設定されたトランジスタＱ１２を遅らせてオフ状態に制御する方式を示す動作波形図である。
【発明を実施するための形態】
【0045】
１．実施の形態の概要まず、本願において開示される代表的な実施の形態についてその概要を説明する。代表的な実施の形態の概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【0046】
〔１〕代表的な実施の形態による半導体集積回路は、ハイサイドスイッチ素子(Ｑ１１、Ｑ１２)と、ローサイドスイッチ素子(Ｑ２)と、コントローラ(ＣＮＴ)とを具備する。
【0047】
前記ハイサイドスイッチ素子(Ｑ１１、Ｑ１２)の一端には、デカップリングインダクター(Ｌｉｎ)を介して入力電圧(ＶＩＮ)が供給可能とされ、前記ハイサイドスイッチ素子(Ｑ１１、Ｑ１２)の他端と前記ローサイドスイッチ素子(Ｑ２)の一端とはスイッチングノード(ＶＳＷ)に接続され、前記ローサイドスイッチ素子(Ｑ２)の他端は接地電位に接続可能とされる。
【0048】
前記コントローラ(ＣＮＴ)は、前記ハイサイドスイッチ素子(Ｑ１１、Ｑ１２)をオン状態とオフ状態に駆動可能である。
【0049】
前記スイッチングノード(ＶＳＷ)は、平滑インダクター(Ｌｏｕｔ)と平滑コンデンサ(Ｃｏｕｔ)とを含むローパスフィルタに接続可能とされる。
【0050】
前記ハイサイドスイッチ素子(Ｑ１１、Ｑ１２)の前記一端と前記接地電位との間に、デカップリングコンデンサ(Ｃｉｎ)が接続可能とされる。
【0051】
前記ハイサイドスイッチ素子(Ｑ１１、Ｑ１２)は、前記ハイサイドスイッチ素子の前記一端と前記ハイサイドスイッチ素子の前記他端との間に電流経路が並列接続された第１トランジスタ(Ｑ１１)と第２トランジスタ(Ｑ１２)とを含む。
【0052】
前記ハイサイドスイッチ素子の前記一端と前記ハイサイドスイッチ素子の前記他端との間をオン状態からオフ状態に変化する際に、前記コントローラ(ＣＮＴ)は前記第１トランジスタ(Ｑ１１)に対して前記第２トランジスタ(Ｑ１２)を遅らせて前記オン状態から前記オフ状態に制御する。
【0053】
前記第１トランジスタ(Ｑ１１)と前記第２トランジスタ(Ｑ１２)の各トランジスタは、半導体チップ(Ｃｈｉｐ１)の内部に複数に分割されて形成される。
【0054】
前記第１トランジスタ(Ｑ１１)が分割された複数の部分第１トランジスタと前記第２トランジスタ(Ｑ１２)が分割された複数の部分第２トランジスタとは、前記半導体チップ(Ｃｈｉｐ１)の内部において前記第１トランジスタ(Ｑ１１)と前記第２トランジスタ(Ｑ１２)の配置方向で交互に配置されたことを特徴とするものである(図１参照)。
【0055】
前記実施の形態によれば、ゼロボルトスイッチング(ＺＶＳ)の動作原理からの逸脱を低減してスイッチング損失を低減することができる。
【0056】
好適な実施の形態では、前記ローサイドスイッチ素子は、前記スイッチングノード(ＶＳＷ)と前記接地電位との間に電流経路が接続された第３トランジスタ(Ｑ２)を含むことを特徴とするものである(図１参照)。
【0057】
他の好適な実施の形態は、前記コントローラ(ＣＮＴ)は、前記第１トランジスタ(Ｑ１１)の制御入力端子を駆動する第１ハイサイド駆動信号(ＨＧ１１)と、前記第２トランジスタ(Ｑ１２)の制御入力端子を駆動する第２ハイサイド駆動信号(ＨＧ１２)と、前記第３トランジスタ(Ｑ２)の制御入力端子を駆動するローサイド駆動信号(ＬＧ)とを生成する。
【0058】
前記第１ハイサイド駆動信号(ＨＧ１１)と前記第２ハイサイド駆動信号(ＨＧ１２)とは略同相であり、前記第１ハイサイド駆動信号(ＨＧ１１)および前記第２ハイサイド駆動信号(ＨＧ１２)と前記ローサイド駆動信号(ＬＧ)とは略逆位相であることを特徴とするものである(図１参照)。
【0059】
更に他の好適な実施の形態では、前記ハイサイドスイッチ素子が前記オン状態であるオン期間(Ｔｏｎ)と、前記ハイサイドスイッチ素子が前記オフ状態であるオフ期間(Ｔｏｆｆ)と、前記入力電圧(ＶＩＮ)によって、前記ローパスフィルタ(Ｌｏｕｔ、Ｃｏｕｔ)から生成されるＤＣ−ＤＣコンバータの出力電圧(Ｖｏｕｔ)が設定されることを特徴とする(図１参照)。
【0060】
より好適な実施の形態では、前記第１トランジスタ(Ｑ１１)と前記第２トランジスタ(Ｑ１２)と前記第３トランジスタ(Ｑ２)とは、それぞれＮチャネルＭＯＳトランジスタであることを特徴とする(図１参照)。
【0061】
他のより好適な実施の形態では、前記ハイサイドスイッチ素子としての前記第１トランジスタ(Ｑ１１)と前記第２トランジスタ(Ｑ１２)とは第１半導体チップ(Ｃｈｉｐ１)に形成され、前記ローサイドスイッチ素子としての前記第３トランジスタ(Ｑ２)は第２半導体チップ(Ｃｈｉｐ２)に形成され、前記コントローラ(ＣＮＴ)は第３半導体チップ(Ｃｈｉｐ３)に形成される。
【0062】
前記第１半導体チップ(Ｃｈｉｐ１)と前記第２半導体チップ(Ｃｈｉｐ２)と前記第３半導体チップ(Ｃｈｉｐ３)とは、１個のパッケージ(ＱＦＮ＿ＰＫＧ)に封止されたことを特徴とするものである(図３参照)。
【0063】
更に他のより好適な実施の形態では、前記ハイサイドスイッチ素子としての前記第１トランジスタ(Ｑ１１)と前記第２トランジスタ(Ｑ１２)とは、トレンチゲート型Ｎチャネル縦型ＭＯＳトランジスタ構造によって形成されている。
【0064】
前記第１トランジスタ(Ｑ１１)の複数のトレンチゲート(Ｇ１１)と前記第２トランジスタ(Ｑ１２)の複数のトレンチゲート(Ｇ１２)とは、前記第１半導体チップ(Ｃｈｉｐ１)の内部において前記第１トランジスタ(Ｑ１１)と前記第２トランジスタ(Ｑ１２)の前記配置方向で交互に配置されたことを特徴とする(図３参照)。
【0065】
別のより好適な実施の形態では、前記ローサイドスイッチ素子としての前記第３トランジスタ(Ｑ２)は、前記トレンチゲート型Ｎチャネル縦型ＭＯＳトランジスタ構造によって形成されたことを特徴とするものである。
【0066】
更に別のより好適な実施の形態では、前記１個のパッケージ(ＱＦＮ＿ＰＫＧ)と前記デカップリングインダクター(Ｌｉｎ)と前記デカップリングコンデンサ(Ｃｉｎ)と前記平滑インダクター(Ｌｏｕｔ)と前記平滑コンデンサ(Ｃｏｕｔ)とは、スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータを構成することを特徴とするものである。
【0067】
更に別のより好適な実施の形態では、前記ハイサイドスイッチ素子としての前記第１トランジスタ(Ｑ１１)および前記第２トランジスタ(Ｑ１２)と、前記ローサイドスイッチ素子としての前記第３トランジスタ(Ｑ２)と、前記コントローラ(ＣＮＴ)とは、単一の半導体チップ(Ｃｈｉｐ)に集積化されて形成される。
【0068】
前記単一の半導体チップ(Ｃｈｉｐ)は、１個のパッケージ(ＱＦＮ＿ＰＫＧ)に封止されたことを特徴とするものである(図４参照)。
【0069】
具体的な実施の形態では、前記ハイサイドスイッチ素子としての前記第１トランジスタ(Ｑ１１)と前記第２トランジスタ(Ｑ１２)とは、プレーナ型Ｎチャネル横型ＭＯＳトランジスタ構造によって形成されている。
【0070】
前記第１トランジスタ(Ｑ１１)の複数のゲート(Ｇ１１)と前記第２トランジスタ(Ｑ１２)の複数のゲート(Ｇ１２)とは、前記単一の半導体チップ(Ｃｈｉｐ)の内部において前記第１トランジスタ(Ｑ１１)と前記第２トランジスタ(Ｑ１２)の前記配置方向で交互に配置されたことを特徴とするものである。
【0071】
更に他の具体的な実施の形態では、前記ローサイドスイッチ素子としての前記第３トランジスタ(Ｑ２)は、前記プレーナ型Ｎチャネル横型ＭＯＳトランジスタ構造によって前記単一の半導体チップ(Ｃｈｉｐ)の内部に形成されたことを特徴とするものである。
【0072】
最も具体的な実施の形態では、前記単一の半導体チップ(Ｃｈｉｐ)と前記デカップリングインダクター(Ｌｉｎ)と前記デカップリングコンデンサ(Ｃｉｎ)と前記平滑インダクター(Ｌｏｕｔ)と前記平滑コンデンサ(Ｃｏｕｔ)とは、スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータを構成することを特徴とするものである。
【0073】
〔２〕別の観点の代表的な実施の形態は、ハイサイドスイッチ素子(Ｑ１１、Ｑ１２)と、ローサイドスイッチ素子(Ｑ２)と、コントローラ(ＣＮＴ)とを具備する半導体集積回路の動作方法である。
【0074】
前記ハイサイドスイッチ素子(Ｑ１１、Ｑ１２)の一端には、デカップリングインダクター(Ｌｉｎ)を介して入力電圧(ＶＩＮ)が供給可能とされ、前記ハイサイドスイッチ素子(Ｑ１１、Ｑ１２)の他端と前記ローサイドスイッチ素子(Ｑ２)の一端とはスイッチングノード(ＶＳＷ)に接続され、前記ローサイドスイッチ素子(Ｑ２)の他端は接地電位に接続可能とされる。
【0075】
前記コントローラ(ＣＮＴ)は、前記ハイサイドスイッチ素子(Ｑ１１、Ｑ１２)をオン状態とオフ状態に駆動可能である。
【0076】
前記スイッチングノード(ＶＳＷ)は、平滑インダクター(Ｌｏｕｔ)と平滑コンデンサ(Ｃｏｕｔ)とを含むローパスフィルタに接続可能とされる。
【0077】
前記ハイサイドスイッチ素子(Ｑ１１、Ｑ１２)の前記一端と前記接地電位との間に、デカップリングコンデンサ(Ｃｉｎ)が接続可能とされる。
【0078】
前記ハイサイドスイッチ素子(Ｑ１１、Ｑ１２)は、前記ハイサイドスイッチ素子の前記一端と前記ハイサイドスイッチ素子の前記他端との間に電流経路が並列接続された第１トランジスタ(Ｑ１１)と第２トランジスタ(Ｑ１２)とを含む。
【0079】
前記ハイサイドスイッチ素子の前記一端と前記ハイサイドスイッチ素子の前記他端との間をオン状態からオフ状態に変化する際に、前記コントローラ(ＣＮＴ)は前記第１トランジスタ(Ｑ１１)に対して前記第２トランジスタ(Ｑ１２)を遅らせて前記オン状態から前記オフ状態に制御する。
【0080】
前記第１トランジスタ(Ｑ１１)と前記第２トランジスタ(Ｑ１２)の各トランジスタは、半導体チップ(Ｃｈｉｐ１)の内部に複数に分割されて形成される。
【0081】
前記第１トランジスタ(Ｑ１１)が分割された複数の部分第１トランジスタと前記第２トランジスタ(Ｑ１２)が分割された複数の部分第２トランジスタとは、前記半導体チップ(Ｃｈｉｐ１)の内部において前記第１トランジスタ(Ｑ１１)と前記第２トランジスタ(Ｑ１２)の配置方向で交互に配置されたことを特徴とするものである(図１参照)。
【0082】
前記実施の形態によれば、ゼロボルトスイッチング(ＺＶＳ)の動作原理からの逸脱を低減してスイッチング損失を低減することができる。
【0083】
２．実施の形態の詳細次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【0085】
図１に示すように、実施の形態１によるスイッチングレギュレータ方式のＤＣ−ＤＣコンバータは、ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２と、ローサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ２と、平滑インダクターＬｏｕｔと、平滑コンデンサＣｏｕｔとコントーラＣＮＴを具備する。更に、図１に示すスイッチングレギュレータ方式のＤＣ−ＤＣコンバータは、デカップリングインダクターＬｉｎと、デカップリングコンデンサＣｉｎと、寄生インダクターＬ１１、Ｌ１２を具備する。従って、デカップリングインダクターＬｉｎとデカップリングコンデンサＣｉｎとのローパスフィルタ機能によって、入力電圧ＶＩＮの高周波リップル成分が低減されたＤＣ入力電圧ＶＩＮ´が、ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２のドレインに供給される。ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２は同一の素子サイズに設定することも可能であるが、図１の破線の円形に示したようにトランジスタＱ１１を大きな素子サイズに設定する一方、トランジスタＱ１２を小さな素子サイズに設定することが可能である。更にローサイドスイッチ素子は、ＮチャネルＭＯＳトランジスタＱ２ではなく、ダイオードを使用することも可能である。好ましくは、電力損失を低減するために低い順方向電圧を持つショットキーダイオードを使用して、そのアノードを接地電位に接続して、そのカソードをハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２のソースに接続する。
【0086】
図１に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータでは、デカップリングインダクターＬｉｎの一端には入力電圧ＶＩＮが供給され、デカップリングインダクターＬｉｎの他端はＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２のドレインとデカップリングコンデンサＣｉｎの一端に接続され、デカップリングコンデンサＣｉｎの他端は接地電位に接続される。ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２のソースはローサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ２のドレインと平滑インダクターＬｏｕｔの一端に接続され、ローサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ２のソースは接地電位に接続される。平滑インダクターＬｏｕｔの他端は平滑コンデンサＣｏｕｔの一端に接続され、平滑コンデンサＣｏｕｔの他端は接地電位に接続される。
【0087】
一方、図１に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータでは、ＮチャネルＭＯＳトランジスタＱ１１とデカップリングコンデンサＣｉｎの間の配置距離は、ＮチャネルＭＯＳトランジスタＱ１２とデカップリングコンデンサＣｉｎの間の配置距離と実質的に等しくなるように、ＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２とデカップリングコンデンサＣｉｎが配置される。すなわち、図１の回路図の下部に示したように、半導体チップＣｈｉｐ１の内部において、ＮチャネルＭＯＳトランジスタＱ１１は複数に分割されて形成され、ＮチャネルＭＯＳトランジスタＱ１２も複数に分割されて形成されている。ここで、ＮチャネルＭＯＳトランジスタＱ１１とデカップリングコンデンサＣｉｎとの間の配線距離と配線寄生インダクターとは、ＮチャネルＭＯＳトランジスタＱ１１とデカップリングコンデンサＣｉｎの間の配置距離に比例する。またＮチャネルＭＯＳトランジスタＱ１２とデカップリングコンデンサＣｉｎとの間の配線距離と配線寄生インダクターとは、ＮチャネルＭＯＳトランジスタＱ１２とデカップリングコンデンサＣｉｎの間の配置距離に比例する。
【0088】
特に、実施の形態１のスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの半導体チップＣｈｉｐ１では、第１トランジスタＱ１１と前記第２トランジスタＱ１２の各トランジスタは、半導体チップＣｈｉｐ１の内部に複数に分割されて形成される。図１に示したように、第１トランジスタＱ１１が分割された複数の部分第１トランジスタと第２トランジスタＱ１２が分割された複数の部分第２トランジスタとは、第１トランジスタＱ１１と第２トランジスタＱ１２の配置方向で交互に配置される。
【0089】
図１に示した例では、四角形の半導体チップＣｈｉｐ１の右側短辺にデカップリングコンデンサＣｉｎが配置され、複数に分割されたトランジスタＱ１１とデカップリングコンデンサＣｉｎの間の寄生インダクターと、複数に分割されたトランジスタＱ１２とデカップリングコンデンサＣｉｎの間の寄生インダクターとは実質的に等しくなる。その結果、図１に示したように、トランジスタＱ１１とトランジスタＱ１２との間の寄生インダクターＬ１１の値は実質的に無視可能な値となり、トランジスタＱ１１、Ｑ１２の両ドレインとデカップリングコンデンサＣｉｎとの間は１個の寄生インダクターＬ１２のみとなる。その他の例では、四角形の半導体チップＣｈｉｐ１の上側長辺にデカップリングコンデンサＣｉｎが配置され、トランジスタＱ１１の分割数とトランジスタＱ１２の分割数とをそれぞれ１０個以上の大きな分割個数に設定する。この場合にも、図１に示したように、トランジスタＱ１１とトランジスタＱ１２との間の寄生インダクターＬ１１の値は実質的に無視可能な値となり、トランジスタＱ１１、Ｑ１２の両ドレインとデカップリングコンデンサＣｉｎとの間は１個の寄生インダクターＬ１２のみとなる。
【0090】
コントーラＣＮＴはＮチャネルＭＯＳトランジスタＱ１１のゲートとＮチャネルＭＯＳトランジスタＱ１１のゲートとに第１ハイサイド駆動信号ＨＧ１１と第２ハイサイド駆動信号ＨＧ１２とをそれぞれ供給する一方、ＮチャネルＭＯＳトランジスタＱ２のゲートにローサイド駆動信号ＬＧとを供給する。尚、第１ハイサイド駆動信号ＨＧ１１と第２ハイサイド駆動信号ＨＧ１２とは略同相とされて、その一方で第１と第２のハイサイド駆動信号ＨＧ１１、ＨＧ１２とローサイド駆動信号ＬＧは略逆相とされる。従って、ハイサイドスイッチ素子のＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２がオン状態に設定される期間ではローサイドスイッチ素子のＮチャネルＭＯＳトランジスタＱ２がオフ状態に設定されて、ハイサイドスイッチ素子のＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２がオフ状態に設定される期間ではローサイドスイッチ素子のＮチャネルＭＯＳトランジスタＱ２がオン状態に設定される。
【0091】
その結果、平滑インダクターＬｏｕｔの一端から生成される図１に示した実施の形態１によるスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔは、ハイサイドスイッチ素子のＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２のオン期間Ｔｏｎとオフ期間Ｔｏｆｆと入力電圧ＶＩＮとによって、次式により与えられる。
【0092】
Ｖｏｕｔ＝Ｔｏｎ・ＶＩＮ／(Ｔｏｎ＋Ｔｏｆｆ) …(２式)
【0093】
《動作波形図》図２は、図１に示した実施の形態１によるスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、コントローラＣＮＴが大素子サイズに設定されたトランジスタＱ１１に対し小素子サイズに設定されたトランジスタＱ１２を遅らせてオフ状態に制御する方式を示す動作波形図である。尚、トランジスタＱ１１の素子サイズ(分割個数)は、トランジスタＱ１２の素子サイズ(分割個数)と同一とすることも可能である。
【0094】
従って、図２に示したように、大素子サイズに設定されたトランジスタＱ１１を駆動するハイサイド駆動信号ＨＧ１１がハイレベル“Ｈ”からローレベル“Ｌ”に変化するタイミングよりも、小素子サイズに設定されたトランジスタＱ１２を駆動するハイサイド駆動信号ＨＧ１２がハイレベル“Ｈ”からローレベル“Ｌ”に変化するタイミングが遅延して設定されたものである。その結果、大素子サイズのトランジスタＱ１１がオン状態からオフ状態に変化しても、この変化のタイミングでは小素子サイズのトランジスタＱ１２がオン状態であるので、大素子サイズのトランジスタＱ１１のドレイン・ソース間電圧がゼロボルトに維持され、ゼロボルトスイッチング(ＺＶＳ)の動作原理によりスイッチング損失の低減が可能となる。
【0095】
図２には、大素子サイズのトランジスタＱ１１のドレイン電流Ｉｄｓ１１の電流波形と、小素子サイズのトランジスタＱ１２のドレイン電流Ｉｄｓ１２の電流波形と、平滑インダクターＬｏｕｔに流れる合計ドレイン電流Ｉｄｓ１１＋Ｉｄｓ１２の電流波形と、平滑インダクターＬｏｕｔの一端のスイッチング電圧ＶＳＷの電圧波形とが示されている。
【0096】
図２に示したように、ハイサイド駆動信号ＨＧ１１がハイレベル“Ｈ”からローレベル“Ｌ”に変化するタイミングにおいて、大素子サイズのトランジスタＱ１１のドレイン電流Ｉｄｓ１１が減少を開始する。一方、平滑インダクターＬｏｕｔに流れる合計ドレイン電流Ｉｄｓ１１＋Ｉｄｓ１２の電流値は一定値に維持されようとするので、ドレイン電流Ｉｄｓ１１の減少と反比例関係で小素子サイズのトランジスタＱ１２のドレイン電流Ｉｄｓ１２が増加を開始する。
【0097】
特に、図１に示した実施の形態１によるスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいては、大素子サイズのトランジスタＱ１１と小素子サイズのトランジスタＱ１２とは１個の寄生インダクターＬ１２のみを有して、トランジスタＱ１１とトランジスタＱ１２の間の寄生インダクターＬ１１の値は実質的に無視可能な値となる。その結果、大素子サイズのトランジスタＱ１１のドレイン電流Ｉｄｓ１１の減少速度と小素子サイズのトランジスタＱ１２のドレイン電流Ｉｄｓ１２の増加速度とは、実質的に等しいものとなる。従って、図２に示したように、平滑インダクターＬｏｕｔに流れる合計ドレイン電流Ｉｄｓ１１＋Ｉｄｓ１２の電流値が、比較的短い時間の期間に斜線で示したように一定値よりも若干低下するものとなる。従って、平滑インダクターＬｏｕｔの一端のスイッチング電圧ＶＳＷの電圧値も、図２に示したように比較的短い時間の期間に斜線で示したように一定電圧値の入力電圧ＶＩＮよりも若干低下するものとなる。その結果、大素子サイズのトランジスタＱ１１のドレイン・ソース間電圧がゼロボルトから大きく逸脱することが軽減され、ゼロボルトスイッチング(ＺＶＳ)の動作原理からの逸脱に起因するスイッチング損失の低減が可能となるものである。
【0099】
図３に示す実施の形態２のスイッチングレギュレータ方式のＤＣ−ＤＣコンバータが、図１に示した実施の形態１によるスイッチングレギュレータ方式のＤＣ−ＤＣコンバータと相違するのは、下記の点である。
【0100】
図３に示すように、ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２と、ローサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ２と、コントーラＣＮＴとは、ＱＦＮ(Quad Flat Package)型パッケージＱＦＮ＿ＰＫＧの封止樹脂内部に封止されている。ＱＦＮ型パッケージは、矩形パッケージの各辺に複数の金属接続端子が形成されたものである。
【0101】
ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２は第１半導体チップＣｈｉｐ１に集積化されて、ローサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ２は第２半導体チップＣｈｉｐ２に集積化されて、コントーラＣＮＴは第３半導体チップＣｈｉｐ３に集積化されている。コントーラＣＮＴの第３半導体チップＣｈｉｐ３とハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２の第１半導体チップＣｈｉｐ１とは、ハイサイド駆動信号配線ＨＧ１１、ＨＧ１２により相互に接続されている。コントーラＣＮＴの第３半導体チップＣｈｉｐ３とローサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ２の第２半導体チップＣｈｉｐ２とは、ローサイド駆動信号配線ＬＧにより相互に接続されている。
【0102】
ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２の第１半導体チップＣｈｉｐ１を搭載した第１タブリードＴａｂ＿Ｌｅａｄ１は、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータの配線基板に形成されたＤＣ入力電圧配線ＶＩＮ´に電気的に接続される。ローサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ２の第２半導体チップＣｈｉｐ２を搭載した第２タブリードＴａｂ＿Ｌｅａｄ２は、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータの配線基板に形成されたスイッチング電圧配線ＶＳＷに電気的に接続される。コントーラＣＮＴの第３半導体チップＣｈｉｐ３は、第３タブリードＴａｂ＿Ｌｅａｄ３に搭載されている。接地配線として機能する第４タブリードＴａｂ＿Ｌｅａｄ４は、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータの配線基板に形成された接地電位配線ＧＮＤに電気的に接続される。ＤＣ入力電圧配線ＶＩＮ´と接地電位配線ＧＮＤには２個のチップコンデンサによって構成されたデカップリングコンデンサＣｉｎが接続され、入力電圧配線ＶＩＮとＤＣ入力電圧配線ＶＩＮ´にはチップインダクターにより構成されたデカップリングインダクターＬｉｎが接続されている。
【0103】
また、ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２のドレインである第１半導体チップＣｈｉｐ１の下部底面は、第１タブリードＴａｂ＿Ｌｅａｄ１を介して、配線基板のＤＣ入力電圧配線ＶＩＮ´に電気的に接続される。第１半導体チップＣｈｉｐ１の上部主面に形成されたトランジスタＱ１１、Ｑ１２のソースは、第１金属リードＭｅｔａｌ＿Ｌｅａｄ１を介して第２タブリードＴａｂ＿Ｌｅａｄ２に電気的に接続される。ローサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ２のドレインである第２半導体チップＣｈｉｐ２の下部底面は、第２タブリードＴａｂ＿Ｌｅａｄ２に電気的に接続される。第２半導体チップＣｈｉｐ２の上部主面に形成されたトランジスタＱ２のソースは、第２金属リードＭｅｔａｌ＿Ｌｅａｄ２と第４タブリードＴａｂ＿Ｌｅａｄ４とを介して接地電位配線ＧＮＤに電気的に接続される。
【0104】
図３の左下に示したように、第１半導体チップＣｈｉｐ１には、ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２が集積化されて形成されている。ＮチャネルＭＯＳトランジスタＱ１１は複数に分割されて形成されたゲート電極Ｇ１１を有し、ＮチャネルＭＯＳトランジスタＱ１２も複数に分割されて形成されたゲート電極Ｇ１２を有している。第１ハイサイド駆動信号ＨＧ１１が供給される第１パッドは図３では図示されていないがＮチャネルＭＯＳトランジスタＱ１１の複数のゲート電極Ｇ１１に接続され、第２ハイサイド駆動信号ＨＧ１２が供給される第２パッドは図３では図示されていないがＮチャネルＭＯＳトランジスタＱ１２の複数のゲート電極Ｇ１２に接続される。更に、図３の左下に示したように、ゲート電極Ｇ１１とゲート電極Ｇ１２との間には、ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２のソースとしてのＮ＋領域Ｎ＋(Source)が形成されている。
【0105】
図３の右下で詳述するように、ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２は、いわゆるトレンチゲート型Ｎチャネル縦型ＭＯＳトランジスタ構造によって形成されている。
【0106】
図３の右下には、ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２が集積化されて形成された第１半導体チップＣｈｉｐ１の断面構造が示されている。図３の右下に示したように、第１半導体チップＣｈｉｐ１の下部底面はハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２のドレインＮ(Drain)として機能する。ＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２のドレインＮ(Drain)の上部には、Ｐ型ウェル領域Ｐ−Ｗｅｌｌが形成される。Ｐ型ウェル領域Ｐ−Ｗｅｌｌの表面からドレインＮ(Drain)に到達するように、複数のトレンチ(溝)が形成される。複数のトレンチ(溝)の内部にはゲート絶縁膜とゲート電極とが順次に形成されて、図３の例では複数のトレンチ(溝)の内部に形成されたゲート電極は、ＭＯＳトランジスタＱ１１のゲート電極Ｇ１１とＭＯＳトランジスタＱ１２のゲート電極Ｇ１２とが順番に反復形成されている。ＮチャネルＭＯＳトランジスタＱ１１の複数のゲート電極Ｇ１１は第１ハイサイド駆動信号ＨＧ１１が供給される第１パッドに接続され、チャネルＭＯＳトランジスタＱ１２の複数のゲート電極Ｇ１２は第２ハイサイド駆動信号ＨＧ１２が供給される第２パッドに接続される。複数のトレンチ(溝)の間には、ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２のソースとしてのＮ＋領域Ｎ＋(Source)が形成されている。図３の右下では、図示していないが、ローサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ２も、ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２と全く同様に、いわゆるトレンチゲート型Ｎチャネル縦型ＭＯＳトランジスタ構造によって形成されている。その結果、ローサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ２が集積化された第２半導体チップＣｈｉｐ２の下部底面は、ローサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ２のドレインＮ(Drain)として機能する。
【0107】
第１パッドに高電圧の第１ハイサイド駆動信号ＨＧ１１が供給される場合には、ＮチャネルＭＯＳトランジスタＱ１１の複数のゲート電極Ｇ１１が形成された複数のトレンチ(溝)の内部側壁のＰ型ウェル領域Ｐ−ＷｅｌｌにＮ型反転チャネルが形成され、ＮチャネルＭＯＳトランジスタＱ１１のソースとドレインとの間が電気的に導通状態となる。
【0108】
第２パッドに高電圧の第２ハイサイド駆動信号ＨＧ１２が供給される場合には、ＮチャネルＭＯＳトランジスタＱ１２の複数のゲート電極Ｇ１２が形成された複数のトレンチ(溝)の内部側壁のＰ型ウェル領域Ｐ−ＷｅｌｌにＮ型反転チャネルが形成され、ＮチャネルＭＯＳトランジスタＱ１２のソースとドレインとの間が電気的に導通状態となる。
【0109】
図３に示したように、実施の形態２のスイッチングレギュレータ方式のＤＣ−ＤＣコンバータは、３個のチップＣｈｉｐ１、Ｃｈｉｐ２、Ｃｈｉｐ３を内蔵するので、比較的高出力電力の用途に使用されることが可能なものである。
【0111】
図４に示す実施の形態３のスイッチングレギュレータ方式のＤＣ−ＤＣコンバータが、図３に示した実施の形態２によるスイッチングレギュレータ方式のＤＣ−ＤＣコンバータと相違するのは、下記の点である。
【0112】
図４に示したように、ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２と、ローサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ２と、コントーラＣＮＴとは、単一の半導体チップＣｈｉｐに集積化されている。コントーラＣＮＴの複数の外部端子はＱＦＮパッケージＱＦＮ＿ＰＫＧの上辺に形成された複数の金属接続端子に接続されて、ハイサイドスイッチ素子のＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２のドレインはＱＦＮパッケージＱＦＮ＿ＰＫＧの左辺に形成された複数の金属接続端子を介してＤＣ入力電圧配線ＶＩＮ´に接続される。ハイサイドスイッチ素子のＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２のソースとローサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ２のドレインとは、ＱＦＮパッケージＱＦＮ＿ＰＫＧの右辺に形成された複数の金属接続端子を介してスイッチング電圧配線ＶＳＷに電気的に接続される。更に、ローサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ２のソースは、ＱＦＮパッケージＱＦＮ＿ＰＫＧの下辺に形成された複数の金属接続端子を介して接地電位配線ＧＮＤに電気的に接続される。
【0113】
図４の左下に示したように、単一の半導体チップＣｈｉｐには、ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２が集積化されて形成されている。ＮチャネルＭＯＳトランジスタＱ１１は複数に分割されて形成されたゲート電極Ｇ１１を有し、ＮチャネルＭＯＳトランジスタＱ１２も複数に分割されて形成されたゲート電極Ｇ１２を有している。第１ハイサイド駆動信号ＨＧ１１が供給される第１パッドは図４に図示のようにＮチャネルＭＯＳトランジスタＱ１１の複数のゲート電極Ｇ１１に接続され、第２ハイサイド駆動信号ＨＧ１２が供給される第２パッドは図４に図示のようにＮチャネルＭＯＳトランジスタＱ１２の複数のゲート電極Ｇ１２に接続される。更に、図４の左下に示したように、ゲート電極Ｇ１１とゲート電極Ｇ１２との間には、ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２のソースまたはドレインとしてのＮ＋領域Ｎ＋(Source or Drain)が形成されている。また図４の左下の例では、ＭＯＳトランジスタＱ１１の２本・１組のゲート電極Ｇ１１とＭＯＳトランジスタＱ１２の２本・１組のゲート電極Ｇ１２とが順番に反復形成されている。
【0114】
図４の右下で詳述するように、ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２は、いわゆるプレーナ型Ｎチャネル横型ＭＯＳトランジスタ構造によって形成されている。
【0115】
図４の右下には、ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２が集積化されて形成された単一の半導体チップＣｈｉｐの断面構造が示されている。図４の右下に示したように、単一の半導体チップＣｈｉｐの下部はＰ型シリコン基板Ｐ−Ｓｕｂであり、Ｐ型シリコン基板Ｐ−Ｓｕｂの上部には、Ｎ型不純物層Ｎ−Ｌａｙｅｒが形成される。Ｎ型不純物層Ｎ−Ｌａｙｅｒの上部にはＰ型ウェル領域Ｐ−Ｗｅｌｌが形成され、Ｐ型ウェル領域Ｐ−Ｗｅｌｌの表面にハイサイドスイッチ素子のＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２の複数のゲート絶縁膜と複数のゲート電極の積層構造とソースＮ＋領域Ｎ＋(Source)とドレインＮ＋領域Ｎ＋(Drain)とが形成されている。図４の右下では、図示していないが、ローサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ２も、ハイサイドスイッチ素子としてのＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２と全く同様に、いわゆるプレーナ型Ｎチャネル横型ＭＯＳトランジスタ構造によって単一の半導体チップＣｈｉｐの内部に形成されている。
【0116】
第１パッドに高電圧の第１ハイサイド駆動信号ＨＧ１１が供給される場合には、ＮチャネルＭＯＳトランジスタＱ１１の複数のゲート電極直下のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面にＮ型反転チャネルが形成され、ＮチャネルＭＯＳトランジスタＱ１１のソースとドレインとの間が電気的に導通状態となる。
【0117】
第２パッドに高電圧の第２ハイサイド駆動信号ＨＧ１２が供給される場合には、ＮチャネルＭＯＳトランジスタＱ１２の複数のゲート電極直下のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面にＮ型反転チャネルが形成され、ＮチャネルＭＯＳトランジスタＱ１２のソースとドレインとの間が電気的に導通状態となる。
【0118】
図４に示したように、実施の形態３のスイッチングレギュレータ方式のＤＣ−ＤＣコンバータは、単一の半導体チップＣｈｉｐを内蔵するので、比較的低出力電力の用途に使用されることが可能なものである。
【0119】
《動作波形図》図５は、図１と図３と図４に示した実施の形態１と実施の形態２と実施の形態３のいずれによるスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、コントローラＣＮＴがハイサイドスイッチ素子のＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２とローサイドスイッチ素子のＮチャネルＭＯＳトランジスタＱ２とを駆動する動作波形図である。
【0120】
図５に示すように、最初にスイッチング速度が速く小素子サイズに設定されたトランジスタＱ１２をオフ状態からオン状態に変化するために、コントローラＣＮＴはハイサイド駆動信号ＨＧ１２をローレベル“Ｌ”からハイレベル“Ｈ”に変化する。その結果、ハイサイド駆動信号ＨＧ１２のローレベル“Ｌ”からハイレベル“Ｈ”への変化に応答して、小素子サイズのトランジスタＱ１２のドレイン電流Ｉｄｓ１２の電流波形と平滑インダクターＬｏｕｔに流れる合計ドレイン電流Ｉｄｓ１１＋Ｉｄｓ１２の電流波形とが増加を開始して、平滑インダクターＬｏｕｔの一端のスイッチング電圧ＶＳＷの電圧波形が増加を開始する。
【0121】
その後に、オン抵抗が小さく大素子サイズに設定されたトランジスタＱ１１をオフ状態からオン状態に変化するために、コントローラＣＮＴはハイサイド駆動信号ＨＧ１１をローレベル“Ｌ”からハイレベル“Ｈ”に変化する。その結果、ハイサイド駆動信号ＨＧ１１のローレベル“Ｌ”からハイレベル“Ｈ”への変化に応答して、大素子サイズのトランジスタＱ１１のドレイン電流Ｉｄｓ１１の電流波形が増加を開始して、更に平滑インダクターＬｏｕｔに流れる合計ドレイン電流Ｉｄｓ１１＋Ｉｄｓ１２の電流波形と平滑インダクターＬｏｕｔの一端のスイッチング電圧ＶＳＷの電圧波形とが２度目の増加を開始する。
【0122】
その後に、大素子サイズに設定されたトランジスタＱ１１を駆動するハイサイド駆動信号ＨＧ１１がハイレベル“Ｈ”からローレベル“Ｌ”に変化するタイミングよりも、小素子サイズに設定されたトランジスタＱ１２を駆動するハイサイド駆動信号ＨＧ１２がハイレベル“Ｈ”からローレベル“Ｌ”に変化するタイミングが遅延して設定される。その結果、大素子サイズのトランジスタＱ１１がオン状態からオフ状態に変化してもこの変化のタイミングでは小素子サイズのトランジスタＱ１２がオン状態であるので、大素子サイズのトランジスタＱ１１のドレイン・ソース間電圧がゼロボルトに維持され、ゼロボルトスイッチング(ＺＶＳ)の動作原理によりスイッチング損失の低減が可能となる。
【0123】
ハイサイド駆動信号ＨＧ１１がハイレベル“Ｈ”からローレベル“Ｌ”に変化するタイミングにおいて、大素子サイズのトランジスタＱ１１のドレイン電流Ｉｄｓ１１が減少を開始する。一方、平滑インダクターＬｏｕｔに流れる合計ドレイン電流Ｉｄｓ１１＋Ｉｄｓ１２の電流値は一定値に維持されようとするので、ドレイン電流Ｉｄｓ１１の減少と反比例関係で小素子サイズのトランジスタＱ１２のドレイン電流Ｉｄｓ１２が増加を開始する。
【0124】
特に、図１と図３と図４に示した実施の形態１と実施の形態２と実施の形態３のいずれにおいても、大素子サイズのトランジスタＱ１１と小素子サイズのトランジスタＱ１２とは１個の寄生インダクターＬ１２のみを有して、トランジスタＱ１１とトランジスタＱ１２の間の寄生インダクターＬ１１の値は実質的に無視可能な値となる。その結果、大素子サイズのトランジスタＱ１１のドレイン電流Ｉｄｓ１１の減少速度と小素子サイズのトランジスタＱ１２のドレイン電流Ｉｄｓ１２の増加速度とは、実質的に等しいものとなる。従って、図５に示したように、平滑インダクターＬｏｕｔに流れる合計ドレイン電流Ｉｄｓ１１＋Ｉｄｓ１２の電流値が、比較的短い時間の期間に、斜線で示したように一定値よりも若干低下する。従って、平滑インダクターＬｏｕｔの一端のスイッチング電圧ＶＳＷの電圧値も、図５に示したように比較的短時間の期間に斜線で示したように一定電圧値の入力電圧ＶＩＮより若干低下するものとなる。その結果、大素子サイズのトランジスタＱ１１のドレイン・ソース間電圧がゼロボルトから大きく逸脱することが軽減され、ゼロボルトスイッチング(ＺＶＳ)の動作原理からの逸脱に起因するスイッチング損失の低減が可能となるものである。
【0125】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0126】
例えば、ハイサイドスイッチ素子としてのトランジスタＱ１１、Ｑ１２とローサイドスイッチ素子としてのトランジスタＱ２とは、ＮチャネルＭＯＳトランジスタのみに限定されるものではない。すなわち、ハイサイドスイッチ素子としてのトランジスタＱ１１、Ｑ１２とローサイドスイッチ素子としてのトランジスタＱ２とは、ＮＰＮ型バイポーラトランジスタで構成することも可能であり、ＩＧＢＴ(絶縁ゲートバイポーラトランジスタ)で構成することも可能である。
【符号の説明】
【0127】
Ｑ１１、Ｑ１２…ハイサイドスイッチ素子のＮチャネルＭＯＳトランジスタＱ２…ローサイドスイッチ素子のＮチャネルＭＯＳトランジスタ
ＣＮＴ…コントーラ
Ｃｈｉｐ１…半導体チップ
Ｌｏｕｔ…平滑インダクター
Ｃｏｕｔ…平滑コンデンサ
Ｌｉｎ…デカップリングインダクター
Ｃｉｎ…デカップリングコンデンサ
Ｌ１１、Ｌ１２…寄生インダクター