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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5937888
(24)【登録日】2016年5月20日
(45)【発行日】2016年6月22日
(54)【発明の名称】半導体メモリ装置
(51)【国際特許分類】
G11C 29/00 20060101AFI20160609BHJP
【ＦＩ】
G11C29/00 603F
G11C29/00 603J
【請求項の数】5
【全頁数】21
(21)【出願番号】特願2012-118740(P2012-118740)
(22)【出願日】2012年5月24日
(62)【分割の表示】特願2002-521703(P2002-521703)の分割
【原出願日】2001年7月17日
(65)【公開番号】特開2012-155846(P2012-155846A)
(43)【公開日】2012年8月16日
【審査請求日】2012年5月24日
【審判番号】不服2015-4389(P2015-4389/J1)
【審判請求日】2015年3月5日
(31)【優先権主張番号】60/220,690
(32)【優先日】2000年7月25日
(33)【優先権主張国】US
(31)【優先権主張番号】09/724,669
(32)【優先日】2000年11月28日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】507364997
【氏名又は名称】サイプレス セミコンダクター コーポレーション
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100109346
【弁理士】
【氏名又は名称】大貫 敏史
(74)【代理人】
【識別番号】100117189
【弁理士】
【氏名又は名称】江口 昭彦
(74)【代理人】
【識別番号】100134120
【弁理士】
【氏名又は名称】内藤 和彦
(72)【発明者】
【氏名】アルシャンマ・アリ
(72)【発明者】
【氏名】赤荻 隆男
【合議体】
【審判長】
飯田 清司
【審判官】
中田 剛史
【審判官】
鈴木 匡明
(56)【参考文献】
【文献】
特開平１０−１７２２９４（ＪＰ，Ａ）
【文献】
特開平９−２０４７９０（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
G11C29/00
(57)【特許請求の範囲】
【請求項1】
読み出し冗長アセンブリを備えるフラッシュメモリ装置であって、
複数の正規メモリセルを含む基本アレイと、該基本アレイに対応して、複数の冗長メモリセルを含む２つの冗長アレイとを具備し、
前記基本アレイは、各々が複数ワードのデータを記憶する複数のブロックに分割され、各ブロック単位で正規メモリセルの選択および記憶データの内部読み出しが行われ、
前記複数の正規メモリセルが、欠陥メモリセル及び少なくとも１つの非欠陥メモリセルを含み、各ブロック内における各正規メモリセルは、前記基本アレイ内の位置を示す記憶アドレスが割当てられ、前記複数の正規メモリセルは、複数のメモリセルを含む複数の２ワード・セグメントに配置され、第１の２ワード・セグメントは、前記欠陥メモリセルを含み、前記第１の２ワード・セグメントのアドレスが割り当てられ、第２の２ワード・セグメントは非欠陥メモリセルである正規メモリセルを含み、前記第２の２ワード・セグメントのアドレスが割り当てられ、
２つの異なる動作不能のビット線の位置を示す入出力指示子と、２つの異なる前記欠陥のある２ワード・セグメントのアドレスとを有するＣＡＭアレイとを含み、
前記フラッシュメモリ装置はさらに、
前記基本アレイを読み出すためにアクセスされた２ワード・セグメントのアドレスと前記ＣＡＭアレイから読み出された２ワード・セグメントのアドレスとを比較するように構成される比較回路と、
前記比較回路が、前記基本アレイから読み出された前記２ワード・セグメントが前記欠陥メモリセルを含むため、前記基本アレイから読み出された前記２ワード・セグメントの前記アドレスが欠陥アドレスであると判定するとき、前記欠陥メモリセルのビット線の位置を示す入出力指示子に対応する欠陥デコーディング信号を生成するように構成されるとともに、前記比較回路が、前記基本アレイから読み出された前記２ワード・セグメントの前記アドレスが非欠陥アドレスであると判定するとき、正規デコーディング信号を生成するように構成されるデコーディング回路と、
多重出力端を有するマルチプレクサ段であって、前記欠陥デコーディング信号に応じて、前記２ワード・セグメント内の非欠陥メモリセルに対応する正規の出力信号を出力するとともに、前記欠陥メモリセルのビット線の位置を示す入出力指示子に応じて、前記２つの冗長アレイから冗長出力信号を出力し、また、前記正規デコーディング信号に応じて、前記基本アレイから読み出された前記２ワード・セグメント内の前記非欠陥メモリセルに対応する正規の出力信号を出力するように構成される、マルチプレクサ段と、を具備し、
前記フラッシュメモリ装置は、さらに、
前記基本アレイの前記正規メモリセルを読み出す正規センスアンプと、
前記冗長アレイの前記冗長メモリセルを読み出す冗長センスアンプとを具備し、
前記アクセスされた前記正規メモリセルは前記記憶アドレスとして前記アクセスされたアドレスが割当てられ、
前記正規センスアンプは、さらに、第１の時間中に前記アクセスされた前記正規メモリセルを読み出し、前記第１の時間中に正規信号を生成するように構成され、
前記冗長センスアンプは、前記第１の時間を超えない第２の時間中に前記冗長メモリセルを読み出し、前記第２の時間中に冗長信号を生成するように構成される、フラッシュメモリ装置。
複数の正規メモリセルを含む基本アレイと、該基本アレイに対応して、複数の冗長メモリセルを含む２つの冗長アレイとを具備し、
前記基本アレイは、各々が複数ワードのデータを記憶する複数のブロックに分割され、各ブロック単位で正規メモリセルの選択および記憶データの内部読み出しが行われ、
前記複数の正規メモリセルが、欠陥メモリセル及び少なくとも１つの非欠陥メモリセルを含み、各ブロック内における各正規メモリセルは、前記基本アレイ内の位置を示す記憶アドレスが割当てられ、前記複数の正規メモリセルは、複数のメモリセルを含む複数の２ワード・セグメントに配置され、第１の２ワード・セグメントは、前記欠陥メモリセルを含み、前記第１の２ワード・セグメントのアドレスが割り当てられ、第２の２ワード・セグメントは非欠陥メモリセルである正規メモリセルを含み、前記第２の２ワード・セグメントのアドレスが割り当てられ、
２つの異なる動作不能のビット線の位置を示す入出力指示子と、２つの異なる前記欠陥のある２ワード・セグメントのアドレスとを有するＣＡＭアレイとを含み、
前記フラッシュメモリ装置はさらに、
前記基本アレイを読み出すためにアクセスされた２ワード・セグメントのアドレスと前記ＣＡＭアレイから読み出された２ワード・セグメントのアドレスとを比較するように構成される比較回路と、
前記比較回路が、前記基本アレイから読み出された前記２ワード・セグメントが前記欠陥メモリセルを含むため、前記基本アレイから読み出された前記２ワード・セグメントの前記アドレスが欠陥アドレスであると判定するとき、前記欠陥メモリセルのビット線の位置を示す入出力指示子に対応する欠陥デコーディング信号を生成するように構成されるとともに、前記比較回路が、前記基本アレイから読み出された前記２ワード・セグメントの前記アドレスが非欠陥アドレスであると判定するとき、正規デコーディング信号を生成するように構成されるデコーディング回路と、
多重出力端を有するマルチプレクサ段であって、前記欠陥デコーディング信号に応じて、前記２ワード・セグメント内の非欠陥メモリセルに対応する正規の出力信号を出力するとともに、前記欠陥メモリセルのビット線の位置を示す入出力指示子に応じて、前記２つの冗長アレイから冗長出力信号を出力し、また、前記正規デコーディング信号に応じて、前記基本アレイから読み出された前記２ワード・セグメント内の前記非欠陥メモリセルに対応する正規の出力信号を出力するように構成される、マルチプレクサ段と、を具備し、
前記フラッシュメモリ装置は、さらに、
前記基本アレイの前記正規メモリセルを読み出す正規センスアンプと、
前記冗長アレイの前記冗長メモリセルを読み出す冗長センスアンプとを具備し、
前記アクセスされた前記正規メモリセルは前記記憶アドレスとして前記アクセスされたアドレスが割当てられ、
前記正規センスアンプは、さらに、第１の時間中に前記アクセスされた前記正規メモリセルを読み出し、前記第１の時間中に正規信号を生成するように構成され、
前記冗長センスアンプは、前記第１の時間を超えない第２の時間中に前記冗長メモリセルを読み出し、前記第２の時間中に冗長信号を生成するように構成される、フラッシュメモリ装置。
【請求項2】
前記比較回路は、
前記アクセスされた前記２ワード・セグメントの前記アドレスを前記欠陥アドレスと比較し、前記アクセスされた前記２ワード・セグメントの前記アドレスが前記欠陥アドレスであると判定するときに、前記第１の時間を超えない第３の時間中に欠陥アドレス一致信号を生成するように構成されるアドレスマッチング回路であり、
前記アドレスマッチング回路は、さらに、前記比較が前記アクセスされた前記２ワード・セグメントの前記アドレスが前記欠陥アドレスでないと判定するときに、前記第３の時間中に非欠陥アドレス一致信号を生成するように構成される、請求項１に記載のフラッシュメモリ装置。
前記アクセスされた前記２ワード・セグメントの前記アドレスを前記欠陥アドレスと比較し、前記アクセスされた前記２ワード・セグメントの前記アドレスが前記欠陥アドレスであると判定するときに、前記第１の時間を超えない第３の時間中に欠陥アドレス一致信号を生成するように構成されるアドレスマッチング回路であり、
前記アドレスマッチング回路は、さらに、前記比較が前記アクセスされた前記２ワード・セグメントの前記アドレスが前記欠陥アドレスでないと判定するときに、前記第３の時間中に非欠陥アドレス一致信号を生成するように構成される、請求項１に記載のフラッシュメモリ装置。
【請求項3】
前記デコーディング回路は、さらに、前記アドレスマッチング回路によって生成される前記欠陥アドレス一致信号に応答して、前記欠陥メモリセルのビット線の位置を示す前記入出力指示子に対応する前記欠陥デコーディング信号を生成し、かつ該生成を前記第１の時間を超えない第４の時間中に行うように構成され、
前記デコーディング回路は、さらに、前記アドレスマッチング回路によって生成される前記非欠陥アドレス一致信号に応答して、前記正規デコーディング信号を生成し、かつ該生成を前記第４の時間中に行うように構成される、請求項２に記載のフラッシュメモリ装置。
前記デコーディング回路は、さらに、前記アドレスマッチング回路によって生成される前記非欠陥アドレス一致信号に応答して、前記正規デコーディング信号を生成し、かつ該生成を前記第４の時間中に行うように構成される、請求項２に記載のフラッシュメモリ装置。
【請求項4】
前記ＣＡＭアレイは、
前記欠陥アドレスを記憶するように構成される、１つ又は複数のＣＡＭの第１のアレイと、
前記欠陥メモリセルの前記入出力指示子を記憶するように構成される、１つ又は複数のＣＡＭの第２のアレイとを含む、請求項３に記載のフラッシュメモリ装置。
前記欠陥アドレスを記憶するように構成される、１つ又は複数のＣＡＭの第１のアレイと、
前記欠陥メモリセルの前記入出力指示子を記憶するように構成される、１つ又は複数のＣＡＭの第２のアレイとを含む、請求項３に記載のフラッシュメモリ装置。
【請求項5】
フラッシュメモリ装置における冗長読み出し方法であって、
該装置は、
複数の正規メモリセルを含む基本アレイであって、前記基本アレイに配置される前記正規メモリセルは、欠陥メモリセル及び少なくとも１つの非欠陥メモリセルを含む、基本アレイと、
該基本アレイに対応して、複数の冗長メモリセルを含む２つの冗長メモリセルアレイと、
複数の正規メモリセルを含む２ワード・セグメントであって、前記２ワード・セグメントは、前記欠陥メモリセルを含む複数の正規メモリセルを含み、前記基本アレイを読み出すためにアクセスされる２ワード・セグメントと、を具備し、
前記装置はさらに、
前記正規メモリセルを読み出すように構成される正規センスアンプと、
前記冗長メモリセルを読み出すように構成される冗長センスアンプと、
２つの異なる欠陥のある２ワード・セグメントのアドレスを記憶するように構成される、１つ又は複数のＣＡＭの第１のアレイと、
２つの異なる前記欠陥のある２ワード・セグメント内の前記欠陥メモリセルのビット線の位置を示す入出力指示子を記憶するように構成される、１つ又は複数のＣＡＭの第２のアレイとを具備し、
前記方法は、
第１の時間中に前記正規センスアンプにより、アクセスされた２ワード・セグメントの前記正規メモリセルを読み出す段階と、
前記第１の時間中に前記読み出しに応答して正規信号を生成する段階と、
前記第１の時間を超えない第２の時間中に前記冗長センスアンプにより、前記冗長メモリセルを読み出す段階と、
前記第２の時間中に前記冗長メモリセルの読み出しに応答して冗長信号を生成する段階と、
前記第１の時間を超えない第３の時間中に、前記アクセスされた前記２ワード・セグメントの前記アドレスを、前記第１のアレイに記憶された前記欠陥のある２ワード・セグメントのアドレスと比較する段階と、
前記第３の時間中に、前記比較が前記アクセスされた前記２ワード・セグメントの前記アドレスが前記第１のアレイに記憶された前記欠陥のある２ワード・セグメントのアドレスであると判定したときに、欠陥アドレス一致信号を生成する段階と、
前記第３の時間中に、前記比較が前記アクセスされた前記２ワード・セグメントの前記アドレスが前記第１のアレイに記憶された前記欠陥のある２ワード・セグメントのアドレスでないと判定したときに、非欠陥アドレス一致信号を生成する段階と、
前記アクセスされた前記２ワード・セグメントの前記アドレス内の前記欠陥メモリセルのビット線の位置を示す前記入出力指示子が前記第２のアレイに記憶された前記欠陥のある２ワード・セグメント内の前記欠陥メモリセルのビット線の位置を示す入出力指示子に一致するかを判定する段階と、
前記アクセスされた前記２ワード・セグメントの前記アドレスを有する前記欠陥のある２ワード・セグメントの前記欠陥メモリセルのビット線の位置を示す前記入出力指示子と前記欠陥アドレス一致信号とに応答して、前記第１の時間を超えない第４の時間中に、前記入出力指示子に対応する欠陥デコーディング信号を生成する段階と、
前記アクセスされた前記２ワード・セグメントの前記アドレスを有する欠陥のない２ワード・セグメントの非欠陥メモリセルのビット線の位置を示す入出力指示子と前記非欠陥アドレス一致信号に応答して、前記第４の時間中に、前記入出力指示子に対応する個別正規デコーディング信号を生成する段階であって、非欠陥ワードは前記アクセスされたアドレスを有する、段階と、
前記欠陥デコーディング信号に応答して、前記欠陥のある２ワード・セグメント内の非欠陥メモリセルに対応する複数の正規出力信号を選択して第１の多重出力端に印加する段階と、
前記欠陥メモリセルのビット線の位置を示す入出力指示子に応答して、前記２つの冗長アレイから冗長出力信号を選択して第２の多重出力端に印加する段階と、を含む、方法。
該装置は、
複数の正規メモリセルを含む基本アレイであって、前記基本アレイに配置される前記正規メモリセルは、欠陥メモリセル及び少なくとも１つの非欠陥メモリセルを含む、基本アレイと、
該基本アレイに対応して、複数の冗長メモリセルを含む２つの冗長メモリセルアレイと、
複数の正規メモリセルを含む２ワード・セグメントであって、前記２ワード・セグメントは、前記欠陥メモリセルを含む複数の正規メモリセルを含み、前記基本アレイを読み出すためにアクセスされる２ワード・セグメントと、を具備し、
前記装置はさらに、
前記正規メモリセルを読み出すように構成される正規センスアンプと、
前記冗長メモリセルを読み出すように構成される冗長センスアンプと、
２つの異なる欠陥のある２ワード・セグメントのアドレスを記憶するように構成される、１つ又は複数のＣＡＭの第１のアレイと、
２つの異なる前記欠陥のある２ワード・セグメント内の前記欠陥メモリセルのビット線の位置を示す入出力指示子を記憶するように構成される、１つ又は複数のＣＡＭの第２のアレイとを具備し、
前記方法は、
第１の時間中に前記正規センスアンプにより、アクセスされた２ワード・セグメントの前記正規メモリセルを読み出す段階と、
前記第１の時間中に前記読み出しに応答して正規信号を生成する段階と、
前記第１の時間を超えない第２の時間中に前記冗長センスアンプにより、前記冗長メモリセルを読み出す段階と、
前記第２の時間中に前記冗長メモリセルの読み出しに応答して冗長信号を生成する段階と、
前記第１の時間を超えない第３の時間中に、前記アクセスされた前記２ワード・セグメントの前記アドレスを、前記第１のアレイに記憶された前記欠陥のある２ワード・セグメントのアドレスと比較する段階と、
前記第３の時間中に、前記比較が前記アクセスされた前記２ワード・セグメントの前記アドレスが前記第１のアレイに記憶された前記欠陥のある２ワード・セグメントのアドレスであると判定したときに、欠陥アドレス一致信号を生成する段階と、
前記第３の時間中に、前記比較が前記アクセスされた前記２ワード・セグメントの前記アドレスが前記第１のアレイに記憶された前記欠陥のある２ワード・セグメントのアドレスでないと判定したときに、非欠陥アドレス一致信号を生成する段階と、
前記アクセスされた前記２ワード・セグメントの前記アドレス内の前記欠陥メモリセルのビット線の位置を示す前記入出力指示子が前記第２のアレイに記憶された前記欠陥のある２ワード・セグメント内の前記欠陥メモリセルのビット線の位置を示す入出力指示子に一致するかを判定する段階と、
前記アクセスされた前記２ワード・セグメントの前記アドレスを有する前記欠陥のある２ワード・セグメントの前記欠陥メモリセルのビット線の位置を示す前記入出力指示子と前記欠陥アドレス一致信号とに応答して、前記第１の時間を超えない第４の時間中に、前記入出力指示子に対応する欠陥デコーディング信号を生成する段階と、
前記アクセスされた前記２ワード・セグメントの前記アドレスを有する欠陥のない２ワード・セグメントの非欠陥メモリセルのビット線の位置を示す入出力指示子と前記非欠陥アドレス一致信号に応答して、前記第４の時間中に、前記入出力指示子に対応する個別正規デコーディング信号を生成する段階であって、非欠陥ワードは前記アクセスされたアドレスを有する、段階と、
前記欠陥デコーディング信号に応答して、前記欠陥のある２ワード・セグメント内の非欠陥メモリセルに対応する複数の正規出力信号を選択して第１の多重出力端に印加する段階と、
前記欠陥メモリセルのビット線の位置を示す入出力指示子に応答して、前記２つの冗長アレイから冗長出力信号を選択して第２の多重出力端に印加する段階と、を含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、より広くは、半導体メモリ装置に関し、より詳細には、フラッシュメモリにおける出力段階での冗長機能に関する。
【背景技術】
【0002】
ＵＳ−Ａ−５４１６７４０号公報は、６４個のメモリセルアレイブロック及び冗長メモリセルアレイブロックを含むスタティック型ランダムアクセスメモリを開示している。冗長メモリセルアレイは、合計１６個の冗長メモリセル列を含んでいる。欠陥のあるメモリ列の位置を指示する欠陥アドレスがアドレスプログラミング回路においてプログラミングされ、その欠陥アドレスにおいて特定の欠陥のある列がＩ／Ｏプログラミング回路においてプログラミングされる。各メモリセルは冗長用の予備のメモリセルの列又は行を含んではいないが、当該欠陥は、冗長メモリセルアレイを用いて修復することができる。フラッシュ型ランダムアクセスメモリ（ＲＡＭ）は、より一般にはフラッシュメモリとして知られ、フローティングゲートを備えたメモリセル設計を使用する不揮発性記憶装置の一形態である。フローティングゲートに電荷をプログラミングすなわち蓄積し、あるいはフローティングゲートから電荷を消去すなわち除去する際には、メモリセルの入力端に高い電圧が印加される。プログラミングは、熱電子の転送によってフローティングゲート上に電荷を溜めることで行われ、一方、消去は、電子が薄い誘電性材料を通り抜けるファウラー−ノルドハイム・トンネリング効果を利用し、フローティングゲート上の電荷の量を減少させて行われる。セルを消去するとその論理値は「１」に設定され、セルをプログラミングするとその論理値は「０」に設定される。プログラミング動作と消去動作を除けば、フラッシュメモリは、任意にアクセス可能な読み出し専用メモリ（ＲＯＭ）と同じように動作する。従来、フラッシュメモリ記憶セルや支援ロジック／回路を含むフラッシュメモリチップは、基板上に半導体材料層、ポリシリコン相互接続層、第１及び第２の金属層を形成することによって製造されている。これよりも多い層又は少ない層を含む様々な集積回路製造技術があり、これらの技術が本発明にも適用可能であることは理解されるであろう。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】ＵＳ−Ａ−５４１６７４０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
同時読み出し／書き込み動作を行うフラッシュメモリのような新しい技術により、システム性能及び装置の実装密度についての高まりつつある標準仕様を満たすためにＣＡＭ回路及びアーキテクチャとそれに関連する出力回路の設計変更を行う機会が生じる。よって、より効率的な冗長ＣＡＭ回路及びアーキテクチャとそれに関連する出力回路を実現することができれば望ましいであろう。
【0005】
冗長コアセルアレイは、基本アレイすなわち正規アレイにおける動作不能もしくは欠陥のあるメモリコアセルに置き換えるために利用される。コンテンツ・アドレッサブル・メモリ（ＣＡＭ：ＣｏｎｔｅｎｔＡｄｄｒｅｓｓａｂｌｅＭｅｍｏｒｙ）回路は、冗長置き換え機能を支援するために利用されるものである。冗長ＣＡＭセルは、動作不能もしくは欠陥のあるメモリセルの場所に関する情報を記憶しており、それによって、冗長アレイのメモリセルを、基本アレイにおける動作不能もしくは欠陥のあるメモリセルに置き換えることができる。
【0006】
典型的には、メモリセルのアレイは、顧客又はユーザが使用する前に、製造業者がその性能及び精度を検査する。冗長ＣＡＭセルは、検査段階の後の適当な段階で、動作不能のメモリセルに対応する位置において消去及びプログラミングが行われる。
【0007】
メモリ内のコアセルは、バイト単位又はワード単位でアドレス指定が可能となっている。基本アレイで特定の動作が行われる場合には、その動作のためのアドレスが供給される。現状では、基本アレイのメモリセルの位置にアクセスする前に、当該アドレスは、動作不能のメモリセルの位置に関するアドレス情報と比較される。そのアドレスが動作不能のメモリセルのグループの位置と一致した場合に、当該アドレスが冗長アレイに転送される。そして、冗長アレイにおいて動作が行われる。そのアドレスが動作不能のメモリセルのグループの位置と一致しない場合には、当該アドレスは基本アレイに印加され、基本アレイにおいて動作が行われる。一般に、この基本アレイメモリセルの冗長アレイメモリセルへの置き換えは、メモリのユーザには見えている。
【0008】
同時読み出し／書き込み動作を行うフラッシュメモリのような新しい技術により、システム性能及び装置の実装密度についての高まりつつある標準仕様を満たすためにＣＡＭ回路及びアーキテクチャとそれに関連する出力回路の設計変更を行う機会が生じる。本明細書で説明する現時点で好適な実施形態は、フラッシュメモリ等のメモリにおいてより効率的な冗長ＣＡＭ回路及びアーキテクチャとそれに関連する出力回路を実現する。
【0009】
ＣＡＭセルは、基本コアセルアレイ内の動作不能のメモリセルの位置に関する情報を記憶するように構成されている。典型的には、動作不能のメモリセルは、冗長アレイ内のメモリセルへの置き換えを必要とする。ＣＡＭセルに記憶される情報は、基本コアセルアレイの動作アドレスによってアドレス指定されるメモリセルが冗長アレイ内のメモリセルへの置き換えを必要とするかどうかに関するものである。
【課題を解決するための手段】
【0010】
図１を参照すると、現時点で好適な一実施形態に係るメモリ１００のブロック図が示される。図示の実施形態において、メモリ１００は、デジタルデータを記憶する相補型金属酸化物半導体（ＣＭＯＳ）集積回路として形成されたフラッシュメモリとして構成されている。しかし、メモリ１００は他の適当な形態を採ってもよく、実際に、本明細書で説明する原理は、同時動作によってデュアルポートＣＡＭアーキテクチャが可能になる他の適当な回路に適用されてもよい。メモリ１００は、コアセルアレイ１０２と、デコーダ１０４と、アドレスバッファ回路１０８と、冗長ＣＡＭ回路１０６と、制御論理回路１１０と、センスアンプ及び出力回路１１２とを含む。制御論理回路１１０は、デコーダ１０４とアドレスバッファ回路１０８とセンスアンプ及び出力回路１１２とに結合されている。制御論理回路１１０は、一連の読み出し／書き込み動作信号ＲＳＥＬ，ＷＳＥＬを生成し、その信号をデコーダ１０４及び冗長ＣＡＭ回路１０６に分配する。好適には、制御論理回路１１０は、メモリ１００のためのタイミング信号やその他の制御信号を分配する。
【0011】
コアセルアレイ１０２は、それぞれデータを記憶するように構成された複数のメモリセルを含む。幾つかの適用例において、各メモリセルは単一ビットのデータを記憶するようにしてもよいし、また別の幾つかの適用例において、各メモリセルは複数ビットのデータを記憶するようにしてもよい。コアセルアレイ１０２のメモリセルは、バイト単位又はワード単位でアドレス指定が可能であり、アドレスバッファ回路１０８において対応するアドレスによりアクセスされる。一実施形態において、メモリセルは、データワードとしてアクセスされ、各アドレスは固有のデータワードに対応する。しかしながら、当業者に明らかなように、各メモリセルがデコーダ１０４によってデコードされる固有のアドレスを有しているような他の実施形態も可能である。
【0012】
デコーダ１０４は、典型的には、行方向すなわちｘアドレスデコーディング論理回路と、ビット線方向すなわちｙアドレスデコーディング論理回路とを含む。デコーダ１０４のｘアドレスデコーディング論理回路は、アドレスバッファ回路１０８から供給されるアドレス信号ＡＤＤに応答して、コアセルアレイ１０２の各行とそれぞれ関連付けられている複数のワード線のうちの１つのワード線を活性化する。ワード線の活性化に応答して、当該ワード線と関連付けられたメモリセルが作動し、電流を減少させ始める。メモリセルを適当に作動させるために、ワード線の電位を例えば３．０Ｖ〜４．０Ｖの十分な電位差だけ変化させなければならない。
【0013】
デコーダ１０４のｙアドレスデコーディング論理回路は、コアセルアレイ１０２の適当なビット線をセンスアンプ及び出力回路１１２に結合する。ｙアドレスデコーディング論理回路は、アドレスバッファ回路１０８からのアドレスＡＤＤに応答して、コアセルアレイ１０２の複数のビット線の中から選択したビット線をデコードする。センスアンプ及び出力回路１１２は、コアセルアレイ１０２の選択したメモリセル内の電流をセンスして、選択したメモリセルに記憶されているデータの１つ又は複数のビットの２進状態を決定する。回路１１２は、一実施形態において、メモリ１００の外部端子として用いられるメモリ１００の出力端に、センスアンプ回路１１２によりデータワードとしてセンスされるメモリセルデータを生成する。図１には示していないが、コアセルアレイ１０２の個々のメモリセル上で必要に応じてプログラミング、読み出し、検証、消去などの他の動作を行うために他の回路が設けられている。
【0014】
メモリ１００は、図１においてＶｃｃと明示された電源電圧に応答して動作する。Ｖｃｃとグランドの電位差が電源電圧であり、例えば、０．８Ｖ〜３．３Ｖの範囲内にある。電源電圧Ｖｃｃの適合性は、メモリ１００を製造するための技術を含む様々な要因に依存する。一般に、最新のＣＭＯＳプロセスでは、電源電圧は公称１．８Ｖである。絶対値において、この電圧は、ｐチャネルトランジスタのターンオン電圧すなわちしきい電圧Ｖｔｐ：０．９Ｖよりも高く、またｎチャネルトランジスタのターンオン電圧すなわちしきい電圧Ｖｔｎ：＋１．０Ｖよりも高い。
【0015】
コアセルアレイ１０２は、典型的には、一連の基本アレイ及び冗長アレイを含む。図１の冗長ＣＡＭ回路１０６は、さらに複数のＣＡＭセルを含み、これらＣＡＭセルは、コアセルアレイ１０２の基本アレイにおける動作不能もしくは欠陥のあるメモリセルの位置、あるいは基本アレイのうちの１つにおける動作不能もしくは欠陥のあるビット線の位置に関する情報を記憶している。関連する冗長アレイのビット線は、動作不能のビット線の代わりとして用いられる。冗長ＣＡＭ回路１０６のＣＡＭセルは、図１に示したＰＲＯＧ／ＥＲＡＳＥ入力端においてプログラミング／消去される。一般に、ＣＡＭセルは、エンド・ユーザ又は顧客がチップを使用する前に行われる検査段階でプログラミング／消去される。
【0016】
コアセルアレイ１０２において読み出しや書き込み等の動作を行う際には、その動作アドレスが冗長ＣＡＭ回路１０６に印加され、当該動作アドレスがＣＡＭセルに記憶された情報と比較される。その動作アドレスがＣＡＭセルに記憶された位置情報と一致した場合は、その動作アドレスによって指示されるメモリセル位置の少なくとも１つが動作不能状態とされ、冗長置き換えを必要とする。
【0017】
例えば、正規アレイからの読み出し動作を行う場合、データワードを構成する一連のメモリセルに対応する読み出しアドレスが、冗長ＣＡＭセル内の情報と比較される。動作不能状態にあるビット線が、読み出しアドレスが冗長置き換え無しにアクセスする一連のメモリセルのうちの１つを含む場合、冗長ＣＡＭ回路はその読み出しアドレスの読み出し一致を指示する。デコーディング論理回路によって、読み出しアドレスが冗長置き換え無しにアクセスする動作不能状態にあるビット線と動作不能状態にあるメモリセルに代えて、冗長アレイのビット線が確実に置き換えられるようになる。同様の置き換えは、動作不能状態にあるビット線が、書き込みアドレスが冗長置き換え無しにアクセスする一連のメモリセルのうちの１つを含んでいる場合にも行われる。
【0018】
図２は、図１のメモリ１００に係る基本アレイと冗長アレイを含む例示的なコアセルアレイ１０２を示す図である。図２の例示的なコアセルアレイ１０２は、横方向に上側バンク１１４と下側バンク１１６に分割されている。また、アレイ１０２は、縦方向に４つの縦方向アレイＶＥＲＴ０，ＶＥＲＴ１，ＶＥＲＴ２，ＶＥＲＴ３に分割されており、各縦方向アレイは、基本アレイ及びそれと関連した冗長アレイを含んでいる。上側バンク１１４は、上側基本アレイ１１８Ａ〜Ｄ及び上側冗長アレイ１２０Ａ〜Ｄを含む。下側バンク１１６は、下側基本アレイ１２８Ａ〜Ｄ及び下側冗長アレイ１３０Ａ〜Ｄを含む。例えば、縦方向アレイＶＥＲＴ０は、基本アレイ１１８Ａ，１２８Ａ及び冗長アレイ１２０Ａ，１３０Ａを含む。
【0019】
一実施形態において、各縦方向アレイは、（図２には示していないが）メモリセルの９つのセクタに分割される。各セクタは、基本アレイ内で横方向に一連の列領域に分割される。そして、各列領域は幾つかのメモリセルを含む。列領域の各メモリセルは、好適には基本アレイの固有のビット線に対応している。上述したように、基本アレイ内に動作不能のメモリセルがある場合、その動作不能のメモリセルの位置が識別される。典型的には、縦方向アレイの上側及び下側の各冗長アレイ部分にまたがっているビット線が、動作不能のメモリセルに対応する基本アレイのビット線全体の代わりとして置き換えられる。ビット線の１つのメモリセルが動作不能の場合、ビット線全体が冗長ビット線に置き換えられ、それによって定義上は、動作不能のビット線は少なくとも１つの動作不能のメモリセルを含むことになる。コアセルアレイ１０２の設計次第では、基本アレイにおける限られた数の動作不能のビット線を、関連する冗長アレイでもって置き換えることができる。
【0020】
上述した一実施形態では、メモリセルは、固有のデータワードを記憶しているメモリセルの列領域によって、データワードとしてアクセスされる。例えば、出力回路１１２から１度に１つの１６ビット・データワードが生成されている間に内部では一度に２つの１６ビット・データワードが読み出される読み出し動作が行われる。このように、読み出し動作においては２つの列領域が同時にアクセスされる。これとは対照的に、書き込み動作については一度に１つの１６ビット・データワードで行われ、一度に１つの列領域がアクセスされる。なお、これらのデータワード長は例示的なものであり、他のワード長を適宜用いてもよいことはもちろんである。
【0021】
図３は、図１のメモリに係る例示的なＣＡＭ段２００及びそれに付随する出力回路の回路図である。例示的なＣＡＭ段２００は、ＣＡＭセル２０２と、書き込みデータバス２０４と、読み出しデータバス２０６とを含む。ＣＡＭセル２０２はトランジスタであり、好適にはｎチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。ＣＡＭセル２０２は、好適には不揮発性メモリセルとして利用されるＭＯＳＦＥＴトランジスタであるが、適当な能動型データ記憶素子であればＣＡＭセル２０２として用いることが可能である。書き込みデータバス２０４は、ノード２１２に結合された出力ポートと、ノード２１６においてＣＡＭセル２０２のドレインに結合された入力端とを有する。読み出しデータバス２０６は、ノード２１４に結合された出力ポートと、ノード２１６においてＣＡＭセル２０２のドレインに結合された入力端とを有する。書き込みデータバス２０４と読み出しデータバス２０６は、それぞれトランジスタであり、典型的にはｎチャネルＭＯＳＦＥＴである。当然ながら、データバス２０４，２０６に任意の適当なデータバスを使用することができる。書き込み選択信号ＷＳＥＬｍは書き込みデータバス２０４のゲートに印加され、読み出し選択信号ＲＳＥＬｍは読み出しデータバス２０６のゲートに印加される。ＣＡＭセル２０２のゲート入力端には電圧ＶＧが印加され、ＣＡＭセル２０２のソース入力端には電圧ＶＳが印加される。一実施形態において、ＣＡＭセル２０２の正規の動作中、例えばＣＡＭセル２０２を検査したりあるいはアクセスしたりするときは、電圧ＶＳはグランド電位にある。
【0022】
また、図３には例示的なデュアルポートＣＡＭ段２００の簡略化した構成も示される。包括的なＣＡＭ段２００はＣＡＭｎ／ＶＥＲＴｍと称することができ、ここに、ｍは、Ｍ個の縦方向アレイＶＥＲＴ０〜ＶＥＲＴＭのうちいずれか１つを示し、ｎは、縦方向アレイＶＥＲＴｍと関連したＮ個のＣＡＭ段２００ＣＡＭ０〜ＣＡＭＮのうちいずれか１つを示す。図２に示した例示的なコアセルアレイ１０２には、Ｍ＝４個の縦方向アレイＶＥＲＴ０〜ＶＥＲＴ３がある。一実施形態において、各縦方向アレイＶＥＲＴｍは、Ｎ＝８個の関連した固有の冗長ＣＡＭ段ＣＡＭ０〜ＣＡＭ７を有する。別の実施形態において、各縦方向アレイＶＥＲＴｍは、１つ又は２つの個別の列内に配列されたＮ＝１６個の関連した固有の冗長ＣＡＭ段ＣＡＭ０〜ＣＡＭ１６を有する。当然ながら、コアセルアレイ１０２は大きさを変更することができ、図２に示した例示的なコアセルアレイ１０２と違う形で設計され、サイジングされ、配列され、あるいは分離されてもよい。また、冗長ＣＡＭセル２０２の個数及び各縦方向アレイと関連したＣＡＭ段２００の個数は、コアセルアレイ１０２の実施形態並びに特定の設計及びレイアウトに依存して変更されてもよい。すなわち、更に多くの冗長アレイを設けたり、追加のＣＡＭセルを用いて、特に、動作不能又は欠陥のあるメモリセルの位置、動作不能のメモリセルを含む動作不能のビット線の位置、あるいは動作不能のビット線が存在する列領域を識別するようにしてもよい。
【0023】
一実施形態において、ＣＡＭセル２０２は、情報を消去したりあるいは情報をプログラミングしたりすることができる不揮発性メモリセルである。ＣＡＭセル２０２がｎチャネルＭＯＳＦＥＴトランジスタの場合、それは、トランジスタのしきい電圧を変更することによって行われる。信号セルのプログラミング／消去及びそれに付随する矢印は、ＣＡＭセル２０２上で行われるプログラミング／消去動作を示している。ＣＡＭセル２０２は、ＣＡＭセル２０２がプログラミングされるか又は消去されるかに応じて印加されるゲート電圧に対しそれぞれ異なる態様で応答する。
【0024】
ＣＡＭセル２０２がプログラミングされるとき、一般にトランジスタセル２０２のドレインとゲートに調整電圧が印加される。調整電圧は、電源電圧Ｖｃｃよりも高い。例えば、トランジスタＣＡＭセル２０２のドレインに約５．０Ｖの電圧ＶＤが印加され、ゲートには約８．５Ｖの電圧ＶＧが印加される。利用される電圧とは無関係に、ＣＡＭセル２０２に対するプログラミング動作の複合的効果により、しきい電圧は、冗長ＣＡＭ回路１０６の正規動作中のＣＡＭセル２０２のゲートへの印加電圧よりも高く、すなわち電源電圧Ｖｃｃよりも高くなる。
【0025】
正規動作中に、ＣＡＭセル２０２がいったんプログラミングされ、セル２０２のドレインがグランド電位になると、ゲート電圧ＶＧ、好適には電源電圧Ｖｃｃが印加されても何も変化も起こらず、すなわち、ＣＡＭセルは動作せず、導通しない。
【0026】
典型的には、全てのＣＡＭは、消去前にあらかじめプログラミングされ、同時に消去される。ＣＡＭセル２０２は、当業者に知られているような紫外線消去手段を用いて消去することができる。当然ながら、他の消去方法を用いてもよい。ＣＡＭセル２０２に対する消去動作の効果は、セル２０２を正規トランジスタと同じ正規値にプログラミングするときに、しきい電圧をその値よりも低くすることである。一般に、ＣＡＭセル２０２を消去すると、しきい電圧は、セル２０２がｎチャネルトランジスタのように動作するような値に設定され、すなわち、電源電圧Ｖｃｃに等しいゲート電圧ＶＧが印加されると、トランジスタはターンオンして導通する。
【0027】
また、図３には例示的なＣＡＭ段２００の付随する出力回路として利用される２つのｐチャネル・バイアストランジスタ２０８，２１０も示される。トランジスタ２０８，２１０は、ＣＡＭセル２０２に対して弱い「プルアップ」トランジスタとして設計され、サイジングされている。一実施形態におけるｐチャネルトランジスタ２０８，２１０は、図３の低しきい電圧トランジスタである。ＭＯＳＦＥＴ等のトランジスタのしきい電圧が製造中に制御されることは当業者には周知である。かかる製造プロセスでは、しきい電圧を選択する際にある程度のフレキシビリティが許容される。しかしながら、特定のプロセスにおいてＭＯＳＦＥＴには通常の値が一般的に用いられている。このようなしきい電圧は単に例示的なものであることを理解されたい。一般に、しきい電圧や装置の大きさ等のトランジスタ設計パラメータや他の回路構成、あるいは当業者が利用可能なその他の応用可能な設計技術を、必要に応じて利用したり、あるいは置き換えたりすることは可能である。
【0028】
ｐチャネルトランジスタ２０８，２１０は、書き込みデータバス２０４及び読み出しデータバス２０６に結合されている。例えば、読み出しｐチャネル・バイアストランジスタ２１０は、ノード２１４において読み出しデータバス２０６の出力ポートに結合されている。ＣＡＭｎ／ＶＥＲＴｍと称される包括的なＣＡＭ段２００と、読み出しｐチャネル・バイアストランジスタ２１０は、ノード２１４に信号ＣＡＭｎＲを生成する。ここに、ｎは、上述したように縦方向アレイＶＥＲＴｍと関連したＣＡＭ段２００ＣＡＭ０〜ＣＡＭｎのいずれか１つを示す。Ｒは、ノード２１４における信号ＣＡＭｎＲを読み出し動作ＣＡＭ信号として示す。同様にして、書き込みｐチャネル・バイアストランジスタ２０８及びその書き込みデータバス２０４の機能は、当業者には明らかであろう。
【0029】
読み出し及び書き込み用の各ｐチャネル・バイアストランジスタ２１０，２０８のゲート入力は、グランド電位に接続されており、各々のソース入力は電源電圧Ｖｃｃに接続されている。従って、上述したようにトランジスタ２１０，２０８は低しきい電圧トランジスタであるため、トランジスタ２１０，２０８は導通し、各ノード２１２，２１４は、ＣＡＭ段２００によるプルダウン動作が無い状態でＶｃｃになる。
【0030】
トランジスタ２０８，２１０と協働するＣＡＭ段２００の動作は、以下の通りである。一実施形態において、コアセルアレイ１０２にアクセスする動作が行われるときは、その動作が読み出しであるか書き込みであるかに関係なく、冗長ＣＡＭ回路１０６のＣＡＭセル２０２がアクセスされる。当該アドレス（読み出しアドレス又は書き込みアドレス）が、冗長置き換えを必要とする動作不能のメモリセルの位置を含むかどうかについての判定が行われる。この位置に関する情報は、一般にはその動作に先立ってＣＡＭセル２０２にプログラミングされる。読み出し動作又は書き込み動作あるいはその両方の動作が行われるときは、各ＣＡＭセル２０２のソース電圧ＶＳがグランド電位とされ、各ＣＡＭセル２０２のゲート電圧ＶＧが電源電圧Ｖｃｃまで高められる。
【0031】
読み出し動作を縦方向アレイＶＥＲＴｍで行う場合、読み出し選択信号ＲＳＥＬｍをハイとし、読み出しデータバス２０６をオンになる。プログラミングされたＣＡＭセル２０２は、オフのままであり、印加されたゲート電圧ＶＧ、一実施形態では電源電圧Ｖｃｃ、に応答してオンにならず、すなわち導通しない。読み出し用のプルアップトランジスタ２１０は導通し、ノード２１４は、ＣＡＭ段２００によるプルダウン動作がない状態でＶｃｃになる。従って、ＣＡＭセル２０２がプログラミングされ、読み出しデータバス２０６がオンの場合には、ノード２１４は、ハイすなわちＶｃｃのままである。
【0032】
読み出し動作を縦方向アレイＶＥＲＴｍで行っている場合、読み出し選択信号ＲＳＥＬｍはハイであり、読み出しデータバス２０６はオンである。消去されたＣＡＭセル２０２は、ｎチャネルトランジスタと同じように動作し、印加されたゲート電圧ＶＧ、一実施形態では電源電圧Ｖｃｃ、に応答してオンとなり、導通する。ＣＡＭセル２０２は、ノード２１６をグランド電位にひき下げる。典型的には、ＣＡＭセル２０２は、読み出し用のプルアップトランジスタ２１０よりも強くなるように設計されており、従って、ＣＡＭセル２０２が消去され、読み出しデータバス２０６がオンの場合には、ノード２１４はグランド電位にひき下げられる。
【0033】
縦方向アレイＶＥＲＴｍにおいて読み出し動作を行っていない場合、読み出しデータバス２０６はオフであり、ＣＡＭセル２０２はチェックされない。ＣＡＭセル２０２がプログラミングされているか又は消去されているかは、ノード２１４における信号ＣＡＭｎＲの値には影響しない。
【0034】
一般に、縦方向アレイＶＥＲＴｍにおいて読み出し動作を行っている場合、ＣＡＭ段２００ＣＡＭ０／ＶＢＲＴｍ，……，ＣＡＭｎ／ＶＥＲＴｍにおいて１つがプログラミングされていたならば、信号ＣＡＭ０Ｒ，……，ＣＡＭｎＲは、冗長置き換えを行うべきビット線の位置を特定する。好適には、１つ又は複数の信号ＣＡＭ０Ｒ，……，ＣＡＭｎＲを読み出しアドレスと比較して、読み出し一致があるか否かを決定する。動作不能もしくは欠陥のあるビット線について読み出し一致がある場合には、冗長アレイからのビット線が動作不能のビット線に置き換えられる。すなわち、読み出しアドレスと、不良が無ければ読み出し動作が行われるであろう基本アレイと関連したＣＡＭ段２００との間に一致が検出されたときに、動作不能のビット線に代えて冗長ビット線が利用される。
【0035】
図４は、図１のメモリに係る例示的なＣＡＭ段アレイ３００及びそれに付随する出力回路と図２の例示的なコアセルアレイ１０２とを示すブロック図である。図１の冗長ＣＡＭ回路１０６は、例示的なＣＡＭ段アレイ３００を含む。ＣＡＭ段アレイ３００は、縦方向アレイＶＥＲＴ０と関連付けられたＣＡＭ段２００、すなわちＣＡＭ０／ＶＥＲＴ０３０２Ａ，……，ＣＡＭ７／ＶＥＲＴ０３０２Ｈを含む。同様にしてＣＡＭ段２００は、他の縦方向アレイＶＥＲＴ１〜ＶＥＲＴ３とも関連付けられる。
【0036】
ＣＡＭ段アレイ３００は、さらに、読み出し用の低しきい電圧のｐチャネル・プルアップトランジスタ３７０Ａ〜Ｈと、書き込み用の低しきい電圧のｐチャネル・プルアップトランジスタ３８０Ａ〜Ｈとを含む。
【0037】
縦方向アレイＶＥＲＴ０と関連付けられたＣＡＭ段アレイ３００の全てのＣＡＭ段２００は、書き込み選択信号ＷＳＥＬ０及び読み出し選択信号ＲＳＥＬ０を受け取る。他の縦方向アレイと関連付けられたＣＡＭ段アレイ３００の全てのＣＡＭ段２００も、同様にして、書き込み選択信号及び読み出し選択信号を受け取る。
【0038】
ＣＡＭ段ＣＡＭ０／ＶＥＲＴ０３０２Ａ〜ＣＡＭ０／ＶＥＲＴ３３０５Ａは、全て、信号ＣＡＭ０Ｒを有する共有の出力端において読み出し用プルアップトランジスタ３７０Ａに結合され、信号ＣＡＭ０Ｗを有する共有の出力端において書き込み用プルアップトランジスタ３８０Ａに結合されている。
【0039】
他の横方向の線上のＣＡＭ段は、全て、共有の出力端ＣＡＭ１Ｒ〜ＣＡＭ７Ｒにおいて読み出し用プルアップトランジスタに結合され、同様に共有の出力端ＣＡＭ１Ｗ〜ＣＡＭ７Ｗにおいて書き込み用プルアップトランジスタに結合されている。
【0040】
図５は、図２の例示的なコアセルアレイ１０２の１つの縦方向アレイＶＥＲＴｍと関連付けられたＣＡＭ段２００の例示的なグループ４００を示すブロック図である。例示的なＣＡＭ段グループ４００は、以下のＣＡＭ段２００、すなわち縦方向アレイＶＥＲＴｍと関連付けられたＣＡＭ０／ＶＥＲＴｍ４０２Ａ，………，ＣＡＭ７／ＶＥＲＴｍ４０２Ｈを含んでいる。ＣＡＭ段グループ４００のＣＡＭ段２００は、全て、縦方向アレイＶＥＲＴｍに対応する書き込み選択信号ＷＳＥＬｍ及び読み出し選択信号ＲＳＥＬｍを受け取る。
【0041】
さらに、一実施形態では、メモリセルは、固有のデータワードを記憶しているメモリセルの列領域によって、データワードとしてアクセスされる。例えば、出力回路１１２から１度に１つの１６ビット・データワードが生成されている間に内部では一度に２つの１６ビット・データワードが読み出される読み出し動作が行われる。このように、読み出し動作においては２つの列領域が同時にアクセスされる。これとは対照的に、書き込み動作については一度に１つの１６ビット・データワードで行われ、一度に１つの列領域がアクセスされる。なお、これらのデータワード長は例示的なものであり、他のワード長を適宜用いてもよいことはもちろんである。
【0042】
一実施形態においては、縦方向アレイＶＥＲＴｍの基本アレイ内の横方向の行は、それぞれｑ本のビット線を含むｐ個の列領域を含む。例えば、横方向の行における合計２５６本のビット線に対し、当該行はｐ＝１６の列領域を含み、各列領域はそれぞれｑ＝１６本のビット線を含む。当然ながら、これらの値は例示的なものであり、記述した実施形態を限定するものではなく説明するためのものである。
【0043】
８個のＣＡＭ段４０２Ａ〜４０２Ｈからなる例示的なＣＡＭ段グループ４００は、縦方向アレイＶＥＲＴｍの基本アレイの列領域でもって動作不能のビット線の位置を特定する。冗長アレイの冗長ビット線は、不良が無ければ書き込み動作又は読み出し動作によってアクセスされたであろう動作不能のビット線に置き換えられる。
【0044】
動作不能のビット線ＢＬｉの位置は、先ず、その動作不能のビット線を含むｐ個の列領域のなかの列領域を識別することによって識別される。次に、その列領域のｑ本のビット線のうち、動作不能のビット線に対応するビット線が識別される。従って、８個のＣＡＭ段４０２Ａ〜４０２Ｈからなる例示的なＣＡＭ段グループ４００は、動作不能のビット線ＢＬｉの位置を示すための２つの情報を記憶している。
【0045】
読み出し動作の場合、合計２ｑ本のビット線を含む２つの列領域に対応するｈビット（２ｈ＝ｐ／２）の読み出しアドレスが、ｈ個のアドレスＣＡＭ段からなるグループに記憶されたｈビット（２ｈ＝ｐ／２）アドレスと比較される。この実施形態では、２つの列領域が２つのデータワードを記憶している。特に、ｈ個のアドレスＣＡＭ段は、２つの列領域のｈビット（２ｈ＝ｐ／２）アドレスを特定し、そのうちの１つは動作不能のビット線ＢＬｉを含む。ｈビットの読み出しアドレスと、ｈ個のアドレスＣＡＭ段に記憶されたｈビットのアドレスとが一致した場合に、動作不能のビット線ＢＬｉの位置が、ｊ（２ｊ＝２ｑ）個の入出力ＣＡＭ段によって識別される。ｈとｊの値は、一般にｐとｑの値に依存する。
【0046】
例えば、一実施形態に係る読み出し動作によれば、図１の出力回路１１２から一度に１つの１６ビット・データワードが生成されている間に内部では一度に２つの１６ビット・データワードが読み出される。このようにして、ｑ＝１６本のビット線をそれぞれ含むｐ＝１６個の列領域のうちの２つが同時にアクセスされる。図５によれば、ｈ＝３（２３＝８）個のアドレスＣＡＭ段４０２Ｆ，Ｇ，Ｈは、２つの列領域の３ビット・アドレスを記憶し、そのうちの１つが動作不能のビット線ＢＬｉを含み、ｊ＝５（２５＝３２）個の入出力ＣＡＭ段４０２Ａ〜４０２Ｅが、２つの列領域内の３２本のビット線のうち動作不能のビット線ＢＬｉの位置を記憶する。読み出し動作が行われると、読み出しアドレスは、（図５又は図１に示していないアドレスマッチング回路によって）それぞれアドレスＣＡＭ段ＣＡＭ５／ＶＥＲＴｍ４０２Ｆ、ＣＡＭ６／ＶＥＲＴｍ４０２Ｇ及びＣＡＭ７／ＶＥＲＴｍ４０２Ｈの読み出しアドレスＣＡＭ信号ＲＥＡＤＡＤＤ１、ＲＥＡＤＡＤＤ２及びＲＥＡＤＡＤＤ３と比較される。読み出しアドレスと読み出しアドレスＣＡＭ信号が一致した場合、入出力ＣＡＭ段４０２Ａ〜４０２Ｅは、２つの列領域の３２本のビット線のうちいずれのビット線が動作不能のビット線ＢＬｉであるかを指示する。
【0047】
各ＣＡＭ段は、協働して、冗長アレイ内のビット線との置き換えを必要とする基本アレイ内の動作不能のビット線の位置に関する情報を提供する。例えば、図５を参照すると、ＣＡＭ段４０２Ａ〜４０２Ｈの出力がそれぞれ、０００１０００１であると仮定する。
【0048】
共に０００の読み出しアドレスを有する２つの列領域において読み出し動作を行う場合、これら３つのビットは、以下の信号と比較される。（アドレス）ＣＡＭ段４０２ＨからのＲＥＡＤＡＤＤ３＝ＣＡＭ７Ｒ＝０
（アドレス）ＣＡＭ段４０２ＧからのＲＥＡＤＡＤＤ２＝ＣＡＭ６Ｒ＝０
（アドレス）ＣＡＭ段４０２ＦからのＲＥＡＤＡＤＤ１＝ＣＡＭ５Ｒ＝０
読み出しアドレスが一致すると、入出力ＣＡＭ段の内容をチェックして、以下の信号で示されるような、共に０００のアドレスを有する２つの列領域内の動作不能のビット線ＢＬｉの位置を決定する。
（入出力）ＣＡＭ段４０２ＥからのＲＢＡＤＩＯ４＝ＣＡＭ４Ｒ＝１
（入出力）ＣＡＭ段４０２ＤからのＲＥＡＤＩＯ３＝ＣＡＭ３Ｒ＝０
（入出力）ＣＡＭ段４０２ＣからのＲＥＡＤＩＯ２＝ＣＡＭ２Ｒ＝０
（入出力）ＣＡＭ段４０２ＢからのＲＢＡＤＩＯ１＝ＣＡＭ１Ｒ＝０
（入出力）ＣＡＭ段４０２ＡからのＲＥＡＤＩＯ０＝ＣＡＭ０Ｒ＝１
一実施形態において、図１の構成要素は全て１つの集積回路チップ上に含まれる。留意されるべきことは、例示的なフラッシュメモリ・チップのアドレス入力及び制御入力が、記憶密度とインタフェースの実施形態に依存することである。ここに開示した実施形態が、代替のアドレス及び制御入力構成を伴った異なる記憶密度及び代替インタフェースの実施形態についても機能し得ることは理解されるであろう。
【0049】
同時動作を行うフラッシュメモリは、バースト・モードで動作することができる。バースト読み出しモードでは、複数ビットのデータが一度に読み出され、１つ又は複数の部分のメモリ出力端に現れる。例えば、一実施形態において、３２ビットのデータが一度に読み出され、２つの１６ビット部分のメモリ出力端に現れる。バーストは、極めて短い間隔（例えば、２０ナノ秒）で発生する。この短い間隔では、冗長読み出しが必要かどうかを冗長ＣＡＭＳから決定する時間がほとんど無い。また、その決定後に、動作不能もしくは欠陥があり、冗長ビット又は冗長列による置き換えを必要とするビット線を識別するのに十分な時間がほとんど無い。冗長読み出しが必要であるとの決定がなされ、そして当該ビット線の識別が行われたとき、バースト出力に先立って冗長アレイへのアクセス及びその読み出しと欠陥のあるビット線の置き換えを行うと、バースト出力が遅延し、メモリ装置の動作が遅くなる。従って、バースト読み出し動作における時間上の利点を得るためには、冗長動作を行っている間の各事象の順序付けを改善することが有用となる。
【0050】
本明細書において用いられる様々な用語及び語句は、以下のような意味を有している。アドレスという用語は、１つ又は複数のメモリセル又はその記憶場所に固有に対応する任意の識別子を指すように広義に意図されている。ロー、ロジック・ロー、アサートされていない、アクティブでない、及び非アクティブという用語及び語句は、一般に２進数のゼロ（０）を表していると理解されるデジタル信号の論理的に低い値を指すように広義に意図されている。ハイ、ロジック・ハイ、アサートされた、及びアクティブという用語及び語句は、一般に２進数の１を表していると理解されるデジタル信号の論理的に高い値を指すように広義に意図されている。「Ｂに結合されたＡ」という語句は、Ｂに直接接続されたＡ、又は１つ以上の中間構成要素を介してＢに間接的に接続されたＡを意味するように定義されている。ユーザという用語は、メモリにアクセスしようとしているプロセッサ又は他の構成要素もしくはエンティティを指すように意図されている。信号という用語は、アナログ信号又はデジタル信号を広義に指し、両方のタイプの信号を包含する。
【0051】
本明細書において用いられる動作不能又は欠陥のあるという用語は、１つの記憶素子又はグループ単位の記憶素子と共に使用されるときは、動作不能の記憶素子を別の１つ以上の記憶素子と置き換える必要がある状態もしくは状況を広義に指す。記憶素子は、例えば、１つ以上のメモリセル、ビット線、又はメモリセルとのインタフェース回路を包含する。本明細書において用いられる動作不能又は欠陥のあるメモリセルという用語は、メモリセルに結合されているビット線やメモリセルを含むビット線などの付随回路を伴うか又は伴っていないメモリセルを広義に指す。一般に、記憶素子の機能が欠如すると、別の記憶素子との置き換えが必要になる。機能の欠如は、記憶素子又は記憶素子に対するインタフェース内の損傷もしくは欠陥に起因している。
【0052】
本明細書に記載された方法の各段階は、記載された動作と矛盾のない順序で実行することができる。
【0053】
本発明の特定の実施形態を以上に示しかつ説明し、また以下において示しかつ説明するが、適宜変形を加えてもよい。例えば、適当な応用例において個々のトランジスタ、ｐチャネル及びｎチャネルの向きを逆にしてもよい。図示した回路を構成するトランジスタの（マイクロメートル又はミクロンで測定した）チャネル長に対するチャネル幅の比率を特定する適当なトランジスタのサイズは、図面から省略されていることに留意されるべきである。回路を実現するのに用いられる特定の集積回路製造プロセスの設計要件、性能及び制限、並びに特定の実施形態の性能要件に応じて適当な比率を選択してもよいことは理解されるであろう。さらに、本明細書に記載された発明の概念をメモリ装置以外の回路に適用してもよい。
【0054】
以上に鑑み、フラッシュメモリ装置において冗長読み出しを行うための装置及び方法が提供される。
【0055】
本発明の第１の形態は、冗長読み出しを行うための装置に向けられている。この装置はメモリセルのアレイを含み、このメモリセルは、正規メモリセルでもよいし、冗長メモリセルでもよい。正規メモリセルは、欠陥メモリセル又は非欠陥メモリセルであり、各メモリセルはそれぞれ記憶アドレス及び入出力指示子を有する。欠陥のあるアドレスは、欠陥メモリセルの記憶アドレスである。
【0056】
また、本装置はデコーディング回路を含み、この回路は、セルのアドレスに欠陥が有る場合にメモリセルの入出力指示子に応じて欠陥デコーディング信号を生成する。また、この回路は、そのセルのアドレスに欠陥が無い場合に正規デコーディング信号を生成し、この信号は当該セルの入出力指示子に対応する。本装置はさらに、正規メモリセルと該正規メモリセルの入出力指示子に対応する正規デコーディング信号とに応答して正規信号を出力するマルチプレクサ段を含む。この正規信号は、当該正規メモリセルの入出力指示子に対応するマルチプレクサ出力端に印加される。このマルチプレクサ段はさらに、冗長メモリセルと欠陥メモリセルの入出力指示子に対応する欠陥デコーディング信号とに応答して冗長信号を出力する。この冗長信号は、当該欠陥メモリセルの入出力指示子に対応するマルチプレクサ出力端に印加される。
【0057】
さらに、この冗長読み出しを行うための装置は、欠陥アドレスを記憶するように構成された、１つ以上のＣＡＭからなる第１のアレイと、欠陥メモリセルの入出力指示子を記憶するように構成された、１つ以上のＣＡＭからなる第２のアレイとを含んでもよい。
【0058】
この装置は、また、第１の時間中に正規メモリセルを読み出し、当該時間中に正規信号を生成する正規センスアンプを含んでもよい。この場合には、この装置はさらに、第２の時間中に冗長メモリセルを読み出し、当該時間中に冗長信号を生成する冗長センスアンプを含むことになる。第２の時間は、第１の時間を実質的に超えない。
【0059】
本装置が正規センスアンプを含む場合には、デコーディング回路は、第１の時間を実質的に超えない第４の時間中に機能する。
【0060】
本装置はさらに、このようなセンスアンプと共に、アドレスマッチング回路を含むことができ、この回路は、正規メモリセルのアドレスを欠陥アドレスと比較し、その比較に基づいて当該アドレスに欠陥が有ると判定したときに、第３の時間中に欠陥アドレス一致信号を生成する。この回路はさらに、その比較に基づいて当該アドレスに欠陥が無いと判定したときに、その第３の時間中に非欠陥アドレス一致信号を生成する。第３の時間は、第１の時間を実質的に超えない。
【0061】
本装置がアドレスマッチング回路を含む場合には、そのアドレスマッチング回路は、メモリセルのアドレスに欠陥が有るか無いかに応じてデコーディング回路の機能を行う。
【0062】
同様に、本装置が２種類のセンスアンプを含む場合には、正規センスアンプは正規メモリセルからマルチプレクサ段にデータを送り、一方、冗長センスアンプは冗長メモリセルからマルチプレクサ段にデータを送る。
【発明の効果】
【0063】
従って、主な利点は、正規センスアンプが動作している時間とほぼ一致する時間中に冗長センスアンプが動作することである。その結果、冗長センスアンプの動作のためにメモリ装置の動作が遅れることがない。
【0064】
更なる利点は、正規センスアンプが動作している時間とほぼ一致する時間中にアドレスマッチング回路が動作することである。その結果、アドレスマッチング回路の動作のためにメモリ装置の動作が遅れることがない。
【0065】
更なる利点は、正規センスアンプが動作している時間とほぼ一致する時間中にデコーディング回路が動作することである。その結果、デコーディング回路の動作のためにメモリ装置の動作が遅れることがない。
【0066】
本発明のさらに他の利点は、結果として、Ｘデコーディング及びその関連回路が占有する面積の大きさが小さくなることである。
【0067】
最後に、メモリ装置の動作速度は本発明によって高められる。
【図面の簡単な説明】
【0068】
【図1】現時点で好適な一実施形態に係るメモリのブロック図である。
【図6】本発明の１実施形態のブロック図である。
【図7】本発明の最も好ましい実施形態に係るマルチプレクサ段の回路図である。
【0069】
本発明の以上の目的及び利点並びにその他の目的及び利点は、添付図面と以下に記述する好適な実施形態の詳細な説明からより明確に実証されるであろう。
【発明を実施するための形態】
【0070】
図６に示した本発明の一実施形態において、センスアンプ４１０は、基本アレイ４１２内のメモリセル、すなわち正規メモリセルを読み出す。例えば、１つのバースト読み出しの実施形態において、３２ビットのデータが、一度に読み出され、２つの連続した１６ビットの形態でメモリ出力端４８０に現われる。本実施形態では、３２個のセンスアンプ４１０が正規メモリセルを読み出す。同様に、センスアンプ４２０は、関連付けられた冗長アレイ４２２内のメモリセル、すなわち冗長メモリセルを読み出す。センスアンプの実際の設計の選択は、全体のメモリ回路要件に依存し、当業者には明らかであろう。基本アレイ４１２内のメモリセル及び冗長アレイ４２２内のメモリセルを、それぞれ正規メモリセル及び冗長メモリセルと呼ぶことにするが、これは、便宜上のものであり、必ずしも本質的な違いによるものではない。同様の理由から、センスアンプ４１０及び４２０を、それぞれ正規センスアンプ及び冗長センスアンプ４２０と呼ぶことにする。上述したように、読み出し動作のときはメモリセルのそれぞれ１６ビットの２つの列領域又はワードが一度にアクセスされ、従って、正規センスアンプ・ブロック４１０からのビット線バス４１４は３２ビット幅であり、ブロック４１０によって３２個の正規センスアンプが表されている。
【0071】
最も好ましい実施形態において、実際には各基本アレイ４１２に対応して２つの冗長アレイ４２２がある。そして、２つの冗長アレイに対応して２つの冗長センスアンプ４２０がある。また、２つの冗長アレイに対応してそれぞれＣＡＭ段からなる２つの個別のアレイ４３２があり、各アレイは、欠陥のある２ワード・セグメントのアドレスを記憶する。２つのＣＡＭアレイ４３２がそれぞれ異なった欠陥のある２ワード・アドレスを記憶することができるので、この二重の冗長機能により、基本アレイ４１２内の２つの異なる２ワード・セグメント内の欠陥メモリセルを冗長メモリセルと置き換えることができる。最も好ましい実施形態において、この二重の冗長機能により、同じ２ワード・セグメント内の２つの異なる位置での置き換えが可能となる。２ビット幅のバス４２４は、２つの冗長センスアンプ４２０からの出力信号を伝達する。本実施形態では、２つの冗長センスアンプ４２０は、正規センスアンプ４１０による読み出し動作の完了よりも実質的に遅れることなく、２つの冗長メモリセルの読み出しを別々に完了する。
【0072】
上述したように、ＣＡＭ段４３２のアレイは各基本アレイ４１２と関連付けられている。上述したように、また本実施形態で利用されているように、基本アレイ４１２からの読み出しを行っている間に、ＣＡＭ段４３２のアレイがアクセスされて、基本アレイから読み出している２ワード・セグメントが代用メモリセルを必要とするかどうかを決定する。このＣＡＭ段４３２のアレイに対するアクセス回路を図６のブロック４４０に示す。これらのＣＡＭ段４３２は２つの形態の情報を含む。第１に、この情報は２ワード・セグメントのアドレスを含む。ＣＡＭ段４３２にそのアドレスが含まれている２ワード・セグメントは欠陥があり、すなわち欠陥ビットを含む。第２に、ＣＡＭ段４３２は、その２ワード・セグメント内の欠陥メモリセル又はビット線の位置（ｌｏｃａｔｉｏｎ）を記憶する。
【0073】
この「位置」という用語は、バースト読み出しメモリにとっては特別な形態を想定することができる。メモリの多重入出力接続端４８０上に１６ビット（つまり２ワード・セグメントの１ワード）が一度に配置されるので、かかる１６ビット内のビット位置は、ここでは「入出力指示子（ｉｎｐｕｔ／ｏｕｔｐｕｔｄｅｓｉｇｎａｔｏｒ）」と呼ぶことにし、０〜１５の範囲に及ぶ。
【0074】
次に、アクセス後に、ＣＡＭアレイ４３２内の第１の形態の情報、すなわち欠陥のある２ワード・セグメントのアドレスが処理される。欠陥のある２ワード・セグメントのアドレスは、現在読み出されている基本アレイ４１２内の２ワード・セグメントのアドレスと比較され、すなわちマッチングされる。この比較は、正規センスアンプ４１０による正規メモリセルの読み出しの終了時点よりも実質的に遅れることなく完了する。好適な実施形態において、２ワード・セグメントのアドレスは、図５に関連して説明したように３つのビットによって表される。比較を行う回路は、当業者に周知であり、図６においてブロック４５０によって示されている。
【0075】
２つのアドレスが同一、すなわち一致した場合は、ＣＡＭアレイ４３２内の第２の形態の情報、すなわち２ワード・セグメント内の欠陥のあるメモリセル又はビット線の位置が処理される。
【0076】
図５に関連して説明したように、欠陥のある２ワード・セグメント内で欠陥のあるメモリセル又はビット線の位置は、２つのＣＡＭアレイ４３２のうちの一方の５つのビットに含まれる。これら５つのビットはデコードされて、冗長アレイのメモリセルによる置き換えを必要とする３２ビットのメモリセル又はビット線のうちの１つを選択する。最も好ましい実施形態において、このデコーディング４６０は２段階のプロセスからなる。第１の段階はプリデコーディング段階である。例えば、ビット線位置を示すＣＡＭアレイの５つのビットがＡ０〜Ａ４と示される場合、（Ａ０，Ａ１）、（Ａ２，Ａ３）及びＡ４のビット・グループが形成される。（Ａ０，Ａ１）及び（Ａ２，Ａ３）とそれ以外のビット・グループを含む全ての組み合わせが配列され、８つの組み合わせができる。次いで、これらの組み合わせは、入力として単純ゲートに印加され、プリデコーディング出力が生成される。デコーディングの第２の段階では、上記のプリデコーディング出力が、相互にかつＡ４及びＡ４によってゲート制御され、５つのビットのＡ０〜Ａ４の最小項を表す３２の出力が生成される。以上概略したグループ編成、組み合わせ配列及び応用並びに出力ゲート制御のプロセスは、当業者には周知である。このデコーディング・プロセスは、正規センスアンプ４１０による読み出しよりも実質的に遅れることなく完了する。
【0077】
２つのＣＡＭアレイ４３２の一方から生じる３２本の出力４７０は、第１の１６本の出力についてはｒｐ０ｌｎ、第２の１６本の出力についてはｒｐ０ｈｎとして示される。ｒｐ０ｌｎは、２ワード・セグメントの第１又は下側ワード内の欠陥のある位置を決定し、ｒｐ０ｈｎは、２ワード・セグメントの第２又は上側ワード内の欠陥のある位置を決定する。これら２つの信号の各々の終わりに付いている接尾辞ｎは、（ｒｐ０ｌとｒｐ０ｈについてそれぞれ１６個の接尾辞を考慮して）デコーダ４６０の３２の出力の各々を示すと共に、後述するように、１６個のマルチプレクサ回路のうちのどれに信号が結合されるかを示している。２つのＣＡＭアレイの他方から生じる３２本の出力は、第１の１６本の出力についてはｒｐｌｌｎ、第２の１６本の出力についてはｒｐｌｈｎとして示される。
【0078】
最も好ましい実施形態において、デコーディング回路は、ワードアドレス比較回路４５０が、２つの冗長ＣＡＭアレイ４３２の双方に基づいて、２セグメント・ワードに欠陥がないと決定した場合には、いずれのビットも欠陥及び置き換え対象として選択しない。選択プロセスのこの価値のない結果は、デコーディング段４６０において、比較回路４５０からの不一致結果に基づいてディスエーブル信号として得られる。
【0079】
デコーディング機能４６０は２つの段階を有し、第１の段階はプリデコーディング段階であるものとして説明したが、他の設計も可能であることは当業者には明らかであろう。
【0080】
この時点で、回路は、３４個のセンスアンプ４１０，４２０から３４ビットのデータを取得している。この３４ビットのうち３２ビットは、最終的に２ワード・セグメントの回路出力を構成する。３２ビット出力のマルチプレクサ段４９０は、３４ビットから適当な３２ビットを選択し、その３２ビットのうちの１６ビットを一度に出力する。
【0081】
図７は、マルチプレクサ段４９０の回路の一部分５００を示し、便宜上、マルチプレクサ回路５００と呼ぶことにする。マルチプレクサ段４９０には、図７においてｎ＝０，１，……，１５で表した１６個の同じ構成のマルチプレクサ回路５００がある。マルチプレクサ回路の下側の（「ｈ」の符号の付いた信号）部分５１０（又は、「下側マルチプレクサ部分回路」）は、当業者には明らかなように、上側の（「ｌ」の符号の付いた信号）部分５２０と同じように動作する。従って、上側部分５２０の動作の詳細のみについて説明する。１６個の同じ構成のマルチプレクサ回路５００の集合体を、単に、１６ビット・バス出力端ＤＳＩｎを備えたマルチプレクサ段４９０と呼ぶことにする。
【0082】
２ワード・セグメントの一方の（例えば、第１の）のワード・セグメントからのデータは、１組の１６個の上側マルチプレクサ部分回路５２０の入力端ＤＳＩＬｎ（ｎ＝０，１，……，１５）に印加される。上述したように、デコーダ４６０は、２つの冗長ＣＡＭアレイ４３２の一方によって決定されるように２セグメント・ワードに欠陥がない限り、その出力はディスエーブル状態とされ、欠陥の選択動作を行わない。ｒｐ０ｌｎ及びｒｐ１ｌｎが０すなわちロー・レベルのとき、ＮＯＲゲート５３０から生じるｎｏｒｐｌｎ（「冗長なし」＝「ｎｏｒ」）は１すなわちハイ・レベルとなり、その相補信号ｎｏｒｐｌｂｎはロー・レベルとなる。従って、正規アレイビットＤＳＩＬｎは、ＣＭＯＳトランスミッションゲート５４０を通過して、ラッチ５５０に一時的に格納される。
【0083】
ｒｐ０ｌｎが１すなわちハイ・レベルのとき、ＣＭＯＳトランスミッションゲート５４４は、ＲＥＤＳＩ（０）、すなわち冗長メモリセルのうちの１つを読み出している冗長センスアンプ４２０からの信号、を通過させる。ｒｐｌｌｎが１すなわちハイ・レベルのとき、ＣＭＯＳトランスミッションゲート５４２は、ＲＥＤＳＩ（１）、すなわち冗長メモリセルのうちの他の１つを読み出している冗長センスアンプ４２０からの信号、を通過させる
次に、論理回路（図示せず）によって回路全体が読み出しを行うように決定されたときに、ＤＴＬＤＢ（アサートされたロー）によって制御されるトランスミッションゲート５６０が、ＤＳＩＬｎ、ＲＥＤＳＩ（０）又はＲＥＤＳＩ（１）のいずれかを通過させる。（トランスミッションゲート５６０の上側の２つのトランジスタに見られる三角形は、ｐ形ＭＯＳＦＥＴを表している。）この場合も同様に、ラッチ５７０に格納された後、当該信号は、ロー・レベルのときに通過可能なＲＡ（０）によって制御されるトランスミッションゲート５８０を通過する。すなわち、ＲＡ（０）は、欠陥がない場合に２セグメント・ワードの「Ｌ」すなわち第１の部分（上記の例では信号ＤＳＩＬｎ）と「Ｈ」すなわち第２の部分（「ＤＳＩＨｎ」）のどちらがマルチプレクサ段の出力端ＤＳＩｎに印加されるかに応じて、コントローラによりロー又はハイが決定される。
【0084】
以上の詳細な説明は、本発明がとり得る幾つかの形態のうち一部だけについて説明した。従って、以上の詳細な説明は、限定的ではなく例示的なものとして見なされることを意図しており、また、特許請求の範囲に記載された事項は、本発明の趣旨及び範囲を規定するように意図された全ての等価物を含むことを理解されるべきである。従って、特許請求の範囲では、当該請求の範囲に記載されている発明の範囲に含まれる全ての変形や修正を含むように意図されている。