特許 5939840 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5939840

(24)【登録日】2016年5月27日

(45)【発行日】2016年6月22日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20160609BHJP

   H01L 27/04 20060101ALI20160609BHJP

   H01L 27/06 20060101ALI20160609BHJP

   H01L 21/8238 20060101ALI20160609BHJP

   H01L 27/092 20060101ALI20160609BHJP

【ＦＩ】

   H01L27/04 H

   H01L27/06 311C

   H01L27/08 321H

【請求項の数】8

【全頁数】10

(21)【出願番号】特願2012-47312(P2012-47312)

(22)【出願日】2012年3月2日

(65)【公開番号】特開2013-183107(P2013-183107A)

(43)【公開日】2013年9月12日

【審査請求日】2014年8月7日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100080816

【弁理士】

【氏名又は名称】加藤 朝道

(72)【発明者】

【氏名】森下 泰之

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開２０００−２０８７０６（ＪＰ，Ａ）

【文献】 特開２０１１−０２９５１０（ＪＰ，Ａ）

【文献】 特開平０９−３２１２２５（ＪＰ，Ａ）

【文献】 特開平１１−１２１７００（ＪＰ，Ａ）

【文献】 特開２００７−２５８９９８（ＪＰ，Ａ）

【文献】 特開２００７−２８１１７８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０９２

(57)【特許請求の範囲】

【請求項1】

外部回路との間で信号をやり取りする入出力回路が配置された第１の領域と、
前記入出力回路以外の内部コア回路および該内部コア回路に対する電源保護回路が配置された、第１の電源ドメインおよび第２の電源ドメインを含む第２の領域と、を備え、
前記第２の電源ドメインに配置可能な電源保護回路の個数は、前記第１の電源ドメインに配置可能な電源保護回路の個数よりも多く、
前記第２の電源ドメインに配置された電源保護回路に含まれるＭＯＳＦＥＴのゲート酸化膜の膜厚は、前記第１の電源ドメインに配置された電源保護回路に含まれるＭＯＳＦＥＴのゲート酸化膜の膜厚よりも厚く、
前記第２の電源ドメインに配置された電源保護回路に含まれるＭＯＳＦＥＴのゲート酸化膜の膜厚は、前記入出力回路に対する電源保護回路に含まれるＭＯＳＦＥＴのゲート酸化膜の膜厚と等しい、半導体装置。

【請求項2】

前記第２の電源ドメインに配置された電源保護回路の個数は、前記第１の電源ドメインに配置された電源保護回路の個数よりも多い、請求項１に記載の半導体装置。

【請求項3】

前記第１の電源ドメインは、アナログ信号を処理するアナログ回路を前記内部コア回路として含み、
前記第２の電源ドメインは、デジタル信号を処理するデジタル回路を前記内部コア回路として含む、請求項２に記載の半導体装置。

【請求項4】

前記第１の電源ドメインに配置された内部コア回路に含まれるＭＯＳＦＥＴのゲート酸化膜の膜厚は、前記第１の電源ドメインに配置された電源保護回路に含まれるＭＯＳＦＥＴのゲート酸化膜の膜厚と等しい、請求項１に記載の半導体装置。

【請求項5】

前記第２の電源ドメインに配置された内部コア回路に含まれるＭＯＦＳＥＴのゲート酸化膜の膜厚は、前記第１の電源ドメインに配置された電源保護回路に含まれるＭＯＳＦＥＴのゲート酸化膜の膜厚と等しい、請求項４に記載の半導体装置。

【請求項6】

前記第１の電源ドメインまたは前記第２の電源ドメインに配置された電源保護回路に含まれるＭＯＳＦＥＴのゲートもしくはバックゲート、または、これら両ゲートに接続され、該ＭＯＳＦＥＴのクランプ電圧を低下させるトリガ回路を備える、請求項１ないし３のいずれか１項に記載の半導体装置。

【請求項7】

前記第１の電源ドメインに配置された内部コア回路と該内部コア回路に対する電源保護回路は、前記第１の電源ドメインに対して第１の電位を供給する第１の電源配線と第２の電位を供給する第２の電源配線との間に並列に接続され、
前記第２の電源ドメインに配置された内部コア回路と該内部コア回路に対する電源保護回路は、前記第２の電源ドメインに対して第３の電位を供給する第３の電源配線と第４の電位を供給する第４の電源配線との間に並列に接続されている、請求項１ないし３のいずれか１項に記載の半導体装置。

【請求項8】

前記第１の電源配線は、前記第１の電源ドメインに対する第１の電源電位を供給し、
前記第２の電源配線は、前記第１の電源ドメインに対する第１の接地電位を供給し、
前記第３の電源配線は、前記第２の電源ドメインに対する第２の電源電位を供給し、
前記第４の電源配線は、前記第２の電源ドメインに対する第２の接地電位を供給する、請求項７に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置に関し、例えば、電源保護回路を備えた先端ＣＭＯＳ（Complementary Metal Oxide Semiconductor）技術に基づく半導体装置に関する。

【背景技術】

【0002】

ＣＭＯＳプロセスの進化に伴って、半導体集積回路を構成する素子が静電気放電（ＥＳＤ：Electrostatic Discharge）に対して脆弱になっており、電源保護回路の設計が益々重要になってきている。

【0003】

一例として、非特許文献１には、ＲＣトリガを備えたＮＭＯＳＦＥＴパワークランプ（RC-triggered NMOSFET Power Clamp）のＥＳＤ耐性を解析した結果が記載されている。

【先行技術文献】

【非特許文献】

【0004】

【非特許文献1】"A Study of Advanced Technique on RC-triggered NMOSFET Power Clamp," EOS/ESD Symposium Proc., 4A.3-1-4A.3-5, 2008

【発明の概要】

【発明が解決しようとする課題】

【0005】

以下の分析は、本発明者によってなされたものである。

【0006】

近年の先端ＣＭＯＳ技術に基づく半導体装置においては、厚ゲート酸化膜ＭＯＳＦＥＴと薄ゲート酸化膜ＭＯＳＦＥＴとが同一の半導体装置（半導体チップ）上に混載されている。このような半導体装置では、入出力（Ｉ／Ｏ）回路用の電源保護回路を厚ゲート酸化膜ＭＯＳＦＥＴで形成し、内部コア回路の電源保護回路を薄ゲート酸化膜ＭＯＳＦＥＴで形成している。

【0007】

プロセスの進化に伴い薄ゲート酸化膜ＭＯＳＦＥＴのゲート酸化膜厚が薄くなるに従って、ゲート酸化膜を介したトンネル電流によるリーク電流が増大してきている。したがって、薄ゲート酸化膜ＭＯＳＦＥＴを含む電源保護回路を多数配置すると、チップ全体の消費電力が増大するという問題がある。

【0008】

一方、入出力回路用の電源保護回路として使用されている厚ゲート酸化膜ＭＯＳＦＥＴを含む電源保護回路を、消費電力を削減するために内部コア回路用の電源保護回路にも適用した場合、リーク電流は小さくなるものの、放電能力が劣るため、所望のＥＳＤ耐圧を確保するには、電源保護回路の面積が増大するという問題がある。

【0009】

すなわち、内部コア回路用の電源保護回路として、薄ゲート酸化膜ＭＯＳＦＥＴ保護素子を配置すると、チップ全体の消費電力が大きくなる。一方、厚ゲート酸化膜ＭＯＳＦＥＴ保護素子を適用すると、消費電力は低減されるものの、薄ゲート酸化膜ＭＯＳＦＥＴと同等のＥＳＤ耐圧を確保するには、電源保護回路の面積が増大し、チップ面積の増大を招く。

【0010】

このように、内部コア回路を保護するための電源保護回路においては、ＥＳＤ耐性とリーク電流の間にトレードオフの関係がある。そこで、消費電力およびチップ面積の増大を防ぎつつ、十分なＥＳＤ耐性を確保することが課題となる。なお、その他の課題および新規な特徴は、本明細書の記載および添付図面から明らかにされる。

【課題を解決するための手段】

【0011】

一実施の形態によれば、半導体装置は、内部コア回路に対する電源保護回路を比較的多数配置し得る電源ドメインにおいては、ゲート酸化膜厚が相対的に厚いＭＯＳＦＥＴを含む電源保護回路を備え、それ以外の電源ドメインにおいては、ゲート酸化膜厚が相対的に薄いＭＯＳＦＥＴを含む電源保護回路を備える。
本発明の他の態様によれば、外部回路との間で信号をやり取りする入出力回路が配置された第１の領域と、前記入出力回路以外の内部コア回路および該内部コア回路に対する電源保護回路が配置された、第１の電源ドメインおよび第２の電源ドメインを含む第２の領域と、を備え、前記第２の電源ドメインに配置可能な電源保護回路の個数は、前記第１の電源ドメインに配置可能な電源保護回路の個数よりも多く、前記第２の電源ドメインに配置された電源保護回路に含まれるＭＯＳＦＥＴのゲート酸化膜の膜厚は、前記第１の電源ドメインに配置された電源保護回路に含まれるＭＯＳＦＥＴのゲート酸化膜の膜厚よりも厚く、前記第２の電源ドメインに配置された電源保護回路に含まれるＭＯＳＦＥＴのゲート酸化膜の膜厚は、前記入出力回路に対する電源保護回路に含まれるＭＯＳＦＥＴのゲート酸化膜の膜厚と等しい、半導体装置が提供される。

【発明の効果】

【0012】

前記一実施の形態の半導体装置によると、消費電力およびチップ面積の増大を防ぎつつ、十分なＥＳＤ耐性を確保することができる。

【図面の簡単な説明】

【0013】

【図1】第１の実施形態に係る半導体装置のチップ全体の構成を一例として示す図である。

【図2】第１の実施形態に係る半導体装置の回路構成を一例として示す回路図である。

【図3】第２の実施形態に係る半導体装置の回路構成を一例として示す回路図である。

【発明を実施するための形態】

【0014】

はじめに、一実施の形態の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。

【0015】

一実施の形態に係る半導体装置は、比較的多数の電源保護回路を配置可能な電源ドメイン（例えば、デジタル回路が設けられた電源ドメイン）では、厚ゲート酸化膜ＭＯＳＦＥＴを内部コア用の電源保護回路として適用し、比較的少数の電源保護回路を配置可能な電源ドメイン（例えば、アナログ回路が設けられた電源ドメイン）では、薄ゲート酸化膜ＭＯＳＦＥＴを内部コア用の電源保護回路として適用する。

【0016】

図１は、半導体装置のチップ全体の構成を例示する図である。図２および図３は、半導体装置の回路構成を例示する図である。図１〜図３を参照すると、半導体装置は、外部回路との間で信号をやり取りする入出力回路（非図示）が配置された第１の領域を備えるとともに、入出力回路以外の内部コア回路および内部コア回路に対する電源保護回路が配置された、第１の電源ドメイン（図１のＤ１ａ、Ｄ１ｂ、図２、図３のＤ１）および第２の電源ドメイン（図１〜図３のＤ２）を含む第２の領域を備える。第２の電源ドメイン（Ｄ２）に配置可能な電源保護回路（Ｅ２）の個数は、第１の電源ドメイン（Ｄ１）に配置可能な電源保護回路（Ｅ１）の個数よりも多く、第２の電源ドメイン（Ｄ２）に配置された電源保護回路に含まれるＭＯＳＦＥＴ（図２、図３のＭ２０）のゲート酸化膜の膜厚は、第１の電源ドメイン（Ｄ１）に配置された電源保護回路に含まれるＭＯＳＦＥＴ（Ｍ１０）のゲート酸化膜の膜厚よりも厚い。ここで、第２の電源ドメイン（Ｄ２）に配置された電源保護回路（Ｅ２）の個数は、第１の電源ドメイン（Ｄ１）に配置された電源保護回路（Ｅ１）の個数よりも多くてもよい。

【0017】

かかる半導体装置によると、消費電力およびチップ面積の増大を防ぎつつ、十分なＥＳＤ耐性を確保することができる。なぜなら、電源保護回路を多数配置可能な電源ドメインに対しては、ゲート酸化膜厚の厚いＭＯＳＦＥＴを含む電源保護回路を多数設けることで、リーク電流の削減することができ、多数の電源保護回路を設けてもチップ面積が増大することがないからである。

【0018】

図１〜図３を参照すると、第１の電源ドメイン（Ｄ１）は、アナログ信号を処理するアナログ回路を内部コア回路（Ｃ１）として含み、第２の電源ドメイン（Ｄ２）は、デジタル信号を処理するデジタル回路を内部コア回路（Ｃ２）として含んでいてもよい。

【0019】

内部コア回路としてデジタル回路を含む電源ドメイン（デジタル系電源ドメイン）は、内部コア回路としてアナログ回路を含む電源ドメイン（アナログ系電源ドメイン）と比較して多数の電源保護回路を配置できる場合が多い。したがって、アナログ系電源ドメインにはゲート酸化膜厚の薄いＭＯＳＦＥＴを含む少数の電源保護回路を設け、デジタル系電源ドメインにはゲート酸化膜の厚いＭＯＳＦＥＴを含む多数の電源保護回路を設けることで、消費電力およびチップ面積の増大を防ぎつつ、十分なＥＳＤ耐性を確保することが可能となる。

【0020】

図２および図３を参照すると、第２の電源ドメイン（Ｄ２）に配置された電源保護回路（Ｅ２）に含まれるＭＯＳＦＥＴ（Ｍ２０）のゲート酸化膜の膜厚は、入出力回路（非図示）に対する電源保護回路に含まれるＭＯＳＦＥＴのゲート酸化膜の膜厚と等しいことが好ましい。また、第１の電源ドメイン（Ｄ１）に配置された内部コア回路（Ｃ１）に含まれるＭＯＳＦＥＴ（Ｍ１１、Ｍ１２）のゲート酸化膜の膜厚は、第１の電源ドメイン（Ｄ１）に配置された電源保護回路（Ｅ１）に含まれるＭＯＳＦＥＴ（Ｍ１０）のゲート酸化膜の膜厚と等しいことが好ましい。さらに、第２の電源ドメイン（Ｄ２）に配置された内部コア回路（Ｃ２）に含まれるＭＯＦＳＥＴ（Ｍ２１、Ｍ２２）のゲート酸化膜の膜厚は、第１の電源ドメイン（Ｄ１）に配置された電源保護回路（Ｅ１）に含まれるＭＯＳＦＥＴ（Ｍ１０）のゲート酸化膜の膜厚と等しいことが好ましい。

【0021】

このとき、第２の電源ドメイン（Ｄ２）に配置された電源保護回路（Ｅ２）に含まれるＭＯＳＦＥＴ（Ｍ２０）、および、入出力回路（非図示）に対する電源保護回路に含まれるＭＯＳＦＥＴのゲート酸化膜は、相対的に厚い膜厚となる。一方、第１の電源ドメイン（Ｄ１）に配置された内部コア回路（Ｃ１）および電源保護回路（Ｅ１）に含まれるＭＯＳＦＥＴ（Ｍ１０〜Ｍ１２）、ならびに、第２の電源ドメイン（Ｄ２）に配置された内部コア回路（Ｃ２）に含まれるＭＯＦＳＥＴ（Ｍ２１、Ｍ２２）のゲート酸化膜の膜厚は、相対的に薄い膜厚となる。したがって、入出力回路および内部回路に対する電源保護回路に含まれるＭＯＳＦＥＴ、ならびに、内部回路に含まれるＭＯＳＦＥＴの膜厚を２通り（すなわち、相対的に厚い膜厚と薄い膜厚の２通り）に限定することができ、半導体装置の製造プロセスが複雑化し、製造コストが増大することを防ぐことができる。

【0022】

図３を参照すると、半導体装置は、第１の電源ドメイン（Ｄ１）または第２の電源ドメイン（Ｄ２）に配置された電源保護回路（Ｅ１、Ｅ２）に含まれるＭＯＳＦＥＴ（Ｍ１０、Ｍ２０）のゲートもしくはバックゲート、または、これら両ゲートに接続され、ＭＯＳＦＥＴ（Ｍ１０、Ｍ２０）のクランプ電圧を低下させるトリガ回路（Ｔ１、Ｔ２）を備えることが好ましい。

【0023】

トリガ回路によって電源保護回路のクランプ電圧を低下させることで、所望のＥＳＤ耐性を維持しつつ、トリガ回路を使用していない場合（図２）と比較して、電源保護回路の総ゲート幅を小さくすることができるため、さらなる消費電力の削減が可能となる。

【0024】

図２および図３を参照すると、第１の電源ドメイン（Ｄ１）に配置された内部コア回路（Ｃ１）と内部コア回路（Ｃ１）に対する電源保護回路（Ｅ１）は、第１の電源ドメイン（Ｄ１）に対して第１の電位（電源電位ＡＶＤＤ）を供給する第１の電源配線（Ｌ１）と第２の電位（接地電位ＡＶＳＳ）を供給する第２の電源配線（Ｌ２）との間に並列に接続され、第２の電源ドメイン（Ｄ２）に配置された内部コア回路（Ｃ２）と内部コア回路（Ｃ２）に対する電源保護回路（Ｅ２）は、第２の電源ドメイン（Ｄ２）に対して第３の電位（電源電位ＤＶＤＤ）を供給する第３の電源配線（Ｌ３）と第４の電位（接地電位ＤＶＳＳ）を供給する第４の電源配線（Ｌ４）との間に並列に接続されていることが好ましい。

【0025】

（実施形態１）
第１の実施形態に係る半導体装置について、図面を参照して説明する。図１は、本実施形態の半導体装置のチップ全体の構成を示す図である。図１を参照すると、半導体装置の周縁領域（第１の領域）には、ワイヤーボンディング用パッドと、パッドに接続された図示しない入出力回路が設けられている。また、半導体装置の中央の領域（第２の領域）には、半導体装置の用途に応じて信号を処理する内部コア回路として、アナログ回路およびデジタル回路が混載されている。

【0026】

さらに、中央の領域は、内部コア回路としてアナログ回路が設けられた電源ドメインＤ１ａ、Ｄ１ｂと、内部コア回路としてデジタル回路が設けられた電源ドメインＤ２と、に分かれている。また、半導体装置は、電源ドメインＤ１ａ、Ｄ１ｂに含まれる内部コア回路（アナログ回路）に対する電源保護回路として薄ゲート酸化膜厚のＭＯＳＦＥＴを含むアナログ系電源保護回路Ｅ１を備え、電源ドメインＤ２に含まれる内部コア回路（デジタル回路）に対する電源保護回路として厚ゲート酸化膜厚のＭＯＳＦＥＴを含むデジタル系電源保護回路Ｅ２を備える。なお、図１においては、一例として、アナログ回路が設けられた電源ドメインの個数を２つとし、デジタル回路が設けられた電源ドメインの数を１つとしているが、電源ドメインの個数は、これらに制限されない。

【0027】

図２は、本実施形態の半導体装置の回路構成を一例として示す回路図である。図２を参照すると、半導体チップ上にアナログ系の電源ドメインＤ１とデジタル系の電源ドメインＤ２が形成されている。アナログ系電源ドメインＤ１においては、電源ドメインＤ１に電源電位ＡＶＤＤを供給する電源配線Ｌ１と電源ドメインＤ１に接地電位ＡＶＳＳを供給する電源配線Ｌ２との間に、内部回路Ｃ１およびアナログ系電源保護回路Ｅ１とが並列に接続されている。ここで、アナログ系電源保護回路Ｅ１は、薄ゲート酸化膜のＭＯＳＦＥＴ Ｍ１０を含んでいる。同様に、内部コア回路Ｃ１は、薄ゲート酸化膜のＭＯＳＦＥＴ Ｍ１１、Ｍ１２を含んでいる。図２においては、簡単のために、電源保護回路Ｅ１が１つだけ記載されている。ただし、電源保護回路Ｅ１の個数は図２に示す態様に限定されず、十分なＥＳＤ耐性を確保するために、複数の電源保護回路Ｅ１を設けるようにしてもよい。

【0028】

デジタル系電源ドメインＤ２においては、電源ドメインＤ２に電源電位ＤＶＤＤを供給する電源配線Ｌ３と電源ドメインＤ２に接地電位ＤＶＳＳを供給する電源配線Ｌ４との間に、内部コア回路Ｃ２およびデジタル系電源保護回路Ｅ２とが並列に接続されている。ここで、デジタル系電源保護回路Ｅ２は、厚ゲート酸化膜のＭＯＳＦＥＴ Ｍ２０を含んでいる。一方、内部コア回路Ｃ２は、薄ゲート酸化膜のＭＯＳＦＥＴ Ｍ２１、Ｍ２２を含んでいる。図２においては、簡単のために、電源保護回路Ｅ２が１つだけ記載されている。ただし、電源保護回路Ｅ２の個数は図２に示す態様に限定されず、十分なＥＳＤ耐性を確保するために、複数の電源保護回路Ｅ２を設けるようにしてもよい。

【0029】

内部コア回路Ｃ２の規模が大きいデジタル系の電源ドメインＤ２では、電源保護回路Ｅ２の多数配置することができるため、厚ゲート酸化膜ＭＯＳＦＥＴ Ｍ２０を含む電源保護回路Ｅ２を適用している。一方、内部コア回路Ｃ１の規模が小さいアナログ系の電源ドメインＤ１では、配置し得る電源保護回路Ｅ１が少数であるため、十分なＥＳＤ耐性を確保すべく、薄ゲート酸化膜ＭＯＳＦＥＴ Ｍ１０を含む電源保護回路Ｅ１を適用している。

【0030】

電源ドメインＤ１、Ｄ２のそれぞれにおいて、ＶＤＤ／ＶＳＳ間の静電気ストレスが発生すると、内部コア回路Ｃ１、Ｃ２の薄ゲート酸化膜が最も破壊し易い。したがって、内部コア回路Ｃ１、Ｃ２に並列接続された電源保護回路Ｅ１、Ｅ２のクランプ電圧が、内部コア回路Ｃ１、Ｃ２の破壊電圧よりも低くなるように、電源保護回路Ｅ１、Ｅ２を構成する必要がある。

【0031】

デジタル系電源ドメインＤ２では、電源保護回路Ｅ２の配置数が多いので、厚ゲート酸化膜ＭＯＳＦＥＴ Ｍ２０の電源保護回路を適用した場合であっても、電源保護回路Ｅ２のクランプ電圧を、内部コア回路Ｃ２の破壊電圧よりも低くすることができる。例えば、２８ｎｍ世代のＣＭＯＳ技術では、内部コア回路Ｃ１、Ｃ２の破壊電圧は４Ｖ程度である。一方、厚ゲート酸化膜ＭＯＳＦＥＴ Ｍ２０の総ゲート幅（Ｗサイズ）を５，０００ｕｍ程度にすれば、４Ｖ以下のクランプ電圧で電源保護回路Ｅ２を動作させることができる。

【0032】

一方、アナログ系電源ドメインＤ１においては、配置し得る電源保護回路Ｅ１の個数が少ないため、厚ゲート酸化膜ＭＯＳＦＥＴの電源保護回路を適用した場合には、所望のクランプ電圧を達成することができない。したがって、アナログ系電源ドメインＤ１では、薄ゲート酸化膜ＭＯＳＦＥＴ Ｍ１０を電源保護回路Ｅ１として適用することで、所望のクランプ電圧を達成する。例えば、２８ｎｍ世代のＣＭＯＳ技術の薄ゲート酸化膜ＭＯＳＦＥＴであれば、１，５００ｕｍ程度の総ゲート幅（Ｗサイズ）であっても、４Ｖ以下のクランプ電圧で電源保護回路Ｅ１を動作させることができる。

【0033】

なお、アナログ系電源ドメインにおいても、電源保護回路の配置数を充分に確保できる場合には、デジタル系電源ドメインと同様に、厚ゲート酸化膜ＭＯＳＦＥＴを電源保護回路として適用してもよい。このように、各電源ドメインにおける電源保護回路の配置個数に応じて、厚ゲート酸化膜ＭＯＳＦＥＴと薄ゲート酸化膜ＭＯＳＦＥＴを適宜使い分けて、所望の静電気耐圧を確保する。

【0034】

薄ゲート酸化膜ＭＯＳＦＥＴは、通常動作時のリーク電流が大きい。そこで、本実施形態の半導体装置のように、薄ゲート酸化膜ＭＯＳＦＥＴの電源保護回路を、電源保護回路の配置個数が少ないアナログ系電源ドメインのみに適用することで、所望の静電気耐圧を確保しつつ、チップ全体の消費電力（スタンバイ電流）を低減することが可能になる。例えば、２８ｎｍ世代のＣＭＯＳ技術では、薄ゲート酸化膜ＭＯＳＦＥＴのリーク電流は、室温で厚ゲート酸化膜ＭＯＳＦＥＴのリーク電流の約３０倍の大きさであるが、デジタル系電源ドメインの電源保護回路に厚ゲート酸化膜ＭＯＳＦＥＴを適用することで、大幅な消費電力の削減が可能となる。

【0035】

（実施形態２）
第２の実施形態に係る半導体装置について、図面を参照して説明する。図３は、本実施形態の半導体装置の回路構成を示す回路図である。図３を参照すると、本実施形態では、デジタル系およびアナログ系の各電源保護回路Ｅ１、Ｅ２において、ＭＯＳＦＥＴ Ｍ１０、Ｍ２０のゲートおよびバックゲートにトリガ回路Ｔ１、Ｔ２が接続されている。

【0036】

トリガ回路Ｔ１、Ｔ２の具体的な構成として、例えば、非特許文献１のFig.3に記載された抵抗素子、容量素子および２つのインバータ素子から構成されたトリガ回路を採用することができる。ただし、トリガ回路Ｔ１、Ｔ２の構成は、これに制限されない。

【0037】

ＭＯＳＦＥＴ Ｍ１０、Ｍ２０のゲートおよびバックゲートに接続されたトリガ回路Ｔ１、Ｔ２は、電源保護回路のクランプ電圧を低下させる。例えば、トリガ回路Ｔ１、Ｔ２の構成として非特許文献のFig.3に記載された構成を採用した場合には、トリガ回路Ｔ１、Ｔ２は、抵抗素子の抵抗値Ｒおよび容量素子の容量Ｃによって決まる時定数ＲＣによって表される所定の期間に亘って、ゲートとバックゲートの間にクランプ電圧を低下させるようなバイアスを印加する。

【0038】

したがって、本実施形態の半導体装置によると、所望の静電気耐圧を維持しつつ、トリガ回路を使用していない第１の実施形態（図２）と比較して電源保護回路の総ゲート幅（Ｗサイズ）を小さくすることが可能となる。したがって、本実施形態の半導体装置よると、第１の実施形態の半導体装置と比較して、さらなる消費電力の削減が可能となる。

【0039】

なお、上記の非特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

【符号の説明】

【0040】

Ｃ１ 内部コア回路（アナログ回路）
Ｃ２ 内部コア回路（デジタル回路）
Ｄ１、Ｄ１ａ、Ｄ１ｂ アナログ系電源ドメイン
Ｄ２ デジタル系電源ドメイン
Ｅ１ アナログ系電源保護回路
Ｅ２ デジタル系電源保護回路
Ｌ１〜Ｌ４ 電源配線
Ｍ１０〜Ｍ１２、Ｍ２０〜Ｍ２２ ＭＯＳＦＥＴ
Ｔ１、Ｔ２ トリガ回路

【図1】

【図2】

【図3】