特許 5940742 積層金属酸化物半導体（ＭＯＳ）トランジスタを用いて伝送路特性を整合させるための方法及びデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5940742

(24)【登録日】2016年5月27日

(45)【発行日】2016年6月29日

(54)【発明の名称】積層金属酸化物半導体（ＭＯＳ）トランジスタを用いて伝送路特性を整合させるための方法及びデバイス

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20160616BHJP

   H03F 1/52 20060101ALI20160616BHJP

   H01L 21/822 20060101ALI20160616BHJP

   H01L 27/04 20060101ALI20160616BHJP

【ＦＩ】

   H03K19/00 101Q

   H03F1/52 A

   H01L27/04 E

   H01L27/04 H

【請求項の数】21

【全頁数】19

(21)【出願番号】特願2015-538047(P2015-538047)

(86)(22)【出願日】2013年10月18日

(65)【公表番号】特表2016-502307(P2016-502307A)

(43)【公表日】2016年1月21日

(86)【国際出願番号】US2013065592

(87)【国際公開番号】WO2014066152

(87)【国際公開日】20140501

【審査請求日】2015年8月27日

(31)【優先権主張番号】13/658,778

(32)【優先日】2012年10月23日

(33)【優先権主張国】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】595020643

【氏名又は名称】クゥアルコム・インコーポレイテッド

【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100109830

【弁理士】

【氏名又は名称】福原 淑弘

(74)【代理人】

【識別番号】100158805

【弁理士】

【氏名又は名称】井関 守三

(74)【代理人】

【識別番号】100194814

【弁理士】

【氏名又は名称】奥村 元宏

(72)【発明者】

【氏名】リ、ミャオ

(72)【発明者】

【氏名】ジュアン、ジンチェン

(72)【発明者】

【氏名】フ、ヤン

(72)【発明者】

【氏名】バイ、シャオリアン

(72)【発明者】

【氏名】カン、ジン

【審査官】 白井 亮

(56)【参考文献】

【文献】 特開平０６−１２５２６６（ＪＰ，Ａ）

【文献】 特開２０００−０５９２０２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ １９／０１７５

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０３Ｆ １／５２

(57)【特許請求の範囲】

【請求項1】

出力ドライバであって、
第１のレプリカデバイス及び第２のレプリカデバイスをバイアスするための第１のバイアス電圧を生成することと、ここで、前記第１のバイアス電圧は、前記第１のレプリカデバイスに対して規定のインピーダンスを設定する、
第３のレプリカデバイスをバイアスするための第２のバイアス電圧を生成することと、ここで、前記第１のバイアス電圧及び前記第２のバイアス電圧は、前記第２のレプリカデバイス及び前記第３のレプリカデバイスに対して規定の合成インピーダンスを設定し、前記規定の合成インピーダンスは、前記第２のレプリカデバイスの第１のインピーダンスと、前記第３のレプリカデバイスの第２のインピーダンスの合計である、
を行うように構成されたレプリカ回路と、
電力端子と第１の差動出力端子及び第２の差動出力端子との間にそれぞれ結合された第１のペアの金属酸化物半導体電界効果トランジスタ（ＭＯＳ）デバイスと、ここで、前記第１のペアのＭＯＳデバイスのうちの一方の第３のインピーダンスは、前記第１のペアのＭＯＳデバイスのうちの前記一方が前記第１のバイアス電圧に基づいた電圧を受信することに応答して、前記第１のレプリカデバイスの前記規定のインピーダンスに基づく、
ＭＯＳデバイスを経由して前記第１の差動出力端子及び前記第２の差動出力端子と接地端子との間にそれぞれ結合された第２のペアのＭＯＳデバイスと、ここで、前記第２のペアのＭＯＳデバイスのうちの一方の第４のインピーダンスと、前記ＭＯＳデバイスの第５のインピーダンスの合計である合成インピーダンスは、前記第２のペアのＭＯＳデバイスのうちの前記一方が前記電圧を受信することと、前記ＭＯＳデバイスが前記第２のバイアス電圧でバイアスされることに応答して、前記規定の合成インピーダンスに基づく、
を備える、出力ドライバ。

【請求項2】

前記第１のペアのＭＯＳデバイス又は前記第２のペアのＭＯＳデバイスのうちの少なくとも１つがＮＭＯＳデバイスを備える、請求項１に記載の出力ドライバ。

【請求項3】

入力差動信号に基づいて、前記電圧を前記第１のペアのＭＯＳデバイスのうちの前記一方と前記第２のペアのＭＯＳデバイスのうちの前記一方とに供給するように動作可能な電流モードプリドライバをさらに備える、請求項１に記載の出力ドライバ。

【請求項4】

前記レプリカ回路は、前記第１の差動出力端子及び前記第２の差動出力端子にまたがる出力電圧スイングを設定するために電源電圧を供給するように構成される、請求項１に記載の出力ドライバ。

【請求項5】

前記レプリカ回路から前記電源電圧を受け取るように構成された電圧レール回路をさらに備える、請求項４に記載の出力ドライバ。

【請求項6】

モバイル電話、セットトップボックス、ミュージックプレーヤ、ビデオプレーヤ、エンタテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯用データユニット、及び／又は固定ロケーションのデータユニットに統合される、請求項１に記載の出力ドライバ。

【請求項7】

前記規定のインピーダンス及び前記規定の合成インピーダンスは、前記第１の差動出力端子及び前記第２の差動出力端子の結合された伝送路の特性インピーダンスに基づく、請求項１に記載の出力ドライバ。

【請求項8】

前記第３のインピーダンスは、規定のインピーダンス比に前記規定のインピーダンスが乗じられたものに基づき、前記合成インピーダンスは、前記規定のインピーダンス比に前記規定の合成インピーダンスが乗じられたものに基づく、請求項１に記載の出力ドライバ。

【請求項9】

出力ドライバを動作する方法であって、
第１のレプリカデバイス及び第２のレプリカデバイスをバイアスするための第１のバイアス電圧を生成することと、ここで、前記第１のバイアス電圧は、前記第１のレプリカデバイスに対して規定のインピーダンスを設定する、
第３のレプリカデバイスをバイアスするための第２のバイアス電圧を生成することと、ここで、前記第１のバイアス電圧及び前記第２のバイアス電圧は、前記第２のレプリカデバイス及び前記第３のレプリカデバイスに対して規定の合成インピーダンスを設定し、前記規定の合成インピーダンスは、前記第２のレプリカデバイスの第１のインピーダンスと、前記第３のレプリカデバイスの第２のインピーダンスの合計である、
電力端子と第１の差動出力端子及び第２の差動出力端子との間にそれぞれ結合された第１のペアの金属酸化物半導体電界効果トランジスタ（ＭＯＳ）デバイスのうちの一方に、前記第１のバイアス電圧に基づいた電圧を印加することと、ここで、前記第１のペアのＭＯＳデバイスのうちの前記一方の第３のインピーダンスは、前記第１のレプリカデバイスの前記規定のインピーダンスに基づく、
ＭＯＳデバイスを経由して前記第１の差動出力端子及び前記第２の差動出力端子と接地端子との間に結合された第２のペアのＭＯＳデバイスのうちの一方に、前記電圧を印加することと、
前記ＭＯＳデバイスに前記第２のバイアス電圧を印加することと、ここで、前記第２のペアのＭＯＳデバイスのうちの前記一方の第４のインピーダンスと、前記ＭＯＳデバイスの第５のインピーダンスの合計である合成インピーダンスは、前記規定の合成インピーダンスに基づく、
を備える方法。

【請求項10】

前記第１のペアのＭＯＳデバイスのうちの前記一方及び前記第２のペアのＭＯＳデバイスのうちの前記一方に前記電圧を印加することは、入力差動信号に基づく、請求項９に記載の方法。

【請求項11】

前記第１の差動出力端子及び前記第２の差動出力端子にまたがって出力電圧スイングを設定するための電源電圧を供給することをさらに備える、請求項９に記載の方法。

【請求項12】

前記第１のバイアス電圧及び前記第２のバイアス電圧を生成するために前記電源電圧を使用することをさらに備える、請求項１１に記載の方法。

【請求項13】

前記出力ドライバを、モバイル電話、セットトップボックス、ミュージックプレーヤ、ビデオプレーヤ、エンタテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯用データユニット、及び／又は固定ロケーションのデータユニットに統合することをさらに備える、請求項９に記載の方法。

【請求項14】

前記規定のインピーダンス及び前記規定の合成インピーダンスは、前記第１の差動出力端子及び前記第２の差動出力端子の結合された伝送路の特性インピーダンスに基づく、請求項９に記載の方法。

【請求項15】

前記第３のインピーダンスは、規定のインピーダンス比に前記規定のインピーダンスが乗じられたものに基づき、前記合成インピーダンスは、前記規定のインピーダンス比に前記規定の合成インピーダンスが乗じられたものに基づく、請求項９に記載の方法。

【請求項16】

出力ドライバであって、
第１のレプリカデバイス及び第２のレプリカデバイスをバイアスするための第１のバイアス電圧を生成するための手段と、ここで、前記第１のバイアス電圧は、前記第１のレプリカデバイスに対して規定のインピーダンスを設定する、
第３のレプリカデバイスをバイアスするための第２のバイアス電圧を生成するための手段と、ここで、前記第１のバイアス電圧及び前記第２のバイアス電圧は、前記第２のレプリカデバイス及び前記第３のレプリカデバイスに対して規定の合成インピーダンスを設定し、前記規定の合成インピーダンスは、前記第２のレプリカデバイスの第１のインピーダンスと、前記第３のレプリカデバイスの第２のインピーダンスの合計である、
電力端子と第１の差動出力端子及び第２の差動出力端子との間にそれぞれ結合された第１の切り替え手段及び第２の切り替え手段と、ここで、前記第１の切り替え手段及び前記第２の切り替え手段のうちの一方の第３のインピーダンスは、前記第１の切り替え手段及び前記第２の切り替え手段のうちの前記一方が前記第１のバイアス電圧に基づいた電圧を受信することに応答して、前記第１のレプリカデバイスの前記規定のインピーダンスに基づく、
ＭＯＳデバイスを経由して前記第１の差動出力端子及び前記第２の差動出力端子と接地端子との間にそれぞれ結合された第３の切り替え手段及び第４の切り替え手段と、ここで、前記第３の切り替え手段及び前記第４の切り替え手段のうちの一方の第４のインピーダンスと、前記ＭＯＳデバイスの第５のインピーダンスの合計である合成インピーダンスは、前記第３の切り替え手段及び前記第４の切り替え手段のうちの前記一方が、前記電圧を受信することと、前記ＭＯＳデバイスが前記第２のバイアス電圧でバイアスされることに応答して、前記規定の合成インピーダンスに基づく、
を備える、出力ドライバ。

【請求項17】

入力差動信号に基づいて、前記電圧を前記第１の切り替え手段及び前記第２の切り替え手段のうちの前記一方と前記第３の切り替え手段及び前記第４の切り替え手段のうちの前記一方に供給するための手段をさらに備える、請求項１６に記載の出力ドライバ。

【請求項18】

前記第１の差動出力端子及び前記第２の差動出力端子にまたがる出力電圧スイングを設定するために電源電圧を供給するための手段をさらに備える、請求項１６に記載の出力ドライバ。

【請求項19】

モバイル電話、セットトップボックス、ミュージックプレーヤ、ビデオプレーヤ、エンタテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯用データユニット、及び／又は固定ロケーションのデータユニットに統合される、請求項１６に記載の出力ドライバ。

【請求項20】

前記規定のインピーダンス及び前記規定の合成インピーダンスは、前記第１の差動出力端子及び前記第２の差動出力端子の結合された伝送路の特性インピーダンスに基づく、請求項１６に記載の出力ドライバ。

【請求項21】

前記第３のインピーダンスは、規定のインピーダンス比に前記規定のインピーダンスが乗じられたものに基づき、前記合成インピーダンスは、前記規定のインピーダンス比に前記規定の合成インピーダンスが乗じられたものに基づく、請求項１６に記載の出力ドライバ。

【発明の詳細な説明】

【技術分野】

【0001】

[0001] 本開示は一般に、電圧モードドライバに関する。より具体的には、本開示は、積層ＭＯＳトランジスタを使用して伝送路特性を整合させるための方法及びデバイスに関する。

【背景技術】

【0002】

[0002] 静電気放電（ＥＳＤ）が集積半導体チップに流入する（flow into）とき、この半導体チップの内部回路は、損傷を受けたり、誤作動を起こしたりしうる。ＥＳＤは主に、入力／出力ドライバ段に流入する。従来、静電気放電の流れに対応するために、入力ドライバ段において入力保護回路が用いられうる。しかしながら、設計制約が出力バッファとインターフェース端子との間での抵抗の使用を認めないため、出力ドライバ段には同様の入力保護回路が用いられない可能性がある。さらに、出力ドライバ設計は、特定の最小ＥＳＤ規格を満たすように指定される。

【発明の概要】

【0003】

[0003] 本開示の一態様にしたがって、出力ドライバが説明される。出力ドライバは、電力端子と第１の差動出力端子との間に結合された第１のペアの積層金属酸化物半導体電界効果トランジスタ（ＭＯＳ）デバイスを含む。出力ドライバは、第２の差動出力端子と接地端子との間に結合された第２のペアの積層ＭＯＳデバイスをさらに含む。

【0004】

[0004] 本開示の別の態様にしたがって、出力ドライバを動作する方法が説明される。方法は、第１の伝送路特性を整合させるために、電力端子と第１の差動出力端子との間に結合された第１のペアの積層ＭＯＳデバイスのための第１のバイアス電圧を生成することを含む。方法はまた、第２の伝送路特性を整合させるために、第２の差動出力端子と接地端子の間に結合された第２のペアの積層ＭＯＳデバイスのための第２のバイアス電圧を生成することを含む。

【0005】

[0005] 本開示のさらなる態様にしたがって、出力ドライバが説明される。出力ドライバは、電子信号を切り替えるための第２の手段上に積層された、電子信号を切り替えるための第１の手段を含む。第１の切り替え手段及び第２の切り替え手段は、電力端子と第１の差動出力端子との間に結合される。出力ドライバはまた、電子信号を切り替えるための第４の手段上に積層された、電子信号を切り替えるための第３の手段を含む。第３の切り替え手段及び第４の切り替え手段は、第２の差動出力端子と接地端子との間に結合される。

【0006】

[0006] これは、以下の詳細な説明がより良く理解されうるように、本開示の特徴及び技術的利点を、どちらかといえば幅広く概説している。本開示の追加の特徴及び利点が以下に説明されるだろう。本開示が、本開示と同じ目的を実行するための他の構造を設計するためまたは改良するための基礎として容易に利用されうることは、当業者によって認識されるべきである。そのような等価の構造が、添付された特許請求の範囲に示される本開示の教示から逸脱しないことも当業者によって認知されるべきである。本開示の特性であると考えられる新規な特徴は、その編成及び動作の方法の両方について、さらなる目的及び利点とともに、添付の図と関連して考慮されるとき、以下の説明からより良く理解されるであろう。しかしながら、これらの図の各々が例示及び説明のためだけに提供されており、本開示の限定の定義を意図するものではないことは明白に理解されるべきである。

【0007】

[0007] 本開示の特徴、性質、及び利点は、図面と併せて考慮されるとき、以下に示される詳細な説明からより明らかになるであろう。

【図面の簡単な説明】

【0008】

【図1】図１は、本開示のある態様に係る、電圧モードドライバの例示的なレプリカ回路を例示する。

【図2】図２は、本開示のある態様に係る、積層ＮＭＯＳトランジスタを含む例示的な電圧モードドライバを例示する概略図である。

【図3】図３は、本開示のある態様に係る、積層ＮＭＯＳトランジスタを含む電圧モードドライバを動作するための方法を例示する。

【図4】図４は、本開示のある態様が有利に用いられうる例示的なワイヤレス通信システムを示す。

【図5】図５は、半導体素子の回路、レイアウト、論理設計に対して使用される設計ワークステーションを例示するブロック図である。

【発明を実施するための形態】

【0009】

[00013] 添付の図面に関連して以下に示される詳細な説明は、様々な構成の説明を意図したものであり、本明細書において説明される概念が実施されうる唯一の構成を表すことを意図したものではない。この詳細な説明は、様々な概念の徹底した理解を提供することを目的として、具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしで実施されうることは、当業者には明らかであろう。いくつかの事例では、そのような概念をあいまいにしないために、周知の構造及び構成要素はブロック図の形式で示される。本明細書で説明される場合、「及び／又は」という用語の使用は、「包括的な又は」を表すことを意図しており、「又は」という用語の使用は、「排他的な又は」を表すことが意図される。

【0010】

[00014] 本開示の態様は、改善された出力ドライバと、その出力ドライバのためのＥＳＤ保護の改善された方法とを含みうる。

【0011】

[00015] 具体的には、本開示のいくつかの態様は、出力バッファ設計に対する静電気放電規格を満たしつつ、伝送路のインピーダンス特性にほぼ等しいオン抵抗（Ｒｏｎ）を生成する。本開示の一態様は、トランジスタ（例えば、Ｎ型金属酸化物半導体電界効果トランジスタ（ＮＭＯＳトランジスタ））の積層によって、伝送路のインピーダンス特性に整合する５０オームのオン抵抗を生成する。積層ＮＭＯＳトランジスタは、電圧モードドライバの差動出力端子と、出力バッファの電源との間に配列された１つよりも多くのトランジスタを含む。積層ＮＭＯＳトランジスタはまた、電圧モードドライバの差動出力端子と、出力バッファの接地端子との間に配列された１つよりも多くのトランジスタを含む。

【0012】

[00016] 図１及び２を参照すると、本開示の一態様に係る、電圧モードドライバ２００のレプリカ回路１００が例示されている。電圧モードドライバ２００は、レプリカ回路１００によって供給される電流／電圧／インピーダンス（又は、それらのスケーリング（基準化）されたバージョン）をレプリカする。レプリカ回路１００によって供給される電流／電圧／インピーダンス（又は、それらのスケーリングされたバージョン）に基づいて、電圧モードドライバ２００は、出力ドライバ段２４０の出力ドライバ回路２６０に関連付けられた出力インピーダンスを制御するように構成される。

【0013】

[00017] この構成では、レプリカ回路１００は、第１の回路部、第２の回路部、および第３の回路部を含む。第１の回路部は、第１の電流源Ｉ１と、抵抗器Ｒ１、Ｒ２、Ｒ３、Ｒ４とを含む。第２の回路部は、第２の電流源Ｉ２と、演算増幅器１０２と、トランジスタＴ１と、抵抗器Ｒ５とを含む。第３の回路部は、第３の電流源Ｉ３と、演算増幅器１０４と、第２のドライバトランジスタＴ２と、第３のドライバトランジスタＴ３と、抵抗器Ｒ６とを含む。第３の回路部では、トランジスタＴ２及びＴ３が積層構成で配列される。トランジスタＴ１、Ｔ２、及び／又はＴ３は、ＮＭＯＳトランジスタでありうる。

【0014】

[00018] 図１に示されている構成では、電流源の各々は、電圧源ＶＤＤに結合されており、プログラマブル電流制御源Ｉｃｒｔｒｌによって制御される。具体的には、電流源Ｉ１、Ｉ２、Ｉ３の各入力は、電源ＶＤＤに結合される。一構成では、電流源Ｉ１、Ｉ２、Ｉ３は、ほぼ同じ出力電流を生成する。第１、第２、及び第３の回路部の各々は、接地端子１０６に結合される。演算増幅器１０２及び１０４は、レプリカ回路１００のための電圧（例えば、Ｖｒ又はＶｂ）を出力しうる。この構成では、レプリカ回路１００の所望の抵抗は、この電圧に基づいて達成される。

【0015】

[00019] 図１では、トランジスタＴ１のドレインＤ１での電圧は、第２の電流源Ｉ２からの出力電流と、トランジスタＴ１でのインピーダンス及び抵抗器Ｒ５の抵抗の組み合わせとの積によって定められる。述べたように、第２の電流源Ｉ２は、電流源Ｉ１、Ｉ２、Ｉ３を制御するために、プログラマブル電流制御源Ｉｃｔｒｌに結合される。トランジスタＴ１のゲートＧ１は、端子１１０で、演算増幅器１０２の出力に結合される。端子１１０の電圧は、演算増幅器１０２の出力電圧Ｖｒに等価でありうる。トランジスタＴ１のソースＳ１は、抵抗器Ｒ５の端子１１２に結合される。抵抗器Ｒ５の端子１１４は、接地端子１０６に結合される。演算増幅器１０２の第２の入力端子１２０は、第１の回路部の端子１２８に結合されうる。端子１２８での電圧はＶｓである。演算増幅器１０２の第１の入力端子１０８は、第２の電流源Ｉ２の出力に結合される。

【0016】

[00020] 図１にさらに示されているように、トランジスタＴ２のドレインＤ２は、抵抗器Ｒ６の端子１１６に結合される。抵抗器Ｒ６の端子１２４での電圧は、第３の電流源Ｉ３からの出力電流と、トランジスタＴ２及びＴ３でのインピーダンスの組み合わせと、抵抗器Ｒ６の抵抗との積によって定められる。トランジスタＴ２のゲートＧ２は、端子１１０で、演算増幅器１０２の出力に結合される。端子１１０での電圧は、演算増幅器１０２の出力電圧Ｖｒに等価でありうる。トランジスタＴ２のソースＳ２は、トランジスタＴ３のドレイン（Ｄ３）に結合される。トランジスタＴ３のゲートＧ３は、端子１１８で、演算増幅器１０４の出力に結合される。演算増幅器の出力での電圧はＶｂである。トランジスタＴ３のソースＳ３は接地端子１０６に結合される。演算増幅器１０４の第２の入力端子１２６は、演算増幅器１０２の第２の入力端子１２０を通して第１の回路部の端子１２８に結合される。第２の入力端子１２６での電圧Ｖｓは、端子１２８及び第２の入力端子１２０で定められる電圧に等しい。演算増幅器１０４の第１の入力端子１２２は、第３の電流源Ｉ３の出力に結合される。

【0017】

[00021] 図１の構成では、電源電圧（supply voltage）Ｖｓは、演算増幅器１０２及び１０４のそれぞれの第２の入力端子１２０と第２の入力端子１２６の両方のための電源電圧である。具体的には、第１の電流源Ｉ１と、抵抗器Ｒ１、Ｒ２、Ｒ３、及びＲ４とによって生成される電流は、端子１２８での電源電圧Ｖｓを定める。抵抗器Ｒ２、Ｒ３、及びＲ４に関連付けられた端子１３０での電圧はＶｓに等しい。本開示の一態様では、抵抗器Ｒ２、Ｒ３、及びＲ４が、並列構成で配列される。抵抗器Ｒ１は、並列の抵抗器Ｒ２、Ｒ３、及びＲ４と直列に結合されうる。第１の電流源Ｉ１は端子１２８に結合される。端子１３２は、抵抗器Ｒ１、Ｒ２、Ｒ３、及びＲ４の共用端子である。抵抗器Ｒ１の端子１３４は、接地端子１０６に結合される。

【0018】

[00022] 一構成では、抵抗器Ｒ１、Ｒ２、Ｒ３、及びＲ４は規定値に（例えば、Ｒ１は１．５キロ（１．５Ｋ）オームに等しく）較正され、並列の抵抗器Ｒ２、Ｒ３、及びＲ４の組み合わせの抵抗は５００オームに較正される。抵抗器Ｒ１、Ｒ２、Ｒ３、及びＲ４の較正は、温度、電力、及び電圧の変化にわたり、抵抗器Ｒ１、Ｒ２、Ｒ３、及びＲ４にまたがって一貫した抵抗を維持する。

【0019】

[00023] 本開示の一態様では、抵抗器Ｒ５は、較正された抵抗Ｒ１に対応し、トランジスタＴ１にまたがるインピーダンスは、並列の抵抗器Ｒ２、Ｒ３、及びＲ４にまたがる抵抗に対応する。具体的には、抵抗器Ｒ５は、１．５Ｋオームに等しいか、又はＲ１の抵抗にほぼ等しく、トランジスタＴ１のインピーダンスは５００オームであるか、又は並列の抵抗器Ｒ２、Ｒ３、及びＲ４にまたがる抵抗にほぼ等しい。したがって、端子１２８から接地端子１０６への総抵抗は、第１の入力端子１０８から接地端子１０６への総抵抗に等しいか又はほぼ等しい。第１の入力端子１０８及び端子１２８を通る電流もまた等しい（即ち、Ｉ１からの電流がＩ２からの電流に等しい）ため、第１の入力端子１０８及び端子１２８の電圧も等しい。トランジスタＴ１がオンのとき端子１２８で定められる電圧が第２の入力端子１２０での電圧と同じであるため、トランジスタＴ１がアクティブであるとき、演算増幅器１０２の第１の入力端子１０８及び第２の入力端子１２０での入力電圧もまた同じである。何らかの差分が生じる場合、この回路は、入力電圧を同じにするように機能する。

【0020】

[00024] 同様に、抵抗器Ｒ６は、較正された抵抗Ｒ１に対応し、トランジスタＴ２及びＴ３にまたがるインピーダンスの合計は、並列の抵抗器Ｒ２、Ｒ３、及びＲ４にまたがる抵抗に対応する。具体的には、抵抗器Ｒ６は、１．５Ｋオームに等しいか、又はＲ１の抵抗にほぼ等しく、トランジスタＴ２及びＴ３のインピーダンスの合計は５００オームであるか、又は並列の抵抗器Ｒ２、Ｒ３、及びＲ４にまたがる抵抗にほぼ等しい。したがって、端子１２８から接地端子１０６への総抵抗は、第１の入力端子１２２から接地端子１０６への総抵抗に等しいか、又はほぼ等しい。端子１２８及び第１の入力端子１２２を通る電流が等しい（即ち、電流源Ｉ１からの電流が電流源Ｉ３からの電流に等しい）ため、端子１２８及び第１の入力端子１２２での電圧も等しい。端子１２８で定められる電圧が第１の入力端子１２２で定められる電圧と同じであるため、演算増幅器１０４の第１の入力端子１２２及び第１の入力端子１２２の入力電圧は同じである。

【0021】

[00025] トランジスタＴ１、Ｔ２、及びＴ３は、演算増幅器１０２及び１０４によって生成されたバイアス電圧Ｖｒ及びＶｂによって、それらのそれぞれのインピーダンスにバイアスされうる。具体的には、出力電圧Ｖｒは、トランジスタＴ１及びＴ２をそれらのそれぞれのインピーダンスにバイアスするために、演算増幅器１０２の出力からループバックし、演算増幅器１０４からの出力は、トランジスタＴ３をバイアスする。加えて、バイアス電圧Ｖｒ及びＶｂは、トランジスタＴ１、Ｔ２、及びＴ３のインピーダンスが第１の回路構成のそれぞれの較正済み抵抗に対応するように変動しうる。

【0022】

[00026] 図２は、本開示のある態様に係る、積層ＮＭＯＳトランジスタを含む電圧モードドライバ２００を例示する概略図である。述べたように、図２の電圧モードドライバ２００は、図１のレプリカ回路１００によって供給される電流／電圧／インピーダンス（又は、それらのスケーリングされたバージョン）をレプリカする。レプリカ回路１００のトランジスタＴ１、Ｔ２、及びＴ３は、図２の電圧モードドライバ２００のそれぞれのトランジスタＴ４、Ｔ５、Ｔ６、Ｔ７、及びＴ９のインピーダンス特性に関して、１：１０の比を有する。例えば、図１のレプリカ回路１００は、トランジスタＴ１にまたがって、及び、トランジスタＴ２とＴ３の組み合わせにまたがって５００オームのインピーダンスを生成するが、図２の出力ドライバ段２４０での対応するトランジスタＴ４又はＴ６若しくはトランジスタＴ５及びＴ９又はＴ７及びＴ９の対応する組み合わせにまたがって生成される総インピーダンスは５０オームである。即ち、出力ドライバ段２４０での５０オームのインピーダンスは、レプリカ回路１００のトランジスタと、電圧モードドライバ２００のトランジスタとの間の１：１０のインピーダンス比に起因する。

【0023】

[00027] この構成では、レプリカ回路１００のそれぞれのトランジスタＴ１、Ｔ２、及びＴ３のインピーダンス特性に関して１０：１の比を有するトランジスタＴ４、Ｔ５、Ｔ６、Ｔ７、及びＴ９を用いて電圧モードドライバ２００の出力ドライバ段２４０が実現されるため、出力ドライバ段２４０の総インピーダンスは５０オームである。結果として、図２の電圧モードドライバ２００のシングルエンド出力抵抗は５０オームである（例えば、１０：１の比により５００／１０オームである）。この構成では、総インピーダンス（例えば、５０オーム）は、電圧モードドライバ２００に関連付けられた伝送路のインピーダンスを整合させる。

【0024】

[00028] 図２に示されるように、電圧モードドライバ２００は、差動出力端子、ｏｕｔｐ ２７０及びｏｕｔｎ ２７２を介して伝送路に選択的に結合する。伝送路は、５０オームの特性インピーダンスを有しうる。この構成では、電圧モードドライバ２００は、プリドライバ段２１０と出力ドライバ段２４０とを含む。プリドライバ段２１０は、第１の電力レール回路２２０とプリドライバ回路２３０とを含む。出力ドライバ段２４０は、第２の電力レール回路２５０と出力ドライバ回路２６０とを含む。

【0025】

[00029] 本開示の一態様では、図１のレプリカ回路１００が、プリドライバ段２１０を制御し、プリドライバ段が、出力ドライバ段２４０の出力インピーダンスを制御する。この構成では、レプリカ回路１００は、プリドライバ段２１０のための電圧Ｖｒを生成する。プリドライバ段２１０の出力電圧スイングは、電源電圧Ｖｒによって設定される。具体的には、プリドライバ段２１０は、例えば、０ボルトと、電圧Ｖｒのような実電圧との間で切り替える。プリドライバ段出力のアッパレールは、Ｖｒに等しいＶｒ１（即ち、第２の入力端子２１４で及びトランジスタＴ１０のドレインＤ１０で定められる電圧）である。具体的には、出力電圧Ｖｒ１は、トランジスタＴ１０のドレインＤ１０から、演算増幅器２２２の第２の入力端子２１４にループバックする。出力電圧スイングを制御するために、プリドライバ段２１０からのテール電流が電流源Ｉ４により調整されうる。

【0026】

[00030] この構成では、第１の電力レール回路２２０は、演算増幅器２２２、電源ＶＤＤ、及びトランジスタＴ１０を含む。トランジスタＴ１０のソースＳ１０は電源ＶＤＤに結合され、ゲートＧ１０は演算増幅器２２２の出力に結合され、ドレインＤ１０は端子２３４に結合される。キャパシタＣｒの第１の端子２２６は端子２３４に結合され、キャパシタＣｒの第２の端子２２８は、直流接地端子２１６に結合される。演算増幅器２２２の第１の入力端子２１２は、最初に、レプリカ回路１００によって生成された電圧Ｖｒを受け取る。この構成では、プリドライバ回路２３０の出力スイングは、レプリカ回路１００によって生成された電源電圧Ｖｒによって設定される。演算増幅器２２２の第２の入力端子２１４は、ドレインＤ１０で定められる電圧を受け取るためにドレインＤ１０に結合される。

【0027】

[00031] プリドライバ回路２３０は、電流モード論理構造に基づきうる。代表的に、プリドライバ回路２３０は、トランジスタＴ１１及びＴ１２、抵抗器Ｒ７及びＲ８、接地端子２１８、及び電流源Ｉ４を含みうる。トランジスタＴ１１のソースＳ１１は電流源Ｉ４の端子２３８に結合され、ゲートＧ１１は差動入力端子ｉｎｐ ２０２に結合され、ドレインＤ１１は、抵抗器Ｒ７とドレインＤ１１との間の端子２３２に結合される。電流源Ｉ４の端子２３９は、接地端子２１８に結合される。トランジスタＴ１２のソースＳ１２は電流源Ｉ４の端子２３８に結合され、ゲートＧ１２は差動入力端子ｉｎｎ ２０４に結合され、ドレインＤ１２は端子２３６に結合される。抵抗器Ｒ７及びＲ８の各々は、端子２３４に結合されうる。抵抗器Ｒ７及びＲ８の抵抗値は、略２００オームでありうる。差動入力端子（ｉｎｐ ２０２及びｉｎｎ ２０４）は、差動入力信号を受け取る。本開示の一態様では、トランジスタＴ１０は、Ｐ型金属酸化物半導体電界効果トランジスタ（ＰＭＯＳトランジスタ）であり、トランジスタＴ１１及びＴ１２は、ＮＭＯＳトランジスタである。動作中、トランジスタＴ１０、Ｔ１１、及びＴ１２は、飽和状態で動作した結果として、増加したインピーダンスを有しうる。

【0028】

[00032] 図２に示されるように、電圧モードドライバ２００はまた、第２の電力レール回路２５０と出力ドライバ回路２６０とを含む。本開示の一態様では、第２の電力レール回路２５０は、演算増幅器２５２、電源ＶＤＤ、及びトランジスタＴ８を含む。トランジスタＴ８のソースＳ８は電源ＶＤＤに結合され、ゲートＧ８は演算増幅器２５２の出力に結合され、ドレインＤ８は、端子２６２を通ってキャパシタＣｓの第１の端子２６４に結合され、Ｃｓの第２の端子２６９は、直流電流接地を供給するために接地端子２４６に結合される。この構成では、演算増幅器２５２の第１の入力端子２４２は、レプリカ回路１００によって生成された電圧Ｖｓを受け取る。演算増幅器２５２の第２の入力端子２４４は、ドレインＤ８で生成された電圧を受け取るために、ドレインＤ８に結合されうる。具体的には、出力ドライバ段２４０の出力スイングは、電源電圧Ｖｓによって設定される。出力ドライバ段２４０の第２の電力レール回路２５０は、出力ドライバ回路２６０の端子２６２で、アッパレール出力電圧Ｖｓ１を供給する。具体的には、第２の入力端子２４４及びドレインＤ８で定められる電圧はＶｓに等しい。この構成では、出力電圧Ｖｓ１は、トランジスタＴ８のドレインＤ８から、演算増幅器２５２の第２の入力端子２４４にループバックする。

【0029】

[00033] 出力ドライバ回路２６０は、トランジスタＴ４、Ｔ５、Ｔ６、Ｔ７、及びＴ９を含みうる。トランジスタＴ４、Ｔ５、Ｔ６、及びＴ７は、出力ドライバ回路２６０を通る電流の流れを容易にするために、図２に例示されるように、交差した構成で配列される。トランジスタＴ４のソースＳ４はトランジスタＴ５のドレインＤ５に結合され、トランジスタＴ４のゲートＧ４は端子２３２を通してトランジスタＴ１１のドレインＤ１１に結合される。トランジスタＴ５のソースＳ５はトランジスタＴ９のドレインＤ９に結合され、トランジスタＴ５のゲートＧ５は、端子２３６を通してトランジスタＴ１２のドレインＤ１２に結合される。トランジスタＴ９のソースＳ９は接地端子２４８に結合され、トランジスタＴ９のゲートＧ９は、レプリカ回路１００から電圧Ｖｂを受け取る。トランジスタＴ６のソースＳ６は、トランジスタＴ７のドレインＤ７に結合され、トランジスタＴ６のゲートＧ６は、ドレインＤ１２に及びゲートＧ５に結合される。トランジスタＴ７のソースＳ７はドレインＤ９に結合され、トランジスタＴ７のゲートＧ７は、ドレインＤ１１に及びゲートＧ４に結合される。本開示の一態様では、トランジスタＴ８はＰＭＯＳトランジスタであり、トランジスタＴ４、Ｔ５、Ｔ６、Ｔ７、及びＴ９はＮＭＯＳトランジスタである。

【0030】

[00034] この構成では、出力ドライバ段２４０のトランジスタＴ５及びＴ９又はＴ７及びＴ９は、レプリカ回路１００のトランジスタＴ２及びＴ３に対応する。出力ドライバ段２４０のトランジスタＴ４又はＴ６はまた、レプリカ回路１００のトランジスタＴ１に対応する。電圧モードドライバ２００は、通常動作中にレプリカ回路１００のトランジスタ及び電圧モードドライバ２００の対応するトランジスタのインピーダンスが等しく又はほぼ等しくなるように、レプリカ回路１００によって駆動される。具体的には、レプリカ回路１００のトランジスタＴ１は、電圧モードドライバ２００のトランジスタＴ４又はＴ６の複製である。同様に、レプリカ回路１００のトランジスタＴ２及びＴ３は、電圧モードドライバ２００のトランジスタＴ５及びＴ９又はＴ７及びＴ９の複製である。整合した出力インピーダンスが望ましいため、出力ドライバ段２４０は、伝送路の特性インピーダンスに等しいインピーダンスを出力する。

【0031】

[00035] 差動信号は、差動入力端子ｉｎｐ ２０２及びｉｎｎ ２０４を介してプリドライバ回路２３０へと入力され、トランジスタＴ１１及びＴ１２は、プリドライバ段２１０の切り替え実施にしたがってバイアスされる。例えば、特定の論理状態における、論理ｌｏｗレベルの差動入力端子は、トランジスタＴ１１及びＴ１２をオフにするのに十分低くなるように設計される。プリドライバ段２１０のトランジスタＴ１１がオンのとき、出力ドライバ段２４０のトランジスタＴ４もオンとなるように、トランジスタＴ４は、レプリカ回路１００（図１参照）のトランジスタＴ１と同じ方法でバイアスされる。通常動作中、トランジスタＴ４のインピーダンスは、レプリカ回路１００のトランジスタＴ１のインピーダンスと同じである。プリドライバ段２１０のトランジスタＴ１２がオンのとき、出力ドライバ段２４０のトランジスタＴ５及びＴ６もオンとなるように、トランジスタＴ６は、レプリカ回路１００のトランジスタＴ１と同じ方法でバイアスされる。通常動作中、トランジスタＴ６のインピーダンスもまた、レプリカ回路１００のトランジスタＴ１のインピーダンスと同じである。

【0032】

[00036] いくつかのアプリケーション（例えば、メモリ物理層（Ｍ−ＰＨＹ））では、出力ドライバ段２４０の第２の電力レール回路２５０は、２００ミリボルト（ｍｖ）又は４００ｍｖに指定されうる。２００ｍｖのアプリケーションでは、例えば、レプリカ回路１００の電流源Ｉ１、Ｉ２、及びＩ３によって生成される電流は、１００マイクロアンペアに設定される。この構成では、レプリカ回路１００の端子１２８、第２の入力端子１２０、及び第２の入力端子１２６での電圧Ｖｓは、２００ｍｖ（即ち、１００マイクロアンペアに端子１２８での抵抗（２キロオーム）が乗じられたもの）である。この構成では、演算増幅器２５２の第１の入力端子２４２は、レプリカ回路１００によって生成された電圧Ｖｓ（即ち、２００ｍｖ）を受け取る。ＶｓがＶｓ１に等しいため、演算増幅器２５２の第２の入力端子２４４での電圧もまた２００ｍｖである。

【0033】

[00037] 図２に示されるように、出力ドライバ回路２６０を通る電流は、出力ドライバ回路のトランジスタのインピーダンスと共同してこの電圧Ｖｓによって定められる。例えば、トランジスタＴ４のインピーダンス（即ち、５０オーム）、トランジスタＴ５及びＴ９のインピーダンス（即ち、５０オーム）、並びに伝送路のインピーダンス（即ち、１００オーム、このうち５０オームは出力インピーダンスであり、５０オームは入力インピーダンスである）は、電圧Ｖｓと共同して出力ドライバ回路２６０を通る電流を決定する。出力ドライバ電流はまた、トランジスタＴ６のインピーダンス、トランジスタＴ７及びＴ９のインピーダンス、及び伝送路のインピーダンス電圧Ｖｓと共同して電圧Ｖｓによって決定されうる。トランジスタＴ４又はＴ６は、分圧器として実現されうる。

【0034】

[00038] 動作中、プリドライバ段のプリドライバ回路２３０の入力端子２０２及び２０４は、オン状態とオフ状態との間で切り替わる。結果として、プリドライバ回路のトランジスタＴ１１及びＴ１２は、オン状態とオフ状態との間で切り替わる。トランジスタＴ１１がオン状態であるとき、電圧は、トランジスタＴ４のゲートＧ４及びトランジスタＴ７のゲートＧ４で、これらのトランジスタＴ４及びＴ７がオンになるように生成される。結果として、電流は、第２の電力レール回路２５０から、トランジスタＴ４を通って、差動出力端子ｏｕｔｎ ２７２に、及び、伝送路に流れる。電流は、伝送路から、差動出力端子パッドｏｕｔｐ ２７０を介し、第２の出力端子２６６を通り、トランジスタＴ７及びＴ９を通って、接地端子２４８へと逆流する。トランジスタＴ１２がオン状態にあるとき、電圧は、トランジスタＴ５のゲートＧ５及びトランジスタＴ６のゲートＧ６で、これらのトランジスタＴ５及びＴ６がオンになるように生成される。結果として、電流は、第２の電力レール回路２５０から、トランジスタＴ６を通って出力端子パッドｏｕｔｐ ２７０に流れ、第１の出力端子２６６を通って伝送路に流れる。電流は、伝送路から、出力端子パッドｏｕｔｐ ２７２を介し、第２の出力端子２６８を通り、トランジスタＴ５及びＴ９を通って、接地端子２４８へと逆流する。

【0035】

[00039] 本開示の一態様では、電圧モードドライバ２００の出力端子と、電源（例えば、ＶＤＤ）、及び／又は接地端子２４８との間に配置された多数の積層トランジスタは、出力ドライバ回路２６０の出力端子を駆動する。積層トランジスタは、積層ＮＭＯＳトランジスタを含みうる。積層ＮＭＯＳトランジスタのインピーダンスは、伝送路のインピーダンス特性を整合させるために、５０オーム（この例では）にバイアスされる。例えば、第１の出力端子２６６から接地端子２４８への出力ドライバ段２４０を検討すると、２つの積層ＮＭＯＳトランジスタ、即ち、トランジスタＴ７及びＴ９が存在する。同様に、２つの積層ＮＭＯＳトランジスタＴ５及びＴ９が、第２の出力端子２６８と接地端子２４８との間に示される。積層トランジスタＴ５及びＴ９又はＴ７及びＴ９のインピーダンスの合計は５０オーム（この例では）であり、これは、伝送路のインピーダンス特性を整合させる。

【0036】

[00040] 同様に、第１の出力端子２６６から電源ＶＤＤへの出力ドライバ段２４０を検討すると、２つの積層トランジスタ、即ち、ＮＭＯＳトランジスタＴ６及びＰＭＯＳトランジスタＴ８が存在する。加えて、積層ＮＭＯＳトランジスタＴ４及びＰＭＯＳトランジスタＴ８は、電源ＶＤＤと第２の出力端子２６８との間に配置される。キャパシタＣｓは、端子２６２に結合された第１の端子２６４と、接地端子２４６に結合された第２の端子２６９とを含む。結果として、トランジスタＴ４又はＴ６は、伝送路のインピーダンス特性を整合させるために、例えば、５０オームにバイアスされる。したがって、トランジスタＴ４又はＴ６のインピーダンスは、レプリカ回路１００のトランジスタＴ１のインピーダンスに対応する。同様に、トランジスタＴ４は、伝送路のインピーダンス特性を整合させるために、５０オームにバイアスされる。

【0037】

[00041] 接地端子２４８と出力端子との間に積層トランジスタＴ５及びＴ９又はＴ７及びＴ９を有することは、出力端子と接地端子２４８との間に１つよりも多くのトランジスタを設けることによって静電気放電（ＥＳＤ）仕様を満たす。例えば、積層トランジスタＴ２及びＴ３のインピーダンスの合計が５０オームである場合、積層トランジスタＴ５及びＴ９のインピーダンスもまた５０オームである。積層トランジスタＴ５及びＴ９のこの特徴はまた、プリドライバ段２１０での切り替え実現に基づいて、積層トランジスタＴ７及びＴ９にも適用される。

【0038】

[00042] 同様に、電源ＶＤＤと出力端子との間に積層トランジスタＴ６及びＴ８又はトランジスタＴ４及びＴ８を有することは、出力端子と電源ＶＤＤとの間に１つよりも多くのトランジスタを設けることによって静電気放電（ＥＳＤ）仕様を満たす。例えば、トランジスタＴ１のインピーダンスが５０オームである場合には、トランジスタＴ４のインピーダンスもまた５０オームである。トランジスタＴ４のこの特徴は、プリドライバ段２１０での切り替え実施に基づいて、トランジスタＴ６にも適用される。

【0039】

[00043] 図３は、本開示のある態様に係る、積層ＮＭＯＳトランジスタを含む電圧モードドライバを実現するための方法３００を例示する。ブロック３０２において、方法は、第１の伝送路特性を整合させるために、電力端子と第１の差動出力端子との間に結合された第１のペアの積層ＭＯＳデバイスのための第１のバイアス電圧を生成することから始める。図２の例示では、第１のペアの積層ＭＯＳデバイスは、トランジスタＴ６及びＴ８又はＴ４及びＴ８を含む。ブロック３０４では、方法は、第２の伝送路特性を整合させるために第２の差動出力端子と接地端子の間に結合された第２のペアの積層ＭＯＳデバイスのための第２のバイアス電圧を生成することを含む。図２の例示では、第２のペアの積層ＭＯＳデバイスは、トランジスタＴ５及びＴ９又はＴ７及びＴ９を含む。

【0040】

[00044] 一構成では、出力ドライバは、第１のバイアス電圧を生成するための手段と、第２のバイアス電圧を生成するための手段とを含む。本開示の一構成では、第１及び／又は第２のバイアス電圧手段は、第１の電力レール回路２２０、第２の電力レール回路２５０、及び／又は、第１及び／又は第２のバイアス電圧手段によって示された機能を実行するように構成されたプリドライバ回路２３０でありうる。

【0041】

[00045] 一構成では、出力ドライバは、電子信号を切り替えるための第１、第２、第３、及び第４の手段を含む。本開示の一態様では、第１、第２、第３、及び第４の切り替え手段は、図２の電圧モードドライバ２００の出力ドライバ段２４０のトランジスタＴ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８、及び／又はＴ９のようなトランジスタでありうる。

【0042】

[00046] 図４は、積層ＮＭＯＳトランジスタを含む電圧モードドライバの実施形態が有利に用いられうる例示的なワイヤレス通信システム４００を示す。例示目的のために、図４は、３つの遠隔ユニット４２０、４３０、及び４５０と、２つの基地局４４０とを示す。ワイヤレス通信システムがさらに多くの遠隔ユニット及び基地局を有しうることは認識されるであろう。遠隔ユニット４２０、４３０、及び４５０は、積層ＮＭＯＳトランジスタ４２５Ａ、４２５Ｂ、及び４２５Ｃを含む電圧モードドライバを含む。図４は、基地局４４０及び遠隔ユニット４２０、４３０並びに４５０からの順方向リンク信号４８０と、遠隔ユニット４２０、４３０、及び４５０から基地局４４０への逆方向リンク信号４９０とを示す。

【0043】

[00047] 図４において、遠隔ユニット４２０はモバイル電話として示され、遠隔ユニット４３０は携帯用コンピュータとして示され、遠隔ユニット４５０は、無線ローカルループシステムにおける固定ロケーションの遠隔ユニットとして示される。例えば、これら遠隔ユニットは、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、パーソナルデータアシスタントのような携帯用データユニット、及び／又は検針機器のような固定ロケーションのデータユニットでありうる。図４は、本開示の教示に係る、積層ＮＭＯＳトランジスタ４２５Ａ、４２５Ｂ、及び４２５Ｃを含む電圧モードドライバを用いうる遠隔ユニットを例示するが、本開示は、これらの例示的な例示されるユニットに限られるわけではない。例えば、本開示の実施形態に係る、積層Ｎ型金属酸化物半導体電界効果トランジスタを含む電圧モードドライバは、あらゆるデバイスで適切に用いられうる。

【0044】

[00048] 図５は、上に開示された積層ＮＭＯＳトランジスタを含む電圧モードドライバのような、半導体素子の論理設計、レイアウト、及び回路に対して使用される設計ワークステーションを例示するブロック図である。設計ワークステーション５００は、オペレーティングシステムソフトウェア、サポートファイル、及びＣａｄｅｎｃｅ又はＯｒＣＡＤのような設計ソフトウェアを含むハードディスク５０１を含む。設定ワークステーション５００はまた、積層ＮＭＯＳトランジスタを含む電圧モードドライバのような回路５１０又は半導体素子５１２の設計を容易にするために、ディスプレイ５０２を含む。記憶媒体５０４は、回路設計５１０又は半導体素子５１２を具体的に記憶するために提供される。回路設計５１０又は半導体素子５１２は、ＧＤＳＩＩ又はＧＥＲＢＥＲのようなファイル形式で記憶媒体５０４に記憶されうる。記憶媒体５０４は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、又は他の適切なデバイスでありうる。さらに、設計ワークステーション５００は、記憶媒体５０４から入力を受け入れるための又はそこへの出力を書き込むためのドライブ装置５０３を含む。

【0045】

[00049] 記憶媒体５０４に記録されているデータは、論理回路構成、フォトリソグラフィマスクのためのパターンデータ、又は、電子ビームリソグラフィのようなシリアル書込ツールのためのマスクパターンデータを指定しうる。データは、論理シミュレーションに関連付けられたネット回路又はタイミング図のような論理検証データをさらに含みうる。データを記憶媒体５０４上に提供することは、半導体ウェハを設計するためのプロセスの数を減らすことで、回路設計５１０又は半導体素子５１２の設計を容易にする。

【0046】

[00050] 特定の回路が示さているが、開示された回路のすべてが、開示された実施形態を実施するために必要とされるわけではないことは、当業者によって認識されるであろう。さらに、本開示に焦点を置くために、特定の周知の回路は説明されていない。

【0047】

[00051] 本明細書で説明された方法は、アプリケーションに依存して、様々な手段によって実現されうる。例えば、これらの方法は、ハードウェアで、ファームウェアで、ソフトウェアで、又はこれらの任意の組み合わせで実現されうる。ハードウェアの実現の場合、処理ユニットは、１つ又は複数の特定用途向け集積回路（ＡＳＩＣ）、デジタルシグナルプロセッサ（ＤＳＰ）、デジタル信号処理デバイス（ＤＳＰＤ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、本明細書で説明された機能を実行するように設計された他の電子ユニット、又はこれらの組み合わせ内で実現されうる。

【0048】

[00052] ファームウェア及び／又はソフトウェア実現の場合、これら方法は、本明細書で説明された機能を実行するモジュール（例えば、プロシージャ、関数、等）で実現されうる。命令を有形に具現化する任意の機械又はコンピュータ可読媒体が、本明細書で説明された方法を実現する際に使用されうる。例えば、ソフトウェアコードは、メモリ内に記憶され、プロセッサによって実行されうる。プロセッサによって実行される場合、ソフトウェアコードの実行は、本明細書で示された教示の異なる態様の様々な方法及び機能を実現する動作環境を生成する。メモリは、プロセッサ内で又はプロセッサ外で実現されうる。本明細書で使用される場合、「メモリ」という用語は、あらゆるタイプの長期、短期、揮発性、不揮発性、又はその他のメモリを指し、任意の特定のタイプのメモリ又はメモリの数、或いはメモリが記憶される媒体のタイプに限定されるべきでない。

【0049】

[00053] 本明細書で説明された方法及び機能を定義するソフトウェアコードを記憶する機械又はコンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセス可能な任意の入手可能な媒体でありうる。限定ではなく例として、このようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ又は他の光ディスク記憶装置、磁気ディスク記憶装置又は他の磁気記憶デバイス、或いは、データ構造又は命令の形式で所望のプログラムコードを記憶するために使用可能であり、かつコンピュータによってアクセス可能なその他媒体を備えうる。本明細書で使用される場合、ディスク（ｄｉｓｋ）及び／又はディスク（ｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイ（blu-ray（登録商標））ディスクを含み、ここでディスク（ｄｉｓｋ）は、通常磁気的にデータを再生し、一方ディスク（ｄｉｓｃ）は、レーザーを用いて光学的にデータを再生する。上記の組み合わせもまた、コンピュータ可読媒体の適用範囲内に含まれるべきである。

【0050】

[00054] コンピュータ可読媒体への記憶に加えて、命令及び／又はデータは、通信装置に含まれる伝送媒体上の信号として、提供されうる。例えば、通信装置は、命令及びデータを示す信号を有するトランシーバを含みうる。これら命令及びデータは、１つ又は複数のプロセッサに、特許請求の範囲において概説される機能を実現させるように構成される。

【0051】

[00055] 本教示及びそれらの利点が詳細に説明されているが、添付の特許請求の範囲によって定義される本教示の技術から逸脱することなく、様々な変更、並び替え、及び代替が本明細書で行われうることが理解されるべきである。さらに、本願の適用範囲は、本明細書で説明されたプロセス、機械、製造物、組成物、手段、方法及びステップの特定の態様に限定されることが意図されない。当業者が本開示から容易に理解することとなるように、本明細書で説明された対応する態様とほぼ同じ結果を達成する、又はほぼ同じ機能を実行する、既存の、又は後に開発されるプロセス、機械、製造物、組成物、手段、方法、又はステップは、本教示にしたがって利用されうる。したがって、添付の特許請求の範囲は、このようなプロセス、機械、製造物、組成物、手段、方法、又はステップを、その適用範囲内に含むことが意図される。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
出力ドライバであって、
電力端子と第１の差動出力端子との間に結合された第１のペアの積層金属酸化物半導体電界効果トランジスタ（ＭＯＳ）デバイスと、
第２の差動出力端子と接地端子との間に結合された第２のペアの積層ＭＯＳデバイスと
を備える出力ドライバ。
［Ｃ２］
前記第１のペアの積層ＭＯＳデバイス又は前記第２のペアの積層ＭＯＳデバイスのうちの少なくとも１つがＮＭＯＳデバイスを備える、Ｃ１に記載の出力ドライバ。
［Ｃ３］
前記出力ドライバは、差動信号を電圧モード出力ドライバに供給するように動作可能な電流モードプリドライバをさらに備える前記電圧モード出力ドライバとしてさらに構成される、Ｃ１に記載の出力ドライバ。
［Ｃ４］
前記出力ドライバは、レプリカ回路の電流、電圧、及び／又はインピーダンスのスケーリングされたバージョンをレプリカするようにさらに構成され、前記出力ドライバの出力スイングは、前記レプリカ回路によって供給される電源電圧によって設定される、Ｃ１に記載の出力ドライバ。
［Ｃ５］
前記レプリカ回路から前記電源電圧を受け取るように構成された電圧レール回路をさらに備える、Ｃ４に記載の出力ドライバ。
［Ｃ６］
前記電力端子と前記第２の差動出力端子との間に結合された第３のペアの積層ＭＯＳデバイスをさらに備え、前記第１のペアの積層ＭＯＳデバイスの１つのＭＯＳデバイスは、前記第３のペアの積層ＭＯＳデバイスにも属する、Ｃ１に記載の出力ドライバ。
［Ｃ７］
前記接地端子と前記第１の差動出力端子との間に結合された第４のペアの積層ＭＯＳデバイスをさらに備え、前記第２のペアの積層ＭＯＳデバイスの１つのＭＯＳデバイスは、前記第４のペアの積層ＭＯＳデバイスにも属する、Ｃ６に記載の出力ドライバ。
［Ｃ８］
モバイル電話、セットトップボックス、ミュージックプレーヤ、ビデオプレーヤ、エンタテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯用データユニット、及び／又は固定ロケーションのデータユニットに統合される、Ｃ１に記載の出力ドライバ。
［Ｃ９］
出力ドライバを動作する方法であって、
第１の伝送路特性を整合させるために、電力端子と第１の差動出力端子との間に結合された第１のペアの積層金属酸化物半導体電界効果トランジスタ（ＭＯＳ）デバイスのための第１のセットのバイアス電圧を生成することと、
第２の伝送路特性を整合させるために、第２の差動出力端子と接地端子との間に結合された第２のペアの積層ＭＯＳデバイスのための第２のセットのバイアス電圧を生成することと
を備える方法。
［Ｃ１０］
前記第１の伝送路特性又は前記第２の伝送路特性を整合したオン抵抗（Ｒｏｎ）を生成するために、前記出力ドライバに差動信号を供給することをさらに備える、Ｃ９に記載の方法。
［Ｃ１１］
レプリカ回路からの電源電圧による前記出力ドライバの出力スイングを設定することをさらに備え、前記出力ドライバは、前記レプリカ回路の電流、電圧、及び／又はインピーダンスのスケーリングされたバージョンをレプリカするように構成される、Ｃ９に記載の方法。
［Ｃ１２］
電圧レール回路で、前記レプリカ回路から前記電源電圧を受け取ることをさらに備える、Ｃ１１に記載の方法。
［Ｃ１３］
前記電力端子と前記第２の差動出力端子との間に結合された第３のペアの積層ＭＯＳデバイスのための第３のセットのバイアス電圧を生成することをさらに備え、前記第１のペアの積層ＭＯＳデバイスの１つのＭＯＳデバイスは、前記第３のペアの積層ＭＯＳデバイスにも属する、Ｃ９に記載の方法。
［Ｃ１４］
前記接地端子と前記第１の差動出力端子との間に結合された第４のペアの積層ＭＯＳデバイスのための第４のセットのバイアス電圧を生成することをさらに備え、前記第２のペアの積層ＭＯＳデバイスの１つのＭＯＳデバイスは、前記第４のペアの積層ＭＯＳデバイスにも属する、Ｃ１３に記載の方法。
［Ｃ１５］
前記出力ドライバを、モバイル電話、セットトップボックス、ミュージックプレーヤ、ビデオプレーヤ、エンタテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯用データユニット、及び／又は固定ロケーションのデータユニットに統合することをさらに備える、Ｃ９に記載の方法。
［Ｃ１６］
出力ドライバであって、
電子信号を切り替えるための第２の手段上に積層された、電子信号を切り替えるための第１の手段と、ここで、前記第１の切り替え手段及び前記第２の切り替え手段は、電力端子と第１の差動出力端子との間に結合される、
電子信号を切り替えるための第４の手段上に積層された、電子信号を切り替えるための第３の手段と、ここで、前記第３の切り替え手段及び前記第４の切り替え手段は、第２の差動出力端子と接地端子との間に結合される、
を備える、出力ドライバ。
［Ｃ１７］
前記出力ドライバは、差動信号を電圧モード出力ドライバに供給するための手段をさらに備える前記電圧モード出力ドライバとしてさらに構成される、Ｃ１６に記載の出力ドライバ。
［Ｃ１８］
前記出力ドライバは、レプリカ回路の電流、電圧、及び／又はインピーダンスのスケーリングされたバージョンをレプリカするようにさらに構成され、前記出力ドライバの出力スイングは、前記レプリカ回路からの電源電圧によって設定される、Ｃ１６に記載の出力ドライバ。
［Ｃ１９］
電子信号を切り替えるための第６の手段上に積層された、電子信号を切り替えるための第５の手段をさらに備え、ここで、前記第５の切り替え手段および前記第６の切り替え手段は、前記電力端子と前記第２の差動出力端子との間に結合され、前記第１の切り替え手段及び前記第２の切り替え手段のうちの１つは、前記第５の切り替え手段及び前記第６の切り替え手段のうちの１つでもある、Ｃ１６に記載の出力ドライバ。
［Ｃ２０］
電子信号を切り替えるための第８の手段上に積層された、電子信号を切り替えるための第７の手段をさらに備え、前記第７の切り替え手段及び前記第８の切り替え手段は、前記接地端子と前記第１の差動出力端子との間に結合され、前記第３の切り替え手段及び前記第４の切り替え手段のうちの１つは、前記第７の切り替え手段及び前記第８の切り替え手段のうちの１つでもある、Ｃ１９に記載の出力ドライバ。
［Ｃ２１］
モバイル電話、セットトップボックス、ミュージックプレーヤ、ビデオプレーヤ、エンタテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯用データユニット、及び／又は固定ロケーションのデータユニットに統合される、Ｃ１６に記載の出力ドライバ。

【図1】

【図2】

【図3】

【図4】

【図5】