特許 5943604 スルー基板ビアを有するインターポーザを含む半導体パッケージ及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5943604

(24)【登録日】2016年6月3日

(45)【発行日】2016年7月5日

(54)【発明の名称】スルー基板ビアを有するインターポーザを含む半導体パッケージ及びその製造方法

(51)【国際特許分類】

   H01L 25/10 20060101AFI20160621BHJP

   H01L 25/11 20060101ALI20160621BHJP

   H01L 25/18 20060101ALI20160621BHJP

【ＦＩ】

   H01L25/14 Z

【請求項の数】45

【全頁数】53

(21)【出願番号】特願2011-289211(P2011-289211)

(22)【出願日】2011年12月28日

(65)【公開番号】特開2012-175099(P2012-175099A)

(43)【公開日】2012年9月10日

【審査請求日】2014年11月11日

(31)【優先権主張番号】10-2011-0014145

(32)【優先日】2011年2月17日

(33)【優先権主張国】KR

(31)【優先権主張番号】13/188,554

(32)【優先日】2011年7月22日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

(74)【代理人】

【識別番号】110000671

【氏名又は名称】八田国際特許業務法人

(72)【発明者】

【氏名】崔 允 碩

(72)【発明者】

【氏名】李 忠 善

【審査官】 小山 和俊

(56)【参考文献】

【文献】 特開２００７−１２３５２０（ＪＰ，Ａ）

【文献】 特開２０１０−１０３１２９（ＪＰ，Ａ）

【文献】 特開２００７−０１２８４８（ＪＰ，Ａ）

【文献】 特開２００７−０１９４５４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００２／０１３５０５７（ＵＳ，Ａ１）

【文献】 特開２００８−１１８１５２（ＪＰ，Ａ）

【文献】 米国特許第０７７７７３５１（ＵＳ，Ｂ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２５／１０

Ｈ０１Ｌ ２５／１１

Ｈ０１Ｌ ２５／１８

(57)【特許請求の範囲】

【請求項1】

半導体物質またはガラス物質から形成された基板を有し、当該基板を貫通して延びて前記基板の一面上の端子を相応する他面上の端子にそれぞれ電気的に連結するスルー基板ビアを含むインターポーザと、
前記インターポーザに実装され、少なくとも一部の端子を介して前記インターポーザに電気的に連結されたチップパッドを含む下部半導体チップと、
前記下部半導体チップの側部を取り囲むモールディング物質と、
前記下部半導体チップ上に積層され、少なくとも一部の下側表面上の端子を介して電気的に連結された集積回路を含む上部半導体素子と、
前記インターポーザの上側表面上に位置し、前記上部半導体素子の下側表面に延長し、前記インターポーザの上側表面上の端子を、前記上部半導体素子の下側表面上の相応する端子に電気的に連結し、下側部と上側部とを含む導電性バンプと、
上側表面に前記インターポーザが実装され、下側表面に接触するパッケージ端子を有する印刷回路基板と、
前記印刷回路基板の前記上側表面から、前記上部半導体素子の上部パッケージ基板の下側表面に拡張したパッケージ・モールディング物質と、
前記下部半導体チップ上の、前記インターポーザの前記上側表面に対面する第１表面の反対側にある第２表面と、前記上部パッケージ基板の下側表面との間の間隙と、
を含む半導体パッケージ。

【請求項2】

前記導電性バンプと電気的に連結された端子パッドを含む受動素子をさらに含むことを特徴とする請求項１に記載の半導体パッケージ。

【請求項3】

前記受動素子は、キャパシタ、抵抗、インダクタのうち少なくともいずれか一つを含むことを特徴とする請求項２に記載の半導体パッケージ。

【請求項4】

前記下部半導体チップ上の誘電層をさらに含み、
前記上部半導体素子は、一面上の少なくとも一部の端子を介して電気的通信を可能にするチップパッド及び配線パターンを含む前記上部パッケージ基板と、当該上部パッケージ基板を介して電気的に連結され、当該上部パッケージ基板上に実装された集積回路と、前記上部パッケージ基板の前記端子の少なくとも一部に電気的に連結されたチップパッドを含む上部半導体チップと、を含み、
前記導電性バンプそれぞれの前記上側部は、前記上部パッケージ基板の前記下側表面上の相応する端子に連結され、前記導電性バンプの相応する下側部に連結されることを特徴とする請求項１〜３のいずれか一項に記載の半導体パッケージ。

【請求項5】

前記導電性バンプの前記上側部の大きさは、前記導電性バンプの前記下側部の大きさに比べて大きいことを特徴とする請求項１〜４のいずれか一項に記載の半導体パッケージ。

【請求項6】

前記インターポーザは、前記インターポーザの前記スルー基板ビアの上側表面上の端子を、前記下部半導体チップの相応するチップパッドに連結する配線パターンを含むことを特徴とする請求項１〜５のいずれか一項に記載の半導体パッケージ。

【請求項7】

前記印刷回路基板は、再配線層を含み、
前記再配線層は、前記インターポーザの第１スルー基板ビアを介して、前記下部半導体チップのチップパッドと、前記インターポーザの第２スルー基板ビアを介して、前記上部半導体素子の上部半導体チップのチップパッドとにのみ電気的に連結される第１導電部を含むことを特徴とする請求項１〜６のいずれか一項に記載の半導体パッケージ。

【請求項8】

前記下部半導体チップの前記チップパッドは、前記下部半導体チップのデータバッファに連結されたデータパッドであり、前記上部半導体チップの前記チップパッドは、前記上部半導体チップのデータバッファに連結されたデータパッドであることを特徴とする請求項７に記載の半導体パッケージ。

【請求項9】

前記下部半導体チップの前記チップパッドは、前記下部半導体チップのアドレスバッファに連結されたアドレスパッドであり、前記上部半導体チップの前記チップパッドは、前記上部半導体チップのアドレスバッファに連結されたアドレスパッドであることを特徴とする請求項７に記載の半導体パッケージ。

【請求項10】

前記下部半導体チップの前記チップパッドは、前記下部半導体チップのクロックバッファに連結されたクロックパッドであり、前記上部半導体チップの前記チップパッドは、前記上部半導体チップのクロックバッファに連結されたクロックパッドであることを特徴とする請求項７に記載の半導体パッケージ。

【請求項11】

前記パッケージ・モールディング物質は、下部半導体パッケージの外側表面上にあり、上部半導体パッケージの下側表面から、前記印刷回路基板の上側表面に拡張したことを特徴とする請求項１〜１０のいずれか一項に記載の半導体パッケージ。

【請求項12】

前記印刷回路基板は、２２０μｍまたはそれ以下であることを特徴とする請求項１〜１１のいずれか一項に記載の半導体パッケージ。

【請求項13】

前記印刷回路基板は、２層またはそれ以下の再配線層を含むことを特徴とする請求項１〜１２のいずれか一項に記載の半導体パッケージ。

【請求項14】

前記下部半導体チップは、その下面において連結されて前記インターポーザに実装されることを特徴とする請求項１〜１３のいずれか一項に記載の半導体パッケージ。

【請求項15】

前記下部半導体チップの前記インターポーザに対面する活性表面から前記インターポーザに延び、前記下部半導体チップのチップパッドを介して、前記インターポーザの相応する前記端子に連結し、２０μｍまたはそれ以下の高さを有する第２導電性バンプをさらに含むことを特徴とする請求項１〜１４のいずれか一項に記載の半導体パッケージ。

【請求項16】

前記第２導電性バンプは、前記下部半導体チップの前記チップパッドを、前記インターポーザの相応する前記上側表面上の端子に直接的に連結することを特徴とする請求項１５に記載の半導体パッケージ。

【請求項17】

前記間隙は、５０μｍまたはそれ以下の厚みを有することを特徴とする請求項１〜１６のいずれか一項に記載の半導体パッケージ。

【請求項18】

前記導電性バンプは、前記インターポーザの上側表面から、前記上部パッケージ基板の下側表面上の端子まで延びたことを特徴とする請求項１〜１７のいずれか一項に記載の半導体パッケージ。

【請求項19】

前記導電性バンプは、１２０μｍまたはそれ以下の高さを有することを特徴とする請求項１８に記載の半導体パッケージ。

【請求項20】

前記インターポーザの上側表面は、１．３ｎｍ未満の二乗平均平方根の表面粗度を有することを特徴とする請求項１〜１９のいずれか一項に記載の半導体パッケージ。

【請求項21】

前記インターポーザは、再配線層を含むことを特徴とする請求項１〜２０のいずれか一項に記載の半導体パッケージ。

【請求項22】

前記再配線層は、前記下部半導体チップから電気的に隔離された第１導電部を有する再配線パターンを含むことを特徴とする請求項２１に記載の半導体パッケージ。

【請求項23】

前記再配線層は、１０μｍまたはそれ以下の再配線パターンの隣接した導電部の少なくとも一部の間に、ピッチを有する再配線パターンを含むことを特徴とする請求項２１または２２に記載の半導体パッケージ。

【請求項24】

前記再配線層は、５μｍまたはそれ以下の再配線パターンの隣接した導電部の少なくとも一部の間に、ピッチを有する再配線パターンを含むことを特徴とする請求項２１または２２に記載の半導体パッケージ。

【請求項25】

前記インターポーザの熱膨張係数は、前記下部半導体チップの熱膨張係数の約２倍より大きくないことを特徴とする請求項１〜２４のいずれか一項に記載の半導体パッケージ。

【請求項26】

前記インターポーザの熱膨張係数は、前記下部半導体チップの熱膨張係数の約１．３倍より大きくないことを特徴とする請求項１〜２４のいずれか一項に記載の半導体パッケージ。

【請求項27】

前記インターポーザの熱膨張係数は、前記下部半導体チップの熱膨張係数と実質的に同一であることを特徴とする請求項１〜２４のいずれか一項に記載の半導体パッケージ。

【請求項28】

前記インターポーザは、シリコン、ゲルマニウム、シリコン−ゲルマニウム、またはガリウム−ヒ素から構成されたことを特徴とする請求項１〜２７のいずれか一項に記載の半導体パッケージ。

【請求項29】

前記インターポーザの第１下側端子、前記インターポーザの第１スルー基板ビア、前記インターポーザの第１上側端子、前記インターポーザ上に位置した第１導電性バンプ、前記上部パッケージ基板の前記下側表面上の第１下側端子、前記上部パッケージ基板の上側表面の第１上側端子、及び上部半導体チップの内部電力供給回路に電力供給を提供するように連結された前記上部半導体チップの電力供給用チップパッドを含む第１導電ノードと、
前記インターポーザの第２下側端子、前記インターポーザの第２スルー基板ビア、前記インターポーザの第２上側端子、前記インターポーザ上に位置した第２導電性バンプ、前記上部パッケージ基板の前記下側表面上の第２下側端子、前記上部パッケージ基板の前記上側表面の第２上側端子、前記上部半導体チップの前記内部電力供給回路に電力供給を提供するように連結された前記上部半導体チップの電力供給用チップパッド、及び前記下部半導体チップの内部電力供給回路に電力供給を提供するように連結された前記下部半導体チップの電力供給用チップパッドを含む第２導電ノードと、
前記インターポーザの第３下側端子、前記インターポーザの第３スルー基板ビア、及び前記下部半導体チップの前記内部電力供給回路に電力供給を提供するように連結された、前記下部半導体チップの第２電力供給用チップパッドを含む第３導電ノードと、を含むことを特徴とする請求項１〜２８のいずれか一項に記載の半導体パッケージ。

【請求項30】

前記インターポーザのバルク物質は、１００ＧＰａまたはそれ以上のヤング・モジュラスを有する剛性物質から構成されたことを特徴とする請求項１〜２９のいずれか一項に記載の半導体パッケージ。

【請求項31】

下部半導体パッケージと、当該下部半導体パッケージ上に積層された上部半導体パッケージとを含む半導体パッケージであって、
前記下部半導体パッケージは、
半導体物質またはガラス物質から形成された基板を有し、当該基板を貫通して延びて、前記基板の一面上の端子を、他面上の端子にそれぞれ電気的に連結するスルー基板ビアを含むインターポーザと、
前記インターポーザに実装され、少なくとも一部の端子を介して前記インターポーザの少なくとも一部に電気的に連結されたチップパッドを含む下部半導体チップと、
前記下部半導体チップに隣接し、前記インターポーザの上側表面上に位置し、前記インターポーザの上側表面上の端子の少なくとも一部に電気的に連結された導電性バンプと、
前記下部半導体チップの側部を取り囲むモールディング物質と、を含み、
前記上部半導体パッケージは、
一面上の少なくとも一部の端子と電気的に通信を可能にするチップパッドを含む上部パッケージ基板と、
前記上部パッケージ基板上に実装され、前記上部パッケージ基板の上側表面上に位置する端子の少なくとも一部に電気的に連結されたチップパッドを含む上部半導体チップと、を含み、
前記半導体パッケージは、
上側表面に前記インターポーザが実装され、下側表面に接触するパッケージ端子を有する印刷回路基板と、
前記印刷回路基板の前記上側表面から、前記上部パッケージ基板の下側表面に拡張したパッケージ・モールディング物質と、
前記下部半導体チップ上の、前記インターポーザの前記上側表面に対面する第１表面の反対側にある第２表面と、前記上部パッケージ基板の下側表面との間の間隙と、
をさらに含む半導体パッケージ。

【請求項32】

前記モールディング物質の上側表面は、前記下部半導体チップの上側表面と同一平面を形成することを特徴とする請求項３１に記載の半導体パッケージ。

【請求項33】

前記モールディング物質の全体最上表面と、前記下部半導体チップの全体最上表面とは、５μｍ内の粗さの平面に形成されることを特徴とする請求項３１または３２に記載の半導体パッケージ。

【請求項34】

前記モールディング物質の上側表面は、前記下部半導体チップの上側表面と同じ高さに位置することを特徴とする請求項３１〜３３のいずれか一項に記載の半導体パッケージ。

【請求項35】

前記導電性バンプの少なくとも一部は、０．４ｍｍまたはそれ以下のピッチで、規則的に離隔されたことを特徴とする請求項３１〜３４のいずれか一項に記載の半導体パッケージ。

【請求項36】

前記下部半導体チップは、前記インターポーザの前記上側表面に対面する第１表面の反対側にある第２表面から、前記インターポーザの前記上側表面までの距離は、７０μｍまたはそれ以下であることを特徴とする請求項３１〜３５のいずれか一項に記載の半導体パッケージ。

【請求項37】

下部半導体パッケージと、当該下部半導体パッケージ上に積層された上部半導体パッケージとを含む半導体パッケージであって、
前記下部半導体パッケージは、
基板の一面上の端子から他面上の端子と電気的に連結するために、当該基板の当該一面から他面に貫通して延びるスルー基板ビアを含むインターポーザと、
前記インターポーザに実装され、少なくとも一部の端子を介して前記インターポーザの少なくとも一部に電気的に連結されたチップパッドを有し、５０μｍまたはそれ以下の厚みを有する下部半導体チップと、
前記下部半導体チップに隣接し、前記インターポーザの上側表面上に位置し、前記インターポーザの上側表面上の少なくとも一部に電気的に連結された導電性バンプと、を含み、
前記上部半導体パッケージは、
一面上の少なくとも一部の端子と電気的に通信を可能にするチップパッドを含む上部パッケージ基板と、
前記上部パッケージ基板上に実装され、前記上部パッケージ基板の上側表面上に位置する端子の少なくとも一部に電気的に連結されたチップパッドを含む上部半導体チップと、を含み、
前記半導体パッケージは、
上側表面に前記インターポーザが実装され、下側表面に接触するパッケージ端子を有する印刷回路基板と、
前記印刷回路基板の前記上側表面から、前記上部パッケージ基板の下側表面に拡張したパッケージ・モールディング物質と、
前記下部半導体チップ上の、前記インターポーザの前記上側表面に対面する第１表面の反対側にある第２表面と、前記上部パッケージ基板の下側表面との間の間隙と、
をさらに含む半導体パッケージ。

【請求項38】

第１の半導体チップのチップパッドを、ウェーハ内に形成された導電ビアに連結する段階と、
導電性バンプと、前記ウェーハ内に形成された導電ビアのうち、前記チップパッドに連結されない導電ビアとの電気的連結を提供する段階と、
前記導電性バンプの周囲にモールディング物質を形成する段階と、
前記第１の半導体チップが前記ウェーハに実装された状態で、前記第１の半導体チップの背面をエッチングする段階と、
背面がエッチングされた前記第１の半導体チップを互いに分離するようにウェーハを単体化してインターポーザを形成する段階と、
前記第１の半導体チップを含む前記インターポーザを印刷回路基板に付着する段階と、
前記モールディング物質を選択的に除去して、前記導電性バンプを露出する開口を形成する段階と、
第２の半導体チップを前記第１の半導体チップ上に積層して、前記第１の半導体チップと前記第２の半導体チップとの間に間隙を形成するとともに、当該第２の半導体チップそれぞれのパッドから相応する前記導電性バンプまでの電気的連結を提供する段階と、
前記印刷回路基板上で前記インターポーザを密封するパッケージ・モールディング物質を形成する段階と、
を含む半導体パッケージの製造方法。

【請求項39】

前記第２の半導体チップを積層する段階は、前記第１の半導体チップそれぞれに相応する前記第２の半導体チップそれぞれを含むそれぞれのパッケージを積層する段階を含むことを特徴とする請求項３８に記載の製造方法。

【請求項40】

前記第２の半導体チップを積層する段階は、前記それぞれのパッケージの下側表面のバンプを、相応する前記導電性バンプに連結する段階を含むことを特徴とする請求項３９に記載の製造方法。

【請求項41】

前記第２の半導体チップを積層する段階は、前記第１の半導体チップの最上表面と、前記第１の半導体チップ上に積層された相応するパッケージとの間に、前記間隙を形成する段階を含むことを特徴とする請求項３８〜４０のいずれか一項に記載の製造方法。

【請求項42】

前記第１の半導体チップの背面をエッチングする段階は、化学的機械的研磨を行う段階を含むことを特徴とする請求項３８〜４１のいずれか一項に記載の製造方法。

【請求項43】

前記第１の半導体チップの背面をエッチングする段階は、前記第１の半導体チップ上に形成されたモールディング物質を除去する段階を含むことを特徴とする請求項３８〜４２のいずれか一項に記載の製造方法。

【請求項44】

前記第１の半導体チップが積層された前記ウェーハの表面とは反対側の表面から、前記ウェーハの一部を除去することによって前記ウェーハを薄型化させる段階をさらに含むことを特徴とする請求項３８〜４３のいずれか一項に記載の製造方法。

【請求項45】

前記ウェーハを薄型化させる段階は、前記ウェーハ内に形成された前記導電ビアの下側部分を露出させる段階を含むことを特徴とする請求項４４に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体パッケージに係り、さらに詳細には、スルー基板ビア（ＴＳＶ）を有するインターポーザを含む半導体パッケージ及びその製造方法に関する。

【背景技術】

【0002】

近年の電子産業の発展に伴って、軽量化、小型化、高速化及び高性能化された電子製品が低価格で提供されている。このような電子産業の趨勢によって、複数の半導体チップまたは半導体パッケージが１つのパッケージにまとめられた半導体装置技術が、注目されている。このような半導体装置の微細化及び高集積化のための多様な技術が要求されている。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本発明は、複数の半導体チップまたは半導体パッケージが１つのパッケージに具現された半導体装置を提供するものである。

【課題を解決するための手段】

【0004】

前記技術的課題を達成するための本発明による半導体パッケージは、下部基底基板と、前記下部基底基板上に位置してＴＳＶを有するインターポーザと、前記インターポーザ上に実装され、前記インターポーザに電気的に連結された下部半導体チップと、を含む下部半導体パッケージ；前記下部半導体パッケージ上に位置し、上部半導体チップを含む上部半導体パッケージ；前記インターポーザ上に位置し、前記上部半導体パッケージと前記インターポーザとを電気的に連結するパッケージ連結部材；前記インターポーザを密封する外側モールディング部材；を含む。

【0005】

本発明の一実施形態において、前記上部半導体チップは、前記インターポーザを介して外部と電気的に連結される。

【0006】

本発明の一実施形態において、前記下部半導体チップは、前記インターポーザを介して外部と電気的に連結される。

【0007】

本発明の一実施形態において、前記上部半導体チップは、前記インターポーザを介して、前記下部半導体チップと電気的に連結される。

【0008】

本発明の一実施形態において、前記上部半導体チップは、前記パッケージ連結部材を介して、前記下部半導体チップと電気的に連結される。

【0009】

本発明の一実施形態において、前記上部半導体チップは、前記ＴＳＶを介して、前記下部半導体チップと電気的に連結される。

【0010】

本発明の一実施形態において、前記上部半導体チップは、前記インターポーザ及び前記下部基底基板を介して、前記下部半導体チップと電気的に連結される。

【0011】

本発明の一実施形態において、前記インターポーザは、上側に、前記下部半導体チップ及び前記パッケージ連結部材に電気的に連結される配線パターンを含む。

【0012】

本発明の一実施形態において、前記配線パターンは、前記ＴＳＶと電気的に連結される。

【0013】

本発明の一実施形態において、前記配線パターンは、再配線パターンでありうる。

【0014】

本発明の一実施形態において、前記配線パターンは、前記下部半導体チップと連結されるパッドをさらに含む。また、前記パッドの間隔は、前記ＴＳＶの間隔に比べて狭い。

【0015】

本発明の一実施形態において、前記下部半導体チップは、前記インターポーザに電気的に連結される下部連結部材をさらに含む。また、前記インターポーザは、前記下部基底基板に電気的に連結されるインターポーザ連結部材をさらに含む。また、前記下部連結部材は、前記インターポーザ連結部材に比べて、密集して配される。

【0016】

本発明の一実施形態において、前記下部連結部材は、前記インターポーザ連結部材に比べて、さらに小サイズである。

【0017】

本発明の一実施形態において、前記下部半導体パッケージは、前記下部半導体チップを密封する下部モールディング部材をさらに含む。

【0018】

本発明の一実施形態において、前記下部モールディング部材は、前記下部半導体パッケージの下側を充填するアンダーフィル部材と、前記アンダーフィル部材上に位置し、前記下部半導体チップを密封する側面モールディング部材と、を含む。

【0019】

本発明の一実施形態において、前記下部モールディング部材の最上面は、前記下部半導体チップの最上面と同一平面である。

【0020】

本発明の一実施形態において、前記下部モールディング部材の最上面は、前記下部半導体チップの最上面に比べてリセスされている。

【0021】

本発明の一実施形態において、前記下部モールディング部材の最上面は、前記下部半導体チップと接触する領域から遠ざかる方向に、リセスされる程度が大きくなる。

【0022】

本発明の一実施形態において、前記下部モールディング部材の最上面は、前記下部半導体チップの最上面に比べて、突出している。

【0023】

本発明の一実施形態において、前記下部モールディング部材の最上面は、前記下部半導体チップと接触する領域から遠ざかる方向に、突出する程度が大きくなる。

【0024】

本発明の一実施形態において、前記下部モールディング部材は、前記パッケージ連結部材が位置する開口部を含む。

【0025】

本発明の一実施形態において、前記開口部は、同じ幅を有するように下側方向に延長するか、あるいは狭くなる幅を有するように下側に延長しうる。

【0026】

本発明の一実施形態において、前記パッケージ連結部材それぞれは、前記インターポーザと接触する第１パッケージ連結部材と、前記第１パッケージ連結部材上に位置し、前記上部半導体パッケージと接触する第２パッケージ連結部材と、を含む。

【0027】

本発明の一実施形態において、前記第１パッケージ連結部材と前記第２パッケージ連結部材は、同じ大きさを有する。

【0028】

本発明の一実施形態において、前記第１パッケージ連結部材と前記第２パッケージ連結部材は、互いに異なる大きさを有する。

【0029】

本発明の一実施形態において、前記第１パッケージ連結部材は、前記第２パッケージ連結部材に比べて、さらに小サイズである。

【0030】

本発明の一実施形態において、前記第１パッケージ連結部材及び前記第２パッケージ連結部材は、球形状または半球形状である。

【0031】

本発明の一実施形態において、前記第１パッケージ連結部材は、円柱状または多角形柱状である。

【0032】

本発明の一実施形態において、前記パッケージ連結部材それぞれは、前記第１パッケージ連結部材と、前記第２パッケージ連結部材との間に位置する第３パッケージ連結部材をさらに含む。

【0033】

本発明の一実施形態において、前記第３パッケージ連結部材は、前記第１パッケージ連結部材、前記第２パッケージ連結部材またはそれらいずれにも比べて、さらに小サイズである。

【0034】

本発明の一実施形態において、前記上部半導体パッケージと、前記下部半導体パッケージとの間には、間隙が位置しうる。

【0035】

本発明の一実施形態において、前記間隙は、前記上部半導体パッケージと、前記下部半導体チップとの間に位置しうる。

【0036】

本発明の一実施形態において、前記インターポーザから前記下部半導体チップの最上面までの高さは、前記パッケージ連結部材の高さに比べて低い。

【0037】

本発明の一実施形態において、前記外側モールディング部材は、前記インターポーザの下側を充填するように延長しうる。

【0038】

本発明の一実施形態において、前記外側モールディング部材は、前記パッケージ連結部材を密封するように延長しうる。

【0039】

本発明の一実施形態において、前記外側モールディング部材は、前記パッケージ連結部材の側部の一部を密封するように延長しうる。

【0040】

本発明の一実施形態において、前記外側モールディング部材は、前記上部半導体パッケージの下面に接触するように延長しうる。

【0041】

本発明の一実施形態において、前記外側モールディング部材は、前記上部半導体パッケージから離隔されている。

【0042】

本発明の一実施形態において、前記外側モールディング部材の最上面と、前記下部半導体チップの最上面は、同一平面を有する。

【0043】

本発明の一実施形態において、前記下部半導体パッケージは、前記下部半導体チップを密封する下部モールディング部材をさらに含む。また、前記下部モールディング部材は、前記外側モールディング部材から露出しうる。

【0044】

本発明の一実施形態において、前記下部半導体チップは、前記上部半導体チップに比べて、サイズがさらに大きい。

【0045】

本発明の一実施形態において、前記下部半導体チップは、ロジック半導体チップを含み、前記上部半導体チップは、メモリ半導体チップを含む。

【0046】

本発明の一実施形態において、前記下部半導体パッケージは、複数の前記下部半導体チップを含む。

【0047】

本発明の一実施形態において、前記上部半導体パッケージは、複数の前記上部半導体チップを含む。

【0048】

本発明の一実施形態において、前記下部半導体パッケージの下側に位置し、前記上部半導体パッケージ、前記下部半導体パッケージまたはそれらいずれも、外部と電気的に連結する外部連結部材をさらに含む。

【0049】

本発明の一実施形態において、前記インターポーザは、受動素子、能動素子またはそれらをいずれもさらに含む。

【0050】

前記技術的課題を達成するための本発明による半導体パッケージは、基底基板と、前記基底基板上に位置してＴＳＶを有するインターポーザと、前記インターポーザ上に実装され、前記ＴＳＶに電気的に連結された半導体チップと、前記インターポーザ及び前記半導体チップを密封するモールディング部材と、を含む。

【0051】

本発明の一実施形態において、前記モールディング部材は、前記半導体チップの最上面を密封するように延長しうる。

【0052】

本発明の一実施形態において、前記半導体チップの最上面は、前記モールディング部材から露出しうる。

【0053】

本発明の一実施形態において、前記モールディング部材の最上面は、前記半導体チップの最上面と同一平面である。

【0054】

また、前記他の技術的課題を達成するための本発明による半導体パッケージの製造方法は、ＴＳＶを有する複数のインターポーザを含むインターポーザ・ウェーハを提供する段階と、インターポーザ・ウェーハ上に第１パッケージ連結部材を付着させる段階と、前記インターポーザ・ウェーハ上に下部半導体チップを付着させる段階と、前記下部半導体チップを密封する下部モールディング部材を形成する段階と、前記下部半導体チップ上に位置する前記下部モールディング部材を除去する段階と、前記下部半導体チップ上に補助基板を付着させる段階と、前記インターポーザ・ウェーハの下側部分を除去し、前記ＴＳＶを露出させる段階と、前記補助基板を除去する段階と、前記インターポーザ・ウェーハをダイシングし、前記下部半導体チップが電気的にそれぞれ連結された複数のインターポーザを形成する段階と、前記インターポーザを下部基底基板上に付着させ、下部半導体パッケージを完成する段階と、前記インターポーザ上に、上部半導体チップを含む上部半導体パッケージを付着させる段階と、を含む。

【0055】

本発明の一実施形態において、前記インターポーザ上に、上部半導体チップを含む上部半導体パッケージを付着させる段階は、前記第１パッケージ連結部材に対応して位置する第２パッケージ連結部材を含む上部半導体パッケージを提供する段階と、前記第１パッケージ連結部材と前記第２パッケージ連結部材とを利用し、前記下部半導体パッケージと、前記上部半導体パッケージとを電気的に連結する段階と、をさらに含む。

【0056】

本発明の一実施形態において、前記下部半導体パッケージと、前記上部半導体パッケージとを電気的に連結する段階は、前記下部モールディング部材の一部を除去し、前記第１パッケージ連結部材それぞれを露出させる開口部を形成する段階と、前記第１パッケージ連結部材それぞれと、前記第２パッケージ連結部材それぞれとが接触するように、前記第２パッケージ連結部材それぞれを、前記開口部内に挿入する段階と、前記第１パッケージ連結部材それぞれと、前記第２パッケージ連結部材それぞれとを電気的に連結する段階と、を含む。

【0057】

本発明の一実施形態において、前記インターポーザ上に、上部半導体チップを含む上部半導体パッケージを付着させる段階を遂行した後、前記インターポーザと、前記下部半導体チップとを密封する外側モールディング部材を形成する段階をさらに含む。

【0058】

本発明の一実施形態において、前記外側モールディング部材を形成する段階は、前記インターポーザをアンダーフィルする段階と、前記インターポーザの側部を密封する段階と、を含む。

【0059】

本発明の一実施形態において、前記外側モールディング部材は、前記下部モールディング部材の側部を密封するように延長しうる。

【0060】

本発明の一実施形態において、前記外側モールディング部材は、前記上部半導体パッケージに接触するように延長しうる。

【0061】

本発明の一実施形態において、前記インターポーザ上に、上部半導体チップを含む上部半導体パッケージを付着させる段階は、前記インターポーザと、前記下部半導体チップとを密封する外側モールディング部材を形成する段階と、前記下部モールディング部材の一部を除去し、前記第１パッケージ連結部材それぞれを露出させる開口部を形成する段階と、前記第１パッケージ連結部材それぞれと、第２パッケージ連結部材それぞれとが接触するように、前記第２パッケージ連結部材それぞれを、前記開口部内に挿入する段階と、前記第１パッケージ連結部材それぞれと、前記第２パッケージ連結部材それぞれとを電気的に連結する段階と、を含む。

【0062】

本発明の一実施形態において、前記外側モールディング部材は、下部モールディング部材の側部を露出しうる。

【0063】

本発明の一実施形態において、前記外側モールディング部材は、前記上部半導体パッケージから離隔されている。

【0064】

本発明の一実施形態において、前記外側モールディング部材は、ＭＵＦ（ｍｏｌｄｅｄ ｕｎｄｅｒｆｉｌｌ）方式で形成される。

【0065】

本発明の一実施形態において、前記インターポーザ・ウェーハは、前記ＴＳＶが貫通する上側部分と、前記ＴＳＶが貫通しない下側部分とを含む。

【0066】

本発明の一実施形態において、前記下部モールディング部材を除去する段階は、前記下部半導体チップを薄型化させる段階を含む。

【0067】

本発明の一実施形態において、前記下部半導体チップ上に、前記補助基板を付着させる段階は、前記下部半導体チップの上面上に接着層を形成する段階と、前記接着層上に、前記補助基板を付着させる段階と、を含む。

【0068】

前記技術的課題を達成するための本発明による半導体パッケージの製造方法は、ＴＳＶを有する複数のインターポーザを含むインターポーザ・ウェーハを提供する段階と、前記インターポーザ・ウェーハ上に一つまたはそれ以上の半導体チップを付着させる段階と、前記半導体チップを密封するモールディング部材を形成する段階と、前記半導体チップ上に位置する前記モールディング部材を除去する段階と、前記半導体チップ上に補助基板を付着させる段階と、前記インターポーザ・ウェーハの下側部分を除去し、前記ＴＳＶを露出させる段階と、前記補助基板を除去する段階と、前記インターポーザ・ウェーハをダイシングし、前記半導体チップが電気的にそれぞれ連結された複数のインターポーザを形成する段階と、を含む。

【図面の簡単な説明】

【0069】

【図1】本発明の第一実施形態によるインターポーザ・ウェーハを図示する上面図である。

【図2】本発明の第一実施形態によるインターポーザ・ウェーハについて、図１の線ＩＩ−ＩＩに沿って切り取った場合の断面図である。

【図3】本発明の第一実施形態によるインターポーザ・ウェーハについて、図２のＩＩＩ領域を拡大した断面図である。

【図4】本発明の他の実施形態によるインターポーザ・ウェーハについての断面図である。

【図5】本発明の第一実施形態によるインターポーザ・ウェーハ上に半導体チップを実装した場合を示す断面図である。

【図6】本発明の第一実施形態によるインターポーザ・ウェーハ上に半導体チップを実装した場合を示す断面図である。

【図7】本発明の第一実施形態による半導体パッケージを示す断面図である。

【図8】本発明の第一実施形態による図７の半導体パッケージの電気的連結を図示する概念図である。

【図9】本発明の第一実施形態による図７の半導体パッケージを形成する方法を工程別に図示する断面図である。

【図10】図９に後続する図である。

【図11】図１０に後続する図である。

【図12】図１１に後続する図である。

【図13】図１２に後続する図である。

【図14】図１３に後続する図である。

【図15】図１４に後続する図である。

【図16】図１５に後続する図である。

【図17】図１６に後続する図である。

【図18】図１７に後続する図である。

【図19】図１８に後続する図である。

【図20】図１９に後続する図である。

【図21】図２０に後続する図である。

【図22】図２１に後続する図である。

【図23】図７に図示された実施形態の下部モールディング部材が異なる場合を図示する拡大図である。

【図24】図７に図示された実施形態の下部モールディング部材が異なる場合を図示する拡大図である。

【図25】図７に図示された実施形態の下部モールディング部材が異なる場合を図示する拡大図である。

【図26】図７に図示された実施形態の下部モールディング部材が異なる場合を図示する拡大図である。

【図27】図７に図示された実施形態の下部モールディング部材が異なる場合を図示する拡大図である。

【図28】図７に図示された実施形態の下部モールディング部材が異なる場合を図示する拡大図である。

【図29】本発明の第二実施形態による半導体パッケージを図示する断面図である。

【図30】本発明の第二実施形態による他の半導体パッケージを図示する断面図である。

【図31】本発明の一実施形態による図３０の半導体パッケージを形成する方法を工程別に図示する断面図である。

【図32】図３１に後続するである。

【図33】図３２に後続する図である。

【図34】本発明の一実施形態による半導体パッケージを図示する断面図である。

【図35】本発明の一実施形態による半導体パッケージを図示する断面図である。

【図36】本発明の一実施形態による半導体パッケージを図示する断面図である。

【図37】本発明の一実施形態による半導体パッケージを図示する断面図である。

【図38】本発明の一実施形態による半導体パッケージを図示する断面図である。

【図39】本発明の一実施形態による半導体パッケージを図示する断面図である。

【図40】本発明の一実施形態による半導体パッケージを図示する断面図である。

【図41】本発明の一実施形態による半導体パッケージを図示する断面図である。

【図42】本発明の一実施形態による半導体パッケージを図示する断面図である。

【図43】本発明の一実施形態による半導体パッケージを形成する方法を工程別に図示する断面図である。

【図44】図４３に後続する図である。

【図45】図４４に後続する図である。

【図46】図４５に後続する図である。

【図47】本発明の一実施形態による半導体パッケージを形成する方法を工程別に図示する断面図である。

【図48】図４７に後続する図である。

【図49】図４８に後続する図である。

【図50】図４９に後続する図である。

【図51】図５０に後続する図である。

【図52】図５１に後続する図である。

【図53】図５２に後続する図である。

【図54】本発明の一実施形態による半導体パッケージを図示する断面図である。

【図55】本発明の一実施形態による半導体パッケージを図示する断面図である。

【図56】本発明の一実施形態による半導体パッケージを図示する断面図である。

【図57】本発明の一実施形態による半導体パッケージを図示する断面図である。

【図58】本発明の一実施形態による半導体パッケージを形成する方法を工程別に図示する断面図である。

【図59】図５８に後続する図である。

【図60】図５９に後続する図である。

【図61】図６０に後続する図である。

【図62】図６１に後続する図である。

【図63】本発明の一実施形態によるメモリカードを示す概略図である。

【図64】本発明の一実施形態によるシステムを示す概略図である。

【図65】本発明の実施形態によって製造された半導体素子が応用されうる電子装置を示す斜視図である。

【発明を実施するための形態】

【0070】

以下、添付された図面を参照しつつ、本発明の望ましい実施形態について詳細に説明する。

【0071】

本発明の実施形態は、当技術分野で当業者に本発明を説明するために提供するものであり、下記実施形態は、さまざまな異なる形態に変形され、本発明の範囲は、下記実施形態に限定されものではない。むしろ、それらの実施形態は、本開示をさらに補充して完全なものにし、当業者に本発明の思想を開示するために提供するものである。また、図面で各層の厚みや大きさは、説明の便宜性及び明確のために、誇張されている。

【0072】

明細書全体にわたって、膜、領域または基板のような１つの構成要素が他の構成要素「上に」「連結され」、または「カップリングされて」位置すると述べるときは、前記１つの構成要素が、直接的に他の構成要素「上に」「連結され」、または「カップリングされて」接触したり、その間に介在される他の構成要素が存在したりすると解釈されうる。一方、１つの構成要素が他の構成要素の「じかに上に」「直接連結され」、または「直接カップリングされて」位置すると述べるときは、その間に介在される他の構成要素が存在しないと解釈される。同じ符号は、同じ構成要素を指す。本明細書で使われているような、用語「及び／または」は、当該列挙された項目のうちいずれか一つ及び一つ以上のあらゆる組合せを含む。

【0073】

本明細書で、第１，第２などの用語が多様な部材、部品、領域、層及び／または部分を説明するために使われるが、それら部材、部品、領域、層及び／または部分は、それら用語によって限定されるものではないことは明らかである。それらの用語は１つの部材、部品、領域、層または部分を、他の領域、層または部分と区別するためだけに使われる。従って、以下で述べる第１部材、部品、領域、層または部分は、本発明の開示から外れることなく、第２の部材、部品、領域、層または部分を指すことができる。

【0074】

また、「上の」または「上部の」及び「下の」または「下部の」のような相対的な用語は、図面で図解されるように、他の要素に対するある要素の関係を記述するために使われうる。相対的用語は、図面で描写される方向に加えて、素子の他の方向を含むことを意図しうる。例えば、図面で、素子が上下逆さまになるならば、他の要素の上部面上に存在すると描写される要素は、当該他の要素の下部面下に位置する。従って、例えば、「上の」という用語は、図面の特定の方向に依存して、「下の」及び「上の」方向いずれも含む。素子が他の方向に向かうならば（９０°回転等）、本明細書に使われる相対的な説明は、同様に解釈されうる。

【0075】

本明細書で使われた用語は、特定実施形態を説明するために使われ、本発明を制限するためのものでない。本明細書で使われているように、単数形態は、文脈上他の場合を明確に指すものではないならば、複数の形態を含む。また、本明細書で使われる場合、「包含する」及び／または「包含している」は、言及した形状、数字、段階、動作、部材、要素及び／またはそれらグループの存在を特定するものであり、一つ以上の異なる形状、数字、動作、部材、要素及び／またはグループの存在または付加を排除するものではない。

【0076】

以下、本発明の実施形態は、本発明の理想的な実施形態を概略的に示す図面を参照しつつ説明する。図面において、例えば、製造技術及び／または公差によって、図示された形状の変形が予想される。従って、本発明の実施形態は、本明細書に図示された領域の特定形状に制限されるものであると解釈されるべきではなく、例えば、製造上もたらされうる形状の変化を含むものである。

【0077】

図１は、本発明の一実施形態によるインターポーザ・ウェーハ１０を示す上面図である。図２は、本発明の一実施形態によるインターポーザ・ウェーハ１０について、図１の線ＩＩ−ＩＩに沿って切り取った場合の断面図である。

【0078】

図１及び図２を参照すれば、インターポーザ・ウェーハ１０は、標準半導体製造工程に適用されうるウェーハを含む。例えば、インターポーザ・ウェーハ１０は、２００ｍｍ（８インチ）、３００ｍｍ（１２インチ）または４５０ｍｍ（１８インチ）のウェーハである。インターポーザ・ウェーハ１０は、半導体から形成され、例えば、シリコン（結晶シリコン）、ガラスまたは他の基板である。また、インターポーザ・ウェーハ１０は、シリコン・オン・絶縁体（ＳＯＩ）であって、ガラス上に形成された非晶質、多結晶または結晶質のシリコンである。さらに、好ましくは、インターポーザ・ウェーハ１０は、ヤング係数が１００ＧＰａまたはそれ以上である剛性物質（ｒｉｇｉｄ ｍａｔｅｒｉａｌ）から形成される。

【0079】

インターポーザ・ウェーハ１０は、平滑な表面を有する。例えば、ウェーハの二乗平均平方根（ＲＭＳ：ｒｏｏｔ ｍｅａｎ ｓｑｕａｒｅ）による表面粗度は、１．５ｎｍまたはそれ以下である。インターポーザ・ウェーハ１０は、複数のインターポーザ要素２０を含み、インターポーザ要素２０が、後続の工程によって、インターポーザ・ウェーハ１０から分離されれば、インターポーザ要素２０は、個別的なインターポーザ・チップ（インターポーザ要素ともいう）２０を構成することができる。複数のインターポーザ要素２０は、スクライビング・ライン１２によって分離される。または、インターポーザ要素２０は、半導体集積回路ダイ（例えば、ウェーハ上に結合されているもの）または半導体集積回路チップ（例えば、ウェーハから分離された集積回路ダイ）でもよい。

【0080】

インターポーザ・ウェーハ１０は、下側部３０、下側部３０上に位置する上側部４０、及び上側部４０上に位置する配線部５０を含む。上側部４０は、上側部４０内に埋め込まれたビア４２を含む。下側部３０は、図７について後述するように、半導体パッケージ１を製造する工程、例えば、薄型化工程中に除去されうる。下側部３０を除去することによって、ビア４２は、上側部４０中を延びて、インターポーザ１０のスルー基板ビア（ＴＳＶ：ｔｈｒｏｕｇｈ ｓｕｂｓｔｒａｔｅ ｖｉａ）を構成することができる。インターポーザの基底部（ｂａｓｅ ｐｏｒｔｉｏｎ）３２がシリコンから形成された場合には、ビア４２は、スルー基板ビアである。

【0081】

上側部４０と下側部３０との結合された厚みは、インターポーザ１０及び／またはインターポーザ・チップ２０が、キャリア基板として機能するのに十分となるように形成される。

【0082】

下側部３０と上側部４０は、基底部３２を含み、基底部３２は、インターポーザ１０に対する基板として機能する。基底部３２は、半導体物質または絶縁物質から形成されたウェーハであり、例えば、シリコン、ゲルマニウム、シリコン−ゲルマニウム、ガリウム−ヒ素（ＧａＡｓ）、ガラス、セラミック、シリコン・オン・絶縁体などを含む。基底部３２は、ドーピングされていない物質（ｕｎｄｏｐｅｄ ｍａｔｅｒｉａｌ）を含む。

【0083】

配線部５０は、絶縁層５２と、絶縁層５２内に位置した配線パターン５４を含む。配線パターン５４は、ビア４２と電気的に連結される。絶縁層５２は、酸化物、窒化物または酸窒化物を含み、例えば、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物から形成される。配線パターン５４は、金属を含み、ビア４２と同じ物質を含むことができる。配線パターン５４は、再配線（ｒｅ−ｗｉｒｉｎｇ）パターンである。一実施形態において、ビア４２の一部または全部は、配線部分５０を貫通するように形成されうる。ビア４２は、インターポーザ１０の上側表面から露出させてもよい。

【0084】

図３は、本発明の一実施形態によるインターポーザ・ウェーハ１０について、図２のＩＩＩ領域を拡大した断面図である。図４は、本発明の他の実施形態によるインターポーザ・ウェーハ１０の図２のＩＩＩ領域を拡大した断面図である。

【0085】

図３を参照すれば、インターポーザ・ウェーハ１０の上側部４０は、上部パッド５８とビア４２とを含む。インターポーザ・ウェーハ１０の配線部５０は、配線パターン５４と、配線パターンパッド５６とを含む。上部パッド５８は、ビア４２と電気的連結されうる。配線パターンパッド５６は、インターポーザ・ウェーハ１０上に実装される半導体チップ１３０（図７）と電気的連結されうる。配線パターン５４は、配線パターンパッド５６と上部パッド５８とを電気的に連結し、または配線パターンパッド５６とビア４２とを電気的に連結することができる。

【0086】

配線パターンパッド５６は、上部パッド５８やビア４２に比べて、密集して配される。例えば、配線パターンパッド５６の間隔ｄ１は、上部パッド５８間の間隔ｄ２及びビア４２間のピッチ間隔ｄ３に比べて狭い。このような場合には、配線パターン５４は、再配線パターンとして機能しうる。また、配線パターンパッド５６の少なくとも一部は、上部パッド５８に比べて、小さく形成できる。配線パターンパッド５６と上部パッド５８とは、導電性物質を含み、配線パターン５４を形成する物質を含み、配線パターン５４と同じ物質から形成してもよい。

【0087】

ビア４２は、絶縁層４３、シード層４４及び導電層４５が順次に形成された積層構造を有する。絶縁層４３は、導電層４５を基底部３２から電気的に絶縁する。絶縁層４３は、酸化物、窒化物または酸窒化物を含み、例えば、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物である。導電層４５は、例えば金属等の導電物を含む。ビア４２は、例えばアルミニウム（Ａｌ）、金（Ａｕ）、ベリリウム（Ｂｅ）、ビスマス（Ｂｉ）、コバルト（Ｃｏ）、銅（Ｃｕ）、ハフニウム（Ｈｆ）、インジウム（Ｉｎ）、マンガン（Ｍｎ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、テルル（Ｔｅ）、チタン（Ｔｉ）、タングステン（Ｗ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）のうち一つ、またはそれ以上を含む。ビア４２を構成する絶縁層４３、シード層４４及び導電層４５は、化学気相蒸着法（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）、スパッタリング、有機金属化学気相蒸着法（ＭＯＣＶＤ：ｍｅｔａｌ ｏｒｇａｎｉｃ ＣＶＤ）または原子層蒸着法（ＡＬＤ）を利用して形成することができる。

【0088】

図４を参照すれば、インターポーザ・ウェーハ１０の上側部４０は、ビア４２を含み、上部パッド５８を含まない。このような場合には、インターポーザ・ウェーハ１０の配線部５０に含まれた配線パターン５４とビア４２とが、物理的かつ電気的に連結される。ビア４２の水平面の面積は、これと接触する配線パターン５４の下面の面積と同一に図示されているが、より小さくてもよいし、大きくてもよい。

【0089】

図５及び図６は、本発明の第一実施形態によるインターポーザ・ウェーハ１０上に半導体チップを実装した場合を示す断面図である。

【0090】

図５を参照すれば、インターポーザ・ウェーハ１０の複数のインターポーザ要素２０それぞれに、１つの半導体チップ６０を実装する。パッケージ連結部材（図示せず）がインターポーザ・ウェーハ１０上に配置されている。当該パッケージ連結部材は、バンプ、パッドであって、後述するように多様な形態に形成される。パッケージ連結部材（図示せず）は、インターポーザ・ウェーハ１０内に形成された相応するＴＳＶ（または、後ほどＴＳＶとして形成されるビア）に電気的に連結される。このような電気的連結は、インターポーザ・ウェーハ１０の配線部５０を介してなされうる。

【0091】

図６を参照すれば、インターポーザ・ウェーハ１０の複数のインターポーザ要素２０それぞれに、二つ以上の半導体チップ６０ａ，６０ｂ，６０ｃを実装した場合を図示している。予めパッケージ連結部材（図示せず）が、インターポーザ・ウェーハ１０上に配置されている。当該パッケージ連結部材は、バンプまたはパッドであって、後述するように、多様な形態に形成される。パッケージ連結部材（図示せず）は、インターポーザ・ウェーハ１０内に形成された対応するＴＳＶ（または、後ほどＴＳＶとして形成されるビア）に電気的に連結される。このような電気的連結は、インターポーザ・ウェーハ１０の配線部５０を介してなされうる。

【0092】

一実施形態において、半導体チップ６０，６０ａ，６０ｂ，６０ｃは、ロジック半導体チップまたはメモリ半導体チップである。当該ロジック半導体チップは、マイクロプロセッサ（ｍｉｃｒｏ−ｐｒｏｃｅｓｓｏｒ）であって、例えば、中央処理装置（ＣＰＵ：ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、コントローラ（ｃｏｎｔｒｏｌｌｅｒ）またはカスタム半導体（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）である。また、メモリ半導体チップは、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ）またはＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のような揮発性メモリ、若しくはフラッシュメモリのような不揮発性メモリである。また、半導体チップ６０ａ，６０ｂ，６０ｃは、一つまたはそれ以上のロジック半導体チップと、一つまたはそれ以上のＤＲＡＭチップとの組合せでもよい。

【0093】

図７は、本発明の一実施形態による半導体パッケージ１を示す断面図である。

【0094】

図７を参照すれば、半導体パッケージ１は、下部半導体パッケージ１００、上部半導体パッケージ２００及びパッケージ連結部材２６０を含む。

【0095】

下部半導体パッケージ１００は、下部基底基板１１０、下部基底基板１１０上に位置し、ビア１２２（ＴＳＶ）を有するインターポーザ１２０、及びインターポーザ１２０上に実装され、インターポーザ１２０に電気的に連結された下部半導体チップ１３０を含む。

【0096】

上部半導体パッケージ２００は、下部半導体パッケージ１００上に位置し、上部半導体チップ２３０を含む。上部半導体パッケージ２００は、上部半導体チップ２３０を密封する上部モールディング部材２５０を含む。

【0097】

パッケージ連結部材２６０は、インターポーザ１２０上に位置し、上部半導体パッケージ２００と、インターポーザ１２０とを電気的に連結する。パッケージ連結部材２６０は、例えば、下部半導体チップ１３０の外郭に配置しうる。また、半導体パッケージ１は、インターポーザ１２０を密封する外側モールディング部材１７０をさらに含む。

【0098】

以下では、下部半導体パッケージ１００について詳細に説明する。

【0099】

下部基底基板１１０は、ガラス、セラミックまたはプラスチックを含む半導体パッケージ用基板であって、例えば、印刷回路基板（ＰＣＢ）（例えば、ポリイミド、ＦＲ−４（ｆｌａｍｅ ｒｅｔａｒｄａｎｔ ｔｙｐｅ ４）等）、セラミック基板またはテープ配線基板である。下部基底基板１１０の上面には上部パッド１１２が位置し、下部基底基板１１０の下面には下部パッド１１４が位置する。

【0100】

下部基底基板１１０の下部パッド１１４には、外部連結部材１１６が電気的に連結されるように位置しうる。パッケージ端子としての外部連結部材１１６を介して、下部基底基板１１０は、外部と電気的に連結される。これにより、下部半導体パッケージ１００及び上部半導体パッケージ２００いずれも、外部連結部材１１６を介して、外部と電気的に連結されうる。外部連結部材１１６は、例えば、ソルダボールである。または、外部連結部材１１６は、ピン・グリッド・アレイ（ｐｉｎ ｇｒｉｄ ａｒｒａｙ）、ボール・グリッド・アレイ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）、ランド・グリッド・アレイ（ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）のようなグリッド・アレイを有したフリップチップ連結構造を有する。

【0101】

一実施形態において、下部基底基板１１０及び外部連結部材１１６は、半導体パッケージ１のためのパッケージ基板やパッケージ・ターミナルとして機能する。例えば、外部連結部材１１６は、半導体パッケージ１内のチップ及び半導体パッケージ１が実装されるシステム印刷回路基板（例えば、コンピュータのマザーボード、携帯用電子機器などの印刷回路基板）のためのあらゆる外部通信部を提供するパッケージ・ターミナルとして形成することができる。また、下部基底基板１１０は、２層のＰＣＢ層（下部ＰＣＢ層上に積層された上部ＰＣＢ層）と、３層の配線層を含んで構成されうる。たとえば、下部基底基板１１０の最上表面上の再配線層を第１配線層とし、下部基底基板１１０の底表面上の再配線層を第２配線層とし、当該２層のＰＣＢ層間に形成された再配線層を第３配線層とすることができる。さらに、下部基底基板１１０の２層のＰＣＢ層は、所望の電気的連結を形成するために、それらの対向する表面で、配線層の配線を連結するビアを含む。

【0102】

下部基底基板１１０上には、インターポーザ１２０が位置しうる。インターポーザ１２０は、図１及び図２を参照して説明したインターポーザ要素２０に相応する。インターポーザ１２０は、基底層１２１、ビア１２２、第１パッド１２３、第２パッド１２４、絶縁層１２５及び配線パターン層１２６を含む。

【0103】

基底層１２１の下面には、第１パッド１２３が位置し、基底層１２１の上面には、第２パッド１２４が位置しうる。第２パッド１２４は、図３を参照して説明した上部パッド５８に相応しうる。基底層１２１は、図２について前述したような絶縁物を含む。

【0104】

ビア１２２は、基底層１２１の一部領域を貫通しうる。ビア１２２は、図２のインターポーザの基底部３２を参照して前述したような導電物を含む。ビア１２２それぞれは、第１パッド１２３と第２パッド１２４とを電気的にそれぞれ連結する。すなわち、ビア１２２によって、第２パッド１２４と第１パッド１２３との電気的連結経路を提供することができる。

【0105】

基底層１２１の上側には、絶縁層１２５が位置しうる。絶縁層１２５は、配線パターンを有する配線パターン層１２６を含む。配線パターン層１２６は、インターポーザ１２０の第２パッド１２４と、電気的かつ物理的に連結されうる。これにより、配線パターン層１２６は、ビア１２２とも電気的に連結される。また、配線パターン層１２６は、下部半導体チップ１３０及びパッケージ連結部材２６０と、電気的に連結されうる。配線パターン層１２６は、図３を参照して説明した配線パターン５４を含む。配線パターン層１２６は、図３の配線部分５０を参照して説明したように、再配線パターンとして機能し、それを含んでもよい。

【0106】

基底層１２１の下側には、インターポーザ連結部材１２８が位置しうる。端子としてのインターポーザ連結部材１２８は、インターポーザ１２０の第１パッド１２３と電気的に連結されうる。インターポーザ連結部材１２８は、下部基底基板１１０の上部パッド１１２と電気的に連結されうる。これにより、インターポーザ連結部材１２８を介して、ビア１２２は、下部基底基板１１０と電気的に連結される。インターポーザ連結部材１２８は、例えば、ソルダボールである。または、インターポーザ連結部材１２８は、ピン・グリッド・アレイ、ボール・グリッド・アレイ、ランド・グリッド・アレイのようなグリッド・アレイを有したフリップチップ連結構造を有しうる。

【0107】

インターポーザ１２０上には、下部半導体チップ１３０が位置しうる。下部半導体チップ１３０は、前述のようなロジック半導体チップ、またはメモリ半導体チップである。下部半導体チップ１３０の下側には、下部連結部材１４０が位置しうる。下部半導体チップ１３０は、第２導電性バンプとしての下部連結部材１４０を介して、インターポーザ１２０の配線パターン層１２６およびビア１２２と電気的に連結される。下部半導体チップ１３０は、インターポーザ１２０上に位置し、インターポーザ１２０に連結される。下部連結部材１４０は、例えばソルダボールであるが、これに限定されるものではなく、例えばボンディング・ワイヤでもよい。または、下部連結部材１４０は、ピン・グリッド・アレイ、ボール・グリッド・アレイ、ランド・グリッド・アレイのようなグリッド・アレイを有したフリップチップ連結構造を有するように構成してもよい。

【0108】

下部連結部材１４０は、インターポーザ連結部材１２８に比べて、密集して配される。例えば、下部連結部材１４０の中心間のピッチ間隔ｄ４は、インターポーザ連結部材１２８の中心間のピッチ間隔ｄ５に比べて狭い。また、下部連結部材１４０は、インターポーザ連結部材１２８に比べて小サイズである。このような場合には、図３を参照して説明した配線パターン５４に相応する配線パターンを含む配線パターン層１２６は、再配線パターンとして機能しうる。

【0109】

下部半導体チップ１３０は、下部モールディング部材１５０によって密封され、これによって、外部から保護されうる。下部半導体チップ１３０の上面は、下部モールディング部材１５０から露出しうる。

【0110】

下部モールディング部材１５０は、パッケージ連結部材２６０の少なくとも一部の周辺を満たすように形成される。パッケージ連結部材２６０については、後で詳細に説明する。下部モールディング部材１５０は、下部半導体チップ１３０の下部にも形成される。すなわち、下部モールディング部材１５０は、下部連結部材１４０間を充填するアンダーフィル部材１５１ａないし１５１ｆ（図２３ないし図２８）と、アンダーフィル部材１５１ａないし１５１ｆ（図２３ないし図２８）上に位置し、下部半導体チップ１３０の側面を密封する側面モールディング部材１５２ａないし１５２ｆ（図２３ないし図２８）とを含む。このような下部モールディング部材１５０は、ＭＵＦ（ｍｏｌｄｅｄ ｕｎｄｅｒｆｉｌｌ）方式で形成される。また、下部モールディング部材１５０は、絶縁物を含む。上部モールディング部材２５０と下部モールディング部材１５０とは、同じ物質を含んだり、または互いに異なる物質を含む。下部モールディング部材１５０については、図２３ないし図２８を参照して、後でさらに詳細に説明する。

【0111】

インターポーザ１２０、下部半導体チップ１３０及びパッケージ連結部材２６０は、外側モールディング部材１７０によって密封され、これによって、外部から保護できる。外側モールディング部材１７０は、インターポーザ１２０の側部を密封する。外側モールディング部材１７０は、インターポーザ１２０の下側も充填しており、インターポーザ連結部材１２８間を充填する。また、外側モールディング部材１７０は、下部モールディング部材１５０の側部と、パッケージ連結部材２６０の上部一部とを密封するように延長しうる。さらに、外側モールディング部材１７０は、上部半導体パッケージ２００に接触するように延長しうる。例えば、外側モールディング部材１７０は、上部基底基板２１０の下面に接触する接触部１７２を形成する。なお、外側モールディング部材１７０は、ＭＵＦ方式で形成され、レジンやシリカとレジンとの組合せを含む絶縁物から形成され、その少なくとも一部は誘電層として機能する。また、外側モールディング部材１７０と下部モールディング部材１５０とは、同じ物質を含んでもよいし、または互いに異なる物質を含んでもよい。

【0112】

以下では、上部半導体パッケージ２００について詳細に説明する。上部半導体パッケージ２００は、上部基底基板２１０及び上部半導体チップ２３０を含む。上部基底基板２１０上に、上部半導体チップ２３０が位置しうる。

【0113】

上部基底基板２１０は、ガラス、セラミックまたはプラスチックを含む半導体パッケージ用基板であって配線パターンを有し、例えば、印刷回路基板、セラミック基板またはテープ配線基板である。上部パッケージ基板としての上部基底基板２１０は、上側には、上部半導体チップ２３０と電気的に連結される上部パッド２１２が位置し、下側には、パッケージ連結部材２６０と電気的に連結される下部パッド２１４とが位置しうる。

【0114】

上部基底基板２１０上には、上部半導体チップ２３０が配置される。上部半導体チップ２３０は、前述のようなロジック半導体チップまたはメモリ半導体チップである。上部半導体チップ２３０の下側には、上部連結部材２４０が配置される。上部半導体チップ２３０は、端子としての上部連結部材２４０を介して、上部基底基板２１０と電気的に連結される。例えば、上部連結部材２４０は、上部パッド２１２に電気的に連結されうる。上部連結部材２４０は、例えばソルダボールであるが、これに限定されず、ボンディング・ワイヤでもよい。または、上部連結部材２４０は、ピン・グリッド・アレイ、ボール・グリッド・アレイ、ランド・グリッド・アレイのようなグリッド・アレイを有したフリップチップ連結構造を有する構成としてもよい。

【0115】

上部半導体チップ２３０は、上部モールディング部材２５０によって密封され、これによって、外部から保護できる。上部モールディング部材２５０は、上部半導体チップ２３０の下部に位置する上部連結部材２４０間を充填するアンダーフィル部材と、上部半導体チップ２３０の上部を密封するカバー部材とを含む。上部モールディング部材２５０は、絶縁物等から形成され、ＭＵＦ方式で形成される。上部モールディング部材２５０と、下部モールディング部材１５０とは、同じ物質から形成してもよい。なお、外側モールディング部材１７０についても、上部モールディング部材２５０と同じ物質から形成してもよい。または、上部モールディング部材を形成しなくてもよい。なお、後述するように、上部パッケージが形成された後、上部半導体チップ２３０を外部に露出する場合もあるが、半導体パッケージ１を形成するために、上部半導体チップ２３０を封止することある。

【0116】

上述したように、下部半導体パッケージ１００上に、上部半導体パッケージ２００が位置しうる。下部半導体パッケージ１００と上部半導体パッケージ２００は、パッケージ連結部材２６０を介して電気的に連結される。以下では、パッケージ連結部材２６０について詳細に説明する。

【0117】

パッケージ連結部材２６０は、インターポーザ１２０上に位置し、インターポーザ１２０と電気的に連結されうる。インターポーザ１２０とパッケージ連結部材２６０との間には、その間に介在する唯一の要素としてアンダーバンプ金属層（ＵＢＭ ｌａｙｅｒ:ｕｎｄｅｒ−ｂｕｍｐ ｍｅｔａｌｌｉｚａｔｉｏｎ ｌａｙｅｒ）（図示せず）が形成される。導電性バンプとしてのパッケージ連結部材２６０は、図１９を参照して後述する開口部１６０内に位置し、開口部１６０は、同じ幅あるいは狭くなる幅を有して下方に延長しうる。例えば、パッケージ連結部材２６０は、ソルダボールから形成できる。

【0118】

パッケージ連結部材２６０は、複数形成される。パッケージ連結部材２６０は、インターポーザ１２０に電気的かつ物理的に連結される（例えば、ＵＢＭ層を介する）第１パッケージ連結部材２７０と、上部半導体パッケージ２００に電気的に連結される（例えば、ＵＢＭ層を介する）第２パッケージ連結部材２８０と、を含む。第１パッケージ連結部材２７０と第２パッケージ連結部材２８０とは、例えば球形等の同じ形状を有し、前記球形は、接着された上下面が若干平たく変形されうる。第１パッケージ連結部材２７０と第２パッケージ連結部材２８０とは、互いに同じ大きさを有する。また、第１パッケージ連結部材２７０と第２パッケージ連結部材２８０は、熱圧着工程またはリフロー工程等を利用して互いに連結され、これによって、一体型構造（ｏｎｅ−ｂｏｄｙ ｓｔｒｕｃｔｕｒｅ）に変形されうる。しかし、本発明は、これに限定されない。第１パッケージ連結部材２７０と第２パッケージ連結部材２８０とは、前述の球形状以外の形状を有し、または互いに異なる形状を有することができる。また、第１パッケージ連結部材２７０と第２パッケージ連結部材２８０とは、互いに異なる大きさを有する。例示的なパッケージ連結部材２６０については、図３８ないし図４２を参照して後述する。

【0119】

次に、本実施形態に係る半導体パッケージのサイズを調整する態様について説明する。

【0120】

下部半導体パッケージ１００と上部半導体パッケージ２００との間には、間隙１８０が位置しうる。間隙１８０は、半導体パッケージの中空となる領域である。間隙１８０を下部半導体チップ１３０の上側に間隙１８０を形成することによって、下部半導体チップ１３０の動作による熱膨張を補完することができる。インターポーザ１２０を基準に、パッケージ連結部材２６０の高さを、下部半導体チップ１３０と、下部連結部材１４０と、間隙１８０との高さの和より高くすることによって、パッケージ連結部材２６０は、上部半導体パッケージ２００の下部表面に接触しうる。

【0121】

下部半導体チップ１３０と上部半導体チップ２３０は、任意の大きさに形成することができる。例えば、図８では、下部半導体チップ１３０は、上部半導体チップ２３０に比べて大きいサイズに形成されている。

【0122】

なお、下部半導体チップ１３０と上部半導体チップ２３０とは、同じ機能を有してもよいし、異なる機能を有してもよい。例えば、下部半導体チップ１３０は、前述のようなロジック半導体チップであり、上部半導体チップ２３０は、前述のようなメモリ半導体チップである。または、下部半導体チップ１３０は、前述のようなモバイル装置などを駆動する駆動チップであり、上部半導体チップ２３０は、下部半導体チップ１３０によって駆動されるＤＲＡＭチップである。または、上部半導体チップ２３０は、前記モバイル装置の外部メモリ装置として機能しうるフラッシュメモリチップである。さらに、下部半導体チップ１３０は、独立実行型駆動マスターチップ等のマスターチップ（例えば、メモリアレイのない受信、バッファリング及び駆動信号）、またはマスターチップとして機能するメモリチップであって、上部半導体チップ２３０は、スレーブ・メモリチップ等のスレーブチップである。

【0123】

半導体パッケージ１は、複数の半導体パッケージが積層されて一体化されたＰＯＰ（ｐａｃｋａｇｅ ｏｎ ｐａｃｋａｇｅ）であって、または半導体パッケージ１は、ロジック半導体チップと、メモリ半導体チップとが１つのパッケージに集積されたＳＩＰ（ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）である。ここで、本実施形態に係る半導体パッケージ１は、インターポーザ１２０によって、全体的な厚みを調整することができる。例えば、半導体パッケージ１は、５０μｍまたはそれ以下の厚みの間隙１８０、５０μｍまたはそれ以下の厚みの下部半導体チップ１３０、及び２０μｍ〜３０μｍまたはそれ以下の厚みの下部連結部材１４０を含む。なお、下部連結部材１４０は、一般的なμバンプ（マイクロバンプ）またはＣ４バンプと呼ばれる連結部材である。従って、間隙１８０、下部半導体チップ１３０及び下部連結部材１４０の総厚みは、０．１２ｍｍ〜０．１３ｍｍまたはそれ以下である。インターポーザ１２０の上側表面から下部半導体チップ１３０の上側表面までの距離は、７０μｍ〜８０μｍまたはそれ以下である。

【0124】

また、インターポーザ１２０をインターポーザ・ウェーハ１０から形成して半導体パッケージ１の幅を縮小する場合、配線部分５０及びビア４２は微細に形成し、ウェーハレベル工程（例えば、フォトリソグラフィ工程）を利用して形成できる。具体的には、配線パターン層１２６の隣接した導電体の少なくとも一部の配線ピッチは、５μｍ〜１０μｍまたはそれ以下でもよい。また、インターポーザ１２０の配線部５０を形成することによって、下部半導体チップ１３０と上部半導体チップ２３０との信号の再配分を可能にする。配線部５０によって、下部基底基板１１０から配線層を除去する設計自由度を上げることができ、パッケージの厚みを薄くできる。例えば、下部基底基板１１０は、単に２層またはそれ以下の配線層を有し、２２０μｍまたはそれ以下の厚みを有する。

【0125】

下部半導体チップ１３０の上面を研磨することによって、パッケージ全体の厚みを薄くする。こうすることで、クラックが発生する確率を最小限にすることもできる。また、インターポーザ１２０を、下部半導体チップ１３０と同一かあるいは類似した熱膨張係数を有する物質から形成することによって、熱膨張係数の違いによるクラックが発生する確率を最小限にすることができる。例えば、インターポーザ１２０の熱膨張係数と、下部半導体チップ１３０の熱膨張係数は、４ｐｐｍ／Ｋ〜６ｐｐｍ／Ｋまたはそれ未満である。インターポーザ１２０の熱膨張係数は、下部半導体チップ１３０の熱膨張係数の２倍より大きくない。一実施形態において、インターポーザ１２０の熱膨張係数は、下部半導体チップ１３０の熱膨張係数の約１．３倍より大きくない。一実施形態において、インターポーザ１２０及び下部半導体チップ１３０は、実質的に同じ熱膨張係数にすることができる（例えば、それらを同じ物質から形成する）。

【0126】

また、インターポーザ１２０が、下部半導体チップ１３０と同一または類似した熱膨張係数を有する物質から形成された場合、下部連結部材１４０は、破損（例えば、クラックまたは剥がれ）の危険性を最小限とするために、さらに薄く形成されうる。例えば、下部連結部材１４０は、２０μｍまたはそれ以下の高さを有する。

【0127】

インターポーザ１２０の上表面と、上部半導体パッケージ２００の下表面との間の高さを縮小すると共に、パッケージ連結部材２６０は、水平方向（図７の幅方向）に縮小されうる。水平サイズを縮小することにより、パッケージ連結部材２６０のピッチを小さくできる。例えば、パッケージ連結部材２６０のピッチは、３ｍｍ〜４ｍｍかさらに小さくできる。小ピッチサイズにすることにより、前記パッケージの全体サイズを小さくできる。一実施形態として、図５を参照すれば、パッケージ連結部材（図示せず）間のピッチ間隔を小さくすることによって、インターポーザ要素２０それぞれを小さいサイズに形成できる。

【0128】

なお、インターポーザ１２０を含まない半導体パッケージは、約５０μｍ厚の間隙、約１００μｍ厚の下部半導体チップ、及び約８０μｍの高さの下部連結部材を有する。従って、間隙、下部半導体チップ及び下部連結部材を含む厚みは、約０．２３ｍｍである。所望の再配線を収容すれば、パッケージ基板はこれより厚くなる。

【0129】

次に、本実施形態に係る半導体パッケージの電気的接続について説明する。

【0130】

図８は、本発明の一部実施形態による図７の半導体パッケージ１の電気的連結を示す概念図である。

【0131】

図８を参照すれば、半導体パッケージ１は、第１矢印Ａ、第２矢印Ｂ、第３矢印Ｃ、第４矢印Ｄまたは第５矢印Ｅで表示された経路に沿って電気的に連結される。それぞれの電気的経路を介して、信号通信（例えば、データ、アドレス、制御、クロックなど）、供給電力（例えば、Ｖｄｄ）または基準電圧（例えば、Ｖｓｓ、Ｇｎｄ）を、下部半導体チップ１３０、上部半導体チップ２３０のそれぞれの信号通信チップパッド、電力供給パッドまたは基準電圧チップパッドに供給することができる。下部半導体チップ１３０の信号通信チップパッドは、例えば、下部半導体チップ１３０のデータバッファ、アドレスバッファ、制御バッファ若しくはクロックバッファにそれぞれ連結されたデータパッド、アドレスパッド、制御パッドまたはクロックパッドを含む。上部半導体チップ２３０の信号通信チップパッドは、例えば、上部半導体チップ２３０のデータバッファ、アドレスバッファ、制御バッファ若しくはクロックバッファにそれぞれ連結されたデータパッド、アドレスパッド、制御パッドまたはクロックパッドを含む。下部半導体チップ１３０の電力供給チップパッド及び基準電圧チップパッドは、下部半導体チップ１３０の内部電力供給回路に連結されうる。上部半導体チップ２３０の電力供給チップパッド及び基準電圧チップパッドは、上部半導体チップ２３０の内部電力供給回路に連結されうる。

【0132】

第１矢印Ａで表示された経路に沿って上部半導体チップ２３０は、半導体パッケージ１の外部と電気的に連結される。具体的には、上部半導体チップ２３０は、上部連結部材２４０、上部基底基板２１０、パッケージ連結部材２６０、配線パターン層１２６、ビア１２２、インターポーザ連結部材１２８、下部基底基板１１０及び外部連結部材１１６を介して、半導体パッケージ１の外部と電気的に連結される。また、第１矢印Ａで表示された電気的経路は、上部半導体チップ２３０に割り当てられており、下部半導体チップ１３０から電気的に隔離される。第１矢印Ａで表示された電気的経路は、上部半導体チップ２３０のデータパッド、アドレスパッド、制御パッドまたはクロックパッドに連結されうる。

【0133】

第２矢印Ｂで表示された経路に沿って、下部半導体チップ１３０は、半導体パッケージ１の外部と電気的に連結される。具体的には、下部半導体チップ１３０は、下部連結部材１４０、配線パターン層１２６、ビア１２２、インターポーザ連結部材１２８、下部基底基板１１０及び外部連結部材１１６を介して、半導体パッケージ１の外部と電気的に連結される。また、第２矢印Ｂで表示された電気的経路は、下部半導体チップ１３０に割り当てられており、上部半導体チップ２３０から電気的に隔離される。第２矢印Ｂで表示された電気的経路は、下部半導体チップ１３０のデータパッド、アドレスパッド、制御パッドまたはクロックパッドに連結されうる。

【0134】

第３矢印Ｃで表示された経路に沿って、上部半導体チップ２３０は、インターポーザ１２０を介して、下部半導体チップ１３０と電気的に連結される。具体的には、上部半導体チップ２３０は、上部連結部材２４０、上部基底基板２１０、パッケージ連結部材２６０、配線パターン層１２６及び下部連結部材１４０を介して、下部半導体チップ１３０と電気的に連結される。第３矢印Ｃで表示された電気的経路（以下、経路Ｃともいう）は、インターポーザ１２０のビアに連結されず、インターポーザ１２０の配線パターン層１２６の配線を経由するまたは、経路Ｃは、インターポーザ・ウェーハ１２０を介して、インターポーザ・ウェーハ１２０の下側に配置された連結部を経由する経路としてもよい。

【0135】

また、経路Ｃは、半導体パッケージ１の外部に電気的に連結されず、下部半導体チップ１３０と上部半導体チップ２３０とのための電気的経路（例えば、通信経路）を提供することができる。例えば、経路Ｃは、上部半導体チップ２３０のデータパッド、アドレスパッド、制御パッドまたはクロックパッドを、それぞれ下部半導体チップ１３０のデータパッド、アドレスパッド、制御パッドまたはクロックパッドのうち一つに連結することができる。

【0136】

第４矢印Ｄで表示された経路に沿って、上部半導体チップ２３０は、インターポーザ１２０のビア１２２を介して、下部半導体チップ１３０と電気的に連結される。具体的には、上部半導体チップ２３０は、上部連結部材２４０、上部基底基板２１０、パッケージ連結部材２６０、配線パターン層１２６、ビア１２２、インターポーザ連結部材１２８、下部基底基板１１０、インターポーザ連結部材１２８、ビア１２２、配線パターン層１２６及び下部連結部材１４０を介して、下部半導体チップ１３０と電気的に連結される。第４矢印Ｄで表示された電気的経路（以下、経路Ｄともいう）は、半導体パッケージ１の外部には電気的に連結されない。経路Ｄは、下部半導体チップ１３０と、上部半導体チップ２３０との電気的経路（例えば、通信経路）を提供することができる。他の実施形態において、経路Ｄは、下部基底基板１１０の下側表面に延長されず、また下部基底基板１１０の下側表面を通過しない。経路Ｄは、上部半導体チップ２３０のデータパッド、アドレスパッド、制御パッドまたはクロックパッドを、それぞれ下部半導体チップ１３０のデータパッド、アドレスパッド、制御パッドまたはクロックパッドのうち一つに連結することができる。

【0137】

また、経路Ｄは、第５矢印Ｅで表示された経路（点線で表示）にも利用できる。すなわち、経路Ｄと、第５矢印Ｅで表示された経路とを組み合わせた経路に沿って、上部半導体チップ２３０は、下部半導体チップ１３０と電気的に連結される。この経路により、上部半導体チップ２３０と下部半導体チップ１３０とを、半導体パッケージ１の外部に電気的に連結できる。第５矢印Ｅで表示された電気的経路は、上部半導体チップ２３０のデータパッド、アドレスパッド、制御パッドまたはクロックパッドを、それぞれ下部半導体チップ１３０のデータパッド、アドレスパッド、制御パッド若しくはクロックパッドのうち一つ、または、それぞれ下部基底基板１１０のデータ・ターミナル、アドレス・ターミナル、制御ターミナル若しくはクロック・ターミナル（本実施形態の外部連結部材１１６相応）のうち一つに連結することができる。

【0138】

以下では、図８を参照して、前述の電気的連結を有する半導体パッケージ１について例示的な実装について説明する。以下に説明される第１矢印Ａ、第２矢印Ｂ、第３矢印Ｃ、第４矢印Ｄ及び第５矢印Ｅで表示された電気的経路は、前述の相応する特性を有するように構成され、複数の経路を有する。まず、下部半導体チップ１３０がロジックチップであり、上部半導体チップ２３０が、ＤＲＡＭチップまたはフラッシュメモリチップ等のメモリチップにより構成される場合について説明する。

【0139】

第１矢印Ａで表示された一つまたはそれ以上の経路を介して、例えばＶｄｄ経路としての電力信号経路が、上部半導体チップ２３０に提供される。このような電力信号経路は、下部半導体チップ１３０とは電気的に連結されない。

【0140】

第２矢印Ｂで表示された一つまたはそれ以上の経路を介して、外部インターフェースから命令を伝達する信号経路を提供することができる。または、第２矢印Ｂで表示された一つまたはそれ以上の経路を介して、下部半導体チップ１３０にＶｄｄ等の電力を提供できる。

【0141】

第３矢印Ｃで表示された一つまたはそれ以上の経路を介して、命令を、下部半導体チップ１３０から上部半導体チップ２３０に提供することができる。このような命令は、下部半導体チップ１３０によって、外部から受け入れられた命令であって、上部半導体チップ２３０にさらに伝えられる命令である。また、このような命令を、下部半導体チップ１３０によって生成させうる。第３矢印Ｃで表示された一つまたはそれ以上の経路を介して、逆方向に、上部半導体チップ２３０から下部半導体チップ１３０に信号を伝達することもできる。

【0142】

第４矢印Ｄで表示された経路を介して、第３矢印Ｃで表示された経路と類似した機能を提供することができる。例えば、下部半導体チップ１３０と、上部半導体チップ２３０との入力／出力信号経路を提供することができる。特に、インターポーザ１２０に形成された配線が、下部基底基板１１０に形成された配線に比べて微細であるので、ＲＣ遅延（ＲＣ ｄｅｌａｙ）に敏感な信号の場合には、インターポーザ１２０に形成された配線の代わりに、下部基底基板１１０に形成された配線を利用して伝送することが有利である。下部基底基板１１０内に形成された配線は、インターポーザ１２０内に形成された配線に比べてさらに厚く、またはさらに低いか高い導電性を有する。従って、第４矢印Ｄで表示された電気的経路は、第３矢印Ｃで表示された電気的経路に比べて、さらに高い導電性を有する。

【0143】

第４矢印Ｄで表示された経路と、第５矢印Ｅで表示された経路とを組み合わせた経路を介して、Ｖｓｓ経路または接地経路を、下部半導体チップ１３０と上部半導体チップ２３０とにそれぞれ提供することができる。すなわち、Ｖｓｓまたは接地が外部から印加される場合、Ｖｓｓ経路または接地経路が、インターポーザ１２０から分離され、下部半導体チップ１３０と上部半導体チップ２３０とにそれぞれ伝えられる。また、Ｖｓｓまたは接地が外部から印加される場合、Ｖｓｓ経路または接地経路が下部基底基板１１０から分離され、下部半導体チップ１３０と上部半導体チップ２３０とにそれぞれ伝えられる。一実施形態において、下部半導体チップ１３０と上部半導体チップ２３０とは、外部ソースから（例えば、経路Ｅを介して）のＶｓｓ連結または接地連結のいずれか若しくは複数、またはいずれも共有することができる。下部半導体チップ１３０及び上部半導体チップ２３０それぞれは、少なくとも一つ、複数またはあらゆるＶｄｄ連結を含むことができる（例えば、それぞれ経路Ｂ及び経路Ａを介する）。

【0144】

一実施形態において、上部半導体チップ２３０は、フラッシュメモリであって、例えばＮＡＮＤフラッシュメモリである。他の実施形態において、下部半導体チップ１３０は、個別素子、例えば、マルチチップとして構成することができる。他の実施形態において、一つまたはそれ以上の下部半導体チップ１３０は、上部半導体チップ２３０と互いに信号を送受信しないこともある。他の実施形態において、上部半導体チップ２３０は、外部ソースから直接的に命令を受け入れるだけでもよい。

【0145】

次に、本実施形態に係る半導体パッケージを形成する手順について説明する。

【0146】

図９ないし図２２は、本発明の一実施形態による図７の半導体パッケージ１を形成する方法を工程別に図示する断面図である。このような実施形態により、インターポーザ１０として同じウェーハを利用し、複数の下部半導体チップ１３０、上部半導体チップ２３０、及び前記ウェーハ上の（例えば、図１のインターポーザ１０のインターポーザ要素２０の上）それぞれの複数の位置に形成されたそれらの連結部と共に、複数の半導体パッケージ１が同時に形成されうる。しかし、明瞭性のために、１つの半導体パッケージ１の製造についてのみ以下で説明し、かような説明は、ウェーハから形成される他の半導体パッケージ１に適用できるということを理解することができるであろう。

【0147】

図９を参照すれば、ビア１２２を有する複数のインターポーザ１２０（１つのインターポーザ１２０のみを図示）を含むインターポーザ・ウェーハ１０をまず提供する。インターポーザ・ウェーハ１０は、下側部３０、下側部３０上に位置する上側部４０、及び上側部４０上に位置する配線部５０を含む。図９ないし図１７に図示されたインターポーザ・ウェーハ１０は、１つの半導体パッケージ１に相応する領域のみ図示されているということに留意すべきである。

【0148】

下側部３０と上側部４０は、基底部１２１を含む。上側部４０は、基底部１２１の一部領域を貫通するビア１２２を含む。上側部分４０は、ビア１２２と、電気的に連結される第２パッド１２４とを含む。第２パッド１２４は、上部パッド５８（図３）に相応する。図４を参照して述べたように、上側部４０は、第２パッド１２４を含まない。下側部３０は、ビア４２を含むように示されていないが、これは例示的なものであり、ビアは、基底部１２１を介して下側部３０を貫通しうる。例えば、ビア４２は、上側部４０と下側部３０とのいずれも貫通するように位置しうる。配線部５０は、絶縁層１２５と、絶縁層１２５内に位置した配線パターン層１２６とを含む。配線パターン層１２６は、前述の配線パターン５４（図３）に相応しうる。配線パターン層１２６は、再配線パターンである。

【0149】

図１０を参照すれば、インターポーザ・ウェーハ１０上に、第１パッケージ連結部材２７０を付着させる。第１パッケージ連結部材２７０は、配線パターン層１２６と電気的に連結される。第１パッケージ連結部材２７０は、例えばソルダボールであり、熱圧着工程またはリフロー工程等を利用して配線パターン層１２６に付着されうる。

【0150】

図１１を参照すれば、インターポーザ・ウェーハ１０上に、下部半導体チップ１３０を付着させる。具体的には、インターポーザ・ウェーハ１０上に配置されるインターポーザ１２０それぞれの中央部分に、下部半導体チップ１３０が付着される。下部半導体チップ１３０の下側には、下部連結部材１４０を配置する。下部連結部材１４０を介して、下部半導体チップ１３０は、インターポーザ１２０の配線パターン層１２６やビア１２２と電気的に連結される。下部連結部材１４０は、例えばソルダボールであり、熱圧着工程またはリフロー工程等により、配線パターン層１２６に付着されうる。また、下部半導体チップ１３０は、１つのインターポーザ１２０に対して複数構成してもよい。なお、第１パッケージ連結部材２７０を付着させる工程と、下部半導体チップ１３０を付着させる工程とは、説明した順序とは逆順または同時に行うことができる。

【0151】

図１２を参照すれば、下部半導体チップ１３０を密封する下部モールディング部材１５０を形成する。下部モールディング部材１５０は、下部半導体チップ１３０の下部に、下部連結部材１４０間を充填するアンダーフィル部材１５１ａないし１５１ｆ（図２３ないし図２８）、及びアンダーフィル部材１５１ａないし１５１ｆ（図２３ないし図２８）上に位置し、下部半導体チップ１３０の側面を密封する側面モールディング部材１５２ａないし１５２ｆ（図２３ないし図２８）を含む。下部モールディング部材１５０は、下部半導体チップ１３０を完全に密封することができる。アンダーフィル部材と側面モールディング部材は、同じ物質から形成してもよいし、異なる物質から形成してもよい。

【0152】

図１３を参照すれば、下部半導体チップ１３０上に位置する下部モールディング部材１５０の一部を除去する。当該除去段階で、下部半導体チップ１３０の上面１３２が露出される。また、当該除去段階は、下部半導体チップ１３０の上側部分を除去する下部半導体チップ１３０を薄型化させる段階を含み、下部半導体チップ１３０は、薄い厚みに形成する。例えば、下部半導体チップ１３０の厚みは、５０μｍまたはそれ以下である。前記除去段階は、例えば、化学的機械的研磨法（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）によって行われる。下部半導体チップ１３０の最上面は、下部モールディング部材１５０の最上面と同じ高さであり、同一平面を形成する。または、下部半導体チップ１３０の最上面及び下部モールディング部材１５０の最上面は、５μｍ以下の段差を有する。下部モールディング部材１５０の最上面は、下部半導体チップ１３０の最上面に対して多様な構成を有する。これについては、図２３ないし図２８を参照して後述する。

【0153】

図１４を参照すれば、下部半導体チップ１３０上に、補助基板１３４を付着する。当該付着段階は、下部半導体チップ１３０の上面１３２上に、接着層１３６を形成する段階と、接着層１３６上に補助基板１３４を付着する段階とを含む。補助基板１３４は、下部半導体チップ１３０上から下部モールディング部材１５０上に延びる幅を有する。補助基板１３４は、堅固な物質であって、金属、ガラス、セラミックなどから形成される。なお、接着層１３６は、接着テープまたは接着液である。

【0154】

図１５を参照すれば、ビア１２２を露出させるように、インターポーザ・ウェーハ１０の下側部３０を除去する。これにより、インターポーザ・ウェーハ１０の上側部４０にあったビア１２２の下部が、下面１２９により露出される。その結果、ビア１２２は、インターポーザ１２０を貫通するスルー基板ビアとなる。前記除去段階は、例えば、機械的研磨、化学的機械的研磨法を利用でき、またはインターポーザ・ウェーハ１０内に軟弱層を形成して分離する分離法、例えばスマートカット（ｓｍａｒｔ ｃｕｔ）などの方法を利用できる。本段階で、補助基板１３４は、薄型化されるインターポーザ・ウェーハ１０が変形しないように、十分な厚みを提供することによって、インターポーザ・ウェーハ１０を後続の工程設備に移動させるためのキャリア基板として機能しうる。

【0155】

図１６を参照すれば、ビア１２２との電気的連結のために、インターポーザ１２０の下面１２９にインターポーザ連結部材１２８を付着する。この時、インターポーザ１２０の下面１２９に、ビア１２２とインターポーザ１２０とを電気的に連結するための第１パッド１２３を形成して、当該第１パッド１２３にインターポーザ連結部材１２８を付着する。インターポーザ連結部材１２８は、例えばソルダボールであり、熱圧着工程またはリフロー工程等を利用して、第１パッド１２３に付着される。本段階で、補助基板１３４は、薄型化されたインターポーザ・ウェーハ１０が変形しないように、十分な厚みに形成でき、インターポーザ・ウェーハ１０が後続の工程装置への移動のためのキャリア基板として機能しうる。

【0156】

図１７を参照すれば、下部半導体チップ１３０の上面１３２上の補助基板１３４を除去する。また、このとき、接着層１３６を共に除去することができる。次に、図１及び図２に図示されたようなスクライビング・ライン１２に沿って、インターポーザ・ウェーハ１０をダイシングし、下部半導体チップ１３０が電気的にそれぞれ連結された複数のインターポーザ１２０を形成する。

【0157】

図１８を参照すれば、インターポーザ１２０を下部基底基板１１０上に付着する。下部基底基板１１０の上面には上部パッド１１２が配置され、下部基底基板１１０の下面には下部パッド１１４が配置される。下部基底基板１１０とインターポーザ１２０とは、インターポーザ連結部材１２８を介して電気的に連結される。インターポーザ連結部材１２８は、熱圧着工程またはリフロー工程等を利用して、下部基底基板１１０の上部パッド１１２に付着される。下部基底基板１１０の下面には、外部連結部材１１６を配置する。外部連結部材１１６は、例えばソルダボールである。または、外部連結部材１１６は、ピン・グリッド・アレイ、ボール・グリッド・アレイ、ランド・グリッド・アレイのようなグリッド・アレイを有したフリップチップ連結構造を有する。以上の工程により、下部半導体パッケージ１００が完成される。

【0158】

なお、下部半導体パッケージ１００上に、上部半導体パッケージ２００を付着させた後、外部連結部材１１６を下部基底基板１１０に付着したり、または外側モールディング部材１７０を形成した後、外部連結部材１１６を下部基底基板１１０に付着したりする場合も、本発明の技術的思想に含まれることは、本技術分野の当業者には明らかであり、他の工程順序も可能であることも明らかであろう。

【0159】

次に、下部半導体パッケージ１００上に、上部半導体パッケージ２００を実装する態様について説明する。

【0160】

図１９ないし図２１を参照すれば、インターポーザ１２０上に、上部半導体チップ２３０を含む上部半導体パッケージ２００を付着させる。当該付着段階は、下記の段階を含む。

【0161】

図１９を参照すれば、下部モールディング部材１５０の一部を除去し、第１パッケージ連結部材２７０それぞれを露出する開口部１６０を形成する。この時、リソグラフィ・エッチング工程やレーザを利用することができる。開口部１６０は、同じ幅あるいは狭くなる幅を有して下側に延長する。

【0162】

図２０及び図２１を参照すれば、第１パッケージ連結部材２７０と対応して位置する第２パッケージ連結部材２８０を含む、上部半導体パッケージ２００を提供する。第２パッケージ連結部材２８０は、上部半導体パッケージ２００の上部基底基板２１０下側に位置する。ここで、第１パッケージ連結部材２７０それぞれと、第２パッケージ連結部材２８０それぞれとが、電気的に連結されるように、第２パッケージ連結部材２８０それぞれを開口部１６０内に挿入する。これにより、図２１に図示された構造を形成する。下部半導体パッケージ１００と上部半導体パッケージ２００との間に、間隙１８０が形成されうる。

【0163】

図２２を参照すれば、インターポーザ１２０と、下部半導体チップ１３０とを密封する外側モールディング部材１７０を形成する。外側モールディング部材１７０は、インターポーザ連結部材１２８の間を充填し、インターポーザ１２０の側部を密封する。例えば、外側モールディング部材１７０を形成する段階は、インターポーザ連結部材１２８の間を充填するように、インターポーザ１２０をアンダーフィルする段階、及びインターポーザ１２０の側部及びパッケージ連結部材２６０の側部を密封する段階を含む。したがって、外側モールディング部材１７０は、下部基底基板１１０の上側面と接触して拡張している。また、外側モールディング部材１７０は、上部基底基板２１０の下面に接触する接触部分１７２をさらに含む。接触部分１７２は、パッケージ連結部材２６０の内側に延長し、下部半導体チップ１３０と接触しうる。これにより、間隙１８０は、パッケージ連結部材２６０間の内部領域に限定される。間隙１８０は、外側モールディング部材１７０が形成された後、前記パッケージの外部環境に露出されない。

【0164】

次に、下部半導体パッケージ１００と、上部半導体パッケージ２００とを電気的に連結し、図７に図示された半導体パッケージ１を完成する。かような電気的連結は、第１パッケージ連結部材２７０と第２パッケージ連結部材２８０とを、電気的及び物理的に連結して具現することができる。第１パッケージ連結部材２７０と第２パッケージ連結部材２８０とは、熱圧着工程またはリフロー工程等を利用して互いに連結されうる。下部半導体パッケージ１００と上部半導体パッケージ２００との間に、間隙１８０を形成してもよい。

【0165】

また、外側モールディング部材１７０を形成する工程、及び下部半導体パッケージ１００と上部半導体パッケージ２００とを電気的に連結する工程は、前述した順序とは逆順に行ってもよい。

【0166】

図２３ないし図２８は、図７に図示された実施形態の下部モールディング部材１５０とは異なるモールディング部材を形成する場合を図示する拡大図である。簡略化のため、図７を参照して説明した実施形態と重複する説明は省略する。

【0167】

図２３を参照すれば、下部モールディング部材１５０ａは、下部連結部材１４０間を充填するアンダーフィル部材１５１ａと、アンダーフィル部材１５１ａ上に位置し、下部半導体チップ１３０を密封する側面モールディング部材１５２ａとを含む。アンダーフィル部材１５１ａは、下部連結部材１４０の下側を充填し、下部半導体チップ１３０の側面の一部を密封する。アンダーフィル部材１５１ａは、パッケージ連結部材２６０と接触し、下部半導体チップ１３０とパッケージ連結部材２６０と間の一部領域、及びパッケージ連結部材２６０間の一部領域を密封する。側面モールディング部材１５２ａは、アンダーフィル部材１５１ａの上側に位置し、下部半導体チップ１３０の側面を密封する。また、側面モールディング部材１５２ａは、下部半導体チップ１３０とパッケージ連結部材２６０との間の一部領域、及びパッケージ連結部材２６０間の一部領域を密封する。

【0168】

側面モールディング部材１５２ａの最上面は、下部半導体チップ１３０の最上面と同じ高さであり、同一平面である。または、下部半導体チップ１３０の最上面及び側面モールディング部材１５２ａの最上面は、５μｍ以下の高さの段差を形成してもよい。この場合、図１３を参照して説明した前記除去段階で、下部半導体チップ１３０と下部モールディング部材１５０ａとが同じ高さで同一平面の最上面を有するように形成した後、一部領域を除去することによって形成できる。

【0169】

アンダーフィル部材１５１ａと側面モールディング部材１５２ａとは、互いに異なる物質である。例えば、アンダーフィル部材１５１ａは、側面モールディング部材１５２ａに比べて、流動性が大きい物質であって、これによって、下部半導体チップ１３０下の下部連結部材１４０を取り囲むように、アンダーフィル部材１５１ａの流動が強化されうる。側面モールディング部材１５２ａは、相対的に流動的ではない。側面モールディング部材１５２ａは、アンダーフィル部材１５１ａに比べて、高い熱膨張係数を有する物質から構成することができる。アンダーフィル部材１５１ａと、側面モールディング部材１５２ａとが同じ材質を有する場合も、本発明の技術的思想に含まれる。または、アンダーフィル部材１５１ａと側面モールディング部材１５２ａとは、同じ物質であって、同じ工程で形成されたり、あるいは異なる工程で形成されうる。例えば、アンダーフィル部材１５１ａと側面モールディング部材１５２ａとは、モールデッド・アンダーフィル（ＭＵＦ：ｍｏｌｄｅｄ ｕｎｄｅｒｆｉｌｌ）方式で形成される。

【0170】

図２４を参照すれば、下部モールディング部材１５０ｂは、アンダーフィル部材１５１ｂと側面モールディング部材１５２ｂとを含む。アンダーフィル部材１５１ｂは、下部連結部材１４０の下側を充填し、下部半導体チップ１３０の側面の一部を密封する。アンダーフィル部材１５１ｂは、下部連結部材１４０間と、下部半導体チップ１３０とパッケージ連結部材２６０との間の一部領域、及びパッケージ連結部材２６０間の一部領域を密封する。側面モールディング部材１５２ｂは、アンダーフィル部材１５１ｂの上側に位置し、下部半導体チップ１３０の上部側面を密封する。また、側面モールディング部材１５２ｂは、下部半導体チップ１３０とパッケージ連結部材２６０との間の一部領域、及びパッケージ連結部材２６０間の一部領域を密封する。

【0171】

側面モールディング部材１５２ｂの最上面は、下部半導体チップ１３０の最上面から面位が低下するリセス部分１５３ｂが形成されうる。具体的には、側面モールディング部材１５２ｂの最上面は、下部半導体チップ１３０と接触する領域から遠ざかるに連れ、下側に向かってリセスされる程度が大きくなる（例えば、図２４の右側部分）。かようなリセスは、図１３を参照して説明した前記除去段階で形成されうる。例えば、下部半導体チップ１３０を構成する物質を、側面モールディング部材１５２ｂを構成する物質に比べて、耐摩耗性または耐化学性が大きい物質とし、側面モールディング部材１５２ｂの除去速度を、下部半導体チップ１３０の除去速度に比べて速くすることによって、リセス部分１５３ｂを形成できる。前記リセスされた側面モールディング部材１５２ｂは、下部半導体チップ１３０のエッジで生じうる下部半導体チップ１３０の動作や外部影響による熱集中または応力集中に対する緩衝機能を行うことができる。

【0172】

図２５を参照すれば、下部モールディング部材１５０ｃは、アンダーフィル部材１５１ｃと側面モールディング部材１５２ｃとを含む。アンダーフィル部材１５１ｃは、下部連結部材１４０の下側を充填し、下部半導体チップ１３０の側面の一部を密封する。アンダーフィル部材１５１ｃは、下部半導体チップ１３０とパッケージ連結部材２６０との間の一部領域、及びパッケージ連結部材２６０間の一部領域を密封する。側面モールディング部材１５２ｃは、アンダーフィル部材１５１ｃの上側に位置し、下部半導体チップ１３０の側面の一部を密封する。また、側面モールディング部材１５２ｃは、下部半導体チップ１３０とパッケージ連結部材２６０との間の一部領域、及びパッケージ連結部材２６０間の一部領域を密封する。

【0173】

側面モールディング部材１５２ｃの最上面には、下部半導体チップ１３０の最上面に比べて突出する突出部分１５４ｃが形成されうる。具体的には、側面モールディング部材１５２ｃの最上面は、下部半導体チップ１３０と接触する領域から遠ざかるに連れ、上側に向かって突出する程度が大きくなる（例えば、図２５の右側部分）。かような突出は、図１３を参照して説明した前記除去段階で形成される。例えば、下部半導体チップ１３０を構成する物質を、側面モールディング部材１５２ｃを構成する物質に比べて、耐摩耗性または耐化学性が小さい物質とし、側面モールディング部材１５２ｂの除去速度を、下部半導体チップ１３０の除去速度に比べて遅くすることによって前記突出部分１５４ｃを形成する。前記突出部分１５４ｃを含む側面モールディング部材１５２ｃは、下部半導体チップ１３０を、上部半導体パッケージ２００から離隔させる間隙１８０の密封度を向上する。

【0174】

図２６を参照すれば、下部モールディング部材１５０ｄは、アンダーフィル部材１５１ｄ及び側面モールディング部材１５２ｄを含む。アンダーフィル部材１５１ｄは、下部連結部材１４０の下側を充填し、下部半導体チップ１３０の側面を全体的に密封する。また、アンダーフィル部材１５１ｄは、パッケージ連結部材２６０から、側面モールディング部材１５２ｄによって離隔されている。側面モールディング部材１５２ｄは、アンダーフィル部材１５１ｄの外側に位置し、アンダーフィル部材１５１ｄの側面を全体的に密封する。また、側面モールディング部材１５２ｄは、アンダーフィル部材１５１ｄと、パッケージ連結部材２６０との間の領域、及びパッケージ連結部材２６０間の領域を密封する。

【0175】

このようなアンダーフィル部材１５１ｄは、側面モールディング部材１５２ｄによって、パッケージ連結部材２６０から離隔され、アンダーフィル部材１５１ｄと側面モールディング部材１５２ｄとの熱膨張係数の差が低減し、パッケージ連結部材２６０の熱破損によるダメージを低減できる。また、パッケージ連結部材２６０は、側面モールディング部材１５２ｄだけで取り囲まれ、パッケージ連結部材２６０と、側面モールディング部材１５２ｄと接合信頼性が上昇しうる。またパッケージ連結部材２６０のための開口部を形成するエッチング段階で、側面モールディング部材１５２ｄだけをエッチングするので、エッチング信頼性を上昇させる。

【0176】

アンダーフィル部材１５１ｄの最上面、及び側面モールディング部材１５２ｄの最上面は、下部半導体チップ１３０の最上面と同じ高さであり、同一平面を形成する。または、アンダーフィル部材１５１ｄの最上面及び側面モールディング部材１５２ｄの最上面は、５μｍ以下の高さの段差を有する。これは、図１３を参照して説明した前記除去段階で、下部半導体チップと１３０と、下部モールディング部材１５０ｄとが同じ高さで同一平面の最上面を有するように形成した後、一部領域を除去して形成できる。

【0177】

図２７を参照すれば、下部モールディング部材１５０ｅは、アンダーフィル部材１５１ｅ及び側面モールディング部材１５２ｅを含む。アンダーフィル部材１５１ｅは、下部連結部材１４０の下側を充填し、下部半導体チップ１３０の側面を全体的に密封する。また、アンダーフィル部材１５１ｅは、パッケージ連結部材２６０から、側面モールディング部材１５２ｅによって離隔されている。側面モールディング部材１５２ｅは、アンダーフィル部材１５１ｅの外側に位置し、アンダーフィル部材１５１ｅの側面を全体的に密封する。また、側面モールディング部材１５２ｅは、アンダーフィル部材１５１ｅと、パッケージ連結部材２６０との間の領域及びパッケージ連結部材２６０間の領域を密封する。

【0178】

アンダーフィル部材１５１ｅの最上面及び側面モールディング部材１５２ｅの最上面には、面位が低下するリセス部分１５３ｅが形成される。具体的には、アンダーフィル部材１５１ｅの最上面及び側面モールディング部材１５２ｅの最上面は、下部半導体チップ１３０と接触する領域から遠ざかるに連れ、下側に向かってリセスされる程度が大きくなる。かようなリセスは、図１３を参照して説明した前記除去段階で形成される。例えば、下部半導体チップ１３０を構成する物質を、アンダーフィル部材１５１ｅ及び側面モールディング部材１５２ｅを構成する物質に比べて、耐摩耗性または耐化学性が大きい物質にすることによって、リセス部分１５３ｅが形成される。前記リセスされたアンダーフィル部材１５１ｅ及び側面モールディング部材１５２ｅは、下部半導体チップ１３０のエッジで生じうる下部半導体チップ１３０の動作や外部影響による熱集中または応力集中に対する緩衝機能を行うことができる。

【0179】

図２８を参照すれば、下部モールディング部材１５０ｆは、アンダーフィル部材１５１ｆ及び側面モールディング部材１５２ｆを含む。アンダーフィル部材１５１ｆは、下部連結部材１４０の下側を充填し、下部半導体チップ１３０の側面を全体的に密封する。また、アンダーフィル部材１５１ｆは、パッケージ連結部材２６０から、側面モールディング部材１５２ｆによって離隔されている。側面モールディング部材１５２ｆは、アンダーフィル部材１５１ｆの外側に位置し、アンダーフィル部材１５１ｆの側面を全体的に密封する。また、側面モールディング部材１５２ｆは、アンダーフィル部材１５１ｆとパッケージ連結部材２６０との間の領域及びパッケージ連結部材２６０間の領域を密封する。

【0180】

アンダーフィル部材１５１ｆの最上面及び側面モールディング部材１５２ｅの最上面は、下部半導体チップ１３０の最上面に比べて突出する突出部分１５４ｆが形成される。具体的には、アンダーフィル部材１５１ｆの最上面及び側面モールディング部材１５２ｆの最上面は、下部半導体チップ１３０と接触する領域から遠ざかるに連れ、上側に向かって突出する程度が大きくなる。かような突出は、図１３を参照して説明した前記除去段階により形成される。例えば、下部半導体チップ１３０を構成する物質を、アンダーフィル部材１５１ｆ及び側面モールディング部材１５２ｆを構成する物質に比べて、耐摩耗性または耐化学性が小さい物質にすることによって、前記突出部分１５４ｆが形成される。前記突出部分１５４ｆを含むアンダーフィル部材１５１ｆ及び側面モールディング部材１５２ｆは、下部半導体チップ１３０のエッジで生じうる下部半導体チップ１３０の動作や外部影響による熱集中または応力集中に対する緩衝機能を行うことができる。

【0181】

次に、図２９および図３０を参照して、下部半導体パッケージ１００の側面を覆う、異なる外側モールディング部材を形成する態様について説明する。

【0182】

図２９は、本発明の一実施形態による半導体パッケージ１ａを図示する断面図である。図２９に図示された実施形態は、図７に図示された実施形態と比較して、インターポーザ１２０が、第２パッド１２４を含まない場合のものである。簡略化のため、図７を参照して説明した実施形態と重複する説明は省略する。

【0183】

図２９を参照すれば、半導体パッケージ１ｂは、インターポーザ１２０ａを含む下部半導体パッケージ１００と、上部半導体パッケージ２００とを含む。インターポーザ１２０ａは、図４を参照して述べたように、ビア１２２を含み、第２パッド１２４を含まない。この場合、インターポーザ１２０ａの配線パターン層１２６に含まれた配線パターンとビア１２２とは、物理的に連結されて電気的に連結される。

【0184】

図３０は、本発明の一実施形態による半導体パッケージ１ｂを図示する断面図である。図３０に図示された実施形態は、図７に図示された実施形態と比較して、異なる外側モールディング部材１７０を有する。簡略化のため、図７を参照して説明した実施形態と重複する説明は省略する。

【0185】

図３０を参照すれば、半導体パッケージ１ｂは、インターポーザ１２０を含む下部半導体パッケージ１００と、上部半導体パッケージ２００とを含む。インターポーザ１２０、下部半導体チップ１３０及びパッケージ連結部材２６０の一部は、外側モールディング部材１７０ａによって密封され、これによって、外部から保護されうる。外側モールディング部材１７０ａは、インターポーザ１２０の側部を密封する。また、外側モールディング部材１７０ａは、インターポーザ１２０の下側を充填するように延び、さらにインターポーザ連結部材１２８の間を充填する。これにより、外側モールディング部材１７０ａは、インターポーザ連結部材１２８を取り囲んで封止することができる。

【0186】

外側モールディング部材１７０ａは、ＭＵＦ方式等で形成され、下部モールディング部材１５０及びパッケージ連結部材２６０の側部の一部を密封するように接触して延長しうる。外側モールディング部材１７０ａは、下部基底基板１１０の上面に広がって接触する。外側モールディング部材１７０ａは、上部半導体パッケージ２００から離隔されている。下部モールディング部材１５０の最上面と、外側モールディング部材１７０ａの最上面とは、同じ平面となるように形成される。さらに、下部半導体チップ１３０の最上面と、外側モールディング部材１７０ａの最上面は、同じ高さであり、同一平面となるように形成される。または、下部モールディング部材１５０、外側モールディング部材１７０ａ、及び下部半導体チップ１３０の最上面は、それぞれ相互に５μｍ以下の段差を有する。

【0187】

半導体パッケージ１ｂは、下部半導体パッケージ１００と上部半導体パッケージ２００との間に位置する第１間隔１８０ａ、及び第２間隙１８０ｂをさらに含む。第１間隙１８０ａはパッケージ連結部材２６０間の内部領域に位置し、第２間隙１８０ｂはパッケージ連結部材２６０の外側領域に位置する。第１間隔１８０ａ及び第２間隙１８０ｂは、さらに大きい連続した間隙に形成してもよい。

【0188】

次に、図３１ないし図３３を参照して、図９ないし図１８を参照して説明した工程に後続する、本発明の一実施形態による図３０の半導体パッケージ１ｂを形成する方法について説明する。

【0189】

図３１を参照すれば、図１８に図示されたように、形成された構造物に、外側モールディング部材１７０ａを形成する。外側モールディング部材１７０ａは、インターポーザ連結部材１２８間を充填し、インターポーザ連結部材１２８を取り囲んで封止する。また、外側モールディング部材１７０ａは、インターポーザ１２０の側部と、下部モールディング部材１５０の側部とを密封する。外側モールディング部材１７０ａは、ＭＵＦ方式で形成される。外側モールディング部材１７０ａの最上面は、下部半導体チップ１３０の最上面と同じ高さであり、同一平面である。または、下部半導体チップ１３０の最上面と、外側モールディング部材１７０ａの最上面とは、５μｍ以下の段差を有する。

【0190】

図３２を参照すれば、下部モールディング部材１５０の一部を除去し、第１パッケージ連結部材２７０それぞれを露出させる開口部１６０を形成する。開口部１６０は、リソグラフィ・エッチング工程あるいはレーザ等を利用して形成することができる。開口部１６０は、同じ幅あるいは狭くなる幅を有するように下側に延長する。

【0191】

図３３を参照すれば、第１パッケージ連結部材２７０と対応して位置する第２パッケージ連結部材２８０を含む上部半導体パッケージ２００を提供する。第２パッケージ連結部材２８０は、上部半導体パッケージ２００の上部基底基板２１０下側に位置する。下部半導体パッケージ１００上に、上部半導体パッケージ２００を位置させる。次に、第１パッケージ連結部材２７０それぞれと、第２パッケージ連結部材２８０それぞれと物理的に接触するように、第２パッケージ連結部材２８０それぞれを、開口部１６０内に挿入する。

【0192】

次に、下部半導体パッケージ１００と、上部半導体パッケージ２００とを電気的に連結する。すなわち、第１パッケージ連結部材２７０と第２パッケージ連結部材２８０とを連結する。当該連結工程は、熱圧着工程やリフロー工程等を利用できる。これにより、図３０に図示された半導体パッケージ１ｂを完成する。

【0193】

図３４は、図７に図示された実施形態と比較して、異なる外側モールディング部材を有する本発明の一実施形態による半導体パッケージ１ｃを図示する断面図である。簡略化のため、図７を参照して説明した構成要素と同一の構成要素についての説明は省略する。

【0194】

図３４を参照すれば、半導体パッケージ１ｃは、インターポーザ１２０を含む下部半導体パッケージ１００と、上部半導体パッケージ２００とを含む。外側モールディング部材１７０ｃは、インターポーザ連結部材１２８間を充填し、インターポーザ１２０の側部を密封する。また、下部モールディング部材１５０の側部は、外側モールディング部材１７０ｃによって密封されずに露出しうる。従って、第３間隙１８０ｃは、前述の実施形態の第２間隙１８０ｂに比べて密封されない。第１間隔１８０ａ、第２間隔１８０ｂ及び第３間隙１８０ｃの厚みは、さらに大きく形成することができる。

【0195】

図３５及び図３６は、それぞれ図７及び図３０に図示された実施形態と比較して、複数の下部半導体チップ１３０を有する本発明の一部実施形態による半導体パッケージ１ｄ，１ｅを図示する断面図である。簡略化のため、図７及び図３０を参照して説明した実施形態と重複する説明は省略する。

【0196】

図３５を参照すれば、半導体パッケージ１ｄは、インターポーザ１２０上に位置した複数の下部半導体チップ１３０ｄを含む。半導体パッケージ１ｄは、上部半導体パッケージ２００内に含まれた複数の上部半導体チップ２３０ｄを含む。半導体パッケージ１ｄは、図７を参照して説明した外側モールディング部材１７０を含む。下部半導体チップ１３０ｄは、ロジック半導体チップ、メモリ半導体チップ、またはそれらの組合せである。上部半導体チップ２３０ｄは、ロジック半導体チップ、メモリ半導体チップ、またはそれらの組合せである。２つの下部半導体チップ１３０ｄではなく、１つ（図７）あるいは２個を超える下部半導体チップ１３０ｄを有することができる。または、２つの上部半導体チップ２３０ｄではなく、１つ（図７）あるいは２つを超える上部半導体チップ２３０ｄを有することができる。

【0197】

図３６を参照すれば、半導体パッケージ１ｅは、インターポーザ１２０上に位置した複数の下部半導体チップ１３０ｅを含む。半導体パッケージ１ｅは、上部半導体パッケージ２００内に含まれた複数の上部半導体チップ２３０ｅを含む。半導体パッケージ１ｅは、図３０を参照して説明した外側モールディング部材１７０ａを含む。下部半導体チップ１３０ｅは、ロジック半導体チップ、メモリ半導体チップ、またはそれらの組合せである。上部半導体チップ２３０ｅは、ロジック半導体チップ、メモリ半導体チップ、またはそれらの組合せである。２つではなく、１つ（図７）あるいは２個を超える下部半導体チップ１３０ｅを有してもよい。または、２つではなく、１つ（図７）あるいは２つを超える上部半導体チップ２３０ｅを有してもよい。

【0198】

図３７は、前述とは異なるインターポーザ１２０を有する、本発明の一実施形態による半導体パッケージ２を図示する断面図である。簡略化のため、図７を参照して説明した構成要素と同一の構成要素についての説明は省略する。また、本実施形態と前述の実施形態を組み合わせた場合も、本発明の技術的思想に含まれることは、本技術分野の当業者であるならば、理解することができるであろう。

【0199】

図３７を参照すれば、半導体パッケージ２は、インターポーザ１２０ａを含む。インターポーザ１２０ａは、受動素子１２９ａ、能動素子１２９ｂ、またはそれらをいずれも含む。受動素子１２９ａは端子パッドを介して電気的連結する電子素子であり、例えば、抵抗素子、インダクタ素子、キャパシタ素子またはスイッチ素子であるが、本発明の技術的思想はこれらに限定されない。能動素子１２９ｂは、例えば、演算増幅器（ｏｐｅｒａｔｉｏｎａｌ ａｍｐｌｉｆｉｅｒ）、ダイオードまたはトランジスタであるが、これらに限定されない。また、受動素子１２９ａ及び能動素子１２９ｂは、インターポーザ１２０の上部、下部または内部に位置しうる。

【0200】

図３８ないし図４２は、異なるパッケージ連結部材２６０を有する、本発明の一部実施形態による半導体パッケージ３ａ，３ｂ，３ｃ，３ｄ，３ｅを図示する断面図である。簡略化のため、図７を参照して説明した実施形態と重複する説明は省略する。なお、図３８ないし図４２に図示されたパッケージ連結部材２６０ａ，２６０ｂ，２６０ｃ，２６０ｄ，２６０ｅは、熱圧着工程またはリフロー工程によって変形され、開口部１６０内に充填されるということに留意すべきである。

【0201】

図３８を参照すれば、半導体パッケージ３ａは、インターポーザ１２０と上部半導体パッケージ２００とを連結するパッケージ連結部材２６０ａを含む。パッケージ連結部材２６０ａは、インターポーザ１２０と電気的に連結される第１パッケージ連結部材２７０ａ、及び上部半導体パッケージ２００と電気的に連結される第２パッケージ連結部材２８０ａを含む。第１パッケージ連結部材２７０ａと、第２パッケージ連結部材２８０ａとは、いずれも球形である。当該球形は、接着された上下面が若干平たく変形されてもよい。また、第１パッケージ連結部材２７０ａと、第２パッケージ連結部材２８０ａとは、熱圧着工程またはリフロー工程等を利用して互いに連結され、一体型構造に変形されうる。第１パッケージ連結部材２７０ａと第２パッケージ連結部材２８０ａとは、互いに異なる大きさを有する。例えば、第１パッケージ連結部材２７０ａは、第２パッケージ連結部材２８０ａに比べてより小サイズである。

【0202】

図３９を参照すれば、半導体パッケージ３ｂは、インターポーザ１２０と上部半導体パッケージ２００とを連結するパッケージ連結部材２６０ｂを含む。パッケージ連結部材２６０ｂは、インターポーザ１２０と電気的に連結される第１パッケージ連結部材２７０ｂ、及び上部半導体パッケージ２００と電気的に連結される第２パッケージ連結部材２８０ｂを含む。第１パッケージ連結部材２７０ｂ及び第２パッケージ連結部材２８０ｂは、球形または半球形に形成できる。例えば、第１パッケージ連結部材２７０ｂを半球形に形成し、第２パッケージ連結部材２８０ｂを球形に形成できる。または、前記球形及び前記半球形は、接着された上下面を若干平たく変形してもよい。また、第１パッケージ連結部材２７０ｂと、第２パッケージ連結部材２８０ｂとは、熱圧着工程またはリフロー工程等を利用して互いに連結され、一体型構造に変形されうる。また、第１パッケージ連結部材２７０ｂと、第２パッケージ連結部材２８０ｂは、互いに異なる大きさを有する。例えば、第１パッケージ連結部材２７０ｂは、第２パッケージ連結部材２８０ｂに比べてより小サイズである。また、第１パッケージ連結部材２７０ｂが、第２パッケージ連結部材２８０ｂに比べて、より大きいサイズを有する場合も、本発明の技術的思想に含まれる。

【0203】

図４０を参照すれば、半導体パッケージ３ｃは、インターポーザ１２０と、上部半導体パッケージ２００とを連結するパッケージ連結部材２６０ｃを含む。パッケージ連結部材２６０ｃは、インターポーザ１２０と電気的に連結される第１パッケージ連結部材２７０ｃ、及び上部半導体パッケージ２００と電気的に連結される第２パッケージ連結部材２８０ｃを含む。第１パッケージ連結部材２７０ｃ及び第２パッケージ連結部材２８０ｂは、円柱状または多角形柱状に形成できる。また、第１パッケージ連結部材２７０ｃと、第２パッケージ連結部材２８０ｃとは、熱圧着工程またはリフロー工程等を利用して互いに連結され、一体型構造に変形されうる。第１パッケージ連結部材２７０ｃは、第２パッケージ連結部材２８０ｃに比べてより小サイズである。また、第１パッケージ連結部材２７０ｂが、第２パッケージ連結部材２８０ｂに比べて、より大きいサイズを有する場合も、本発明の技術的思想に含まれる。

【0204】

図４１を参照すれば、半導体パッケージ３ｄは、インターポーザ１２０と上部半導体パッケージ２００とを連結するパッケージ連結部材２６０ｄを含む。パッケージ連結部材２６０ｄは、インターポーザ１２０と電気的に連結される第１パッケージ連結部材２７０ｄと、上部半導体パッケージ２００と電気的に連結される第２パッケージ連結部材２８０ｄと、第１パッケージ連結部材２７０ｄおよび第２パッケージ連結部材２８０ｄの間に位置する第３パッケージ連結部材２９０ｄとを含む。第１パッケージ連結部材２７０ｄ及び第２パッケージ連結部材２８０ｄいずれも、球形または半球形に形成できる。第３パッケージ連結部材２９０ｄは、球形、半球形、円柱または多角形柱に形成できる。また、第１パッケージ連結部材２７０ｄと第２パッケージ連結部材２８０ｄとは、熱圧着工程またはリフロー工程等を利用して互いに連結され、一体型構造に変形されうる。第１パッケージ連結部材２７０ｃは、第２パッケージ連結部材２８０ｃに比べてより小サイズである。第３パッケージ連結部材２９０ｄは、第１パッケージ連結部材２７０ｄ、第２パッケージ連結部材２８０ｄそれらいずれにも比べてより小サイズである。また、第１パッケージ連結部材２７０ｄ、第２パッケージ連結部材２８０ｄ及び第３パッケージ連結部材２９０ｄの大きさ関係が異なる場合も、本発明の技術的思想に含まれる。

【0205】

図４２を参照すれば、半導体パッケージ３ｅは、インターポーザ１２０と、上部半導体パッケージ２００とを連結するパッケージ連結部材２６０ｅを含む。パッケージ連結部材２６０ｅは、インターポーザ１２０と電気的に連結される第１パッケージ連結部材２７０ｅと、及び上部半導体パッケージ２００と電気的に連結される第２パッケージ連結部材２８０ｅとを含む。第１パッケージ連結部材２７０ｅと、第２パッケージ連結部材２８０ｅとは、いずれも球形である。当該球形は、接着された上下面を若干平たく変形してもよい。また、第１パッケージ連結部材２７０ｅと、第２パッケージ連結部材２８０ｅとは、熱圧着工程またはリフロー工程等を利用して互いに連結され、一体型構造に変形されうる。第１パッケージ連結部材２７０ｅと、第２パッケージ連結部材２８０ｅとは、互いに異なる大きさを有する。例えば、第１パッケージ連結部材２７０ｅは、第２パッケージ連結部材２８０ｅに比べてより大きい。

【0206】

次に、図４３ないし図４６を参照して、図９ないし図１２を参照して説明した工程に後続する、本発明の一実施形態による半導体パッケージ４を形成する方法を、工程別に説明する。

【0207】

図４３を参照すれば、下部半導体チップ１３０を密封する下部モールディング部材１５０を形成した後、下部半導体チップ１３０上に位置する下部モールディング部材１５０の一部を除去する。当該除去段階で、下部半導体チップ１３０の上面１３２及び第１パッケージ連結部材２７０の上面２７２を露出させうる。また、前記除去段階は、下部半導体チップ１３０の上側部分を除去する薄型化の段階を含み、下部半導体チップ１３０は、さらに薄くに形成できる。前記除去段階は、例えば、化学的機械的研磨法（ＣＭＰ）によって行われる。

【0208】

次に、図１４ないし図１６を参照して説明した工程を行うことにより、インターポーザ・ウェーハ１０を薄型化し、インターポーザ・ウェーハ１０を貫通するビア１２２を形成し、ビア１２２と電気的に連結されるように、インターポーザ１２０に付着したインターポーザ連結部材１２８を形成する。

【0209】

図４４を参照すれば、インターポーザ・ウェーハ１０をダイシングし、下部半導体チップ１３０が電気的にそれぞれ連結された複数のインターポーザ１２０を形成する。次に、図１８を参照して説明した工程を行うことにより、インターポーザ１２０を下部基底基板１１０上に付着させ、下部基底基板１１０とインターポーザ１２０とを、インターポーザ連結部材１２８を介して電気的に連結する。また、下部基底基板１１０の下面に外部連結部材１１６を形成することにより、下部半導体パッケージ１００を形成する。

【0210】

図４５を参照すれば、上部半導体パッケージ２００を提供する。下部半導体パッケージ１００の第１パッケージ連結部材２７０の露出された上面１３２上に、第１導電突出部２７４をさらに形成する。第１導電突出部２７４は、下部半導体チップ１３０の上面１３２から突出している。第１導電突出部２７４は導電物を含み、例えば、ソルダボールまたはメッキ法、あるいはソルダペーストを利用して形成することができる。

【0211】

上部半導体パッケージ２００は、第１パッケージ連結部材２７０に対応して位置する第２導電突出部２８４を含む。第２導電突出部２８４は、上部半導体パッケージ２００の上部基底基板２１０下側に位置する。第２導電突出部２８４は、上部半導体チップ２３０の下部パッド２１４から突出している。第２導電突出部２８４は導電物を含み、例えば、ソルダボールまたはメッキ法、あるいはソルダペーストを利用して形成することができる。

【0212】

下部半導体パッケージ１００上に、上部半導体パッケージ２００を配置する。次に、下部半導体パッケージ１００と、上部半導体パッケージ２００とを電気的に連結する。例えば、第１導電突出部２７４それぞれと、第２導電突出部２８４それぞれとを、物理的に連結する。第１導電突出部２７４それぞれと第２導電突出部２８４とは、熱圧着工程またはリフロー工程等を利用して互いに連結され、これによって、パッケージ連結部材２６０（図４６）を形成する。下部半導体パッケージ１００と上部半導体パッケージ２００との間に、間隙１８０（図４６）を形成する。

【0213】

図４６を参照すれば、インターポーザ１２０と、下部半導体チップ１３０とを密封する外側モールディング部材１７０を形成することによって、半導体パッケージ４を完成する。外側モールディング部材１７０を形成する工程は、図２２を参照して説明した工程と同様であり、簡明な説明のために省略する。外側モールディング部材１７０を形成する工程、及び下部半導体パッケージ１００と上部半導体パッケージ２００とを電気的に連結する工程は、前述した順序と逆順に行われうる。

【0214】

次に、図４７ないし図５３を参照して、本発明の一実施形態による半導体パッケージ５を形成する方法について説明する。図９ないし図２２を参照して説明した実施形態と重複する部分は省略する。

【0215】

図４７を参照すれば、インターポーザ・ウェーハ１０は、複数のビア１２２を有するインターポーザ１２０を含む。インターポーザ・ウェーハ１０上に、下部半導体チップ１３０を付着させる。下部半導体チップ１３０の下側には、下部連結部材１４０を配置しうる。下部半導体チップ１３０は、下部連結部材１４０を介して、インターポーザ１２０の配線パターン層１２６と電気的に連結される。また、下部半導体チップ１３０は、下部連結部材１４０を介して、ビア１２２に電気的に連結される。次に、下部半導体チップ１３０を密封する下部モールディング部材１５０を形成する。

【0216】

図４８を参照すれば、下部半導体チップ１３０上に位置する下部モールディング部材１５０の一部を除去する。当該除去段階で、下部半導体チップ１３０の上面１３２が露出する。また、前記除去段階は、下部半導体チップ１３０を薄型化する段階を含み、下部半導体チップ１３０は、薄くされる。次に、図１４ないし図１６を参照して説明した工程を行う。こうして、インターポーザ・ウェーハ１０は薄型化され、インターポーザ・ウェーハ１０を貫通するビア１２２が形成され、ビア１２２と電気的に連結されるように、インターポーザ１２０に付着したインターポーザ連結部材１２８を形成する。

【0217】

図４９を参照すれば、インターポーザ・ウェーハ１０をダイシングし、複数のインターポーザ１２０を形成する。それぞれのインターポーザ１２０上には、一つまたはそれ以上の下部半導体チップ１３０が付着され、電気的にそれぞれ連結される（図４９には、一つの要素のみが図示されている）。次に、図１８を参照して説明した工程を行う。これにより、インターポーザ１２０を下部基底基板１１０上に付着させ、下部基底基板１１０とインターポーザ１２０とを、インターポーザ連結部材１２８を介して電気的に連結する。また、下部基底基板１１０の下面には、外部連結部材１１６を形成する。これにより、下部半導体パッケージ１００が形成される。

【0218】

図５０を参照すれば、下部モールディング部材１５０の一部を除去し、インターポーザ１２０を露出させる開口部１６０ａを形成する。開口部１６０ａは、リソグラフィ・エッチング工程あるいはレーザを利用して形成することができる。開口部１６０ａは、同じ幅あるいは下側に狭くなる幅を有するように下側に延長しうる。

【0219】

図５１を参照すれば、開口部１６０ａを導電物で充填し、第１パッケージ連結部材５７０を形成する。また、第１パッケージ連結部材５７０は、上側に、第１導電突出部５７４をさらに含む。第１導電突出部５７４は、下部半導体チップ１３０の上面１３２に比べて突出している。第１導電突出部５７４は導電物を含み、例えば、ソルダボールまたはメッキ法あるいはソルダペーストを利用して形成されうる。

【0220】

図５２を参照すれば、上部半導体パッケージ２００を提供する。上部半導体パッケージ２００は、第１パッケージ連結部材５７０に対応して位置する第２導電突出部５８４を含む。第２導電突出部５８４は、上部半導体パッケージ２００の上部基底基板２１０下側に位置し、上部半導体チップ２３０の下部パッド２１４から突出するように形成されうる。第２導電突出部５８４は導電物を含み、例えば、ソルダボールまたはメッキ法、あるいはソルダペーストを利用して形成されうる。

【0221】

下部半導体パッケージ１００上に、上部半導体パッケージ２００を位置させる。次に、下部半導体パッケージ１００と、上部半導体パッケージ２００とを電気的に連結する。例えば、第１導電突出部５７４それぞれと、第２導電突出部５８４それぞれとを、物理的に連結する。第１導電突出部５７４それぞれと第２導電突出部５８４とは、熱圧着工程またはリフロー工程等を利用して互いに連結され、パッケージ連結部材５６０（図５３）を形成する。下部半導体パッケージ１００と上部半導体パッケージ２００との間には、間隙１８０（図５３）が形成される。

【0222】

図５３を参照すれば、インターポーザ１２０と下部半導体チップ１３０とを密封する外側モールディング部材１７０を形成して、半導体パッケージ５を完成する。外側モールディング部材１７０を形成する工程は、図２２を参照して説明した工程と同様であり、簡明のために説明は省略する。外側モールディング部材１７０を形成する工程、及び下部半導体パッケージ１００と上部半導体パッケージ２００とを電気的に連結する工程は、説明した順序と逆順に行われうる。

【0223】

次に、図５４ないし図５７を参照して、本発明の一実施形態による、異なるモールディング部材を有する半導体パッケージ６ａ，６ｂ，６ｃ，６ｄについて説明する。図７を参照して説明した実施形態と重複する説明は省略する。

【0224】

図５４を参照すれば、半導体パッケージ６ａは、基底基板６１０、インターポーザ６２０及び半導体チップ６３０を含む。半導体パッケージ６ａは、基底基板６１０、基底基板６１０上のビア６２２を有するインターポーザ６２０、及びインターポーザ６２０上のインターポーザ６２０に電気的に連結された半導体チップ６３０を含む。また、半導体パッケージ６ａは、インターポーザ６２０を密封するモールディング部材６７０をさらに含む。

【0225】

基底基板６１０は、ガラス、セラミックまたはプラスチックを含む半導体パッケージ用基板であって、例えば、印刷回路基板、セラミック基板またはテープ配線基板である。基底基板６１０の上面には上部パッド６１２が位置し、基底基板６１０の下面には、下部パッド６１４が位置しうる。

【0226】

基底基板６１０の下部パッド６１４には、外部連結部材６１６が、電気的に連結されるように位置しうる。外部連結部材６１６を介して、下部基底基板６１０は、外部と電気的に連結される。外部連結部材６１６は、例えばソルダボールである。または、外部連結部材６１６は、ピン・グリッド・アレイ、ボール・グリッド・アレイ、ランド・グリッド・アレイのようなグリッド・アレイを有したフリップチップ連結構造を有する。かような外部連結部材６１６は、省略されうる。

【0227】

基底基板６１０上には、インターポーザ６２０が位置しうる。インターポーザ６２０は、基底層６２１、ビア６２２、第１パッド６２３、第２パッド６２４、絶縁層６２５及び配線パターン層６２６を含む。インターポーザ６２０は、図７を参照して説明したインターポーザ１２０に相応する。

【0228】

基底層６２１の下面には、第１パッド６２３が位置し、基底層６２１の上面には、第２パッド６２４が位置しうる。ビア６２２は、基底層６２１の一部領域を貫通しうる。ビア６２２それぞれは、第１パッド６２３それぞれと、第２パッド６２４それぞれとを電気的に連結する。

【0229】

基底層６２１の上側には、絶縁層６２５が位置しうる。絶縁層６２５は、配線パターン層６２６を含む。配線パターン層６２６は、インターポーザ６２０の第２パッド６２４と、電気的に連結されうる。これにより、配線パターン層６２６は、ビア６２２と電気的に連結される。

【0230】

基底層６２１の下側には、インターポーザ連結部材６２８が位置しうる。インターポーザ連結部材６２８は、インターポーザ６２０の第１パッド６２３と接触して電気的に連結され、基底基板６１０の第２パッド６１２と接触して電気的に連結されうる。これにより、インターポーザ連結部材６２８を介して、ビア６２２と基底基板６１０とが電気的に連結される。インターポーザ連結部材６２８は、例えばソルダボールである。または、インターポーザ連結部材６２８は、ピン・グリッド・アレイ、ボール・グリッド・アレイ、ランド・グリッド・アレイのようなグリッド・アレイを有したフリップチップ連結構造を有する。

【0231】

インターポーザ６２０上には、半導体チップ６３０が位置しうる。半導体チップ６３０は、前述のようなロジック半導体チップ、またはメモリ半導体チップである。半導体チップ６３０の下側には、下部連結部材６４０が位置しうる。半導体チップ６３０は、下部連結部材６４０を介して、インターポーザ６２０の配線パターン層６２６と電気的に連結される。また、半導体チップ６３０は、下部連結部材６４０を介して、ビア６２２に電気的に連結される。下部連結部材６４０は、例えばソルダボールであるが、本発明の技術的思想はこれに限定されるものではなく、ボンディング・ワイヤでもよい。または、下部連結部材６４０は、ピン・グリッド・アレイ、ボール・グリッド・アレイ、ランド・グリッド・アレイのようなグリッド・アレイを有したフリップチップ連結構造を有する構成としてもよい。

【0232】

下部連結部材６４０は、インターポーザ連結部材６２８に比べて、密集して配される。また、下部連結部材６４０は、インターポーザ連結部材６２８に比べて、より小サイズである。かような場合には、配線パターン６２６は、再配線パターンとして機能しうる。下部連結部材６４０及びインターポーザ連結部材６２８の相対的な配置と大きさは、例示的なものであり、本発明はこれに限定されない。

【0233】

半導体チップ６３０は、第１モールディング部材６５０によりモールディングすることによって、外部から保護されうる。第１モールディング部材６５０は、半導体チップ６３０の側部及び最上部を密封するように拡張して形成される。第１モールディング部材６５０は、第１アンダーフィル部材６５１及び第１カバー部材６５２を含む。第１アンダーフィル部材６５１は、半導体チップ６３０の下部に位置し、下部連結部材６４０間を充填し、下部連結部材６４０を取り囲んで封止しうる。第１カバー部材６５２は、第１アンダーフィル部材６５１上に位置し、半導体チップ６３０の側面及び最上面を密封する。第１モールディング部材６５０は、ＭＵＦ方式で形成され、また絶縁物を含む。

【0234】

インターポーザ６２０は、第２モールディング部材６７０によって密封され、これによって外部から保護されうる。第２モールディング部材６７０は、インターポーザ６２０の下側を充填するように延びて、インターポーザ連結部材６２８間を充填し、インターポーザ連結部材６２８を取り囲んで封止しうる。また、第２モールディング部材６７０は、第１モールディング部材６５０の側部を密封するように形成され、これによって、半導体チップ６３０は、第２モールディング部材６７０によって重畳的に密封される。また、第２モールディング部材６７０は、ＭＵＦ方式で形成され、また絶縁物を含む。第１モールディング部材６５０と第２モールディング部材６７０とは、同じ物質から形成してもよいし、あるいは互いに異なる物質から形成してもよい。

【0235】

図５５に図示された実施形態は、図５４に図示された実施形態と比較して、下部半導体チップ周辺のモールディング部材が薄く形成された下部半導体パッケージに係る。

【0236】

図５５を参照すれば、半導体パッケージ６ｂは、基底基板６１０、インターポーザ６２０及び半導体チップ６３０を含む。半導体パッケージ６ｂは、基底基板６１０、基底基板６１０上のビア６２２を有するインターポーザ６２０、及びインターポーザ６２０上のインターポーザ６２０に電気的に連結された半導体チップ６３０を含む。また、半導体パッケージ６ｂは、インターポーザ６２０及びインターポーザ連結部材６２８を封止し、かつ密封するモールディング部材６７０ａをさらに含む。

【0237】

半導体チップ６３０は、第１モールディング部材６５０ａによって密封され、これによって、外部から保護されうる。第１モールディング部材６５０ａは、半導体チップ６３０の側部を密封するように拡張して形成される。半導体チップ６３０の最上面は、第１モールディング部材６５０ａによって密封されず、第１モールディング部材６５０ａから露出させる。半導体チップ６３０の最上面は、第１モールディング部材６５０ａの最上面と同じ高さであり、同一平面を形成する。インターポーザ６２０は、第２モールディング部材６７０ａによって密封され、これによって外部から保護されうる。第２モールディング部材６７０ａは、インターポーザ６２０の下側を充填するように広がり、インターポーザ連結部材６２８間を充填する。また、第２モールディング部材６７０ａは、第１モールディング部材６５０ａの側部を密封するように拡張して形成され、これによって、半導体チップ６３０は、第２モールディング部材６７０ａによって重畳的に密封される。また、第２モールディング部材６７０ａは、ＭＵＦ方式で形成される。半導体チップ６３０の最上面は、第２モールディング部材６７０ａによって密封されず、第２モールディング部材６７０ａから露出しうる。半導体チップ６３０の最上面は、第２モールディング部材６７０ａの最上面と同じ高さであり、同一平面に形成される。または、半導体チップ６３０の最上面及び第２モールディング部材６７０ａの最上面は、５μｍ以下の段差を有して形成される。

【0238】

図５６及び図５７に図示された実施形態は、それぞれ図５４及び図５５に図示された実施形態と比較して、複数の半導体チップ６３０を有する半導体パッケージに係る。従って、図５４及び図５５を参照して説明した実施形態と重複する説明は省略する。

【0239】

図５６を参照すれば、半導体パッケージ６ｃは、インターポーザ６２０上に位置した複数の半導体チップ６３０ａを含む。半導体パッケージ６ｃは、図５４を参照して説明した第１モールディング部材６５０及び第２モールディング部材６７０を含む。すなわち、複数の半導体チップ６３０ａは、第１モールディング部材６５０及び第２モールディング部材６７０によって密封される。第１モールディング部材６７０は、複数の半導体チップ６３０ａの側部及び最上部に接触し、密封するように延長しうる。複数の半導体チップ６３０ａは、ロジック半導体チップ、メモリ半導体チップ、またはこれらの組合せである。

【0240】

図５７を参照すれば、半導体パッケージ６ｄは、インターポーザ６２０上に位置した複数の半導体チップ６３０ａを含む。半導体パッケージ６ｄは、図５５を参照して説明した第１モールディング部材６５０ａ及び第２モールディング部材６７０ａを含む。すなわち、複数の半導体チップ６３０ａは、第１モールディング部材６５０ａ及び第２モールディング部材６７０ａによって密封される。第１モールディング部材６７０ａは、複数の半導体チップ６３０ａの側部を密封するように拡張して形成されうる。複数の半導体チップ６３０ａは、ロジック半導体チップ、メモリ半導体チップ、またはそれらの組合せである。複数の半導体チップ６３０ａの最上面は、第１モールディング部材６５０ａによって密封されず、第１モールディング部材６５０ａから露出させうる。複数の半導体チップ６３０ａの最上面は、第１モールディング部材６５０ａおよび第２モールディング部材６７０ａの最上面と同じ高さであり、同一平面に形成される。または、半導体チップ６３０ａの最上面及び第１モールディング部材６５０ａの最上面は、５μｍ以下の段差を有するように形成してもよい。また、半導体チップ６３０ａの最上面及び第２モールディング部材６７０ａの最上面は、５μｍ以下の段差を有するように形成してもよい。複数の半導体チップ６３０ａは、ロジック半導体チップ、メモリ半導体チップ、またはそれらの組合せである。

【0241】

次に、図５８ないし図６２を参照して、図４７及び図４８に後続する本発明の一部実施形態による半導体パッケージ７を形成する方法について説明する。なお、図９ないし図２２、図４７及び図４８の実施形態と重複する説明は省略する。

【0242】

半導体パッケージ７の製造において、図４７及び図４８と関連して述べた工程段階が、事前に遂行される。次に、図５８を参照すれば、図４８に図示された構造を利用して始まり、開口部１６０ｂが、モールディング部材１５０内に形成されうる。開口部１６０ｂは、モールディング部材１５０を介して延びるＴＭＶ（ｔｈｒｏｕｇｈ ｍｏｌｄ ｖｉａ）である。開口部１６０ｂは、フォトリソグラフィ・エッチングまたはレーザ切断によって形成されうる。金属層のような導電層が蒸着されて平坦化され、これによって、開口部１６０ｂそれぞれを、導電プラグ７７０で充填する。モールディング部材１５０、導電プラグ７７０及び下部半導体チップ１３０の最上表面は、同じ高さで同一平面、または５μｍ以下の段差を有するように形成する。

【0243】

図５９を参照すれば、モールディング部材１５０、導電プラグ７７０及び下部半導体チップ１３０の最上表面上に、再配線層７８０が形成される。再配線層７８０は、次の通りに形成できる。絶縁層７８１を蒸着し、導電プラグ７７０の最上部分を露出させるように、絶縁層７８１を例えばフォトリソグラフィ法によってパターニングする。続いて、導電層７８２を蒸着し、またパッド７８２ａを提供し、導電プラグ７７０からパッド７８２ａへの複数の配線連結を提供するように、導電層７８２をパターニングすることにより、再配線層７８０が形成される。パッド７８２ａは、再配線層７８０の前記配線連結と同じ導電層から形成されうる。本実施形態では導電層７８２が単体として図示されているが、導電層７８２は実際上、隣接する導電層７８２間に介在された、絶縁層を有する再配線層７８０の一部として形成される、複合体としての導電層に形成されうる。

【0244】

図６０を参照すれば、補助基板１３４が、接着層１３６によって再配線層７８０の最上表面に付着される。補助基板１３４は、図１４を参照して説明された補助基板１３４と同一である。

【0245】

図６１を参照すれば、インターポーザ１２０の下側部３０が、図１５を参照して説明した方法（例えば、研磨、ＣＭＰまたはスマートカット）によって除去されうる。インターポーザ連結部材１２８が、図１６を参照して説明した方法で付着されうる。

【0246】

図６２を参照すれば、補助基板１３４と接着層１３６とが除去され、図１７及び図１８を参照して説明したように、インターポーザ１２０を下部基底基板１１０に実装する。図３０を参照して説明した通り、外側モールディング部材１７０ａが追加される。外側モールディング部材１７０ａは、いかなる形状で追加されてもよい。次に、一つまたはそれ以上の半導体パッケージ２００のような電子素子、完全には封止されていない一つまたはそれ以上の上部半導体チップ２３０ａ、及び一つまたはそれ以上の受動電子要素７３０が、前記再配線層のパッド７８２ａに連結されうる。または、受動電子要素７３０は、再配線層７８０を使用せずに、導電プラグ７７０に直接的に連結されうる。受動電子要素は、例えば、抵抗素子、インダクタ素子、キャパシタ素子またはスイッチ素子を含む。受動電子素子７３０それぞれは、バンプ７９０を介してパッド７８２ａと連結され、さらに下部半導体チップ１３０と電気的に連結され、図８を参照して説明した電気的経路（Ａ、Ｃ、ＤまたはＥ）と同様に外部パッケージ端子と電気的に連結される。

【0247】

図６３は、本発明の一実施形態によるカード５０００を示す概略図である。

【0248】

図６３を参照すれば、制御器５１００とメモリ５２００は、電気的な信号を交換するように配される。例えば、制御器５１００の命令に基づいて、メモリ５２００はデータを伝送する。制御器５１００及びメモリ５２００は、本発明の実施形態のうちいずれか一つによる半導体パッケージを含む。メモリ５２００は、メモリアレイ（図示せず）またはメモリアレイバンク（図示せず）を含む。カード５０００は、多種のカード、例えば、メモリ・スティックカード（ｍｅｍｏｒｙ ｓｔｉｃｋ ｃａｒｄ）、スマート・メディアカード（ＳＭ：ｓｍａｒｔ ｍｅｄｉａ ｃａｒｄ）、セキュア・デジタル（ＳＤ：ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カード、ミニ・セキュアデジタル（ｍｉｎｉ ＳＤ）カードまたはマルチ・メディアカード（ＭＭＣ：ｍｕｌｔｉ ｍｅｄｉａ ｃａｒｄ）のようなメモリ装置に利用されうる。

【0249】

図６４は、本発明の一実施形態によるシステム６０００を示す概略図である。

【0250】

図６４を参照すれば、電子システム６０００は、制御器６１００、入出力装置６２００、メモリ６３００及びインターフェース６４００を含む。電子システム６０００は、モバイル・システム、または情報を伝送したり受信したりするシステムである。電子システム６０００は、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、携帯用コンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルホン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタル・ミュージックプレーヤ（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）またはメモリカード（ｍｅｍｏｒｙ ｃａｒｄ）である。

【0251】

制御器６１００は、プログラムを実行し、システム６０００を制御する役割を行う。制御器６１００は、例えば、マイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）、デジタル信号処理器（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラ（ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ）、またはこれらと類似した装置である。

【0252】

入出力装置６２００は、電子システム６０００のデータを入力または出力するのに利用されうる。システム６０００は、入出力装置６２００を利用して、外部装置、例えば、パソコン（ＰＣ）またはネットワークに連結され、外部装置と互いにデータを交換することができる。入出力装置６２００は、例えば、キーパッド、キーボードまたは表示装置である。

【0253】

メモリ６３００は、制御器６１００の動作のためのプログラムコードやデータ等を保存し、また制御器６１００で処理されたデータを保存することができる。制御器６１００及びメモリ６３００は、本発明の実施形態のうちいずれか一つによる半導体パッケージから構成されている。

【0254】

インターフェース６４００は、電子システム６０００と外部の他の装置とのデータ伝送通路である。制御器６１００、入出力装置６２００、メモリ６３００及びインターフェース６４００は、バス６５００を介して互いに通信しうる。さらに、かような電子システム６０００は、モバイルホン、ＭＰ３プレーヤ、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）、携帯用マルチメディア再生機（ＰＭＰ：ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、固状ディスク（ＳＳＤ：ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ）または家電製品（ｈｏｕｓｅｈｏｌｄ ａｐｐｌｉａｎｃｅｓ）に利用されうる。

【0255】

図６５は、本発明の実施形態によって製造された半導体素子が応用されうる電子装置を示す斜視図である。

【0256】

図６５を参照すれば、電子システム６０００（図６４）が、モバイルホン７０００に適用される例を図示している。それ以外に、電子システム６０００（図６４）は、携帯用ノート型パソコン、ＭＰ３プレーヤ、ナビゲーション、固状ディスク（ＳＳＤ）、自動車または家電製品に適用されうる。

【0257】

以上で説明した本発明が、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想を外れない範囲内で、さまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野で当業者において明白である。

【符号の説明】

【0258】

１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，２，３ａ，３ｂ，３ｃ，３ｄ，３ｅ，４，５，６ａ，６ｂ，６ｃ，６ｄ，７ 半導体パッケージ、
１０ インターポーザ・ウェーハ、
１２ スクライビング・ライン、
２０ インターポーザ要素（チップ）、
３０ 下側部、
３２ 基底部、
４０ 上側部、
４２，１２２，６２２ ビア、
４３，５２，１２５，７８１ 絶縁層、
４４ シード層、
４５，７８２ 導電層、
５０ 配線部、
５４ 配線パターン、
５６ 配線パターンパッド、
５８ 上部パッド、
６０，６０ａ，６０ｂ，６０ｃ，２３０ａ 半導体チップ、
１００ 下部半導体パッケージ、
１１０ 下部基底基板、
１１２，６１２ 上部パッド、
１１４，６１４ 下部パッド、
１１６ 外部連結部材、
１２０，６２０ インターポーザ、
１２１，６２１ 基底層、
１２３，６２３ 第１パッド、
１２４，６２４ 第２パッド、
１２６，６２６ 配線パターン層、
１２８，６２８ インターポーザ連結部材、
１３０ 下部半導体チップ、
１３２ 下部半導体チップの上面、
１３６ 接着層、
１４０，６４０ 下部連結部材、
１５０ 下部モールディング部材、
１５１ アンダーフィル部材、
１５２ 側面モールディング部材、
１５３ リセス部分、
１５４ 突出部分、
１６０，１６０ａ，１６０ｂ 開口部、
１７０，１７０ａ 外側モールディング部材、
１８０，１０８ａ，１０８ｂ 間隙、
２００ 上部半導体パッケージ、
２１０ 上部基底基板、
２１２，６１２ 上部パッド、
２１４，６１４ 下部パッド、
２３０ 上部半導体チップ、
２４０ 上部連結部材、
２５０ 上部モールディング部材、
２６０，２７０，２８０，５６０ パッケージ連結部材、
５７０ 第１パッケージ連結部材、
５７４ 第１導電突出部、
５８４ 第２導電突出部、
６１０ 基底基板、
６３０，６３０ａ 半導体チップ、
６５０ 第１モールディング部材、
６５１ 第１アンダーフィル部材、
６５２ 第１カバー部材、
６７０，６７０ａ 第２モーディング部材、
７３０ 受動電子要素、
７７０ 導電プラグ、
７８０ 再配線層、
７８２ａ パッド、
７９０ バンプ、
５０００ カード、
５１００，６１００ 制御器、
５２００，６３００ メモリ、
６０００ システム、
６２００ 入出力装置、
６４００ インターフェース、
６５００ バス、
７０００ モバイルホン。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】

【図48】

【図49】

【図50】

【図51】

【図52】

【図53】

【図54】

【図55】

【図56】

【図57】

【図58】

【図59】

【図60】

【図61】

【図62】

【図63】

【図64】

【図65】