特許 5950983 共通基板上にカラムＩＩＩ−ＶトランジスタとともにシリコンＣＭＯＳトランジスタを有する半導体構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5950983

(24)【登録日】2016年6月17日

(45)【発行日】2016年7月13日

(54)【発明の名称】共通基板上にカラムＩＩＩ−ＶトランジスタとともにシリコンＣＭＯＳトランジスタを有する半導体構造

(51)【国際特許分類】

   H01L 21/8238 20060101AFI20160630BHJP

   H01L 27/092 20060101ALI20160630BHJP

   H01L 27/08 20060101ALI20160630BHJP

   H01L 21/8234 20060101ALI20160630BHJP

   H01L 27/06 20060101ALI20160630BHJP

   H01L 27/095 20060101ALI20160630BHJP

   H01L 21/338 20060101ALI20160630BHJP

   H01L 29/778 20060101ALI20160630BHJP

   H01L 29/812 20060101ALI20160630BHJP

   H01L 21/02 20060101ALI20160630BHJP

   H01L 27/12 20060101ALI20160630BHJP

   H01L 21/76 20060101ALI20160630BHJP

   H01L 21/762 20060101ALI20160630BHJP

   H01L 21/764 20060101ALI20160630BHJP

【ＦＩ】

   H01L27/08 321B

   H01L27/08 331E

   H01L27/06 102A

   H01L29/80 E

   H01L29/80 H

   H01L27/12 B

   H01L27/12 F

   H01L27/12 L

   H01L21/76 D

   H01L21/76 A

【請求項の数】3

【外国語出願】

【全頁数】8

(21)【出願番号】特願2014-237805(P2014-237805)

(22)【出願日】2014年11月25日

(62)【分割の表示】特願2012-551224(P2012-551224)の分割

【原出願日】2011年1月25日

(65)【公開番号】特開2015-111674(P2015-111674A)

(43)【公開日】2015年6月18日

【審査請求日】2014年12月25日

(31)【優先権主張番号】12/695,518

(32)【優先日】2010年1月28日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】503455363

【氏名又は名称】レイセオン カンパニー

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100091214

【弁理士】

【氏名又は名称】大貫 進介

(72)【発明者】

【氏名】ホーク，ウィリアム・イー

(72)【発明者】

【氏名】ラロシュ，ジェフリー・アール

【審査官】 宇多川 勉

(56)【参考文献】

【文献】 特表２００８−５４７２０３（ＪＰ，Ａ）

【文献】 特表２００８−５３６３３４（ＪＰ，Ａ）

【文献】 特開２０１１−０３５０６４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２１／０２

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２１／７６

Ｈ０１Ｌ ２１／７６２

Ｈ０１Ｌ ２１／７６４

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０８

Ｈ０１Ｌ ２７／０９２

Ｈ０１Ｌ ２７／０９５

Ｈ０１Ｌ ２７／１２

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８１２

(57)【特許請求の範囲】

【請求項1】

＜１１１＞結晶方位を有するシリコン基板と、
前記シリコン基板の第１の部分の上方に配置された絶縁性層と、
前記絶縁性層の上方に配置されたシリコン層であって、前記シリコン層が前記基板の前記結晶方位とは異なる＜１００＞結晶方位を有する、シリコン層と、
前記シリコン基板の第２の部分の上に配置され、前記基板と同じ結晶方位を有するカラムＩＩＩ−Ｎデバイスであり前記シリコン基板と接触するカラムＩＩＩ−Ｎデバイスと、
前記シリコン層上に配置されたカラムＩＩＩ−Ａｓデバイス、カラムＩＩＩ−Ｐデバイス、またはカラムＩＩＩ−Ｓｂデバイスと、
を有する半導体構造。

【請求項2】

前記シリコン基板は、＜１１１＞結晶方位を有するシリコンウェーハである、請求項１に記載の半導体構造。

【請求項3】

前記シリコン層は、前記絶縁性層の上方に各々配置された第１及び第２の部分を有し、前記カラムＩＩＩ−Ａｓデバイス、カラムＩＩＩ−Ｐデバイス、またはカラムＩＩＩ−Ｓｂデバイスは、前記シリコン層の前記第１の部分上に設けられ、
当該半導体構造は更に、前記シリコン層の前記第２の部分内に配置されたＣＭＯＳトランジスタを含む、
請求項１又は２に記載の半導体構造。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、全体として半導体構造に関し、より詳細には、共通基板上にカラムＩＩＩ−
ＶトランジスタとともにシリコンＣＭＯＳトランジスタを有する半導体構造に関する。

【背景技術】

【0002】

当技術分野では知られているように、多くの電子機器の応用例に、シリコン回路および
カラムＩＩＩ−Ｖ回路の独特な性能特性のために、これらの両方が組み込まれている。シ
リコン回路は、典型的には、ディジタル信号用に使用するＣＭＯＳ回路であり、カラムＩ
ＩＩ−Ｖ回路は、マイクロ波、ミリ波、および光信号用である。典型的には、異なるチッ
プ上に別々にシリコン回路およびカラムＩＩＩ−Ｖ回路を製造し、その後、多くの場合に
ワイアボンドを用いてこれらを電気的に接続することによって、集積化が行われる。この
プロセスは費用がかかり、集積の複雑度を制限し、フットプリントを増加させ、回路性能
を劣化させる寄生抵抗および寄生インダクタンスを導入する。

【0003】

トランジスタが、＜１００＞結晶方位および＜１１１＞結晶方位（すなわち、ここでは
、良く知られているように、＜１００＞結晶方位は、結晶シリコンの＜１００＞軸がシリ
コンの成長表面または堆積表面の層に垂直であり（すなわち、直交し）、＜１１１＞結晶
方位は、結晶シリコンの＜１１１＞軸がシリコンの成長表面または堆積表面の層に垂直で
ある（すなわち、直交する））を有するシリコン上に形成されてきていることも、当技術
分野で知られている。何年か前には、ＣＭＯＳは、＜１１１＞結晶方位を有するシリコン
基板上に形成されていたが、この方位は、＜１１１＞結晶方位における高い表面状態密度
のために、ＣＭＯＳ用には＜１００＞結晶方位よりも劣っている。

【0004】

１つのＣＭＯＳ構造は、シリコン・オン・インシュレータ（ＳＯＩ）構造と呼ばれる。
このＳＯＩ構造は、＜１００＞結晶方位を有するシリコン基板を含む。ＳｉＯ２の絶縁性
層が、シリコン基板上に形成される。＜１００＞結晶方位を有するシリコンの上側デバイ
ス層が、絶縁性層上に形成され、絶縁性層が、上側シリコン層内に形成したＣＭＯＳトラ
ンジスタデバイスの電気的絶縁を助けるために使用される。したがって、上側デバイス層
および基板の両方が、同じ結晶方位（すなわち、＜１００＞結晶方位）を有する。

【0005】

共通基板上にシリコンＣＭＯＳトランジスタおよびカラムＩＩＩ−Ｖ（例えば、ＧａＮ
、ＧａＡｓまたはＩｎＰ）トランジスタを有することが望ましいことが、やはり知られて
いる。共通基板上にＣＭＯＳトランジスタおよびカラムＩＩＩ−Ｖトランジスタを形成す
るために使用する１つの構造が、図１に示される。そこでは、ＧａＡｓトランジスタがＣ
ＭＯＳトランジスタと同じ基板上に形成される。＜１００＞結晶方位を有する成長層上に
成長させたＧａＡｓが、最小数の結晶欠陥を有する層を可能にすることが、やはり知られ
ている。ＧａＡｓデバイス用のこの＜１００＞成長層を形成するために、本開示の図１に
示したように、＜１００＞結晶方位を有するＧｅ層が使用される。しかしながら、Ｇｅは
、摂氏９３８度で溶融し、それによって、ＣＭＯＳデバイスを製造する際に使用する製造
温度を制限する。また、Ｇｅは、ＧａＡｓデバイスのクロスドーピングを引き起こし、マ
イクロ波出力損失の増加をもたらす。それに加えて、図１の開始ウェハは、費用のかかる
プロセスである２層移動（ｔｒａｎｓｆｅｒ）を必要とする。

【0006】

（カラムＩＩＩ−Ｎ、例えば、ＧａＮ、ＡｌＮ、ＧａＡｌＮ、ＩｎＧａＮなどの）カラ
ムＩＩＩ−Ｖデバイスがシリコン基板上に形成される場合があることが、当技術分野では
やはり知られている。結晶欠陥を最小にするためには、ＧａＮデバイスが＜１１１＞結晶
方位を用いて形成されることが好ましいので、デバイスは、＜１１１＞結晶方位を有する
基板（例えば、シリコン）上に典型的には形成される。このデバイスが、図２に示した構
造の中央部分に示される。

【0007】

＜１００＞結晶方位よりもむしろ＜１１１＞結晶方位を有するシリコン基板を使用する
ことによって上に説明したＳＯＩ構造を変更することに利点があり、その結果、カラムＩ
ＩＩ−Ｎデバイスは、カラムＩＩＩ−Ｎデバイスにとって好ましい＜１１１＞結晶方位と
結晶学的に一致するかかる基板を用いてＣＭＯＳデバイスと同じ＜１１１＞結晶方位基板
上に形成される場合があることを、本発明者は認識している。本発明者によって認識され
たさらなる利点は、開始ウェハ中に存在する＜１１１＞シリコン方位および＜１００＞シ
リコン方位の両方を有することであり、その結果、＜１００＞方位上に最小の欠陥で成長
するカラムＩＩＩ−Ａｓデバイス、カラムＩＩＩ−ＰデバイスおよびカラムＩＩＩ−Ｓｂ
デバイスが、カラムＩＩＩ−ＮデバイスおよびＣＭＯＳと同じ基板上にやはり組み合わせ
られる場合がある。

【発明の概要】

【課題を解決するための手段】

【0008】

一実施形態では、ある結晶方位を有するシリコン基板と、シリコン基板の上方に配置さ
れた絶縁性層と、絶縁性層の上方に配置され、基板の結晶方位とは異なる結晶方位を有す
るシリコン層と、シリコン基板上に配置され、基板と同じ結晶方位を有するカラムＩＩＩ
−Ｖトランジスタデバイスとを有する半導体構造が、提供される。

【0009】

一実施形態では、カラムＩＩＩ−Ｖトランジスタデバイスが、基板と接触する。
一実施形態では、デバイスが、カラムＩＩＩ−Ｖデバイスであり、ＩＩＩ−Ｎデバイス
である。

【0010】

一実施形態では、ＩＩＩ−Ｖデバイスが、ＧａＮデバイス、ＡｌＮデバイス、ＡｌＧａ
Ｎデバイス、またはＩｎＧａＮデバイスである。
一実施形態では、基板の結晶方位が、＜１１１＞結晶方位であり、シリコン層の結晶方
位が、＜１００＞結晶方位である。

【0011】

一実施形態では、ＣＭＯＳトランジスタが、シリコン層内に配置される。
一実施形態では、ある結晶方位を有するシリコン基板と、基板の上方に配置された絶縁
性層と、絶縁性層の上方に配置され、基板の結晶方位とは異なる結晶方位を有するシリコ
ン層であって、基板の結晶方位が＜１１１＞であり、シリコン層の結晶方位が＜１００＞
である、シリコン層とを有する半導体構造が、提供される。

【0012】

かかる構造を用いると、
１．シリコン基板は、ＧａＮ成長または他のカラムＩＩＩ−Ｎ材料のための適正な結晶
方位を有する。ＧａＮパワー増幅器にとって、介在する層またはウェハボンディング界面
のないシリコン表面上に直接ＧａＮ ＨＥＭＴを有することによって、熱抵抗を最小にす
ることは、魅力的である。その上、選択エッチ（シリコンおよびＧａＮは、化学的に似て
いない材料である）が、シリコン基板を介してＧａＮ ＨＥＭＴに熱ビアを製造するため
に使用される場合がある。

【0013】

２．通常のＣＭＯＳ熱処理条件が使用され得るように、この構造中にはゲルマニウムが
ない。
３．ゲルマニウムクロスドーピングが排除される。

【0014】

４．説明する実施形態において使用されるＳＯＩウェハは、大量のシリコン製造のおか
げで、およびＳＯＩ構造が、２枚のウェハボンドを必要とする図１に示した構造と比較し
て１枚だけのウェハボンドを必要とするので、相対的に高価ではない。

【0015】

５．説明する実施形態において使用されるＳＯＩウェハのもう１つの利点は、上部シリ
コン層が、ＣＭＯＳおよび変形カラムＩＩＩ−Ａｓデバイス、変形カラムＩＩＩ−Ｐデバ
イス、および変形カラムＩＩＩ−Ｓｂデバイスなどの変形カラムＩＩＩ−Ｖデバイスを製
造するために適正な結晶方位を有し、それゆえ、変形ＩｎＰ ＨＢＴ、変形ＨＥＭＴ（Ｍ
ＨＥＭＴ）または変形光デバイスなどの他の変形カラムＩＩＩ−Ｖ構造が、同様に成長さ
れる場合があることである。

【0016】

我々は、ある結晶方位を有するシリコン基板と、シリコン基板の上方に配置された絶縁
性層と、絶縁性層の上方に配置されたシリコン層であって、シリコン層が基板の結晶方位
とは異なる結晶方位を有する、シリコン層と、シリコン基板上に配置され、基板と同じ結
晶方位を有するカラムＩＩＩ−Ｖデバイスとを備えた半導体構造を説明してきていること
が、ここで認識されるはずである。

【0017】

本構造は、下記の特徴のうちの１つまたは複数をさらに含むことができ、その特徴は、
カラムＩＩＩ−Ｖデバイスが基板と接触する、カラムＩＩＩ−ＶデバイスがカラムＩＩＩ
−Ｎデバイスである、基板の結晶方位が＜１１１＞であり、シリコン層の結晶方位が＜１
００＞である、基板の結晶方位が＜１１１＞であり、シリコン層の結晶方位が＜１００＞
である、基板の結晶方位が＜１１１＞であり、シリコン層の結晶方位が＜１００＞である
、シリコン層内に配置されたＣＭＯＳトランジスタ、またはシリコン層上にカラムＩＩＩ
−Ａｓデバイス、カラムＩＩＩ−Ｐデバイス、またはカラムＩＩＩ−Ｓｂデバイスを含む
ことである。

【0018】

我々は、ある結晶方位を有するシリコン基板と、シリコン基板の上方に配置された絶縁
性層と、絶縁性層の上方に配置されたシリコン層であって、シリコン層が基板の結晶方位
とは異なる結晶方位を有し、基板の結晶方位が＜１１１＞であり、シリコン層の結晶方位
が＜１００＞である、シリコン層とを備えた半導体構造を説明してきていることが、ここ
でやはり認識されるはずである。

【0019】

かかる構造は、下記の特徴のうちの１つまたは複数をさらに含むことができ、その特徴
は、シリコン基板上に配置され、基板と同じ結晶方位を有するカラムＩＩＩ−Ｖデバイス
であって、カラムＩＩＩ−Ｖデバイスが基板と接触し、デバイスがカラムＩＩＩ−Ｎデバ
イスである、またはシリコン層上にカラムＩＩＩ−Ａｓデバイス、カラムＩＩＩ−Ｐデバ
イス、またはカラムＩＩＩ−Ｓｂデバイスを含む、デバイスである。

【0020】

本開示の１つまたは複数の実施形態の詳細が、添付した図面および下記の説明に示され
る。本開示の他の特徴、目的および利点は、説明および図面から、ならびに特許請求の範
囲から明らかであろう。

【図面の簡単な説明】

【0021】

【図1】先行技術による半導体構造の図である。

【図2】先行技術による半導体構造の図である。

【図3】本開示の一実施形態による半導体構造の製造において、様々なステップにおける半導体構造の図である。

【図4】本開示の一実施形態による半導体構造の製造において、様々なステップにおける半導体構造の図である。

【図5】本開示の一実施形態による半導体構造の製造において、様々なステップにおける半導体構造の図である。

【図6】本開示の一実施形態による半導体構造の製造において、様々なステップにおける半導体構造の図である。

【図7】本開示の別の一実施形態による半導体構造の製造において、様々なステップにおける半導体構造の図である。

【発明を実施するための形態】

【0022】

様々な図面中の類似の参照符号は、類似の要素を示す。
ここで、図３を参照すると、１対のシリコンウェーハ１０、１２または基板が、分解組
立図で示される。一方の基板１２は、＜１１１＞結晶方位（すなわち、＜１１１＞結晶軸
が基板の上側表面１４に垂直である）を有し、他方の基板１０は、＜１００＞結晶方位（
すなわち、＜１００＞結晶軸が基板の表面１６に垂直である）を有する。基板１２は、任
意の従来技術によって形成された二酸化シリコンの層１８を有する。

【0023】

他方の基板１０は、例えば、エピタキシャル成長などの任意の従来技術によって基板１
０の表面１６上に形成された＜１００＞結晶方位を有するシリコンの数ミクロン程度のシ
リコン層２０を有する。能動層２０は、所望のＣＭＯＳ用途のために任意の従来の方式で
ドープされる。二酸化シリコンの層２２が、シリコン層２０上に従来の堆積または成長に
よって形成される。二酸化シリコン層１８、２２の表面が、接触し、ボンディングのため
に加熱され、その後、上部シリコンウェーハが、シリコン層の一部と同時に研磨して除去
され、このようにして、所望のシリコン層２０厚さを残し、図４に示したような構造３０
を残す。あるいは、二酸化シリコン層２２およびシリコン層２０は、シリコン層２０中の
所望の深さに水素を注入され、その後、２つの二酸化シリコン層１８、２２表面が、接合
され、ボンディングするために加熱され、水素が膨張し、シリコン層２０の部分で上部シ
リコン基板１０を分離することを可能にするためにより高温に加熱される。軽い研磨が、
その後、シリコン層２０の表面（これは分離後には粗い）を滑らかにし、シリコン層２０
の所望の最終厚さを得るために行われ、図４に示したような構造３０を残す、あるいは、
ＳｉＯ２表面が一緒にボンディングされ、その後、シリコン層へと上部シリコン基板を研
磨して薄くする。シリコン層２０中に形成しようとするＣＭＯＳデバイス用の所望の厚さ
に近い深さに、典型的にはシリコン層２０の表面中へと１ミクロンの程度に、水素が、二
酸化シリコン層２２を通して注入される。その後、２つの二酸化シリコン層１８、２２表
面が、接合され、ボンディングするために加熱され、注入した水素が膨張し基板１０を分
離するよう高温に加熱され、図４に示した構造３０を残す。

【0024】

次に、図示しないマスクが、構造の一部を覆って形成され、図５に示したように、窓３
２がシリコン層２０および二酸化シリコン層２２、１８を貫通してエッチされる。
次に、カラムＩＩＩ−Ｎデバイス、ここでは例えば、シリコン層２０がマスクされたま
まである間に図５に示したように、ＧａＮ ＨＥＭＴ３４が、基板１２と接触する窓を通
して形成される。ＧａＮが、基板１２の＜１１１＞結晶軸に沿って垂直に成長することに
留意する。ＧａＮが全ウェハを覆って成長するので、ＧａＮ ＨＥＭＴが成長されている
間に、図示しないＳｉＯ２などのコーティングが、シリコン層を保護するためにシリコン
層上に堆積されることに、やはり留意されたい。

【0025】

次に、ＧａＮ ＨＥＭＴ３４が図示しないマスクによってマスクされ、シリコン層を覆
うマスクが除去された状態で、図６に示したように、二酸化シリコン層２８によって電気
的に分離されたＰＭＯＳトランジスタ４２およびＮＭＯＳトランジスタ４４を有するＣＭ
ＯＳトランジスタ４０が、シリコン層２０内に形成される。

【0026】

上記のように、シリコン層２０が上部シリコン層であり、ＣＭＯＳを製造するために適
正な＜１００＞結晶方位を有するので、シリコン層がやはり、変形カラムＩＩＩ−Ａｓデ
バイス、変形カラムＩＩＩ−Ｐデバイス、および変形カラムＩＩＩ−Ｓｂデバイスなどの
変形カラムＩＩＩ−Ｖデバイスを形成するために適正な結晶方位を有する。それゆえ、他
の変形カラムＩＩＩ−Ｖ（例えば、変形カラムＩＩＩ−Ａｓ、変形カラムＩＩＩ−Ｐ、お
よび変形カラムＩＩＩ−Ｓｂ）構造が、変形ＩｎＰ ＨＥＭＴまたは変形光デバイスなど
と同様に成長されるはずである。例えば、図７を参照すると、ここではＣＭＯＳトランジ
スタ４０が、シリコンの一部分、層２０上に形成され、ＭＨＥＭＴデバイス６０、ここで
は、カラムＩＩＩ−Ａｓデバイス、カラムＩＩＩ−Ｐデバイス、またはカラムＩＩＩ−Ｓ
ｂデバイス、ここではＩｎＰデバイスが、シリコン層２０のもう１つの部分上に形成され
る。ＩｎＰ ＭＨＥＭＴが、シリコン層２０と接触し、シリコン層２０の＜１００＞結晶
軸に沿って成長されることが留意される。

【0027】

上記のプロセスは、最初にＧａＮ ＨＥＭＴを形成し、その後ＣＭＯＳを形成するため
のものである。ＣＭＯＳデバイスがより高温のプロセスであるので、ＣＭＯＳデバイスが
最初に形成される場合があることが、留意される。その後、ＣＭＯＳデバイスを引き続く
ＧａＮ成長から保護するために、ＣＭＯＳデバイスを有する上部シリコン層が、ＳｉＯ２
でコーティングされる。その後、窓が、上部ＳｉＯ２層、層２０、２２、および１８を貫
通してエッチングすることによってシリコン基板まで形成される。次に、ＧａＮ ＨＥＭ
Ｔが、成長される。

【0028】

本開示の多数の実施形態が、説明されてきている。それにもかかわらず、様々な変形形
態が、本開示の精神および範囲から逸脱しないで行われる場合があることが、理解される
であろう。例えば、他の技術が、図４の構造３０を処理するために使用される場合がある
。さらに、例えば、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮなどの他のカラムＩＩＩ−Ｎデバイ
スが、形成される場合がある。したがって、他の実施形態は、別記の特許請求の範囲の範
囲内である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】