5951374 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5951374

(24)【登録日】2016年6月17日

(45)【発行日】2016年7月13日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20160630BHJP

   H01L 29/788 20060101ALI20160630BHJP

   H01L 29/792 20060101ALI20160630BHJP

   H01L 21/8247 20060101ALI20160630BHJP

   H01L 27/115 20060101ALI20160630BHJP

   H01L 27/10 20060101ALI20160630BHJP

【ＦＩ】

   H01L29/78 371

   H01L27/10 434

   H01L27/10 481

   H01L27/10 461

【請求項の数】8

【全頁数】59

(21)【出願番号】特願2012-153212(P2012-153212)

(22)【出願日】2012年7月9日

(65)【公開番号】特開2014-17343(P2014-17343A)

(43)【公開日】2014年1月30日

【審査請求日】2015年2月20日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100089071

【弁理士】

【氏名又は名称】玉村 静世

(72)【発明者】

【氏名】有金 剛

(72)【発明者】

【氏名】久本 大

(72)【発明者】

【氏名】奥山 裕

(72)【発明者】

【氏名】橋本 孝司

(72)【発明者】

【氏名】岡田 大介

【審査官】 小山 満

(56)【参考文献】

【文献】 米国特許出願公開第２００８／００６１３６１（ＵＳ，Ａ１）

【文献】 特開２００６−０４１３５４（ＪＰ，Ａ）

【文献】 米国特許第０５４０８１１５（ＵＳ，Ａ）

【文献】 特開２０１０−１７１１０５（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００６／００２２２６０（ＵＳ，Ａ１）

【文献】 特開２００３−３０９１９３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２４７

Ｈ０１Ｌ ２７／１０

Ｈ０１Ｌ ２７／１１５

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

第１主面を有する半導体基板と、前記半導体基板のメモリセル領域に形成された複数のメモリセルと前記複数のメモリセル間を分離して前記複数のメモリセル間に隣接する分離領域とを有し、
前記複数のメモリセルのそれぞれは、前記半導体基板の前記メモリセル領域の前記第一主面上に形成された電荷蓄積膜と前記電荷蓄積膜上に形成されたメモリゲートとを有し、
前記半導体基板の前記メモリセル領域の前記第一主面よりも下方に前記分離領域の第２主面が位置し、
前記メモリセルの前記電荷蓄積膜と前記メモリゲートは前記分離領域の前記第２主面上を経由して隣のメモリセルまで延在し、
前記メモリゲートの一部は前記分離領域の前記第２主面に向かって突出しており、
さらに、前記メモリゲートの前記突出箇所にエアギャッブを有している半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
更に、前記複数のメモリセルのそれぞれは、前記電荷蓄積膜と前記メモリゲートとの間に形成された第１の絶縁膜とを有し、
前記メモリセルの前記第１の絶縁膜は、前記分離領域の前記第２主面上を経由して前記隣のメモリセルまで延在し、
前記分離領域の前記第２主面上の前記第１の絶縁膜の膜厚は、前記メモリセル領域の前記第１主面上の前記第１の絶縁膜の膜厚より厚い、半導体装置。

【請求項3】

請求項２に記載の半導体装置において、
更に、前記複数のメモリセルのそれぞれは、前記第１主面と前記電荷蓄積膜との間に形成された第２の絶縁膜とを有し、
前記電荷蓄積膜は、シリコン窒化膜からなり、
前記第１の絶縁膜と前記第２の絶縁膜は、シリコン酸化膜からなる、半導体装置。

【請求項4】

請求項３に記載の半導体装置において、
更に、前記複数のメモリセルのそれぞれは、前記半導体基板の前記メモリセル領域の前記第１主面上に形成された選択ゲートと、前記選択ゲートと前記第１主面との間に形成された選択ゲート絶縁膜とを有し、
前記選択ゲートは、前記第１の絶縁膜と電荷蓄積膜、及び第２の絶縁膜を介して、前記メモリゲートと隣り合うように形成されている、半導体装置。

【請求項5】

請求項１に記載の半導体装置において、
更に、前記複数のメモリセルのそれぞれは、前記電荷蓄積膜と前記メモリゲートとの間に形成された第１の絶縁膜と、前記第１主面と前記電荷蓄積膜との間に形成された第２の絶縁膜とを有し、
前記メモリセルの前記第１の絶縁膜は、前記分離領域の前記第２主面上を経由して前記隣のメモリセルまで延在し、
更に、前記分離領域の前記第２主面上において、前記電荷蓄積膜と前記第１の絶縁膜本体との間に形成された前記第１の絶縁膜の一部を構成する第３の絶縁膜を有している、半導体装置。

【請求項6】

請求項５に記載の半導体装置において、
前記エアギャッブは、前記第３の絶縁膜上に位置している、半導体装置。

【請求項7】

請求項６に記載の半導体装置において、
前記電荷蓄積膜は、シリコン窒化膜からなり、
前記第１の絶縁膜および第２の絶縁膜は、シリコン酸化膜からなる、半導体装置。

【請求項8】

請求項７に記載の半導体装置において、
更に、前記複数のメモリセルのそれぞれは、前記半導体基板の前記メモリセル領域の前記第１主面上に形成された選択ゲートと、前記選択ゲートと前記第１主面との間に形成された選択ゲート絶縁膜とを有し、
前記選択ゲートは、前記第１の絶縁膜と電荷蓄積膜、及び第２の絶縁膜を介して、前記メモリゲートと隣り合うように形成されている、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、例えば不揮発性メモリを有する半導体装置及びその製造方法に適用可能な技術である。

【背景技術】

【0002】

特開２００６−４１３５４号公報（特許文献１）には、スプリットゲート構造の不揮発性半導体記憶装置において、メモリゲートが凸型基板上に形成され、その側面をチャネルとして用いるようにし、読み出し電流駆動力を確保する技術が開示されている。メモリセル間に存在する素子分離領域の絶縁膜の高さを活性領域の高さよりも低くすることにより、メモリゲートが凸型基板上に形成される。

【0003】

特開２００８−１５３３５５号公報（特許文献２）には、スプリットゲート型ＭＯＮＯＳメモリセルの誤書込み（ディスターブ）耐性を向上し、かつ同メモリセルを高速動作させるために、次のような技術が開示されている。素子分離領域、及びメモリトランジスタと選択トランジスタとの間の絶縁領域中の電荷蓄積層をなくして同部に電荷が注入または蓄積されないようにする。かつ素子分離領域上においてメモリトランジスタのゲート電極を選択トランジスタのゲート電極よりシリコン基板の表面から高い位置で結束してメモリトランジスタと選択トランジスタとの間の容量を低減する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００６−４１３５４号公報

【特許文献2】特開２００８−１５３３５５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１では、メモリセルのスケーリングにより素子分離領域幅が狭まり、隣接するメモリセルとの距離が近づくと、メモリセルのシリコン窒化膜（電荷蓄積膜）に注入した電子またはホールが素子分離領域上の電荷蓄積膜を拡散して干渉し合うことでメモリセルの信頼性が損なわれる可能性がある。

【0006】

その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

一つの実施の形態による半導体装置は、メモリセルの電荷蓄積膜が隣接するメモリセル間に位置する素子分離領域まで延びている。素子分離領域における電荷蓄積膜の電荷蓄積がされない領域の長さである実効長は素子分離領域の幅よりも長い。

【発明の効果】

【0008】

上記一つの実施形態によれば、隣接するメモリセル間での電荷蓄積膜を介した電荷の拡散を軽減することができる。

【図面の簡単な説明】

【0009】

【図1】実施の形態１に係わる半導体装置のメモリセルアレイの平面図である。

【図2】図１におけるＡ−Ａ’線に沿ったメモリセルアレイの一部断面図である。

【図3】図１におけるＢ−Ｂ’線に沿ったメモリセルアレイの一部断面図である。

【図4】図１におけるＣ−Ｃ’線に沿ったメモリセルアレイの一部断面図である。

【図5】図１におけるＤ−Ｄ’線に沿ったメモリセルアレイの一部断面図である。

【図6】実施の形態１に係わる半導体装置のメモリセルアレイの等価回路図である。

【図7】実施の形態１に係わるメモリセルの消去動作の一例を示すフローチャートである。

【図8】実施の形態１に係わるメモリセルの消去パルス電圧の一例を示す図である。

【図9】実施の形態１に係わるメモリセルの書込み動作の一例を示すフローチャートである。

【図10】実施の形態１に係わるメモリセルの書込みパルス電圧の一例を示す図である。

【図11】実施の形態１に係わるメモリセルの読出し動作に対する効果を表す図面である。

【図12】実施の形態１に係わるメモリセルの信頼度（電荷保持特性）に対する効果を示す図面である。

【図13】実施の形態１に係わるメモリセルの信頼度（電荷保持特性）に対する効果を示す図面である。

【図14】実施の形態１の効果を説明するための概略説明図である。

【図15】実施の形態１に係わるメモリセルアレイを適用した大規模集積回路装置のブロック図である。

【図16】実施の形態１に係わる半導体装置の製造方法のフローチャートである。

【図17】実施の形態１に係わる半導体装置の製造方法を示す工程断面図である。

【図18】図１７に続く実施の形態１に係わる半導体装置の製造方法を示す工程断面図である。

【図19】図１８に続く、実施の形態１に係わる半導体装置の製造方法を示す工程断面図である。

【図20】図１９に続く、実施の形態１に係わる半導体装置の製造方法を示す工程断面図である。

【図21】図２０に続く、実施の形態１に係わる半導体装置の製造方法を示す工程断面図である。

【図22】図２１に続く、実施の形態１に係わる半導体装置の製造方法を示す工程断面図である。

【図23】図２２に続く、実施の形態１に係わる半導体装置の製造方法を示す工程断面図である。

【図24】図２３に続く、実施の形態１に係わる半導体装置の製造方法を示す工程断面図である。

【図25】図２４に続く、実施の形態１に係わる半導体装置の製造方法を示す工程断面図である。

【図26】図２５に続く、実施の形態１に係わる半導体装置の製造方法を示す工程断面図である。

【図27】実施の形態２に係わる半導体装置におけるメモリセルアレイの平面図である。

【図28】図２７におけるＡ−Ａ’線に沿ったメモリセルアレイの一部断面図である。

【図29】図２７におけるＢ−Ｂ’線に沿ったメモリセルアレイの一部断面図である。

【図30】図２７におけるＣ−Ｃ’線に沿ったメモリセルアレイの一部断面図である。

【図31】図２７におけるＤ−Ｄ’線に沿ったメモリセルアレイの一部断面図である。

【図32】実施の形態３に係わる半導体装置におけるにおけるメモリセルアレイの平面図である。

【図33】図３２におけるＡ−Ａ’線に沿ったメモリセルアレイの一部断面図である。

【図34】図３２におけるＢ−Ｂ’線に沿ったメモリセルアレイの一部断面図である。

【図35】図３２におけるＣ−Ｃ’線に沿ったメモリセルアレイの一部断面図である。

【図36】図３２におけるＤ−Ｄ’線に沿ったメモリセルアレイの一部断面図である。

【図37】実施の形態３に係わるメモリセルの隣接セルへの誤書込み耐性を示した図面である。

【図38】実施の形態４に係わる半導体装置におけるにおけるメモリセルアレイの平面図である。

【図39】図３８におけるＡ−Ａ’線に沿ったメモリセルアレイの一部断面図である。

【図40】図３８におけるＢ−Ｂ’線に沿ったメモリセルアレイの一部断面図である。

【図41】図３８におけるＣ−Ｃ’線に沿ったメモリセルアレイの一部断面図である。

【図42】図３８におけるＤ−Ｄ’線に沿ったメモリセルアレイの一部断面図である。

【図43】実施の形態４の効果を説明する概略説明図である。

【図44】実施の形態５に係わる半導体装置におけるメモリセルアレイの平面図である。

【図45】図４４におけるＡ−Ａ’線に沿ったメモリセルアレイの一部断面図である。

【図46】図４４におけるＢ−Ｂ’線に沿ったメモリセルアレイの一部断面図である。

【図47】図４４におけるＣ−Ｃ’線に沿ったメモリセルアレイの一部断面図である。

【図48】図４４におけるＤ−Ｄ’線に沿ったメモリセルアレイの一部断面図である。

【図49】実施の形態６に係わる半導体装置におけるメモリセルアレイの平面図である。

【図50】図４９におけるＡ−Ａ’線に沿ったメモリセルアレイの一部断面図である。

【図51】図４９におけるＢ−Ｂ’線に沿ったメモリセルアレイの一部断面図である。

【図52】図４９におけるＣ−Ｃ’線に沿ったメモリセルアレイの一部断面図である。

【図53】図４９におけるＤ−Ｄ’線に沿ったメモリセルアレイの一部断面図である。

【図54】実施の形態７に係わる半導体装置におけるメモリセルアレイの平面図である。

【図55】図５４におけるＡ−Ａ’線に沿ったメモリセルアレイの一部断面図である。

【図56】図５４におけるＢ−Ｂ’線に沿ったメモリセルアレイの一部断面図である。

【図57】図５４におけるＣ−Ｃ’線に沿ったメモリセルアレイの一部断面図である。

【図58】図５４におけるＤ−Ｄ’線に沿ったメモリセルアレイの一部断面図である。

【図59】実施の形態７に係わるメモリセルの消去パルス電圧の一例を示す図である。

【図60】実施の形態７に係わるメモリセルの書込みパルス電圧の一例を示す図である。

【図61】実施の形態８に係わる半導体装置におけるメモリセルアレイの平面図である。

【図62】図６１におけるＡ−Ａ’線に沿ったメモリセルアレイの一部断面図である。

【図63】図６１におけるＢ−Ｂ’線に沿ったメモリセルアレイの一部断面図である。

【図64】図６１におけるＣ−Ｃ’線に沿ったメモリセルアレイの一部断面図である。

【図65】実施の形態８に係わるメモリセルの消去パルス電圧の一例を示す図である。

【図66】実施の形態８に係わるメモリセルの書込みパルス電圧の一例を示す図である。

【図67】実施の形態８に係わる半導体装置の製造方法のフローチャートである。

【図68】実施の形態８に係わる半導体装置の製造方法を示す工程断面図である。

【図69】図６８に続く実施の形態８に係わる半導体装置の製造方法を示す工程断面図である。

【図70】図６９に続く実施の形態８に係わる半導体装置の製造方法を示す工程断面図である。

【図71】図７０に続く実施の形態８に係わる半導体装置の製造方法を示す工程断面図である。

【図72】図７１に続く実施の形態８に係わる半導体装置の製造方法を示す工程断面図である。

【図73】図７２に続く実施の形態８に係わる半導体装置の製造方法を示す工程断面図である。

【図74】図７３に続く実施の形態８に係わる半導体装置の製造方法を示す工程断面図である。

【図75】図７４に続く実施の形態８に係わる半導体装置の製造方法を示す工程断面図である。

【図76】図７５に続く実施の形態８に係わる半導体装置の製造方法を示す工程断面図である。

【図77】図７６に続く実施の形態８に係わる半導体装置の製造方法を示す工程断面図である。

【図78】実施の形態９に係わる半導体装置におけるメモリセルアレイの平面図である。

【図79】図７８におけるＡ−Ａ’線に沿ったメモリセルアレイの一部断面図である。

【図80】図７８におけるＢ−Ｂ’線に沿ったメモリセルアレイの一部断面図である。

【図81】図７８におけるＣ−Ｃ’線に沿ったメモリセルアレイの一部断面図である。

【図82】図７８におけるＤ−Ｄ’線に沿ったメモリセルアレイの一部断面図である。

【図83】実施の形態９に係わる半導体装置の製造方法のフローチャートである。

【図84】実施の形態９に係わる半導体装置の製造方法を示す工程断面図である。

【図85】図８４に続く実施の形態９に係わる半導体装置の製造方法を示す工程断面図である。

【図86】図８５に続く実施の形態９に係わる半導体装置の製造方法を示す工程断面図である。

【図87】図８６に続く実施の形態９に係わる半導体装置の製造方法を示す工程断面図である。

【図88】図８７に続く実施の形態９に係わる半導体装置の製造方法を示す工程断面図である。

【図89】図８８に続く実施の形態９に係わる半導体装置の製造方法を示す工程断面図である。

【図90】実施の形態に係る半導体の平面図及び断面図である。

【図91】図９０の構造に係る半導体装置の製造方法を示すフローチャートである。

【図92】実施の形態を纏めた図である。

【発明を実施するための形態】

【0010】

≪実施の形態の概要≫
図９０は実施の形態を示す半導体装置の平面図及び断面図である。同図（Ａ）は２つのメモリセルＭＣの一部を表す平面図である。同図（Ｂ）は同図（Ａ）におけるＡ−Ａ’線に沿った断面の一部を表す図面である。同図（Ｃ）は同図（Ａ）におけるＡ−Ａ’線に沿った変形例の断面の一部を表す図面である。

【0011】

メモリセルＭＣはメモリゲートＧとソースＳとドレインＤとを有する。メモリゲートＧは２つのメモリセルＭＣに共通に延在している。メモリゲートＧの下に位置する電荷蓄積膜ＣＳＦが隣接するメモリセル間に位置する素子分離領域ＩＲまで延びている。同図（Ｂ）では素子分離領域ＩＲは半導体基板の主面ＭＳよりも下に窪んでいる。すなわち、素子分離領域ＩＲの上面は活性領域ＡＲの上面よりも低い位置にある。一方、同図（Ｃ）では素子分離領域ＩＲは半導体基板の主面ＭＳよりも上に突出している。すなわち、素子分離領域ＩＲの上面は活性領域ＡＲの上面よりも高い位置にある。同図（Ｂ）及び同図（Ｃ）のいずれの場合も素子分離領域ＩＲにおける電荷蓄積膜ＣＳＦの実効長Ｌは素子分離領域の幅Ｗよりも長い。ここで、実効長Ｌとは素子分離領域ＩＲ上での電荷蓄積膜ＣＳＦへの電荷蓄積がされない領域の長さをいう。

【0012】

メモリセルのスケーリングによって、素子分離領域ＩＲの幅が狭くなると、メモリセルＭＣの電荷蓄積膜ＣＳＦに注入した電子またはホールが素子分離領域ＩＲ上の電荷蓄積膜ＣＳＦを拡散して干渉し合うことでメモリセルの信頼性が損なわれる可能性がある。しかし、実施形態によれば、素子分離領域ＩＲにおける電荷蓄積膜ＣＳＦの実効長Ｌは素子分離領域ＩＲの幅Ｗよりも長くすることができるので、隣接するメモリセル間での電荷蓄積膜を介した電荷の拡散を軽減することができる。

【0013】

図９１は図９０の構造に係る半導体装置の製造方法を示すフローチャートである。まず、半導体基板の主面ＭＳのメモリセル形成領域に隣接する素子分離領域ＩＲに溝を形成する（工程Ｓ１）。次に、素子分離領域ＩＲの溝に絶縁膜を形成する（工程Ｓ２）。次に、メモリセル形成領域上から素子分離領域ＩＲ上に延在する電荷蓄積膜ＣＳＦを形成する（工程Ｓ３）。その後、素子分離領域ＩＲ上の電荷蓄積膜ＣＳＦ上に絶縁膜を形成する（工程Ｓ４）。最後に、メモリセル形成領域上から素子分離領域ＩＲ上に延在するメモリゲートＧを形成する（工程Ｓ５）。工程Ｓ２において、素子分離領域ＩＲの溝に形成する絶縁膜の厚さによって、図９０（Ｂ）の構造及び同図（Ｃ）の構造になる。

【0014】

素子分離領域ＩＲにおける電荷蓄積膜ＣＳＦの実効長Ｌを長くするための手段等が、後述する各実施の形態に記載されている。

【0015】

図９２は後述する各実施の形態を纏めた図である。「Ｆｉｎ構造」とは、メモリゲート（ＭＧ）が素子分離領域（ＳＴＩ）の窪みに向かって突出する構造をいう。「ＳＴＩ窪み」とはＳＴＩを構成する絶縁膜の上面が半導体基板の主面より下方にある構造をいう。「ＭＯＮＯＳ」とはスプリットゲート構造のＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のメモリセルタイプをいう。「Ｔｗｉｎ ＭＯＮＯＳ」とは選択ゲートを挟んで両側にメモリゲートが存在する構造のツインＭＯＮＯＳ構造のメモリセルタイプをいう。「ＮＲＯＭ」とは選択ゲートが存在しないＭＯＮＯＳ構造のメモリセルタイプをいう。

【0016】

≪実施の形態の詳細≫
以下、図面を参照しながら、実施の形態について詳細に説明する。

【0017】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。ただし、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除く。

【0018】

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、実質的にその形状等に近似または類似するもの等を含むものとする。ただし、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除く。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

【0019】

なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0020】

＜実施の形態１＞
図１は実施の形態１に係わる半導体装置のメモリセルアレイの平面図である。本実施の形態の半導体装置におけるメモリセルアレイは、図１からわかるようにメモリゲートＭＧ１と選択ゲートＳＧ１とで第１のゲート対ＰＧ１を構成し、メモリゲートＭＧ２と選択ゲートＳＧ２で第２のゲート対ＰＧ２を構成し、それぞれ同一の方向（第一方向）に延びている。又同様にメモリゲートＭＧ３と選択ゲートＳＧ３で第３のゲート対ＰＧ３を構成し、メモリゲートＭＧ４と選択ゲートＳＧ４で第４のゲート対ＰＧ４を構成し、これら第３、第４のゲート対ＰＧ３，ＰＧ４も第１、第２のゲート対ＰＧ１，ＰＧ２と同様に第一方向に延びている。これらゲートの対はＮ対でメモリセルアレイを構成するが、図１はそれの一部を記載したものである。

【0021】

そして、これら複数のゲート対ＰＧ１，ＰＧ２，ＰＧ３，ＰＧ４を横切り（又は直交し）第一方向とは異なる他の方向（第二方向）及びゲート対の間で第一方向それぞれに延びる拡散領域１１３を有する。拡散領域１１３は、第二方向に延びるソース（Ｓｏｕｒｃｅ）領域１１３−Ｓと第一方向に延びるドレイン（Ｄｒａｉｎ）領域１１３−Ｄを有する。ソース領域１１３−Ｓは、複数のコンタクト部１１４により上層となる金属配線１１５に接続され、第１ソースライン１１５−１、第２ソースライン１１５−２、第３ソースライン１１５−３、第４ソースライン１１５−４として第二方向に延びている。

【0022】

又、ドレイン領域１１３−Ｄは第１のゲート対ＰＧ１と第２のゲート対ＰＧ２の間および第３のゲート対ＰＧ３と第４のゲート対ＰＧ４の間それぞれに形成され第１から第４のゲート対ＰＧ１，ＰＧ２，ＰＧ３，ＰＧ４と同様に第一方向に延びて第１ドレインライン１１３−Ｄ１、第２ドレインライン１１３−Ｄ２を構成している。

【0023】

図１に実線で四角に囲む領域（符号ＭＣが付された領域）が一つのメモリセルである。メモリセルアレイはこのメモリセルＭＣが複数個行列状（マトリクス状）に並びかつそれらの間に隣接する分離領域を有している。実施の形態１のメモリセルＭＣは、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリである。

【0024】

次に、図２は図１におけるＡ−Ａ’線に沿った断面構造を示す。図２（Ａ）は２つのメモリセルを横断した断面図である。同図（Ｂ）は（Ａ）の部分拡大図である。Ｐ型およびＮ型ウエル（図示せず）が形成されたシリコン等からなる半導体基板１００の一主面ＭＳ上に導体膜であるポリシリコン（多結晶シリコン）膜１１２で構成されるメモリゲートＭＧ２およびメモリゲートＭＧ３が存在している。さらに、これらメモリゲートＭＧ２およびメモリゲートＭＧ３それぞれに向い会う、導体膜であるポリシリコン膜１０６で構成される選択ゲートＳＧ２および選択ゲートＳＧ３が半導体基板１００の一主面ＭＳ上に位置している。

【0025】

図１の説明で述べたメモリゲートＭＧ２と選択ゲートＳＧ２で形成する第２のゲート対ＰＧ２と、メモリゲートＭＧ３と選択ゲートＳＧ３で形成する第３のゲート対ＰＧ３がこの断面に示されている。そして、第２ゲート対ＰＧ２と第３ゲート対ＰＧ３の間の半導体基板１００には拡散層で構成されるソース領域１１３−Ｓが形成されている。さらに、第２のゲート対ＰＧ２と第３のゲート対ＰＧ３を挟むようにこれらゲート対の外側の半導体基板１００には拡散層で構成されるドレイン領域１１３−Ｄが形成されている。

【0026】

そして、ソース領域１１３−Ｓはコンタクト部１１４を介して金属配線層から成る第４ソースライン１１５−４に接続している。第４ソースライン１１５−４はメモリゲートＭＧ２と選択ゲートＳＧ２上およびメモリゲートＭＧ３と選択ゲートＳＧ３上に層間絶縁膜（図示せず）を介して延在している。

【0027】

図２（Ｂ）に示すように、メモリゲートＭＧ２、ＭＧ３と、半導体基板１００の一主面ＭＳとの間に、積層構造のゲート絶縁膜ＧＺが位置している。積層構造のゲート絶縁膜ＧＺは、半導体基板１００の一主面ＭＳ側から順に、絶縁膜１０８と、電荷蓄積膜となる絶縁膜１０９と、絶縁膜１１１とを有している。絶縁膜１０８はシリコン酸化膜、絶縁膜１０９はシリコン窒化膜、絶縁膜１１１はシリコン酸化膜でそれぞれ形成するのが好ましい。そして、積層構造のゲート絶縁膜ＧＺはメモリゲートＭＧ２と選択ゲートＳＧ２との間およびメモリゲートＭＧ３と選択ゲートＳＧ３との間にも存在する。

【0028】

さらに、メモリゲートＭＧ２、ＭＧ３はサイドウォール形状に加工されている。

【0029】

さらに、選択ゲートＳＧ２、ＳＧ３と、半導体基板１００の一主面ＭＳとの間にゲート絶縁膜１０５を有している。また選択ゲートＳＧ２、ＳＧ３ポリシリコン膜１０６上には絶縁膜１０７を有している。絶縁膜１０５はシリコン酸化膜、絶縁膜１０７はシリコン窒化膜でそれぞれ形成されている。

【0030】

そして、選択ゲートＳＧ２、ＳＧ３はそれぞれ、積層ゲート絶縁膜ＧＺを介してメモリゲートＭＧ２、ＭＧ３と並んで配置されている。

【0031】

図３は図１におけるＢ−Ｂ’線に沿ったメモリセルアレイの一部断面図である。図３は２つのメモリセルを縦断するもので選択ゲートＳＧ４に沿った断面である。２つのメモリセル上に延びる第１ソースライン１１５−１及び第２ソースライン１１５−２と絶縁膜１０７との間の絶縁膜は図示せずに省いている。

【0032】

同図からわかるように絶縁膜１０４で構成される素子分離領域（分離領域）ＤＩＲの上面ＵＰは半導体基板１００の一主面ＭＳより下方に位置しており、半導体基板１００の一主面ＭＳからは窪んだ形となっている。

【0033】

そして、半導体基板１００の一主面ＭＳ上及び分離領域ＤＩＲの上面ＵＰ上に選択ゲートＳＧ４とゲート絶縁膜１０５が延在している。そして、選択ゲートＳＧ４は分離領域ＤＩＲの上面ＵＰに向かって凸状となっている。

【0034】

図４は図１におけるＣ−Ｃ’線に沿ったメモリセルアレイの一部断面図であり、（Ｂ）は（Ａ）の部分拡大図である。図４も２つのメモリセルを縦断するものであるが、メモリゲートＭＧ１に沿った断面である。第１ソースライン１１５−１、第２ソースライン１１５−２とその下方に有るメモリゲートＭＧ１との間の絶縁膜は図示せずに省いている。

【0035】

同図からわかるように分離領域ＤＩＲの上面ＵＰは半導体基板１００の一主面ＭＳとは異なる位置に存在している。すなわち一主面ＭＳより下方に位置している。それにより、分離領域ＤＩＲの上面ＵＰは半導体基板１００の一主面ＭＳからは窪んだ形となっている。

【0036】

そして、半導体基板１００上および分離領域ＤＩＲ上にメモリゲートＭＧ１とその下の積層構造のゲート絶縁膜ＧＺが延在している。

【0037】

メモリゲートＭＧ１は分離領域ＤＩＲの上面ＵＰに向かって選択的に凸形状となっている。

【0038】

積層構造のゲート絶縁膜ＧＺは、分離領域ＤＩＲが形成されていない半導体基板の一主面ＭＳ上には図２で説明した絶縁膜１０８、電荷蓄積膜である絶縁膜１０９、絶縁膜１１１を有する。

【0039】

一方分離領域ＤＩＲ上の積層構造のゲート絶縁膜ＧＺは、図２で説明した絶縁膜１０８、電荷蓄積膜である絶縁膜１０９、絶縁膜１１１の他にさらに絶縁膜１１０を有している。絶縁膜１１０はシリコン酸化膜で形成されている。

【0040】

これにより、メモリゲートＭＧ１とその下の電荷蓄積膜である絶縁膜１０９との間に存在する絶縁膜は分離領域ＤＩＲ上と分離領域以外の半導体基板１００上ではその膜厚に差がある。

【0041】

すなわち、メモリゲートＭＧ１とその下の電荷蓄積膜である絶縁膜１０９との間に存在する絶縁膜の厚さは、図４（Ｂ）にも示すように、分離領域ＤＩＲ上では、絶縁膜１１０と絶縁膜１１１との合計厚さＴ２で有るのに対し、分離領域ＤＩＲがない半導体基板１００上では絶縁膜１１１の厚さＴ１となる。ここで、メモリゲートＭＧ１とその下の電荷蓄積膜である絶縁膜１０９との間に存在する絶縁膜において、分離領域ＤＩＲがない半導体基板１００上の絶縁膜を第１絶縁膜、分離領域ＤＩＲ上の絶縁膜を第２絶縁膜ともいう。

【0042】

従って、絶縁膜１１０の存在により第２絶縁膜の厚さＴ２は第１絶縁膜の厚さＴ１よりも厚くなっている。言い換えると、第１絶縁膜の膜厚は第２絶縁膜の膜厚よりも小さくなっている。

【0043】

ここで、本願に関連するメモリセルの寸法に関して、Ｃ−Ｃ’線での断面における素子分離領域の幅Ｗ１は６０ｎｍ程度であり、この分離領域に挟まれるメモリセル領域の活性領域の幅Ｗ２は１００ｎｍ程度である。

【0044】

図５は図１におけるＤ−Ｄ’線に沿ったメモリセルアレイの一部断面図である。図５（Ａ）は複数のメモリセル間の分離領域１０４に沿った断面である。同図（Ｂ）は（Ａ）の部分拡大図である。

【0045】

同図からわかるようにドレイン（Ｄｒａｉｎ）領域１１３−Ｄを有する半導体基板１００の一主面ＭＳの位置よりも窪んだ位置に分離領域ＤＩＲの上面ＵＰが位置しており、分離領域ＤＩＲ１０４上に図１に示すメモリゲートＭＧ２およびメモリゲートＭＧ３が存在している。

【0046】

さらに、メモリゲートＭＧ２およびメモリゲートＭＧ３それぞれに向い会う選択ゲートＳＧ２および選択ゲートＳＧ３が分離領域１０４上に位置している。

【0047】

そして、メモリゲートＭＧ２、ＭＧ３の下には、積層構造のゲート絶縁膜ＧＺＳを有している。同図（Ｂ）に示すように、分離領域ＤＩＲ上の積層構造のゲート絶縁膜ＧＺＳは、分離領域ＤＩＲ側から順に、電荷蓄積膜となる絶縁膜１０９、絶縁膜１１０、絶縁膜１１１を有している。そして、メモリゲートＭＧ２、ＭＧ３はサイドウォール形状に加工されている。

【0048】

さらに、メモリゲートＭＧ２、ＭＧ３とそれぞれと向かい合う選択ゲートＳＧ２および選択ゲートＳＧ３との間の積層構造のゲート絶縁膜ＧＺＧは、選絶縁膜１１１、絶縁膜１０９絶縁膜１０８を有している。

【0049】

図６は実施の形態１に係わる半導体装置のメモリセルアレイの等価回路図である。同図には、図１のメモリセルアレイの平面図に対応して回路（トランジスタや配線）が示されている。ただし、第１ドレインライン１１３−Ｄ１と第２ドレインライン１１３−Ｄ２とを接続するドレインライン１１３−Ｄは図１には示されていない。この等価回路はメモリセルアレイの一部を示すものである。

【0050】

実線で四角に囲む領域（符号ＭＣが付された領域）が一つのメモリセルでありこのメモリセルが複数個行列状（マトリクス状）に並んでメモリセルアレイを構成している。メモリセルＭＣはメモリトランジスタＭＴと選択トランジスタＳＴとを有する。メモリトランジスタＭＴのドレインはドレインライン１１３−Ｄに接続されている。選択トランジスタＳＴのソースはソースライン１１５−１、１１５−２，１１５−３，１１５−４のいずれかに接続されている。

【0051】

次に実施の形態１に係わるメモリセルの基本的な（１）読出し動作、（２）消去動作、（３）書込み動作の３動作を夫々説明する。ただし、これら３動作の呼び方は、代表的なものとして用いており、特に消去動作と書込み動作については、逆の呼び方をすることもできる。ここで、説明のためｎ−ＭＯＳタイプで形成したメモリセルについて述べるが、ｐ−ＭＯＳタイプでも原理的には同様に形成することができる。

【0052】

（１）読出し動作：
メモリゲート（ＭＧ）側の拡散層（Ｄｒａｉｎ）に０Ｖを与え、選択ゲート（ＳＧ）側の拡散層（Ｓｏｕｒｃｅ）に１．０Ｖ程度の正電位を与え、選択ゲート（ＳＧ）に１．３Ｖ程度の正電位を与えることで、選択ゲート（ＳＧ）下のチャネルをオン状態にする。ここで、書込み、消去状態により与えられるメモリゲート（ＭＧ）のしきい値差を判別できる適当な電位（すなわち、書込み状態のしきい値と消去状態のしきい値の中間電位）をメモリゲート（ＭＧ）に与えることで、メモリセルＭＣに保持していた電荷情報を電流として読み出すことができる。ここで、書込み状態のしきい値と消去状態のしきい値の中間電位が０Ｖとなるように設定すると、メモリゲート（ＭＧ）に印加する電圧を電源回路内で昇圧する必要がなく、高速読出しに好適である。

【0053】

（２）消去動作：
メモリゲート（ＭＧ）に例えば−６Ｖの電圧を印加し、選択ゲート（ＳＧ）に例えば０Ｖの電圧を印加し、メモリゲート（ＭＧ）側の拡散層（Ｄｒａｉｎ）に６Ｖおよび選択ゲート（ＳＧ）側の拡散層（Ｓｏｕｒｃｅ）に１．５Ｖを印加する。ただし、選択ゲートＳＧ側の拡散層は電気的にフローティング（ｏｐｅｎ）状態としても良い。これにより半導体基板１００中でホールが発生し、電荷蓄積膜１０９中に注入される。

【0054】

図７はメモリセルＭＣの消去動作の一例を示すフローチャートである。実際にメモリセルＭＣを消去する場合には、図７に示すように消去パルスを印加して電荷蓄積膜１０９中にホールを注入することで消去を行い（ステップＳＥ１）、その後、ベリファイ動作によりメモリセルＭＣが所望のしきい値に到達したか否かを検証する（ステップＳＥ２）。所望のしきい値に到達していない場合には、再度消去パルスを印加するというシーケンスを繰返す。

【0055】

典型的な印加電圧は上記した通りである。ただし、ベリファイ後の消去条件は必ずしも１回目の条件と同じである必要はない。その場合の消去パルスの一例を図８に示す。Ｎ＝１は１回目の消去パルス印加を示し、Ｎ＞１は２回目以降の消去パルス印加を示している。ここで、同図に示される「Ｗｅｌｌ」とは、半導体基板１００中のメモリトランジスタＭＴ及び選択トランジスタＳＴに基板電位を供給する領域である。

【0056】

（３）書込み動作：
実施の形態１のメモリセルＭＣでは半導体基板１００側から電子を注入することで書込み行う。半導体基板１００側から電子を注入する方式として、メモリゲート（ＭＧ）に例えば１０Vの電圧を印加し、選択ゲート（ＳＧ）に例えば０．９Vの電圧を印加し、メモリゲート（ＭＧ）側のドレイン領域（Ｄｒａｉｎ）に例えば４．５Vの電圧を印加し、選択ゲート（ＳＧ）側のソース領域（Ｓｏｕｒｃｅ）にドレイン領域（Ｄｒａｉｎ）より低い電圧、例えば０．３Vの電圧を印加する。これにより、メモリゲート（ＭＧ）の選択ゲート（ＳＧ）側端部に集中的に電荷（電子）の注入が行なわれる。この注入方式はＳＳＩ（Ｓｏｕｒｃｅ Ｓｉｄｅ Ｈｏｔ Ｅｌｅｃｔｒｏｎ）注入方式として知られている。

【0057】

図９はメモリセルの書込み動作の一例を示すフローチャートである。実際にメモリセルＭＣを書込む場合には、図９に示すようにＳＳＩパルスを印加して電荷蓄積膜１０９中に電子を注入することで書込みを行い（ステップＳＷ１）、その後、ベリファイ動作によりメモリセルＭＣが所望のしきい値に到達したか否かを検証する（ステップＳＷ２）。所望のしきい値に到達していない場合には、再度ＳＳＩパルスを印加するというシーケンスを繰返す。

【0058】

典型的な印加電圧は上記の通りである。ただし、ベリファイ後の消去と同様に書込み条件は必ずしも１回目の条件と同じである必要はない。その場合の一例を図１０に示す。図１０はメモリセルの書込みパルス電圧の一例を示す図である。Ｎ＝１は１回目のＳＳＩパルス印加を示し、Ｎ＞１は２回目以降のＳＳＩパルス印加を示している。

【0059】

図１１は、メモリゲートトランジスタのメモリセル読出し条件における電流−電圧特性を、比較例（Ａ）と実施の形態１（Ｂ）とで比較した図面である。横軸がメモリゲート電圧で縦軸はチャネル電流を表す。図１２には、隣接セルからの電子拡散によるデータ保持特性の劣化を比較例（Ａ）と実施の形態１（Ｂ）とで比較した図面である。ただし、電子拡散による劣化を加速するためにメモリセルは３００℃に放置した。ここで、比較例に係る半導体装置のメモリセルアレイの平面構造は図１と同じである。しかし、比較例に係る半導体装置のメモリセルアレイの断面構造は実施の形態１と異なる。例えば、図１におけるＣ−Ｃ’線に沿った断面図（図４）に対応する比較例の断面は異なる。すなわち、実施の形態１に係る半導体装置の比較例における分離領域の上面は半導体基板の一主面とほぼ同じ位置に存在する。すなわち、図４に示すような分離領域の上面は半導体基板の一主面から窪んだ形にはなっていない。そして、半導体基板上および分離領域上に、絶縁膜（シリコン酸化膜）と電荷蓄積膜（シリコン膣化膜）と絶縁膜（シリコン酸化膜）とメモリゲートとが延在している。すなわち、比較例における分離領域上の電荷蓄積膜の長さは、分離領域の幅と同程度であり、実施の形態1における分離領域ＤＩＲ上の電荷蓄積膜１０９の長さよりも短くなっている。

【0060】

図１１からわかるように、実施の形態１（Ｂ）は比較例（Ａ）よりもチャネル電流すなわち読出し電流を増大することができる。従って、実施の形態１は高速読出しに有利となる。図１２から明らかなように、比較例（Ａ）に比べて、実施の形態１（Ｂ）のメモリセルの劣化量が小さくなっており信頼度が向上していることがわかる。

【0061】

図１３には隣接セルからの電荷拡散によるメモリセルの信頼度の劣化量（１２５℃で２０年保存時の劣化量）を隣接セルまでのシリコン窒化膜（電荷蓄積膜）長さでプロットした図面である。図１２と同様に、隣接セルまでのシリコン窒化膜長さが長いほど電荷拡散に時間が掛かるために劣化量は小さくなる。図１３に示すように、隣接セルまでのシリコン窒化膜長さは概ね９０ｎｍ程度の長さが確保できれば劣化量を０．１Ｖ程度に抑制できることが明らかになった。すなわち、比較例の構造において素子分離領域の幅が９０ｎｍよりも狭くなるときに実施の形態１の構造の適用がより有効である。

【0062】

上記する種々の効果が得られる理由を図４及び概略説明図の図１４に基づき説明する。

【0063】

図４及び図１４に示すように、分離領域ＤＩＲ上面ＵＰは、半導体基板１００の一主面ＭＳより下方に位置しており、分離領域ＤＩＲの上面ＵＰは半導体基板１００の一主面ＭＳからは窪んだ形となっている。

【0064】

そして、この窪みに向かってメモリゲートＭＧ１の一部及びその下の電荷蓄積膜１０９が突出する構造（いわゆるＦｉｎ構造）とすることにより、書込み時、図１４の概略図に示すように上記窪み部に存在する電荷蓄積膜１０９の一部（Ｚの部分）まで電荷は注入されメモリゲートＭＧ１のゲート幅（チャネル幅）が分離領域ＤＩＲ上まで伸びる。それによりメモリセルの活性領域を比較例よりも広げることができる。その結果、比較例（Ａ）よりも読出し電流を増大することができるのである。

【0065】

さらに、図４に示すように、分離領域ＤＩＲ上面ＵＰに向かってメモリゲートＭＧ１の一部及びその下の電荷蓄積膜１０９が突出するだけではなく、分離領域ＤＩＲ上面ＵＰ上の電荷蓄積膜１０９とメモリゲートＭＧ１間には絶縁膜１１０と絶縁膜１１１を有している。一方、半導体基板１００の一主面ＭＳ上の電荷蓄積膜１０９とメモリゲートＭＧ１間には絶縁膜１１１を有している。したがって、分離領域ＤＩＲ上面ＵＰ上の電荷蓄積膜１０９とメモリゲートＭＧ１間の絶縁膜は、半導体基板１００の一主面ＭＳ上の電荷蓄積膜１０９とメモリゲートＭＧ１間の絶縁膜よりも厚く構成される。そのため、図１４に示すように分離領域ＤＩＲ上での電荷蓄積膜１０９への電荷蓄積の領域（データ保持領域）を制限でき、電荷蓄積膜１０９の隣接セル間での電荷蓄積がされない領域（データ保持しない領域）の長さＬが分離領域ＤＩＲの幅Ｗよりも長くなる。ここで、幅Ｗは一主面ＭＳにおける分離溝の幅とする。それによって、隣接セル間での電荷拡散は容易には行われず、データ保持特性が向上（劣化量が減少）する。なお、電荷蓄積膜における電荷が蓄積される領域とは、電荷蓄積膜がメモリゲートと活性領域に挟まれている領域である。電荷蓄積膜における電荷が蓄積されない領域とは、電荷が蓄積される領域以外の領域である。

【0066】

また、実施の形態１には記載してはいないが、メモリセル辺り１ビット以上のデータを記憶する多値メモリは、シリコン窒化膜中に注入する電子の数によりしきい値を調整して多値化するため、より高精度なメモリセルしきい値制御が要求され、本実施の形態を用いて好適である。

【0067】

実施の形態１の半導体装置によれば、メモリセルのスケーリングにより分離領域幅が狭まり、隣接するメモリセルとの距離が近づいたとしても、分離領域上の電荷蓄積膜の実効長を長くすることができるので、メモリセルの電荷蓄積膜に注入した電子またはホールが分離領域上の電荷蓄積膜を拡散することによる干渉し合いを軽減することができる。

【0068】

また、実施の形態１の半導体装置によれば、メモリセルのスケーリングにより平面視のゲート幅が狭まったとしても、実効チャネル幅（ゲート幅）を広くすることができるので、高速動作に対応した読出し電流を確保することができる。

【0069】

さらに、実施の形態１に係わる半導体装置によれば、例えば車載用など外部環境が厳しい状況下においても高い品質、信頼性を確保することができる。

【0070】

また、製品チップサイズのスケーリングにより一ウェハ辺りの製品取得数を向上することができる。そして、それにより低コスト化を達成できる。

【0071】

次に実施の形態１に係るメモリセルアレイを大規模集積回路の半導体装置に適用した場合の例を図１５に基づいて説明する。図１５に示す半導体装置Ｃは、ロジック部Ａとメモリ部Ｂを有する。メモリ部Ｂは、制御回路１、入出力回路２、アドレスバッファ３、行デコーダ４、列デコーダ５、ベリファイセンスアンプ回路６、高速リードセンスアンプ回路７、書込み回路８、メモリセルアレイ９、および電源回路１０を有する。

【0072】

制御回路１は、ロジック部Ａから入力される制御用信号を一時的に格納し、メモリ部Ｂの制御を行う。また、制御回路１はメモリセルアレイ９内のメモリセルのゲート電極の電位の制御を行う。入出力回路２には、メモリセルアレイ９から読み出しまたはメモリセルアレイ９へ書込むデータやプログラムデータなどの各種データが入出力される。アドレスバッファ３は、ロジック部Ａから入力されたアドレスを一時的に格納する。アドレスバッファ３には、行デコーダ４、ならびに列デコーダ５がそれぞれ接続されている。行デコーダ４は、アドレスバッファ３から出力された行アドレスに基づいてデコードを行い、列デコーダ５は、アドレスバッファ３から出力された列アドレスに基づいてデコードを行う。

【0073】

ベリファイセンスアンプ回路６は、消去／書込みベリファイ用のセンスアンプであり、高速リードセンスアンプ回路７は、データリード時に用いられるリード用センスアンプである。書込み回路８は、入出力回路２を介して入力された書込みデータをラッチし、データ書込みの制御を行う。メモリセルアレイ９には、記憶の最小単位であるメモリセルＭＣがアレイ状に並べられている。

【0074】

電源回路１０は、データ書込みや消去、ベリファイ時などに用いられる様々な電圧を生成する電圧発生回路、および任意の電圧値を生成して書込み回路に供給する電流トリミング回路１１などから構成される。

【0075】

ロジック部Ａは、例えば中央処理装置（ＣＰＵ）である。従って、半導体装置Ｃは、例えば、不揮発性メモリ内蔵のマイクロコントローラである。不揮発性メモリ内蔵のマイクロコントローラにおける不揮発性メモリが占める半導体チップの面積割合は非常に高く、メモリセルのスケーリングにより、不揮発性メモリの面積を小さくすることができ、さらに不揮発性メモリ内蔵のマイクロコントローラの面積を小さくすることができる。

【0076】

次に図１６から図２６を用いて、実施の形態１に係る半導体装置の製造方法について説明する。図１６は製造方法の概略を示すフローチャートであり工程Ｐ−１〜Ｐ−６を有する。そして、図１７から図２６はフローチャートに示す工程Ｐ−１〜Ｐ−６に対応する各プロセス工程における断面図である。なお、断面図は、図１のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’線での不揮発性メモリセルアレイ領域の断面および図１には図示されてはいない周辺ＭＯＳ領域に対応する断面に分けて記載している。周辺ＭＯＳ領域とは、メモリセルアレイ領域外におけるＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（周辺ＭＯＳトランジスタ）が存在する領域である。例えば、図１５に示される制御回路１や入出力回路２などである。図１〜図６においては、符号を付した要素名は主に機能的な名前で表しているが、図１７〜図２６においては、符号を付した要素名は主に材料名で表している。図１〜図６と図１７〜図２６とで同一符号を付したものは同じものである。

【0077】

（ａ）工程Ｐ−１
シリコンから成る半導体基板１００を用意し、この基板を熱酸化することにより１０ｎｍ程度のシリコン酸化膜１０１を半導体基板１００の主面に形成する。その後、１０ｎｍ程度のポリシリコン膜１０２、５０ｎｍ程度のシリコン窒化膜１０３をシリコン酸化膜１０１上にその順に堆積させる。

【0078】

リソグラフィーとエッチング技術により半導体基板１００主面より深さ１５０ｎｍ程度の素子分離領域（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｒａｔｉｏｎ）用の溝を形成する。シリコン酸化膜（絶縁膜）１０４を堆積し、シリコン窒化膜１０３をストッパとしてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨して溝及びその上部にシリコン酸化膜１０４を残すこれにより、シリコン酸化膜１０４は半導体基板１００の主面よりも高い位置にまで形成することができる（図１７）。

【0079】

（ｂ）工程Ｐ−２
シリコン窒化膜１０３とその下のポリシリコン膜１０２をウェットエッチングおよびドライエッチングにより除去し、残ったシリコン酸化膜１０１をイオン注入のスルー膜として半導体基板１００にイオン注入する。すなわちシリコン酸化膜１０４より薄いシリコン酸化膜１０１を介してＰ型及びＮ型の不純物を半導体基板１００に選択的にイオン注入してＰ型およびＮ型ウエル（図示せず）を形成する（図１８）。

【0080】

（ｃ）工程Ｐ−３
ドライエッチングまたはウェットエッチングによりシリコン酸化膜１０１を除去する。又、分離領域ＤＩＲのシリコン酸化膜１０４を例えば半導体基板１００の主面からの深さが５０ｎｍ程度となるように一部を除去する。これにより半導体基板１００の主面が新たに露出して一主面ＭＳを構成する。又、分離領域ＤＩＲのシリコン酸化膜１０４の上面ＵＰは半導体基板１００の一主面ＭＳからの深さが５０ｎｍ程度であり、半導体基板１００の一主面ＭＳから窪んだ状態となる（図１９）。

【0081】

続いて、熱酸化法によって周辺ＭＯＳおよび選択トランジスタのゲート絶縁膜となる１．４ｎｍ程度のシリコン酸化膜（絶縁膜）１０５を半導体基板１００の一主面ＭＳに形成し、周辺ＭＯＳおよび選択トランジスタのゲート電極となる厚さ８０ｎｍ程度のポリシリコン膜（導体膜）１０６と厚さ２０ｎｍ程度のシリコン窒化膜（絶縁膜）１０７を堆積する（図２０）。ここで、リソグラフィーとドライエッチング技術により、シリコン酸化膜１０５は複数水準の酸化膜厚として形成してもよい。

【0082】

次にリソグラフィーとエッチング技術によりポリシリコン膜１０６から成る、周辺ＭＯＳのゲートおよび選択トランジスタのゲートを形成する（図２１）。

【0083】

（ｄ）工程Ｐ−４
リソグラフィーとイオン注入技術により、メモリセルしきい値調整用のイオン注入を行う（図示せず）。

【0084】

次に、熱酸化法により厚さ４ｎｍ程度のシリコン酸化膜（絶縁膜）１０８を形成した後、厚さ９ｎｍ程度のシリコン窒化膜（電荷蓄積膜）１０９を堆積し、続けて厚さ２０ｎｍ程度のシリコン酸化膜（絶縁膜）１１０を堆積する。これにより分離領域ＤＩＲ上面の窪みを絶縁膜で埋める。

【0085】

このとき、シリコン酸化膜１０８とシリコン窒化膜１０９とシリコン酸化膜１１０の物理膜厚の合計がＣ−Ｃ’線での断面に示す分離領域ＤＩＲの上面ＵＰの幅よりも大きくなるように、これらの膜を堆積させることにより分離領域ＤＩＲ上の窪みを絶縁膜で埋めることができる。このとき周辺ＭＯＳのゲート上にもシリコン酸化膜１０８、シリコン窒化膜１０９及びシリコン酸化膜１１０を例えばＣＶＤ法により形成する（図２２）。

【0086】

次にシリコン酸化膜１１０をウェットエッチングにより選択的に除去し、Ｃ−Ｃ’断面とその拡大断面に示すようにメモリゲートが延在する分離領域ＤＩＲ上のシリコン窒化膜１０９上にのみ２５ｎｍ程度のシリコン酸化膜１１０が残るようにする。すなわち、Ａ−Ａ’断面、Ｂ−Ｂ’断面、Ｄ−Ｄ’断面及び周辺ＭＯＳのシリコン酸化膜１１０は除去する（図２３）。

【0087】

その後、メモリセルアレイ領域及び周辺ＭＯＳ領域のゲート上に改めて７ｎｍ程度のシリコン酸化膜１１１を堆積する。このプロセスによりＣ−Ｃ’断面とその拡大断面からもわかるように、メモリゲート下において、メモリセル領域における活性領域のシリコン窒化膜１０９上の酸化膜厚よりも分離領域のシリコン窒化膜上の酸化膜厚を厚膜化することができる（図２４）。

【0088】

（ｅ）工程Ｐ−５
次に、メモリゲートのゲート電極となるポリシリコン膜（導体膜）１１２を、例えば４０ｎｍ堆積し、同ポリシリコン膜１１２をエッチバックすることによりサイドウォール形状のメモリゲートをメモリセルアレイ領域に形成する。このときサイドウォール電極が選択トランジスタを挟んで両側に形成されるが、リソグラフィーとエッチング技術によりメモリゲート片側の不要なサイドウォールゲートを除去し、片側にのみ形成する。又周辺ＭＯＳゲートの両側のサイドウォールゲートも同様に除去する（図２５）。

【0089】

（ｆ）工程Ｐ−６
その後、ｐ−ＭＯＳ、ｎ−ＭＯＳ夫々の拡散層イオン注入を行い、メモリセルアレイ領域及び周辺ＭＯＳ領域に拡散層１１３を形成する。このとき選択トランジスタ及び又は周辺ＭＯＳトランジスタのゲート電極および拡散層を、低抵抗化のためにシリサイド化しても良い。その場合、選択トランジスタ及び又は周辺ＭＯＳトランジスタのゲート電極上のシリコン窒化膜１０７を除去した後にシリサイド化を行う。

【0090】

その後、配線層間膜を堆積した後、メモリトランジスタ、選択トランジスタ、周辺ＭＯＳトランジスタ、拡散層に導通をとるためのコンタクトホールを形成する。コンタクトホールに金属膜を堆積してコンタクト部１１４を形成する。続いて層間絶縁膜上に金属膜を堆積し、これをパターニングして配線１１５を形成する（図２６）。

【0091】

なお、分離領域上のシリコン窒化膜を除去することによっても、隣接セル間への注入電荷の拡散を防ぐことが考えられる。しかし、窪んだ非常に狭い分離領域上におけるシリコン窒化膜のうちメモリゲートのゲート絶縁膜を構成する部分のシリコン窒化膜（図１４のＺに相当する部分）を残して、メモリゲートのゲート絶縁膜を構成しない部分のシリコン窒化膜（図１４のＬに相当する部分）を除去することは困難である。実施の形態１のように分離領域上のシリコン窒化膜を残す方が、製造工程を簡略化することができる。

【0092】

＜実施の形態２＞
図２７は実施の形態２に係わる半導体装置のメモリセルアレイの平面図である。図２８は図２７におけるＡ−Ａ’線に沿ったメモリセルアレイの一部断面図である。図２９は図２７におけるＢ−Ｂ’線に沿ったメモリセルアレイの一部断面図である。図３０は図２７におけるＣ−Ｃ’線に沿ったメモリセルアレイの一部断面図である。図３１は図２７におけるＤ−Ｄ’線に沿ったメモリセルアレイの一部断面図である。

【0093】

実施の形態２は実施の形態１と同様なメモリセルアレイであり、図２７、図２８、図２９は実施の形態１の図１、図２（図１におけるＡ−Ａ’線に沿ったメモリセルアレイの一部断面図）、図３（図１におけるＢ−Ｂ’線に沿ったメモリセルアレイの一部断面図）とそれぞれ同じであるため、これらの説明は、ここでは省略する。ただし、実施の形態１とは異なる符号ＭＧ１−２，ＭＧ２−２，ＭＧ３−２，ＭＧ４−２、２１１で示す部分が実施の形態１とは異なる。しかし、メモリゲートＭＧ１−２，ＭＧ２−２，ＭＧ３−２，ＭＧ４−２は、図２７の平面図、図２８の断面図においては、それぞれ実施の形態１のメモリゲートＭＧ１，ＭＧ２、ＭＧ３，ＭＧ４と同一の形状である。また、絶縁膜２１１は、図２８の断面図においては、実施の形態１の絶縁膜１１１と同じ形状である。

【0094】

実施の形態２が実施の形態１と実質異なるのは図２７におけるＣ−Ｃ’線に沿ったメモリセルアレイの一部断面図である図３０と図２７におけるＤ−Ｄ’線に沿ったメモリセルアレイの一部断面図である図３１である。図３０及び図３１それぞれにおいて、実施の形態１とは異なる符号２１０、２１１、２１２で示す部分が実施の形態１とは異なる箇所である。

【0095】

実施の形態１では図４（図１のＣ−Ｃ’断面図）からわかるようにメモリセル活性領域の側面すなわち分離領域ＤＩＲの上（窪み部）にメモリゲートＭＧ１（ポリシリコン膜１１２）が突出する（いわゆるＦｉｎ構造）構造となっているが、実施の形態２においては図３０（図２７のＣ−Ｃ’断面図）に示すように、活性領域の側面すなわち分離領域ＤＩＲの上面ＵＰ上の窪み部にはメモリゲートＭＧ１−２（ポリシリコン膜２１２）及びその下の絶縁膜（シリコン酸化膜）２１１は突出していない。すなわち、図３０に示すように、分離領域ＤＩＲ上面ＵＰ上の窪み部には実施の形態１のように絶縁膜（シリコン酸化膜）１０８と電荷蓄積膜（シリコン窒化膜）１０９が窪みに沿って延在しているが、上記窪み部は絶縁膜（シリコン酸化膜）２１０で埋め込まれており、かつその上面は半導体基板１００の一主面ＭＳよりも上方に位置している。そして、絶縁膜２１０の上面に絶縁膜２１１が延在し、さらにその上にメモリゲートＭＧ１−２が延在している。ここで、メモリゲートＭＧ１−２とその下の電荷蓄積膜である絶縁膜１０９との間に存在する絶縁膜において、分離領域ＤＩＲがない半導体基板１００上の絶縁膜を第１絶縁膜、分離領域１０４上の絶縁膜を第２絶縁膜ともいう。従って、絶縁膜２１０の存在により第２絶縁膜の厚さは第１絶縁膜の厚さよりも厚くなっている。言い換えると、第１絶縁膜の膜厚は第２絶縁膜の膜厚よりも小さくなっている。

【0096】

上記窪み部を埋め込む絶縁膜２１０の存在により、図３１も実施の形態１とは異なる構造となる。図３１に示す絶縁膜２１０の膜厚が実施の形態１の絶縁膜（シリコン酸化膜）１１０とは異なる厚さとなる。絶縁膜２１０の膜厚は実施の形態１の絶縁膜１１０の膜厚よりも厚くなる。

【0097】

尚、図２８（図２７のＡ−Ａ’線に沿った断面図）の符号２１１の絶縁膜シリコン酸化膜、符号２１２のメモリゲートＭＧ２−２，ＭＧ３−２を構成するポリシリコン膜それぞれの断面形状は実施の形態１のＡ−Ａ’線に沿った断面図である図２と同じとなる。

【0098】

実施の形態２に記述したメモリセルの読出し、消去、書込み動作方式は実施の形態１と同様であるため、ここでの記載は省略する。

【0099】

製造方法についても実施の形態１の製造工程と概ね同様である。すなわち、実施の形態１の工程Ｐ−１から工程Ｐ−３（図１７から図２１）と同様な工程で処理を行う。そして、工程Ｐ−４中の図２２から図２３に至るシリコン酸化膜１１０のウェットエッチング工程時にそのエッチング量を調整して図３０に示すような所望の厚さのシリコン酸化膜２１０を形成する。その後残りの工程Ｐ−４（図２４）を行い、工程Ｐ−５（図２５）から工程Ｐ−６（図２６）の処理を行う。

【0100】

実施の形態２に記述したメモリセルにおいては、電荷蓄積膜１０９が実施の形態１と同様に分離領域ＤＩＲ上の窪みに沿って隣接セル間に延在しているため、書込み時、素子分離領域ＤＩＲ上における電荷が注入されない電荷蓄積膜の長さを長くすることができる。 言い換えると、電荷蓄積膜１０９の隣接セル間での電荷蓄積がされない領域（データ保持しない領域）の長さが長くなる。

【0101】

それによって、隣接セル間での電荷拡散は容易には行われず、データ保持特性の劣化量が減少し、信頼性劣化を抑制することができる。

【0102】

実施の形態２のメモリゲートは、Ｆｉｎ構造になっていないので、読み出し電流は実施の形態１よりも小さくなる。しかし、素子分離領域上における電荷が注入されない電荷蓄積膜の長さは実施の形態１よりも長くすることができる。従って、実施の形態２は実施の形態１よりも高速読み出しが要求されない場合に好適である。すなわち、メモリセルのスケーリングにより分離領域幅が狭まり、隣接するメモリセルとの距離が近づいたとしても、分離領域上の電荷蓄積膜の実効長を実施の形態１よりも長くすることができるので、メモリセルの電荷蓄積膜に注入した電子またはホールが分離領域上の電荷蓄積膜を拡散することによる干渉し合いを実施の形態１よりも軽減することができる。言い換えると、素子分離領域上における電荷が注入されない電荷蓄積膜の長さを実施の形態１と同じにすると、素子分離領域の幅を実施の形態１よりも狭くすることができる。

【0103】

さらに、実施の形態２に係わる半導体装置によれば、例えば車載用など外部環境が厳しい状況下においても高い品質、信頼性を確保することができる。

【0104】

また、製品チップサイズのスケーリングにより一ウェハ辺りの製品取得数を向上することができる。そして、それにより低コスト化を達成できる。

【0105】

＜実施の形態３＞
図３２は実施の形態３に係わる半導体装置のメモリセルアレイの平面図である。図３３は図３２におけるＡ−Ａ’線に沿ったメモリセルアレイの一部断面図である。図３４は図３２におけるＢ−Ｂ’線に沿ったメモリセルアの一部断面図である。図３５は図３２におけるＣ−Ｃ’線に沿ったメモリセルアの一部断面図である。図３６は図３２におけるＤ−Ｄ’線に沿ったメモリセルアレイの一部断面図である。 実施の形態３は実施の形態１と同様なメモリセルアレイであり、図３２、図３３、図３４は実施の形態１の図１、図２、図３と同じであるため、これらの説明は、ここでは省略する。ただし、実施の形態１とは異なる符号ＭＧ１−３，ＭＧ２−３，ＭＧ３−３，ＭＧ４−３で示す部分が実施の形態１とは異なる。しかし、メモリゲートＭＧ１−３，ＭＧ２−３，ＭＧ３−３，ＭＧ４−３は、図３２の平面図、図３３の断面図においては、それぞれ実施の形態１のメモリゲートＭＧ１，ＭＧ２、ＭＧ３，ＭＧ４と同一の形状である。

【0106】

実施の形態３と実施の形態１との違いは、メモリゲートの構造であり、特にメモリセル間を分離する分離領域ＤＩＲ上に延びる部分が異なる。実施の形態３が実施の形態１と異なるのは図３２におけるＣ−Ｃ’線に沿ったメモリセルアレイの一部断面図である図３５と図３２におけるＤ−Ｄ’線に沿ったメモリセルアレイの一部断面図である図３６である。図３５及び図３６それぞれにおいて、実施形態の１とは異なる符号３１６で示す部分が実施の形態の１とは異なる箇所である。実施の形態１との違いは２つある。

【0107】

１つはメモリゲートの形状である。実施の形態３ではメモリセル間を分離する分離領域ＤＩＲ上の窪み部にメモリゲートの一部は突出するが、この窪み部に存在するメモリゲート（突出部）の中に空隙（エアギャップ）３１６が存在することである。

【0108】

もう１つは、分離領域ＤＩＲ上の窪み部の電荷蓄積膜（シリコン窒化膜）１０９とメモリゲートＭＧ１−３間に絶縁膜（シリコン酸化膜）１１０が存在しないことである。これにより、半導体基板１００の一主面ＭＳ上の電荷蓄積膜１０９とメモリゲートＭＧ１−３間の絶縁膜（シリコン酸化膜）１１１の膜厚と分離領域ＤＩＲ上の窪み部に存在する電荷蓄積膜１０９とメモリゲートＭＧ１−３間の絶縁膜１１１の膜厚がほぼ等しくなる。

【0109】

実施の形態３に記述したメモリセルの読出し、消去、書込み動作方式は実施の形態１と同様であるため、その説明は、省略する。

【0110】

製造方法についても実施の形態１の製造工程と概ね同様である。すなわち、実施の形態１の工程Ｐ−１から工程Ｐ−３（図１７から図２１に示す工程）と同様の工程を実施し、実施の形態１の工程Ｐ−４（図２２、図２３、図２４に示す工程）において、シリコン酸化膜１１０を形成せず、シリコン酸化膜１０８、シリコン窒化膜１０９、シリコン酸化膜１１１を形成する（ＣＶＤ膜を堆積）。

【0111】

そして、実施の形態１の工程Ｐ−５（図２５）のようにメモリゲートとなるポリシリコン膜１１２を形成するが、このときカバレッジの悪い条件で堆積することにより、素子分離領域ＤＩＲ上に形成されるポリシリコン膜１１２内にエアギャップ３１６を形成する。

【0112】

その後は実施の形態１の工程Ｐ−６（図２６）と同様の製造工程を行う。

【0113】

図３７は、実施の形態３による隣接メモリセルへの誤書込み耐性を示す図面である。

【0114】

同図中（Ａ）にメモリゲート中にエアギャップを形成しない場合、（Ｂ）にはメモリゲート中にエアギャップを形成した場合の誤書込み耐性を示している。同図の縦軸は、あるメモリセルに書込みを行ってそのメモリに隣接するメモリセルのしきい値（Ｖｔｈ）の変動を示している。この書込みを繰返して誤書込みストレス（ディスターブ・ストレス）を与える。同図の横軸は、ディスターブ・ストレス（Disturb stress）を示している。同図からメモリゲート中にエアギャップ領域を形成すると、より長い誤書込みストレスを印加してもメモリセルのしきい値の変動が少なくなることがわかる。

【0115】

さらに、実施の形態３に記述したメモリセルにおいては、分離領域ＤＩＲ上の窪み部にメモリゲートの一部が突出することによりメモリゲートのゲート幅（チャネル幅）が分離領域ＤＩＲ上まで伸びる。それによりメモリセルの活性領域を実施の形態１の比較例よりも広げることができる。また、絶縁膜１１０が存在しないことによりメモリゲートの突出部は実施の形態１よりもその突出量を大きくすることができ、電荷蓄積領域すなわち活性領域を大幅に広げることができ、読出し電流の確保が実施の形態１よりも容易になる。

【0116】

さらに、メモリゲートの突出部にエアギャップ３１６を設けることにより隣接セルへの誤書込み、誤消去等の誤動作の発生を軽減することができる。誤動作としては、書込み時または消去時にメモリゲートを突き抜けて電荷（ホットキャリア）が隣接セルへまで到達することによる誤動作が考えられる。実施の形態３によればエアギャップ３１６によりこの電荷の突き抜けを軽減することができ誤動作を軽減することができる。

【0117】

＜実施の形態４＞
図３８は実施の形態４に係わる半導体装置のメモリセルアレイの平面図である。図３９は図３８におけるＡ−Ａ’線に沿ったメモリセルアレイの一部断面図である。図４０は図３８におけるＢ−Ｂ’線に沿ったメモリセルアの一部断面図である。図４１は図３８におけるＣ−Ｃ’線に沿ったメモリセルアの一部断面図である。図４２は図３８におけるＤ−Ｄ’線に沿ったメモリセルアレイの一部断面図である。図４３は実施の形態４の効果を説明するための図４１対応の概略断面図である。

【0118】

実施の形態４は実施の形態１と同様なメモリセルアレイであり、図３８、図３９、図４０は実施の形態１の図１、図２、図３と同じであるため、これらの説明は、ここでは省略する。ただし、実施の形態１とは異なる符号ＭＧ１−４，ＭＧ２−４，ＭＧ３−４，ＭＧ４−３で示す部分が実施の形態１とは異なる。しかし、メモリゲートＭＧ１−４，ＭＧ２−４，ＭＧ３−４，ＭＧ４−４は、図３８の平面図、図３９の断面図においては、それぞれ実施の形態１のメモリゲートＭＧ１，ＭＧ２、ＭＧ３，ＭＧ４と同一の形状である。

【0119】

実施の形態４と実施の形態１との違いはメモリゲートの構造であり、特にメモリセル間を分離する分離領域ＤＩＲ上に延びる部分が異なる。実施の形態４が実施の形態１と異なるのは図４１と図４２の断面図である。図４１及び図４２それぞれにおいて、実施形態の１とは異なる符号４１６で示す部分が実施の形態の１とは異なる箇所である。符号４１６はエアギャップを示し、メモリセル素子を分離する分離領域ＤＩＲ上の窪み部に突出するメモリゲート中に存在する。

【0120】

実施の形態４に記述したメモリセルの読出し、消去、書込み動作方式は実施の形態１と同様であるためその説明は省略する。

【0121】

製造方法について実施の形態１の製造工程と概ね同様である。すなわち、実施の形態１の工程Ｐ−１から工程Ｐ−４（図１７から図２４）までと同様な工程で処理を行う。そして、工程Ｐ−５（図２５）で、メモリゲートとなるポリシリコン膜１１２をカバレッジの悪い条件で堆積することで素子分離領域ＤＩＲ上のポリシリコン膜１１２内に図４１や図４２に記載するようなエアギャップ４１６を形成する。その後は工程Ｐ−６（図２６）と同様の製造工程を行う。このような実施の形態４によれば、図４１、図４２に示すように、実施の形態３と同様にメモリゲート中にエアギャップ領域を有するため、より長い誤書込みストレスを印加してもメモリセルのしきい値の変動が少なくなる。

【0122】

また、隣接セルへの誤書込み、誤消去等の誤動作の発生を軽減できる。誤動作としては、図４３に示すような、書込み時または消去時にメモリゲートＭＧを突き抜けて電荷が隣接セルへまで到達することによる誤動作が考えられるが、図４３に記載するように、電荷がエアギャップ４１６により捕らえられ、メモリゲートの電荷の突き抜けを軽減することができる。従って、誤動作を軽減することがきる。

【0123】

さらに、図４１、図４２のように、分離領域ＤＩＲ上の窪み部にメモリゲートの一部が突出する構造であるためメモリゲートのゲート幅（チャネル幅）が分離領域ＤＩＲ上まで伸びる。それによりメモリセルの活性領域を従来よりも広げることができ、読出し電流の確保が容易となる。特に高速動作に対応した読み出し電流の確保が容易となる。

【0124】

また、図４１、図４２のように、分離領域ＤＩＲ上の窪み部に突出するメモリゲートの一部とその下の絶縁膜（シリコン窒化膜）１０９との間に絶縁膜（シリコン酸化膜）１１０が介在するため、メモリゲートの突出には制限が生じる。また図４１に示すようにメモリゲートＭＧ１−４である導体膜（ポリシリコン膜）１１２とその下の電荷蓄積膜である絶縁膜１０９との間に存在する絶縁膜は分離領域ＤＩＲ上と分離領域以外の半導体基板１００上（メモリ素子上）ではその膜厚に差がある。ここで、メモリゲートＭＧ１−４とその下の電荷蓄積膜である絶縁膜１０９との間に存在する絶縁膜において、分離領域ＤＩＲがない半導体基板１００上の絶縁膜を第１絶縁膜、分離領域ＤＩＲ上の絶縁膜を第２絶縁膜ともいう。

【0125】

従って、絶縁膜１１０の存在により第２絶縁膜の厚さは第１絶縁膜の厚さよりも厚くなっている。言い換えると、第１絶縁膜の膜厚は第２絶縁膜の膜厚よりも小さくなっている。これらにより隣接セル間の電荷蓄積膜１０９の電荷蓄積がされない領域（データ保持しない領域）の長さＬが長くなる（図４３）。それによって、隣接セル間での電荷拡散は容易には行われず、データ保持特性が向上する。

【0126】

実施の形態４によれば、メモリセルのスケーリングにより分離領域幅が狭まり、隣接するメモリセルとの距離が近づいたとしても、分離領域上の電荷蓄積膜の実効長を長くすることができるので、メモリセルの電荷蓄積膜に注入した電子またはホールが分離領域上の電荷蓄積膜を拡散することによる干渉し合いを軽減することができる。

【0127】

また、実施の形態４によれば、メモリセルのスケーリングにより平面視のゲート幅が狭まったとしても、実効チャネル幅（ゲート幅）を広くすることができるので、高速動作に対応した読出し電流を確保することができる。

【0128】

また、実施の形態４によれば、メモリセル領域間を分離する分離領域の高さをメモリセルの活性領域の高さよりも低くしてチャネル幅を長くするフィン構造を用いることにより、分離領域上に存在するメモリゲートを介して書込み動作（または消去動作）で発生したホットキャリアが隣接するメモリセルまで到達してメモリセルが誤動作する可能性がある。しかし、分離領域上のメモリゲートにエアギャップを設けることにより、誤動作を軽減することができる。

【0129】

従って、メモリセルのスケーリングによるメモリセルの信頼性は損なわれがたく、特に車載用など半導体装置が高温下にさらされる場合にも信頼性は劣化しずらくなる。

【0130】

また、製品チップサイズのスケーリングにより一ウェハ辺りの製品取得数を向上することができる。そして、それにより低コスト化を達成できる。

【0131】

＜実施の形態５＞
図４４は実施の形態５に係わる半導体装置のメモリセルアレイの平面図である。図４５は図４４におけるＡ−Ａ’線に沿ったメモリセルアレイの一部断面図、図４６は図４４におけるＢ−Ｂ’線に沿ったメモリセルアレイの一部断面図、図４７は図４４におけるＣ−Ｃ’線に沿ったメモリセルアの一部断面図、図４８は図４４におけるＤ−Ｄ’線に沿ったメモリセルアレイの一部断面図である。

【0132】

実施の形態５は実施の形態１と同様なメモリセルアレイであり、図４４、図４５は実施の形態１の図１、図２と実質同一のため、これらの説明は、ここでは省略する。ただし、実施の形態１とは異なる符号ＭＧ１−５，ＭＧ２−５，ＭＧ３−５，ＭＧ４−５、ＳＧ１−５，ＳＧ２−５，ＳＧ３−５，ＳＧ４−５，５０５，５０８，５０９，５１１で示す部分が実施の形態１とは異なる。しかし、メモリゲートＭＧ１−５，ＭＧ２−５，ＭＧ３−５，ＭＧ４−５は、図２７の平面図、図２８の断面図においては、それぞれ実施の形態１のメモリゲートＭＧ１，ＭＧ２、ＭＧ３，ＭＧ４と同一の形状である。また、選択ゲートＳＧ１−５，ＳＧ２−５，ＳＧ３−５は、図２７の平面図、図２８の断面図においては、それぞれ実施の形態１の選択ゲートＳＧ１，ＳＧ２、ＳＧ３，ＳＧ４と同一の形状である。また、絶縁膜５０５，５０８，５０９，５１１は、図２８の断面図においては、それぞれ実施の形態１の絶縁膜１０５，１０８，１０９，１１１と同じ形状である。

【0133】

実施の形態５が実施の形態１と異なるのは図４６、図４７、図４８であり、これら各断面図において、実施の形態１とは異なる符号で示す部分が実施の形態１とは異なる箇所である。すなわち、符号５０４のシリコン酸化膜、符号ＤＩＲ５の分離領域、符号５０５の選択ゲート下のシリコン酸化膜、符号５０８のメモリゲート下のシリコン酸化膜、符号５０９の電荷蓄積膜、符号５１１のシリコン酸化膜である。これらの異なる点を次に説明する。

【0134】

（１）分離領域ＤＩＲ５
この中で実施の形態５と実施の形態１との大きな違いの一つはメモリセル間分離の分離領域ＤＩＲ５である。実施の形態１では分離領域ＤＩＲの上面ＵＰは半導体基板１００主面ＭＳより低くなっているが、実施の形態５においては、図４６、図４７、図４８に記載するように、分離領域ＤＩＲ５（シリコン酸化膜５０４）の上面ＵＰは半導体基板１００主面ＭＳより高くなっている。

【0135】

（２）電荷蓄積膜５０９
実施の形態５と実施の形態１との大きな違いの二つめはメモリゲート下に位置して半導体基板１００の一主面ＭＳ上から分離領域５０４の上面ＵＰ上に延びる電荷蓄積膜５０９である（図４７、図４８）。

【0136】

（３）シリコン酸化膜５１１
メモリゲートと電荷蓄積膜５０９間のシリコン酸化膜５１１も半導体基板１００の一主面ＭＳ上から分離領域５０４の上面ＵＰ上に延びている（図４７、図４８）。

【0137】

（４）その他
メモリゲート下で電荷蓄積膜５０９の下に有るシリコン酸化膜５０８は分離領域ＤＩＲ５間の半導体基板１００の一主面ＭＳ上にはあるが分離領域ＤＩＲ５の上面ＵＰ上には存在していない（図４７）。さらに、選択ゲートを構成するポリシリコン膜１０６下のシリコン酸化膜５０５は、半導体基板１００の一主面ＭＳ上に存在するが、分離領域ＤＩＲ５の上面ＵＰ上には存在していない（図４６）。

【0138】

図４５にも符号５０５、５０８、５０９、５１１の記載が有るが、この図４５（Ａ−Ａ’断面）では実施の形態１の図２の符号１０５、１０８、１０９、１１１と同一の断面形状となる。すなわち、実施の形態５においては、これら符号５０５、５０８、５０９、５１１で示される箇所は、切断面Ａ−Ａ’（図４５）においては、実施の形態１と同一断面形状だが、切断面Ｂ−Ｂ’（図４６）、切断面Ｃ−Ｃ’（図４７）においては実施の形態１とは異なる断面形状となる。

【0139】

実施の形態５に記述したメモリセルの読出し、消去、書込み動作方式は実施の形態１と同様であるためその説明は省略する。

【0140】

また、製造方法についても実施の形態１の製造工程Ｐ−１〜Ｐ−６と概ね同様であるが次のように工程の一部を変更することにより達成できる。すなわち、実施の形態１で記載した工程Ｐ−３の一部である図１９の工程において、分離領域となるシリコン酸化膜の除去量を調整してシリコン酸化膜の上面ＵＰがシリコン基板１００の主面ＭＳより高くなるようにウェットエッチングを行う。それにより、上面ＵＰがシリコン基板１００の主面ＭＳより高い分離領域となるシリコン酸化膜５０４を形成する。実施の形態１の工程Ｐ−４（図２２、図２３、図２４に示す工程）において、シリコン酸化膜１１０を形成せずに、シリコン酸化膜１０８、シリコン窒化膜１０９、シリコン酸化膜１１１を形成する。その後は実施の形態１と同様の製造工程を行う。

【0141】

実施の形態５によれば、メモリセルの素子分離領域ＤＩＲ５のシリコン酸化膜（ＳＴＩ酸化膜）５０４の上面ＵＰの高さがシリコン基板１００の主面ＭＳより高くなっており、かつ電荷蓄積膜５０９が上面ＵＰ上にメモリゲートの延びる方向に沿って延びている。従って、隣接セルまでのシリコン窒化膜５０９の長さを分離領域の幅よりも長くすることができる。それにより、隣接セル間での注入電荷の拡散による劣化を軽減することができる。

【0142】

なお、分離領域ＤＩＲ５上のシリコン窒化膜５０９を除去することによっても、隣接セル間への注入電荷の拡散を防ぐことができると考えられる。しかし、少なくともシリコン膣化膜５０９を除去する工程が不要であり、実施の形態５の方が製造工程を簡略化することができる。

【0143】

＜実施の形態６＞
図４９は実施の形態６に係わる半導体装置のメモリセルアレイの平面図である。図５０は図４９におけるＡ−Ａ’線に沿ったメモリセルアレイの一部断面図である。図５１は図４９におけるＢ−Ｂ’線に沿ったメモリセルアの一部断面図である。図５２は図４９におけるＣ−Ｃ’線に沿ったメモリセルアの一部断面図である。図５３は図４９におけるＤ−Ｄ’線に沿ったメモリセルアレイの一部断面図である。

【0144】

実施の形態６のメモリセルアレイは、図４９に記載するように、選択（制御）ゲートを挟んでサイドウォール形状のポリシリコン膜が２つ存在した構造となっている。このうち一方は実施の形態１と同様にメモリゲートとして作用し、メモリゲート下に形成されている電荷蓄積膜であるシリコン窒化膜中に電荷を注入・放出することによりメモリセルのデータとして用いる。他方のサイドウォールゲートは、ゲート下に拡散層が形成されており、メモリ動作に作用することはない。またこのサイドウォールゲートは電気的に回路などと接続されてはおらずフローティング状態のダミーゲートとなっている。このように、選択ゲートＳＧ両側にサイドウォール形状のポリシリコン膜を有するメモリセル構成となっている。

【0145】

実施の形態６は、ダミーゲート及びダミーゲートに隣接する絶縁膜を除けば、実施の形態１と同じである。図４９〜図５３における符号「６ＸＸ」、「６ＸＸ−Ｘ」は実施の形態１の符号「１ＸＸ」、「１ＸＸ−Ｘ」に対応し同じものである。例えば、実施の形態６の符号「６１５−１」は実施の形態１の符号「１１５−１」に対応し同じものである。従って、ダミーゲート及びダミーゲートに隣接する絶縁膜を除いた実施の形態１と同じ部分の説明については、重複するので省略する。ただし、説明の関係上、実施の形態６の説明は実施の形態１の説明と重複している部分もある。 図４９に示すように、メモリゲートＭＧ１と、選択ゲートＳＧ１とダミーゲートＤＧ１とで第１のゲート群ＧＧ１を構成し、メモリゲートＭＧ２と選択ゲートＳＧ２とダミーゲートＤＧ２とで第２のゲート群ＧＧ２を構成し、それぞれ同一の方向（第一方向）に延びている。又同様にメモリゲートＭＧ３と選択ゲートＳＧ３とダミーゲートＤＧ３とで第３のゲート群ＧＧ３を構成し、メモリゲートＭＧ４と選択ゲートＳＧ４とダミーゲートＤＧ４とで第４のゲート群ＧＧ４を構成し、これら第３、第４のゲート群ＧＧ３，ＧＧＧ４も第１、第２のゲート群ＧＧ１，ＧＧ２と同様に第一方向に延びている。

【0146】

そして、これら複数のゲート群ＧＧ１，ＧＧ２，ＧＧ３，ＧＧ４を横切り（又は直交し）第一方向とは異なる他の方向（第二方向）及びゲート群の間で第一方向それぞれに延びる拡散領域６１３を有する。又、ドレイン領域６１３−Ｄは第１のゲート群ＧＧ１と第２のゲート群ＧＧ２の間および第３のゲート群ＧＧ３と第４のゲート群ＧＧ４の間それぞれに形成されかつ第１から第４のゲート群ＧＧ１，ＧＧ２，ＧＧ３，ＧＧ４と同様に第一方向に延びて第１ドレインライン６１３−Ｄ−１、第２ドレインライン６１３−Ｄ−２を構成している。

【0147】

次に、図５０は図４９のＡ−Ａ’線に沿った断面構造を示す。図５０（Ａ）は２つのメモリセルを横断した断面図である。同図（Ｂ）は（Ａ）の部分拡大図である。 メモリゲートＭＧ２と選択ゲートＳＧ２とダミーゲートＤＧ２とで構成する第２のゲート群ＧＧ２と、メモリゲートＭＧ３と選択ゲートＳＧ３とダミーゲートＤＧ３とで構成する第３のゲート群ＧＧ３とがこの断面に示されている。そして、第２ゲート群ＧＧ２と第３ゲート群ＧＧ３の間の半導体基板６００には拡散層で構成されるソース領域６１３−Ｓが形成されている。さらに、第２のゲート群ＧＧ２と第３のゲート群ＧＧ３を挟むようにこれらゲート群の外側の半導体基板６００には拡散層で構成されるドレイン領域６１３−Ｄが形成されている。

【0148】

メモリゲートＭＧ２、ＭＧ３と半導体基板６００の一主面ＭＳとの間に、積層構造のゲート絶縁膜ＧＺが位置している。積層構造のゲート絶縁膜ＧＺは、半導体基板６００の一主面ＭＳ側から順に、絶縁膜６０８、電荷蓄積膜となる絶縁膜６０９、絶縁膜６１１とを有している。絶縁膜６０８はシリコン酸化膜、絶縁膜６０９はシリコン窒化膜、絶縁膜６１１はシリコン酸化膜でそれぞれ形成するのが好ましい。

【0149】

そして、積層構造のゲート絶縁膜ＧＺはメモリゲートＭＧ２と選択ゲートＳＧ２との間および選択ゲートＳＧ２とダミーゲートＤＧ２との間にも存在する。さらに、メモリゲートＭＧ３と選択ゲートＳＧ３との間および選択ゲートＳＧ３とダミーゲートＤＧ３との間にも存在する。

【0150】

さらに、選択ゲートＳＧ２、ＳＧ３と半導体基板６００の一主面ＭＳとの間にゲート絶縁膜６０５を有している。またポリシリコン膜６０６上には絶縁膜６０７を有している。絶縁膜６０５はシリコン酸化膜、絶縁膜６０７はシリコン窒化膜６０７でそれぞれ形成されている。

【0151】

そして、選択ゲートＳＧ２、ＳＧ３はそれぞれ、積層ゲート絶縁膜ＧＺを介してメモリゲートＭＧ２、ＭＧ３と並んで配置されている。

【0152】

図５１は図４９におけるＢ−Ｂ’線に沿ったメモリセルアレイの一部断面図である。図５１は２つのメモリセルを縦断するもので選択ゲートＳＧ４に沿った断面である。実施の形態１と同じであるので、説明は省略する。

【0153】

図５２は図４９におけるＣ−Ｃ’線に沿ったメモリセルアレイの一部断面図である。図５２も２つのメモリセルを縦断するものであるが、メモリゲートＭＧ１に沿った断面である。同図からわかるように分離領域ＤＩＲの上面ＵＰは半導体基板６００の一主面ＭＳとは異なる位置に存在している。すなわち一主面ＭＳより下方に位置している。それにより、分離領域ＤＩＲの上面ＵＰは半導体基板６００の一主面ＭＳからは窪んだ形となっている。

【0154】

積層構造のゲート絶縁膜ＧＺは、分離領域ＤＩＲが形成されていない半導体基板の一主面ＭＳ上では絶縁膜６０８、電荷蓄積膜である絶縁膜６０９、絶縁膜６１１を有する。

【0155】

一方分離領域ＤＩＲ上の積層構造のゲート絶縁膜ＧＺは、絶縁膜６０８、電荷蓄積膜である絶縁膜６０９、絶縁膜６１１の他にさらに絶縁膜６１０を有している。絶縁膜６１０はシリコン酸化膜で形成されている。

【0156】

これにより、メモリゲート６１２とその下の電荷蓄積膜である絶縁膜６０９との間に存在する絶縁膜は、実施の形態１と同様に分離領域ＤＩＲ上と分離領域以外の半導体基板６００上ではその膜厚に差がある。

【0157】

すなわち、分離領域ＤＩＲ上では、絶縁膜６１０と絶縁膜６１１との合計厚さで有るのに対し、分離領域がない半導体基板１００上では絶縁膜 ６１１の厚さとなり、分離領域ＤＩＲ上での膜厚が半導体基板１００上でのそれよりも厚い膜厚となる。ここで、メモリゲートＭＧ１とその下の電荷蓄積膜である絶縁膜６０９との間に存在する絶縁膜において、分離領域がない半導体基板６００上の絶縁膜を第１絶縁膜、分離領域ＤＩＲ上の絶縁膜を第２絶縁膜ともいう。従って、絶縁膜６１０の存在により第２絶縁膜の厚さは第１絶縁膜の厚さよりも厚くなっている。言い換えると、第１絶縁膜の膜厚は第２絶縁膜の膜厚よりも小さくなっている。

【0158】

図５３は図４９におけるＤ−Ｄ’線に沿ったメモリセルアレイの一部断面図である。図５３（Ａ）は複数のメモリセル間の分離領域６０４に沿った断面である。同図（Ｂ）は（Ａ）の部分拡大図である。

【0159】

同図からわかるようにドレイン（Ｄｒａｉｎ）領域６１３−Ｄを有する半導体基板６００の一主面ＭＳの位置よりも窪んだ位置に分離領域ＤＩＲの上面ＵＰが位置しており、分離領域ＤＩＲ上に図４９に示すメモリゲートＭＧ２、メモリゲートＭＧ３、ダミーゲートＤＧ２、ＤＧ３が存在している。

【0160】

さらに、メモリゲートＭＧ２およびメモリゲートＭＧ３それぞれに向い会う選択ゲートＳＧ２および選択ゲートＳＧ３が分離領域ＤＩＲ上に位置している。

【0161】

そして、メモリゲートＭＧ２、ＭＧ３の下には、積層構造のゲート絶縁膜ＧＺ６を有している。分離領域ＤＩＲ上の積層構造のゲート絶縁膜ＧＺ６は、分離領域ＤＩＲ側から順に、電荷蓄積膜となる絶縁膜６０９、絶縁膜６１０、絶縁膜６１１を有している。

【0162】

さらに、積層構造のゲート絶縁膜ＧＺは、メモリゲートＭＧ２、ＭＧ３とそれぞれと向かい合う選択ゲートＳＧ２、ＳＧ３との間まで延在している。

【0163】

実施の形態６に記述したメモリセルの読出し、消去、書込み動作方式は実施の形態１と同様である。

【0164】

製造方法についても実施の形態１の製造工程（図１６から図２６）と概ね同様である。すなわち、実施の形態１の図１６に示す工程Ｐ−１〜Ｐ−４の工程を行い、工程Ｐ−５において、ポリシリコン膜１１２を、サイドウォール加工をして選択ゲートの片側にメモリゲートを形成し、その後、選択ゲートの他の片側のポリシリコン膜１１２を除去しないで残すことによりダミーゲートＤＧを形成する。

【0165】

その後、工程Ｐ−６（図２６）の拡散層形成、コンタクト、配線形成工程を行う。ただし、除去しないサイドウォールゲート（ダミーゲート）下に拡散層を形成するため、拡散層イオン注入は斜め注入を行う。このような実施の形態６によれば、実施の形態１と同様な作用効果を奏する。

【0166】

＜実施の形態７＞
図５４は実施の形態７に係わる半導体装置のメモリセルアレイの平面図である。図５５（Ａ）は図５４におけるＡ−Ａ’線に沿ったメモリセルアレイの一部断面図である。図５５（Ｂ）は同図（Ａ）の部分拡大図である。図５６は図５４におけるＢ−Ｂ’線に沿ったメモリセルアレイの一部断面図、図５７は図５４におけるＣ−Ｃ’線に沿ったメモリセルアレイの一部断面図である。図５８（Ａ）は図５４におけるＤ−Ｄ’線に沿ったメモリセルアレイの一部断面図である。図５８（Ｂ）は同図（Ａ）の部分拡大図である。

【0167】

実施の形態７は実施の形態１及び実施の形態６とはメモリセルが異なるだけであり、半導体装置の他の構成は実施の形態６と同様である。実施の形態７のメモリセルは、選択ゲート（制御ゲート）を挟んでサイドウォール形状のポリシリコン膜（メモリゲート）が２つが選択ゲートの両側に存在した構造となっている、いわゆるツインＭＯＮＯＳ構造と呼ばれるメモリセルである。すなわち、図５４に記載するように、選択ゲート（制御ゲート）ＳＧ１，ＳＧ２，ＳＧ３，ＳＧ４のそれぞれその片側にメモリゲートＭＧ１Ｌ、ＭＧ２Ｌ，ＭＧ３Ｌ，ＭＧ４Ｌを、選択ゲート（制御ゲート）ＳＧ１，ＳＧ２，ＳＧ３，ＳＧ４のそれぞれの他の片側にメモリゲートＭＧ１Ｒ，ＭＧ２Ｒ，ＭＧ３Ｒ，ＭＧ４Ｒを有するものである。そして、これら各ゲートで一つのゲート群を構成している。実施の形態６のダミーゲートＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４がそれぞれ実施の形態７のメモリゲートＭＧ１Ｌ，ＭＧ２Ｒ、ＭＧ３Ｌ，ＭＧ４Ｒに置き換えたものである。実施の形態６のメモリゲートＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４はそれぞれ実施の形態７のＭＧ１Ｒ，ＭＧ２Ｌ，ＭＧ３Ｒ，ＭＧ４Ｌに対応し同じものである。

【0168】

図５４〜図５８における符号「７ＸＸ」、「７ＸＸ−Ｘ」は実施の形態１の符号「１ＸＸ」、「１ＸＸ−Ｘ」及び実施の形態６の符号「６ＸＸ」、「６ＸＸ−Ｘ」に対応し同じものである。例えば、実施の形態７の符号「７１５−１」は実施の形態１の符号「１１５−１」及び実施の形態６の符号「６１５−１」に対応し同じものである。従って、実施の形態１又は実施の形態６と同じ部分の説明については、重複するので省略する。ただし、説明の関係上、実施の形態７の説明は実施の形態１又は実施の形態６の説明と重複している部分もある。

【0169】

図５５に示すソース７１３−Ｓの形状が実施の形態１におけるソース１１３−Ｓ及び実施の形態６におけるソース６１３−Ｓの形状と異なっている。すなわち、ソース７１３−Ｓは選択ゲートＳＧ２，ＳＧ３までは延びていない。また、メモリゲートＭＧ２Ｒが選択ゲートＳＧ２の右側に、メモリゲートＭＧ３Ｌが選択ゲートＳＧ３の左側に、位置している。これら以外は実施の形態６の図５０と同じであるので、説明は省略する。図５６は実施の形態６の図５１と同じであるので、説明は省略する。
図５７の断面図は２つのメモリセルを縦断するものであり、メモリゲートＭＧ１Ｒに沿った断面である。

【0170】

同図からわかるように分離領域ＤＩＲの上面ＵＰは半導体基板７００の一主面ＭＳとは異なる位置に存在している。すなわち一主面ＭＳより下方に位置している。それにより、分離領域ＤＩＲの上面ＵＰは半導体基板７００の一主面ＭＳからは窪んだ形となっている。そして、半導体基板７００上および分離領域ＤＩＲ上にメモリゲートＭＧ１Ｒとその下の積層構造のゲート絶縁膜ＧＺが延在している。そして、メモリゲートＭＧ１Ｒは分離領域ＤＩＲの上面ＵＰに向かって選択的に凸形状となっている。

【0171】

このようなメモリゲート及びその下のゲート絶縁膜の構造は、実施の形態１及び実施の形態６と実質同様である。

【0172】

すなわち、積層構造のゲート絶縁膜ＧＺは、分離領域が形成されていない半導体基板７００の一主面ＭＳ上には絶縁膜７０８、電荷蓄積膜である絶縁膜７０９、絶縁膜７１１を有する。

【0173】

一方分離領域ＤＩＲ上の積層構造のゲート絶縁膜ＧＺは、絶縁膜７０８、電荷蓄積膜である絶縁膜７０９、絶縁膜７１１の他にさらに絶縁膜７１０を有している。

【0174】

これにより、メモリゲートＭＧ１Ｒとその下の電荷蓄積膜である絶縁膜７０９との間に存在する絶縁膜は、分離領域ＤＩＲ上と分離領域以外の半導体基板７００上ではその膜厚に差がある。ここで、メモリゲートＭＧ１Ｒとその下の電荷蓄積膜である絶縁膜７０９との間に存在する絶縁膜において、分離領域がない半導体基板７００上の絶縁膜を第１絶縁膜、分離領域ＤＩＲ上の絶縁膜を第２絶縁膜ともいう。従って、絶縁膜７１０の存在により第２絶縁膜の厚さは第１絶縁膜の厚さよりも厚くなっている。言い換えると、第１絶縁膜の膜厚は第２絶縁膜の膜厚よりも小さくなっている。

【0175】

このような実施の形態７に記述したメモリセルの読出し、消去、書込み動作方式は基本的には実施の形態１と同様であるが、２つのメモリゲートが存在するため下記に詳細を記載する。

【0176】

ただし、第１のメモリゲート（ＭＧＬ）（符号ＭＧ１Ｌ，ＭＧ２Ｌ，ＭＧ３Ｌ，ＭＧ４Ｌのメモリゲート）側に電荷が注入される。つまり、第１のメモリゲート（ＭＧＬ）側に対して、読出し、消去、書込みのメモリ動作を行うとする。第２のメモリゲート（ＭＧＲ）は選択ゲート（ＳＧ）を挟んで第１のメモリゲート（ＭＧＬ）と対向する。

【0177】

（１）読出し動作：
第１のメモリゲート（ＭＧＬ）側の拡散層に０Ｖを印加し、第２のメモリゲート（ＭＧＲ）側の拡散層に１．０Ｖ程度の正電位を印加する。選択ゲート（ＳＧ）には１．３Ｖ程度の正電位を加え、第２のメモリゲート（ＭＧＲ）にはメモリセルの書込みしきい値よりも高い電圧を加えることで、第２のメモリゲート（ＭＧＲ）下および選択ゲート（ＳＧ）下のチャネルをオン状態にする。

【0178】

ここで、書込み、消去状態により与えられる第１のメモリゲート（ＭＧＬ）のしきい値差を判別できる適当なメモリゲート電位（すなわち、書込み状態のしきい値と消去状態のしきい値の中間電位）を与えることで、保持していた電荷情報を電流として読み出すことができる。

【0179】

（２）消去動作：
例えば、第１のメモリゲート（ＭＧＬ）に−６Ｖの電圧を印加し、第２のメモリゲート（ＭＧＲ）および選択ゲート（ＳＧ）に０Ｖの電圧を印加する。また、第１のメモリゲート（ＭＧＬ）側の拡散層（Ｄｒａｉｎ）には６Ｖおよび第２のメモリゲート（ＭＧＲ）側の拡散層（Ｓｏｕｒｃｅ）は１．３Ｖを印加する。ただし、第２のメモリゲート（ＭＧＲ）側の拡散層（Ｓｏｕｒｃｅ）は電気的にオープン状態としても良い。これにより半導体基板中でホールが発生し、電荷蓄積膜中に注入される。

【0180】

実際にメモリセルを消去する場合には、消去パルスを印加して電荷蓄積膜中にホールを注入することで消去を行い、その後、ベリファイ動作によりメモリセルが所望のしきい値に到達したか否かを検証する。所望のしきい値に到達していない場合には、再度消去パルスを印加するというシーケンスを繰返す。

【0181】

典型的な印加電圧は上記の通りである。ただし、ベリファイ後の消去条件は必ずしも１回目の条件と同じである必要はない。その場合の消去パルスの一例を図５９に示した。

【0182】

（３）書込み動作：
実施の形態７のメモリセルでは、実施の形態１のメモリセルと同様に、ＳＳＩ注入方式でシリコン基板側から電子を注入することで書込み行う。シリコン基板側から電子を注入する方式として、例えば、第１のメモリゲート（ＭＧＬ）に１０Vの電圧を印加し、第２のメモリゲート（ＭＧＲ）にはメモリセルの書込み状態のしきい値よりも高い電圧を印加する。また、選択ゲート（ＳＧ）に０．９Vの電圧を印加し、第１のメモリゲート（ＭＧＬ）側のドレイン領域（Ｄｒａｉｎ）に４．５Vの電圧を印加し、第２のメモリゲート（ＭＧＲ）側のソース領域（Ｓｏｕｒｃｅ）にドレイン領域（Ｄｒａｉｎ）より低い電圧、例えば０．３Vの電圧を印加する。これにより、第１のメモリゲート（ＭＧＬ）の選択ゲート（ＳＧ）側端部に集中的に電荷（電子）の注入が行なわれる。

【0183】

実際にメモリセルを書込む際には、ベリファイ動作によりメモリセルが所望のしきい値に到達したか否かを検証する。所望のしきい値に到達していない場合には、再度ＳＳＩパルスを印加するというシーケンスを繰返す。

【0184】

典型的な印加電圧は上記の通りである。ただし、ベリファイ後の消去と同様に書込み条件は必ずしも１回目の条件と同じである必要はない。その場合の一例を図６０に示した。

【0185】

製造方法についても実施の形態１の製造工程と概ね同様である。すなわち、図１６に示す工程Ｐ−１〜Ｐ−４の工程を行い、工程Ｐ−５において、ポリシリコン膜１１２を、サイドウォール加工をして選択ゲート（ＳＧ）の両側に第１のメモリゲート（ＭＧＬ）及び第２のメモリゲート（ＭＧＲ）を形成する。実施の形態１とは異なり、その後、第２のメモリゲート（ＭＧＲ）のポリシリコン膜１１２及び絶縁膜１０８，１０９，１１１を除去しないで残す。すなわち、除去のためのリソグラフィーおよびドライエッチング工程等を施さないことにより第２のメモリゲート（ＭＧＲ）を形成する。この工程Ｐ−５では、先に第２のメモリゲート（ＭＧＲ）を形成し、その後第１のメモリゲート（ＭＧＬ）を形成する工程としてもよい。また、実施の形態７では、ポリシリコン膜１１２はポリシリコン膜７１２と読み替えることができる。
その後、工程Ｐ−６（図２６）の拡散層形成、コンタクト、配線形成工程を行いメモリセルアレイを形成する。

【0186】

実施の形態７ではメモリゲート片側のサイドウォールゲートを除去する工程が不要であるので、実施の形態１よりも製造工程を簡略化することができる。

【0187】

前記したような実施の形態７によれば実施の形態１、実施の形態６と同様な作用効果も奏する。

【0188】

＜実施の形態８＞
図６１は実施の形態８におけるメモリセルアレイの上面図である。図６２、図６３、図６４は、それぞれ図６１中のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線に沿った断面図である。

【0189】

実施の形態１との違いは、メモリセル構成にある。実施の形態８に示すメモリセルはスプリットゲート型ではなく１つのトランジスタで構成されており、選択ゲートＳＧは有していない。いわゆるＮＲＯＭ（Ｎｉｔｒｉｄｅｄ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）と呼ばれるメモリセルである。また、ソース領域とドレイン領域の近傍のシリコン窒化膜中に局所的に電荷が蓄積し、２ビット／セルのデータ記憶をする、あるいはソースまたはドレイン領域の近傍にそれぞれ２ビットの情報を記録し、４ビット／セルのデータを記憶するミラービットメモリにも適用することができる。

【0190】

図６１に実線で四角に囲む領域ＭＣが一つのメモリセルである。メモリセルアレイはこのメモリセルＭＣが複数個行列状（マトリクス状）に並びかつそれらの間に隣接する分離領域を有している。メモリゲートＭＧＮ１とメモリゲートＭＧＮ２とメモリゲートＭＧＮ３とメモリゲートＭＧＮ４とがそれぞれ同一の方向（第一方向）に延びている。そして、これら複数のメモリゲートＭＧＮ１，ＭＧＮ２，ＭＧＮ３，ＭＧＮ４を横切り（又は直交し）第一方向とは異なる他の方向（第二方向）及びメモリゲートの間で第一方向それぞれに延びる拡散領域８１３を有する。又、ドレイン領域８１３−ＤはメモリゲートＭＧＮ１とメモリゲートＭＧＮ２の間およびメモリゲートＭＧＮ３とメモリゲートＭＧＮ４の間それぞれに形成されかつメモリゲート群ＭＧＮ１，ＭＧＮ２，ＭＧＮ３，ＭＧＮ４と同様に第一方向に延びて第１ドレインライン８１３−Ｄ１、第２ドレインライン８１３−Ｄ２を構成している。

【0191】

次に、図６２（Ａ）（Ｂ）にはメモリゲートＭＧＮ２とメモリゲートＭＧＮ３の断面がそれぞれ示されている。同図（Ｂ）は（Ａ）の部分拡大図である。メモリゲートＭＧＮ２とメモリゲートＭＧＮ３の間の半導体基板８００には拡散層で構成されるソース領域８１３−Ｓが形成されている。さらに、メモリゲートＭＧＮ２とメモリゲートＭＧＮ３を挟むようにこれらメモリゲートの外側の半導体基板８００には拡散層で構成されるドレイン領域６１３−Ｄが形成されている。メモリゲートＭＧＮ２、ＭＧＮ３と半導体基板８００の一主面ＭＳとの間に、積層構造のゲート絶縁膜ＧＺが位置している。積層構造のゲート絶縁膜ＧＺは、半導体基板８００の一主面ＭＳ側から順に、絶縁膜８０８、電荷蓄積膜となる絶縁膜８０９、絶縁膜８１１とを有している。絶縁膜８０８はシリコン酸化膜、絶縁膜８０９はシリコン窒化膜、絶縁膜８１１はシリコン酸化膜でそれぞれ形成するのが好ましい。

【0192】

図６３は２つのメモリセルを縦断するものであり、メモリゲートＭＧＮ４に沿った断面である。第１ソースライン８１５−１、第２ソースライン８１５−２とその下方に有るメモリゲートＭＧ４との間の絶縁膜は図示せずに省いている。同図からわかるように分離領域ＤＩＲの上面ＵＰは半導体基板８００の一主面ＭＳとは異なる位置に存在している。すなわち一主面ＭＳより下方に位置している。それにより、分離領域ＤＩＲの上面ＵＰは半導体基板８００の一主面ＭＳからは窪んだ形となっている。そして、半導体基板８００上および分離領域ＤＩＲ上にメモリゲートＭＧＮ４とその下の積層構造のゲート絶縁膜ＧＺが延在している。そして、メモリゲートＭＧＮ４の一部は分離領域ＤＩＲの上面ＵＰに向かって突出する形状（凸形状）となっている。このような図６３の断面図に示される、メモリゲート及びその下のゲート絶縁膜の構造は、前記した実施の形態１、実施の形態６及び実施の形態７と実質同様である。

【0193】

又、積層構造のゲート絶縁膜ＧＺは、図６２に示すように、分離領域が形成されていない半導体基板８００の一主面ＭＳ上には絶縁膜８０８、電荷蓄積膜である絶縁膜８０９、絶縁膜８１１を有する。

【0194】

一方分離領域ＤＩＲ上の積層構造のゲート絶縁膜ＧＺは、図６３、図６４に示すように、電荷蓄積膜である絶縁膜８０９、絶縁膜８１０、絶縁膜８１１を有しかつその順番に積層している。これにより、メモリゲートＭＧＮ４とその下の電荷蓄積膜である絶縁膜８０９との間に存在する絶縁膜は、分離領域ＤＩＲ上と分離領域以外の半導体基板８００上ではその膜厚に差がある。それは、前記したように、分離領域ＤＩＲ上では、絶縁膜８１０と絶縁膜８１１の積層膜であるのに対し、分離領域以外の半導体基板８００上では絶縁膜８１１である（絶縁膜８１０を有しない）ためである。ここで、メモリゲートＭＧＮ４とその下の電荷蓄積膜である絶縁膜８０９との間に存在する絶縁膜において、分離領域がない半導体基板８００上の絶縁膜を第１絶縁膜、分離領域８０４上の絶縁膜を第２絶縁膜ともいう。従って、絶縁膜８１０の存在により第２絶縁膜の厚さは第１絶縁膜の厚さよりも厚くなっている。言い換えると、第１絶縁膜の膜厚は第２絶縁膜の膜厚よりも小さくなっている。この点に関しても実施の形態８は前記した実施の形態１、実施の形態６及び実施の形態７と実質同様である。

【0195】

実施の形態８に示すメモリセルの読出し・消去・書込み動作方式について記述する。

【0196】

（１）読出し動作：
読出し動作についてはソースに０Ｖを印加し、ドレインには１．０Ｖ程度を印加する。ここでメモリゲート（ＭＧ）には書込み、消去状態により与えられるメモリゲートのしきい値差を判別できる適当な電圧（すなわち、書込み状態のしきい値と消去状態のしきい値の中間電位）を印加することでメモリセルの情報を読出すことができる。また、ソース領域（またはドレイン領域）に局所的に注入される電荷量を制御して、片側の領域で２ビット以上の情報を記憶する場合においても、それぞれのメモリセルしきい値間の電圧をメモリゲートに印加することによりデータを読出すことが可能である。

【0197】

（２）消去動作：
消去動作は実施の形態１と同様にシリコン基板中でホールを発生させ、シリコン窒化膜に注入することで行う。各電極に印加する電圧の一例としてドレイン側に局所的に記憶されたデータを消去する場合には、ドレイン（Ｄｒａｉｎ）に５．５Ｖ、ソース（Ｓｏｕｒｃｅ）はフローティング状態とし、ゲート（ＭＧ）には−６Ｖを印加する。実際にメモリセルを消去する場合には、消去パルスを印加して電荷蓄積膜中にホールを注入することで消去を行い、その後、ベリファイ動作によりメモリセルが所望のしきい値に到達したか否かを検証する。所望のしきい値に到達していない場合には、再度消去パルスを印加するというシーケンスを繰返す。典型的な印加電圧は上記の通りである。ただし、ベリファイ後の消去条件は必ずしも１回目の条件と同じである必要はない。その場合の消去パルスの一例を図６５に示した。Ｎ＝１は１回目の消去パルス印加を示し、Ｎ＞１は２回目以降の消去パルス印加を示している。ここで、同図に示される「Ｗｅｌｌ」とは、半導体基板８００中のメモリトランジスタＭＴに基板電位を供給する領域である。

【0198】

（３）書込み動作：
典型的な書込み動作は、チャネルホットエレクトロン（ＣＨＥ）注入方式である。この例では、メモリセルのソース（Ｓｏｕｒｃｅ）に例えば０Ｖを印加し、ドレイン（Ｄｒａｉｎ）には例えば４．５Ｖを供給し、ゲート（ＭＧ）には例えば９Ｖを供給する。このことでソースからドレインに電子を加速する水平方向の電界を発生させ、ドレイン領域付近で電子が十分強いエネルギーを得ると、垂直方向の電界によって、電子は絶縁膜８０８を通過し、電荷蓄積膜である絶縁膜８０９へと注入される。実際にメモリセルを書込む際には、ベリファイ動作によりメモリセルが所望のしきい値に到達したか否かを検証する。所望のしきい値に到達していない場合には、再度ＣＨＥパルスを印加するというシーケンスを繰返す。典型的な印加電圧は上記の通りである。ただし、ベリファイ後の消去と同様に書込み条件は必ずしも１回目の条件と同じである必要はない。その場合の一例を図６６に示した。Ｎ＝１は１回目のＣＨＥパルス印加を示し、Ｎ＞１は２回目以降のＣＨＥパルス印加を示している。

【0199】

実施の形態８によれば、実施の形態１と同様な作用効果を奏する。すなわち、図６３及び図６４に示すように、分離領域８０４上面ＵＰは、半導体基板８００の一主面ＭＳより下方に位置しており、分離領域８０４の上面ＵＰは半導体基板８００の一主面ＭＳからは窪んだ形となっている。そして、この窪みに向かってメモリゲートＭＧＮ４の一部及びその下の電荷蓄積膜８０９が突出する構造（いわゆるＦｉｎ構造）となっている。従って、書込み時、上記窪み部に存在する電荷蓄積膜８０９の一部まで電荷は注入されメモリゲートのゲート幅（チャネル幅）が分離領域８０４上まで延びる。それによりメモリセルの活性領域を上記窪みがない場合よりも広げることができる。その結果、上記窪みがない場合よりも読出し電流を増大することができるのである。

【0200】

さらに、図６３に示すように、分離領域８０４上面ＵＰに向かってメモリゲートＭＧＮ４の一部及びその下の電荷蓄積膜（シリコン窒化膜）８０９が突出するだけではなく、分離領域８０４上面ＵＰ上の電荷蓄積膜８０９とメモリゲートＭＧＮ４間の絶縁膜をシリコン酸化膜８１０とシリコン酸化膜８１１とで構成している。それにより半導体基板８００の一主面ＭＳ上の電荷蓄積膜（シリコン窒化膜）８０９とメモリゲートＭＧＮ４間の絶縁膜（シリコン酸化膜）８１１よりも厚い構造と成っている。そのため、図６３に示すように分離領域８０４上での電荷蓄積膜８０９への電荷蓄積の領域（データ保持領域）を制限でき、シリコン窒化膜８０９の隣接セル間での電荷蓄積がされない領域（データ保持しない領域）の長さが長くなる。それによって、隣接セル間での電荷拡散は容易には行われず、データ保持特性が向上（劣化量が減少）する。

【0201】

また、セル辺り１ビット以上のデータを記憶する多値メモリにおいては、より高精度なメモリセルしきい値制御が要求されるため、本実施の形態を用いて好適である。

【0202】

実施の形態８の半導体装置によれば、メモリセルのスケーリングにより分離領域幅が狭まり、隣接するメモリセルとの距離が近づいたとしても、分離領域上の電荷蓄積膜の実効長を長くすることができるので、メモリセルの電荷蓄積膜に注入した電子またはホールが分離領域上の電荷蓄積膜を拡散することによる干渉し合いを軽減することができる。

【0203】

実施の形態８の半導体装置によれば、メモリセルのスケーリングにより平面視のゲート幅が狭まったとしても、実効チャネル幅（ゲート幅）を広くすることができるので、高速動作に対応した読出し電流を確保することができる。

【0204】

さらに、実施の形態８の半導体装置によれば、例えば車載用など外部環境が厳しい状況下においても高い品質、信頼性を確保することができる。

【0205】

また、製品チップサイズのスケーリングにより一ウェハ辺りの製品取得数を向上することができる。そして、それにより低コスト化を達成できる。

【0206】

次に図６７から図７７を用いて本実施の形態８に係る半導体装置の製造方法について説明する。図６７は製造方法の概略を示すフローチャートであり、図６８から図７７はフローチャートに示す工程Ｐ−１１から工程Ｐ−１６の各プロセス工程における断面図となっている。なお、図中、メモリセルアレイ領域と周辺回路領域に分けて記載しており、さらにメモリセルアレイ領域は図６１のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’線の各断面を記載している。周辺回路領域は周辺ＭＯＳ形成領域を記載している。

【0207】

ここで、本実施の形態に関連するメモリセルの寸法に関して、Ｂ−Ｂ’線における断面でのメモリセルアレイ領域のメモリセルの活性領域の幅と素子分離領域ＤＩＲの幅は、それぞれ１００ｎｍ、６０ｎｍ程度である。

【0208】

（ａ）工程Ｐ−１１
シリコンからなる半導体基板８００を熱酸化することにより１０ｎｍ程度のシリコン酸化膜８０１を形成する。その後、１０ｎｍ程度のポリシリコン膜８０２、５０ｎｍ程度のシリコン窒化膜８０３を順に堆積させる（メモリセル領域及び周辺ＭＯＳ形成領域）。リソグラフィーとエッチング技術によりシリコン基板面より深さ１５０ｎｍ程度の素子分離領域（ＳＴＩ）用の溝を形成する。シリコン酸化膜８０４を堆積し、シリコン窒化膜８０３をストッパとしてＣＭＰ法により研磨し、溝及びその上部にシリコン酸化膜８０４を残す（図６８）。

【0209】

（ｂ）工程Ｐ−１２
シリコン窒化膜８０３とその下のポリシリコン膜８０２をウェットエッチングおよびドライエッチングにより除去し、シリコン酸化膜８０１をイオン注入のスルー膜としてメモリセルアレイ形成領域及び周辺ＭＯＳ形成領域にｐ型およびｎ型ウエル（図示せず）を形成する（図６９）。

【0210】

（ｃ）工程Ｐ−１３
次に、ドライエッチングまたはウェットエッチングによりメモリセルアレイ形成領域及び周辺ＭＯＳ形成領域のシリコン酸化膜８０１を除去する。さらに分離領域ＤＩＲのシリコン酸化膜８０４の一部も除去する。この時、例えばシリコン基板８００面からの深さが５０ｎｍ程度となるようにシリコン酸化膜８０４の一部を除去する。これにより半導体基板主面が新たに露出して一主面ＭＳを構成する。又、分離領域ＤＩＲの酸化膜８０４の上面ＵＰは半導体基板一主面ＭＳからの深さが５０ｎｍ程度であり、半導体基板一主面ＭＳから窪んだ状態となる（図７０）。

【0211】

続いて、熱酸化法によって周辺ＭＯＳのゲート絶縁膜となる１．４ｎｍ程度のシリコン酸化膜８０５を形成し、周辺ＭＯＳのゲート電極となる８０ｎｍ程度のポリシリコン膜８０６と２０ｎｍ程度のシリコン窒化膜８０７を堆積する（図７１）。ここで、リソグラフィーとドライエッチング技術により、シリコン酸化膜８０５は複数水準の酸化膜厚を形成することも可能である。

【0212】

次にリソグラフィーとエッチング技術により周辺ＭＯＳのゲートを形成する（図７２）。

【0213】

（ｄ）工程Ｐ−１４
続いて、リソグラフィーとイオン注入技術により、メモリセルしきい値調整用のイオン注入を行う。次に、メモリセル領域及び周辺ＭＯＳ形成領域に、熱酸化法により４ｎｍ程度のシリコン酸化膜（絶縁膜）８０８を形成した後、９ｎｍ程度の電荷蓄積膜となるシリコン窒化膜（電荷蓄積膜）８０９を堆積し、続けてシリコン酸化膜（絶縁膜）８１０を堆積する。このとき、シリコン酸化膜８０８とシリコン窒化膜８０９とシリコン酸化膜８１０の物理膜厚の合計が分離領域ＤＩＲの幅よりも大きくなるように、例えば２０ｎｍ程度のシリコン酸化膜８１０を堆積することで、分離領域ＤＩＲ上の窪みを絶縁膜で埋めることができる（図７３）。

【0214】

次にシリコン酸化膜８１０をウェットエッチングにより除去し、分離領域ＤＩＲ上のシリコン窒化膜８０９上にのみ２５ｎｍ程度のシリコン酸化膜８１０が残るようにする（図７４）。

【0215】

その後、メモリセル領域及び周辺ＭＯＳ形成領域に、改めて７ｎｍ程度のシリコン酸化膜８１１を堆積する。このプロセスによりメモリセル領域の活性領域のシリコン窒化膜８０９上の酸化膜厚よりも素子分離領域ＤＩＲのシリコン窒化膜８０９上の酸化膜厚を厚膜化することができる（図７５）。

【0216】

（ｅ）工程Ｐ−１５
メモリゲートとなるポリシリコン膜８１２を、例えば８０ｎｍ堆積し、リソグラフィーとドライエッチング技術によりメモリゲートを形成する（図７６）。

【0217】

（ｆ）工程Ｐ−１６
その後、ｐ−ＭＯＳ、ｎ−ＭＯＳ夫々の拡散層イオン注入を行い、拡散層８１３を形成する。その後、配線層間膜を堆積した後、メモリトランジスタ、周辺ＭＯＳトランジスタ、拡散層に導通をとるためのコンタクトホールを形成する。コンタクトホールに金属膜を堆積してコンタクト部８１４を形成する。続いて層間絶縁膜上に金属膜を堆積し、これをパターニングして配線８１５を形成する（図７７）。

【0218】

なお、分離領域上のシリコン膣化膜を除去することによっても、隣接セル間への注入電荷の拡散を防ぐことが考えられる。しかし、窪んだ非常に狭い分離領域上におけるシリコン窒化膜のうちメモリゲートのゲート絶縁膜を構成する部分のシリコン膣化膜（図１４のＺに相当する部分）を残して、メモリゲートのゲート絶縁膜を構成しない部分のシリコン窒化膜（図１４のＬに相当する部分）を除去することは困難である。分離領域上のシリコン窒化膜を残す方が、製造工程を簡略化することができる。

【0219】

＜実施の形態９＞
図７８は実施の形態９におけるメモリセルアレイの平面図である。図７９、図８０、図８１、図８２は、それぞれ図７８で示すＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に沿った断面図である。実施の形態９は実施の形態１と下記の点を除きほぼ同様なものである。

【0220】

実施の形態１と異なる点は、（１）選択ゲートがサイドウォールゲート構造である（実施の形態１ではメモリゲートがサイドウォールゲート構造）点、（２）素子分離領域がＯＮＯ膜構造により素子分離されている点、（３）メモリゲート及び選択ゲートがＦｉｎ構造になっていない点である。このうち（１）については、図７９及び図８２からもわかるように、メモリゲートの片側にサイドウォールゲート構造の選択ゲートが形成されているものである。また、（２）については図８０、図８１、図８２からもわかるように、半導体基板９００内に設けられた溝９２０の中に、シリコン酸化膜９０４、シリコン窒化膜９０５及びシリコン酸化膜９０６がこの順番に積層された構造（いわゆるＯＮＯ膜構造）を有する分離領域９２１となっている。さらに、（３）については、図８０及び図８１に示すように、分離領域９２１の窪み部に選択ゲート及びメモリゲートは突出していない。ここで、メモリゲートＭＧ１−９とその下の電荷蓄積膜である絶縁膜９０５との間に存在する絶縁膜において、分離領域がない半導体基板９００上の絶縁膜を第１絶縁膜、分離溝領域９２１上の絶縁膜を第２絶縁膜ともいう。従って、第２絶縁膜の厚さは第１絶縁膜の厚さよりも厚くなっている。言い換えると、第１絶縁膜の膜厚は第２絶縁膜の膜厚よりも小さくなっている。

【0221】

図８０及び図８１の断面図に示される分離領域９２１の幅Ｗは約４０ｎｍ程度であるのが好ましい。すなわち、実施の形態１に係る分離領域の幅よりも狭い。しかし、隣接セルまでのシリコン窒化膜長さを実施の形態１と同程度に長くすることができ、概ね９０ｎｍ程度の長さは確保できるため、メモリセルの電荷蓄積膜に注入した電子またはホールが電荷蓄積膜を拡散して干渉し合うことによるメモリセルの信頼性の劣化を軽減することができる。すなわち、隣接セル間での電荷拡散は容易には行われず、データ保持特性が向上（劣化量が減少）する。

【0222】

次に図８３から図８９を用いて実施の形態９に係る半導体装置の製造方法について説明する。これにより、実施の形態１との違いがより明確になると思われる。図８３は製造方法の概略を示すフローチャートであり、図８４から図８９はフローチャートに示す工程Ｐ−２１から工程Ｐ−２５の各プロセス工程における断面図となっている。なお、図中、メモリセル形成領域と周辺回路形成領域に分けて記載しており、さらにメモリセル形成領域は図７８のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’線の各断面に沿って記載している。周辺回路形成領域は周辺ＭＯＳトランジスタ形成領域を記載している。

【0223】

（ａ）工程Ｐ−２１
シリコンから成る半導体基板９００を用意し、半導体基板９００を熱酸化することによりメモリセル形成領域及び周辺ＭＯＳトランジスタ形成領域に１０ｎｍ程度のシリコン酸化膜９０１及びその上に１０ｎｍ程度のポリシリコン膜（図示せず）を半導体基板９００の主面に形成する。その後５０ｎｍ程度のシリコン窒化膜をポリシリコン膜上に堆積させる（図示せず）。そして、リソグラフィーとエッチング技術により半導体基板９００の主面を深さ１５０ｎｍ程度選択的にエッチングして素子分離用の溝９２０を形成する。シリコン窒化膜及び溝９２０内にシリコン酸化膜９０３を堆積し、このシリコン窒化膜をストッパとしてＣＭＰ法により研磨し、溝９２０及びその上部にシリコン酸化膜９０３を残す（図８４）。シリコン窒化膜とその下のポリシリコン膜をウェットエッチングおよびドライエッチングにより除去し、シリコン酸化膜９０１をイオン注入のスルー膜としてＰ型およびＮ型ウエル（図示せず）を形成する、この時シリコン酸化膜９０３はイオン注入のマスクとなる（図８４）。

【0224】

（ｂ）工程Ｐ−２２
ドライエッチングまたはウェットエッチングにより溝９２０内のシリコン酸化膜９０３を除去する（図８５）。

【0225】

（ｃ）工程Ｐ−２３
ドライエッチングまたはウェットエッチングによりメモリセル形成領域と周辺ＭＯＳ形成領域のポリシリコン膜とその下のシリコン酸化膜９０１を除去する。続いて、熱酸化法によってメモリゲートのゲート酸化膜となる４ｎｍ程度のシリコン酸化膜９０４を半導体基板９００の一主面ＭＳ及び溝９２０内に形成し、厚さ７ｎｍ程度の電荷蓄積膜となるシリコン窒化膜９０５及び１０ｎｍ程度のシリコン酸化膜９０６をこの順番にシリコン酸化膜９０４上に堆積する。これにより溝９２０が絶縁膜で埋まる。すなわち、メモリセル形成領域にはメモリゲート下のゲート絶縁膜となる多層膜が形成され及び溝９２０部は分離領域９２１となる。そして、メモリゲートとなる厚さ８０ｎｍ程度のポリシリコン膜（導体膜）９０７とその上に厚さ２０ｎｍ程度のシリコン窒化膜９０８を堆積する（図８６）。

【0226】

次にリソグラフィーとエッチング技術によりポリシリコン膜９０７及びその下のシリコン酸化膜９０４、シリコン窒化膜９０５、シリコン酸化膜９０６を選択的に除去してポリシリコン膜９０７から成るメモリゲートをメモリセル形成領域に形成する。この時、周辺ＭＯＳ形成領域のポリシリコン膜９０７及びその下のシリコン酸化膜９０４、シリコン窒化膜９０５、シリコン酸化膜９０６も除去する（図８７）。

【0227】

そして、リソグラフィーとイオン注入技術により、メモリセルしきい値調整用のイオン注入を行う（図示せず）。

【0228】

（ｄ）工程Ｐ−２４
次に、メモリゲート側壁に、後にメモリゲートと選択ゲートを電気的に分離する２５ｎｍ程度のシリコン酸化膜からなる側壁膜（サイドウォール）９０９を形成し、熱酸化法により厚さ４ｎｍ程度のシリコン酸化膜９１０をメモリセル形成領域及び周辺ＭＯＳトランジスタ形成領域に形成した後、選択ゲート及び周辺ＭＯＳトランジスタのゲート電極となるポリシリコン膜９１１を、例えば４０ｎｍ堆積する。ここで、リソグラフィーとエッチング技術により、例えば周辺ＭＯＳ領域のシリコン酸化膜９０４は複数水準の酸化膜厚として形成してもよい。

【0229】

そして、メモリセル形成領域のポリシリコン膜９１１をエッチバックすることによりサイドウォール形状の選択ゲートを形成する。このときサイドウォール電極がメモリゲートを挟んで両側に形成されるが、リソグラフィーとエッチング技術によりメモリゲート片側の不要なサイドウォールゲートを除去し、片側にのみ形成する（図８８）。

【0230】

又、周辺ＭＯＳトランジスタ形成領域のポリシリコン膜９１１はリソグラフィーとエッチング技術により所定形状のゲート電極に形成する（図８８）。

【0231】

（ｅ）工程Ｐ−２５
その後、ｐ−ＭＯＳ、ｎ−ＭＯＳ夫々の拡散層イオン注入を行い、拡散層１１３を形成する。このとき選択トランジスタのゲート電極および拡散層を、低抵抗化のためにシリサイド化しても良い。その後、配線層間膜を堆積した後、メモリトランジスタ、選択トランジスタ、周辺ＭＯＳトランジスタ、拡散層に導通をとるためのコンタクトホールを形成する。コンタクトホールに金属膜を堆積してコンタクト部１１４を形成する。続いて層間絶縁膜上に金属膜を堆積し、これをパターニングして配線１１５を形成する（図８９）。

【0232】

このような実施の形態９によれば、実施の形態２と同様な作用効果を奏する。すなわち、実施の形態９のメモリゲートは、Ｆｉｎ構造になっていないので、読み出し電流は実施の形態１よりも小さくなる。しかし、分離領域上における電荷が注入されない電荷蓄積膜の長さは実施の形態１よりも長くすることができる。従って、実施の形態９は実施の形態１よりも高速読み出しが要求されない場合に好適である。
実施の形態９の半導体装置によれば、メモリセルのスケーリングにより分離領域幅が狭まり、隣接するメモリセルとの距離が近づいたとしても、分離領域上の電荷蓄積膜の実効長を実施の形態１よりも長くすることができるので、メモリセルの電荷蓄積膜に注入した電子またはホールが分離領域上の電荷蓄積膜を拡散することによる干渉し合いを実施の形態１よりも軽減することができる。言い換えると、分離領域上における電荷が注入されない電荷蓄積膜の長さを実施の形態１と同じにすると、分離領域の幅を実施の形態１よりも狭くすることができる。

【0233】

さらに、例えば車載用など外部環境が厳しい状況下においても高い品質、信頼性を確保することができる。

【0234】

また、製品チップサイズのスケーリングにより一ウェハ辺りの製品取得数を向上することができる。そして、それにより低コスト化を達成できる。

【0235】

以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

【符号の説明】

【0236】

Ｇ メモリゲート
Ｄ ドレイン
Ｓ ソース
ＡＲ 活性領域
ＩＲ 分離領域
ＭＳ 半導体基板の主面
ＣＳＦ 電荷蓄積膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】

【図48】

【図49】

【図50】

【図51】

【図52】

【図53】

【図54】

【図55】

【図56】

【図57】

【図58】

【図59】

【図60】

【図61】

【図62】

【図63】

【図64】

【図65】

【図66】

【図67】

【図68】

【図69】

【図70】

【図71】

【図72】

【図73】

【図74】

【図75】

【図76】

【図77】

【図78】

【図79】

【図80】

【図81】

【図82】

【図83】

【図84】

【図85】

【図86】

【図87】

【図88】

【図89】

【図90】

【図91】

【図92】