特許 5953988 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5953988

(24)【登録日】2016年6月24日

(45)【発行日】2016年7月20日

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/8246 20060101AFI20160707BHJP

   H01L 27/105 20060101ALI20160707BHJP

   H01L 27/10 20060101ALI20160707BHJP

   H01L 21/822 20060101ALI20160707BHJP

   H01L 27/04 20060101ALI20160707BHJP

【ＦＩ】

   H01L27/10 444B

   H01L27/10 481

   H01L27/04 C

【請求項の数】4

【全頁数】10

(21)【出願番号】特願2012-148226(P2012-148226)

(22)【出願日】2012年7月2日

(65)【公開番号】特開2014-11371(P2014-11371A)

(43)【公開日】2014年1月20日

【審査請求日】2015年3月27日

(73)【特許権者】

【識別番号】308014341

【氏名又は名称】富士通セミコンダクター株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】小澤 聡一郎

【審査官】 加藤 俊哉

(56)【参考文献】

【文献】 特開２０１１−１９９０７１（ＪＰ，Ａ）

【文献】 特開２００７−２８１３７３（ＪＰ，Ａ）

【文献】 特開２００４−１５２７９６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２４６

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／１０

Ｈ０１Ｌ ２７／１０５

(57)【特許請求の範囲】

【請求項1】

半導体基板の第１領域および第２領域の上方に下部電極を形成し、
前記第１領域および前記第２領域における前記下部電極上に少なくとも上面がアモルファス状の第１強誘電体膜を形成し、
前記第１領域の少なくとも上面がアモルファス状の前記第１強誘電体膜上に第１上部電極を形成し、前記第２領域には前記第１上部電極を形成せず、
前記第１上部電極が形成された状態において、前記第１強誘電体膜を熱処理することにより、前記第１強誘電体膜を結晶化させ、
前記第１領域の前記第１上部電極上および前記第２領域の結晶化した前記第１強誘電体膜上に第２上部電極を形成することを特徴とする半導体装置の製造方法。

【請求項2】

前記下部電極上にアモルファス状の第２強誘電体膜を形成し、
前記第２強誘電体膜を熱処理することにより前記第２強誘電体膜を結晶化し、
前記第２強誘電体膜上にアモルファス状の第３強誘電体膜を形成することにより、前記第２強誘電体膜と前記第３強誘電体膜とからなる前記第１強誘電体膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。

【請求項3】

前記第１領域における前記下部電極、前記第１強誘電体膜並びに前記第１上部電極および第２上部電極により強誘電体メモリ用のキャパシタを形成することを特徴とする請求項１または２記載の半導体装置の製造方法。

【請求項4】

前記第２領域における前記下部電極、前記第１強誘電体膜および第２上部電極により周辺回路用のキャパシタを形成することを特徴とする請求項１から３のいずれか一項記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関し、例えば、下部電極と上部電極との間に形成された強誘電体膜を備える半導体装置の製造方法に関する。

【背景技術】

【0002】

強誘電体のヒステリシス特性を利用する半導体装置が実用化されている。例えば、ＦｅＲＡＭ（Ferroelectric Random Access Memory）は、強誘電体キャパシタのヒステリシス特性を利用し、情報を不揮発的に記憶する。

【0003】

強誘電体キャパシタの製造方法として、下部電極上に強誘電体膜を形成後、熱処理を行ない、その後、上部電極を形成する方法が知られている（例えば特許文献１）。また、下部電極上に強誘電体膜および上部電極を形成後、熱処理を行なう方法が知られている（例えば特許文献２）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００１−１２６９５５号公報

【特許文献2】特開２０１１−７７２２６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

半導体基板の上方に、異なる特性を有する強誘電体キャパシタを形成する場合がある。この場合、異なる特性を有する強誘電体膜を別々に形成すると製造工程が長くなってしまう。

【0006】

本半導体装置の製造方法は、製造工程を簡略化することを目的とする。

【課題を解決するための手段】

【0007】

半導体基板の第１領域および第２領域の上方に下部電極を形成し、前記第１領域および前記第２領域における前記下部電極上に少なくとも上面がアモルファス状の第１強誘電体膜を形成し、前記第１領域の少なくとも上面がアモルファス状の前記第１強誘電体膜上に第１上部電極を形成し、前記第２領域には前記第１上部電極を形成せず、前記第１上部電極が形成された状態において、前記第１強誘電体膜を熱処理することにより、前記第１強誘電体膜を結晶化させ、前記第１領域の前記第１上部電極上および前記第２領域の結晶化した前記第１強誘電体膜上に第２上部電極を形成することを特徴とする半導体装置の製造方法を用いる。

【発明の効果】

【0008】

本半導体装置の製造方法によれば、製造工程を簡略化することができる。

【図面の簡単な説明】

【0009】

【図1】図１（ａ）から図１（ｅ）は、比較例１に係るキャパシタの製造方法を示す図である。

【図2】図２（ａ）から図２（ｄ）は、比較例２に係るキャパシタの製造方法を示す図である。

【図3】図３（ａ）から図３（ｄ）は、実施例１に係る半導体装置の製造方法を示す断面図（その１）である。

【図4】図４（ａ）から図４（ｄ）は、実施例１に係る半導体装置の製造方法を示す断面図（その２）である。

【図5】図５（ａ）から図５（ｄ）は、実施例２に係る半導体装置の製造方法を示す断面図（その１）である。

【図6】図６（ａ）から図６（ｄ）は、実施例２に係る半導体装置の製造方法を示す断面図（その２）である。

【図7】図７（ａ）から図７（ｃ）は、実施例２に係る半導体装置の製造方法を示す断面図（その３）である。

【発明を実施するための形態】

【0010】

まず、強誘電体キャパシタの製造方法による特性の違いについて説明する。図１（ａ）から図１（ｅ）は、比較例１に係るキャパシタの製造方法を示す図である。図２（ａ）から図２（ｄ）は、比較例２に係るキャパシタの製造方法を示す図である。

【0011】

図１（ａ）に示すように、シリコン基板等の半導体基板１０上に酸化シリコン膜等の絶縁膜１２を形成する。絶縁膜１２上に白金（Ｐｔ）等の下部電極２０を形成する。下部電極２０上に、ＰＺＴ（チタン酸ジルコン酸鉛：ＰｂＺｒ_ｘＴｉ_１−ｘＯ_３）等のアモルファス状の強誘電体膜２２を形成する。図１（ｂ）に示すように、強誘電体膜２２上に酸化イリジウム（ＩｒＯ_ｘ）等の第１上部電極２４を形成する。図１（ｃ）に示すように、酸素を含む雰囲気（例えば酸素とアルゴン）において例えばＲＴＡ（Rapid Thermal Anneal）法を用い熱処理する。これにより、強誘電体膜２２が結晶化する。図１（ｄ）に示すように、第１上部電極２４上に酸化イリジウム等の第２上部電極２６を形成する。

【0012】

図１（ｅ）に示すように、上部電極２４、２６、強誘電体膜２２、下部電極２０をエッチングする。酸化シリコン膜等の絶縁膜３０を形成する。下部電極２０と第２上部電極２６とに電気的に接続し、絶縁膜３０を貫通するするプラグ金属３２を形成する。プラグ金属３２に電気的に接続する配線３４を形成する。このようにして、比較例１に係る強誘電体キャパシタを形成する。

【0013】

図２（ａ）に示すように、図１（ａ）と同様に、半導体基板１０上に絶縁膜１２、下部電極２０および強誘電体膜２２を形成する。図２（ｂ）に示すように、強誘電体膜２２を酸素を含む雰囲気（例えば酸素とアルゴン）において例えばＲＴＡ法を用い熱処理する。これにより、強誘電体膜２２が結晶化する。図２（ｃ）に示すように、強誘電体膜２２上に酸化イリジウム等の上部電極２５を形成する。図２（ｄ）に示すように、図１（ｅ）と同様に、絶縁膜３０、プラグ金属３２および配線３４を形成する。このようにして、比較例２に係る強誘電体キャパシタを形成する。

【0014】

比較例１に係る強誘電体キャパシタは、強誘電体膜２２の結晶化の際に、強誘電体膜２２と第１上部電極２４とがともに熱処理される。このため、強誘電体膜２２と第１上部電極２４との界面がスムーズに結晶化される。これにより、リテンション特性およびインプリント特性に優れる。よって、強誘電体メモリ用のキャパシタとして用いることが好ましい。しかしながら、比較例１に係るキャパシタは、リーク電流が大きい。例えば、電源用の平滑キャパシタは高容量値なため、強誘電体キャパシタを高誘電体キャパシタとして用いることによりチップ面積の縮小化が可能となる。しかしながら、リーク電流の大きい強誘電体キャパシタは、絶縁破壊しやすい。よって、比較例１に係るキャパシタを平滑キャパシタに用いようとすると、強誘電体膜２２を厚くし、リーク電流を抑制することとなる。強誘電体膜２２を厚くすると、強誘電体メモリの微細化が難しくなる。

【0015】

比較例２に係る強誘電体キャパシタは、リーク電流が小さいが、リテンション特性およびインプリント特性は、比較例１より劣る。よって、比較例２のキャパシタは、平滑キャパシタ等の周辺回路のキャパシタとしては好ましいが、強誘電体メモリに用いることは好ましくない。

【0016】

強誘電体メモリのキャパシタと周辺回路のキャパシタを別々に形成することも考えられる。しかしながら、製造工程が長くなってしまう。以下の実施例においては、異なる特性が要求されるキャパシタの製造を簡略化する。

【実施例1】

【0017】

図３（ａ）から図４（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図３（ａ）から図７（ｄ）においては、不揮発性メモリが形成される第１領域５０と周辺回路が形成される第２領域５２を並べて図示する。図３（ａ）に示すように、半導体基板１０上に例えば酸化シリコン膜である絶縁膜１２を形成する。図３（ｂ）に示すように、絶縁膜１２上に例えばＰｔを主に含む下部電極２０を用い形成する。図３（ｃ）に示すように、下部電極２０上に、ＰＺＴを主に含むアモルファス状の強誘電体膜２２を用い形成する。図３（ｄ）に示すように、強誘電体膜２２上に酸化イリジウム等を主に含む第１上部電極２４を形成する。

【0018】

図４（ａ）に示すように、第１上部電極２４のうち第２領域５２の一部を除去する。図４（ｂ）に示すように、強誘電体膜２２をＲＴＡ法を用い熱処理する。熱処理温度は、ＰＺＴの結晶化温度である５５０℃以上であることが好ましい。熱処理雰囲気は、強誘電体膜２２の酸素欠損を抑制するため酸素を含むことが好ましい。第１領域においては、強誘電体膜２２と第１上部電極２４とを同時に熱処理する。これにより、強誘電体膜２２と第１上部電極２４との界面においてスムーズに結晶化される。第２領域においては、強誘電体膜２２が熱処理の雰囲気に曝された状態で強誘電体膜２２が結晶化される。

【0019】

図４（ｃ）に示すように、第１上部電極２４および強誘電体膜２２上に酸化イリジウム等を主に含む第２上部電極２６を形成する。図４（ｄ）に示すように、第２上部電極２６および第１上部電極２４、強誘電体膜２２および下部電極２０をそれぞれエッチングすることにより、キャパシタ６０および６２を形成する。キャパシタ６０および６２上に、絶縁膜３０を形成する。絶縁膜３０を貫通し、第２上部電極２６および下部電極２０にそれぞれ電気的に接続するプラグ金属３２を形成する。プラグ金属３２にそれぞれ電気的に接続する配線３４を金属層を用い形成する。

【0020】

実施例１によれば、図３（ｂ）のように、半導体基板１０の第１領域５０および第２領域５２の上方に下部電極２０を形成する。図３（ｃ）に示すように、第１領域５０および第２領域５２における下部電極２０上に少なくとも上面がアモルファス状の強誘電体膜２２（第１誘電体膜）を同時に形成する。図４（ａ）に示すように、第１領域５０の強誘電体膜２２上に第１上部電極２４を形成し、第２領域５２には第１上部電極２４を形成しない。この状態で、図４（ｂ）に示すように、強誘電体膜２２を熱処理することにより、強誘電体膜２２を結晶化させる。図４（ｃ）に示すように、第１領域５０の第１上部電極２４上および第２領域５２の強誘電体膜２２上に第２上部電極２６を同時に形成する。これにより、第１領域５０には、比較例１のキャパシタが形成され、第２領域５２には、比較例２のキャパシタが形成される。強誘電体膜を別々に形成しなくともよいため、製造工程を簡略化できる。

【0021】

このように、第１領域５０における下部電極２０、強誘電体膜２２並びに第１上部電極２４および第２上部電極２６により形成されたキャパシタ６０は、比較例１のように、強誘電体メモリ用のキャパシタとして用いることが好ましい。

【0022】

一方、第２領域５２における下部電極２０、強誘電体膜２２および第２上部電極２６により形成されたキャパシタ６２は、比較例２のように、周辺回路のキャパシタとして用いることが好ましい。例えば、高い容量値が求められる平滑キャパシタに用いることが好ましい。

【実施例2】

【0023】

図５（ａ）から図７（ｃ）は、実施例２に係る半導体装置の製造方法を示す断面図である。図５（ａ）に示すように、例えばシリコン基板である半導体基板１０にＦＥＴ（Field Effect Transistor）を形成する。半導体基板１０上にゲート絶縁膜を介しゲート電極４０を形成する。ゲート電極４０の両側の半導体基板１０内にソース領域およびドレイン領域４２を形成する。第１領域５０内に形成されるＦＥＴ４４は、不揮発性メモリセルに用いられるＦＥＴである。第２領域５２内に形成されるＦＥＴ４６は、周辺回路に用いられるＦＥＴである。半導体基板１０上に酸化シリコン膜等の絶縁膜１２を形成する。絶縁膜１２は例えば層間絶縁膜であり、多層の絶縁膜を含んでもよい。絶縁膜１２を貫通しＦＥＴ４４および４６にそれぞれ電気的に接続するプラグ金属３８を形成する。プラグ金属３８としては、例えばタングステン（Ｗ）を用いる。

【0024】

図５（ｂ）に示すように、絶縁膜１２上に絶縁膜１４を形成する。絶縁膜１４としては、絶縁膜１２側から例えば酸化窒化シリコン膜および酸化シリコン膜を例えばＣＶＤ（Chemical Vapor Deposition）法を用い形成し、酸化アルミニウム膜をスパッタ法を用い形成する。酸化窒化シリコン膜および酸化シリコン膜は、酸素雰囲気における熱処理時のプラグ金属３８の酸化防止膜である。酸化アルミニウム膜は、下部電極２０と絶縁膜１４との密着膜である。酸化アルミニウム膜の膜厚は例えば２０ｎｍであり、例えば１０ｎｍから３０ｎｍである。図５（ｃ）に示すように、絶縁膜１４上にＰｔを主に含む下部電極２０を例えばスパッタ法を用い形成する。下部電極２０としては、Ｐｔ以外にイリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ_２）および酸化ストロンチウムルテニウム（ＳｒＲｕＯ_３）を用いることができる。下部電極２０の膜厚は例えば１５０ｎｍであり、例えば５０ｎｍから２００ｎｍである。

【0025】

図５（ｄ）に示すように、下部電極２０上に、ＰＺＴを主に含むアモルファス状の強誘電体膜２１を例えばスパッタ法を用い形成する。強誘電体膜２１の膜厚は、例えば１３０ｎｍであり、例えば１００ｎｍから１５０ｎｍである。図６（ａ）に示すように、強誘電体膜２１を例えばＲＴＡ法を用い熱処理する。熱処理温度は、５５０℃以上であることが好ましく、例えば６００℃から７００℃である。熱処理時間は、例えば３０秒から２分である。熱処理雰囲気は例えば酸素とアルゴンの混合ガスである。これにより、強誘電体膜２１が結晶化する。

【0026】

図６（ｂ）に示すように、強誘電体膜２１上にＰＺＴを主に含むアモルファス状の強誘電体膜２３を例えばスパッタ法を用い形成する。強誘電体膜２３の膜厚は例えば１０ｎｍであり、例えば１０ｎｍから３０ｎｍである。強誘電体膜２１および２３は、例えばＰＺＴに、カリウム（Ｃａ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ＩｒおよびＷの少なくとも１つの元素が添加された膜でもよい。また、強誘電体膜２１および２３としては、例えば（Ｂｉ_１−ｘＲ_ｘ）_４Ｔｉ_３Ｏ_１２（Ｒは希土類元素、０＜ｘ＜１）、ＳｒＢｉＴａ_２Ｏ_９およびＳｉＢｉ_４Ｔｉ_４Ｏ_１５等のビスマス層状化合物を用いることもできる。強誘電体膜２２は、ゾルゲル法等他の方法を用い形成してもよい。

【0027】

図６（ｃ）に示すように、強誘電体膜２３上にスパッタ法を用い酸化イリジウム等を主に含む第１上部電極２４を形成する。第１上部電極２４の膜厚は、例えば５０ｎｍであり、例えば３０ｎｍから１００ｎｍである。図６（ｄ）に示すように、第１上部電極２４のうち第２領域５２の一部を除去する。第１上部電極２４の酸化イリジウムの除去には、例えばＩＣＰ（Inductively Coupled Plasma）エッチング装置を用い、例えばＡｒとＣｌの混合ガスをエッチャントとして用いる。

【0028】

図７（ａ）に示すように、強誘電体膜２３を例えばＲＴＡ法を用い熱処理する。熱処理温度は、５５０℃以上であることが好ましく、例えば６００℃から７００℃である。熱処理時間は、例えば３０秒から２分である。熱処理雰囲気は、例えば酸素とアルゴンとの混合ガスである。この熱処理により、強誘電体膜２３が結晶化する。第１領域５０においては、強誘電体膜２３と第１上部電極２４とを熱処理する。これにより、強誘電体膜２３と第１上部電極２４との界面においてスムーズに結晶化される。第２領域５２においては、強誘電体膜２３が熱処理の雰囲気に曝された状態で強誘電体膜２２が結晶化される。

【0029】

図７（ｂ）に示すように、第１上部電極２４および強誘電体膜２３上に例えばスパッタ法を用い酸化イリジウム等を主に含む第２上部電極２６を形成する。第２上部電極２６の膜厚は、例えば１５０ｎｍであり、例えば１００ｎｍから２００ｎｍである。第１領域５０において、強誘電体膜２２の酸素欠損を抑制するため、第１上部電極２４は第２上部電極２６より薄いことが好ましい。第１上部電極２４および第２上部電極は、酸化イリジウム以外にも、Ｒｕ、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスニウム（Ｏｓ）およびパラジウム（Ｐｄ）の少なくとも１つの酸化物を用いることができる。

【0030】

図７（ｃ）に示すように、第２上部電極２６および第１上部電極２４、強誘電体膜２２および下部電極２０をそれぞれエッチングすることにより、キャパシタ６０および６２を形成する。キャパシタ６０および６２上に、絶縁膜３０を形成する。絶縁膜３０は、ＴＥＯＳ（Tetra Ethoxy Silane）ガスを用いたＣＶＤ（Chemical Vapor Deposition）法を用い成膜する。絶縁膜３０の膜厚は、例えば７２０ｎｍである。絶縁膜３０の上面を例えばＣＭＰ（Chemical Mechanical Polish）法を用い平坦化する。絶縁膜３０に第２上部電極２６および下部電極２０まで達するコンタクトホールを形成する。コンタクトホール内を例えばＷで埋め込む。これにより、絶縁膜３０を貫通し、第２上部電極２６および下部電極２０にそれぞれ電気的に接続するプラグ金属３２に形成される。プラグ金属３２にそれぞれ電気的に接続する配線３４を金属層を用い形成する。

【0031】

実施例２によれば、図５（ｄ）のように、下部電極２０上にアモルファス状の強誘電体膜２１（第２強誘電体膜）を形成する。図６（ａ）のように、強誘電体膜２１を熱処理することにより強誘電体膜２１を結晶化する。図６（ｂ）のように、強誘電体膜２２上にアモルファス状の強誘電体膜２３（第３強誘電体膜）を形成する。これにより、強誘電体膜２１と強誘電体膜２３とから、少なくとも上面がアモルファス状の強誘電体膜を形成する。このように、強誘電体膜を２層に分けて形成することにより、図６（ａ）の熱処理において下部の強誘電体膜２１を結晶化するため、図７（ａ）の熱処理においては、上部の強誘電体膜２３を結晶化すればよい。

【0032】

以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【0033】

なお、以上の説明に関して更に以下の付記を開示する。
（付記１）半導体基板の第１領域および第２領域の上方に下部電極を形成し、前記第１領域および前記第２領域における前記下部電極上に少なくとも上面がアモルファス状の第１強誘電体膜を同時に形成し、前記第１領域の少なくとも上面がアモルファス状の前記第１強誘電体膜上に第１上部電極を形成し、前記第２領域には前記第１上部電極を形成せず、前記第１上部電極が形成された状態において、前記第１強誘電体膜を熱処理することにより、前記第１強誘電体膜を結晶化させ、前記第１領域の前記第１上部電極上および前記第２領域の結晶化した前記第１強誘電体膜上に第２上部電極を同時に形成することを特徴とする半導体装置の製造方法。
（付記２）前記下部電極上にアモルファス状の第２強誘電体膜を形成し、前記第２強誘電体膜を熱処理することにより前記第２強誘電体膜を結晶化し、前記第２強誘電体膜上にアモルファス状の第３強誘電体膜を形成することにより、前記第１強誘電体膜を形成することを特徴とする付記１記載の半導体装置の製造方法。
（付記３）前記第１領域における前記下部電極、前記第１強誘電体膜並びに前記第１上部電極および第２上部電極により強誘電体メモリ用のキャパシタを形成することを特徴とする付記１または２記載の半導体装置の製造方法。
（付記４）前記第２領域における前記下部電極、前記第１強誘電体膜および第２上部電極により周辺回路用のキャパシタを形成することを特徴とする付記１から３のいずれか一項記載の半導体装置の製造方法。
（付記５）
前記第１強誘電体膜はＰＺＴを含むことを特徴とする付記１から４のいずれか一項記載の半導体装置の製造方法。
（付記６）
前記第１強誘電体膜の熱処理は酸素を含む雰囲気中で行なうことを特徴とする付記１から５のいずれか一項記載の半導体装置の製造方法。

【符号の説明】

【0034】

１０ 半導体基板
２０ 下部電極
２１、２２、２３ 強誘電体膜
２４ 第１上部電極
２６ 第２上部電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】