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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5957171
(24)【登録日】2016年6月24日
(45)【発行日】2016年7月27日
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20160714BHJP
H01L 29/06 20060101ALI20160714BHJP
H01L 29/739 20060101ALI20160714BHJP
【ＦＩ】
H01L29/78 652N
H01L29/78 652P
H01L29/78 652Q
H01L29/78 655F
H01L29/06 301F
H01L29/06 301V
【請求項の数】16
【全頁数】18
(21)【出願番号】特願2010-149510(P2010-149510)
(22)【出願日】2010年6月30日
(65)【公開番号】特開2012-15279(P2012-15279A)
(43)【公開日】2012年1月19日
【審査請求日】2013年5月1日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】村川 浩一
【審査官】
工藤 一光
(56)【参考文献】
【文献】
特開２００８−１９３０４３（ＪＰ，Ａ）
【文献】
特開平０７−２４９７６５（ＪＰ，Ａ）
【文献】
特開２００９−０１６４８２（ＪＰ，Ａ）
【文献】
特開２００５−１３６１１６（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ２９／０６
Ｈ０１Ｌ２９／７３９
Ｈ０１Ｌ２９／７８−２９／７９２
(57)【特許請求の範囲】
【請求項1】
多角形の外形を有する半導体基板と、
前記半導体基板上に形成された半導体素子を有するアクティブ領域と、
前記アクティブ領域の周りを囲む外周領域と、
前記アクティブ領域に形成された前記半導体素子の第１ゲート電極と、
前記アクティブ領域及び前記外周領域を含む前記半導体基板上に形成され、且つ、前記第１ゲート電極を覆うように形成された絶縁膜と、を有し、
前記第１ゲート電極は前記外周領域にまで延在しており、
前記外周領域に形成された前記第１ゲート電極上の前記絶縁膜には第１開口部が設けられており、
前記外周領域には、前記絶縁膜上および前記第１開口部内に形成され、前記第１ゲート電極と接続し、且つ、平面視において前記アクティブ領域を囲む第２ゲート電極が形成されており、
前記外周領域には、平面視において前記アクティブ領域を囲み、平面視において前記第２ゲート電極と前記半導体基板の端との間に位置し、前記絶縁膜に覆われ、前記半導体基板と電気的に接続し、且つ、前記第１ゲート電極と同層の第１導体膜からなるＥＱＲ電極が形成されており、
前記外周領域において、前記第２ゲート電極と前記半導体基板の端との間には、前記第２ゲート電極と同層の第２導体膜が形成されていないことを特徴とする半導体装置。
前記半導体基板上に形成された半導体素子を有するアクティブ領域と、
前記アクティブ領域の周りを囲む外周領域と、
前記アクティブ領域に形成された前記半導体素子の第１ゲート電極と、
前記アクティブ領域及び前記外周領域を含む前記半導体基板上に形成され、且つ、前記第１ゲート電極を覆うように形成された絶縁膜と、を有し、
前記第１ゲート電極は前記外周領域にまで延在しており、
前記外周領域に形成された前記第１ゲート電極上の前記絶縁膜には第１開口部が設けられており、
前記外周領域には、前記絶縁膜上および前記第１開口部内に形成され、前記第１ゲート電極と接続し、且つ、平面視において前記アクティブ領域を囲む第２ゲート電極が形成されており、
前記外周領域には、平面視において前記アクティブ領域を囲み、平面視において前記第２ゲート電極と前記半導体基板の端との間に位置し、前記絶縁膜に覆われ、前記半導体基板と電気的に接続し、且つ、前記第１ゲート電極と同層の第１導体膜からなるＥＱＲ電極が形成されており、
前記外周領域において、前記第２ゲート電極と前記半導体基板の端との間には、前記第２ゲート電極と同層の第２導体膜が形成されていないことを特徴とする半導体装置。
【請求項2】
前記外周領域の前記絶縁膜には第２開口部が形成されており、
前記第２開口部内には、前記ＥＱＲ電極及び前記半導体基板と接触し、且つ、第３導体膜からなるコンタクトが形成されていることを特徴とする、
請求項１に記載の半導体装置。
前記第２開口部内には、前記ＥＱＲ電極及び前記半導体基板と接触し、且つ、第３導体膜からなるコンタクトが形成されていることを特徴とする、
請求項１に記載の半導体装置。
【請求項3】
前記コンタクトの上面は、前記絶縁膜の上面よりも低くなるように形成されていることを特徴とする、
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項4】
前記アクティブ領域には前記半導体素子のソース領域が形成されており、
前記アクティブ領域の前記絶縁膜には第３開口部が形成されており、
前記第３開口部内には前記ソース領域と接続し、且つ、前記第３導体膜からなるソースコンタクトが形成されており、
前記アクティブ領域の前記絶縁膜上には、前記ソースコンタクトと接続し、且つ、前記第２導体膜からなるソース電極が形成されていることを特徴とする、
請求項３に記載の半導体装置。
前記アクティブ領域の前記絶縁膜には第３開口部が形成されており、
前記第３開口部内には前記ソース領域と接続し、且つ、前記第３導体膜からなるソースコンタクトが形成されており、
前記アクティブ領域の前記絶縁膜上には、前記ソースコンタクトと接続し、且つ、前記第２導体膜からなるソース電極が形成されていることを特徴とする、
請求項３に記載の半導体装置。
【請求項5】
前記第２開口部は、前記第３開口部よりも開口面積が大きく、
前記第２開口部と前記第３開口部とは同一の絶縁膜に形成されることを特徴とする、
請求項４に記載の半導体装置。
前記第２開口部と前記第３開口部とは同一の絶縁膜に形成されることを特徴とする、
請求項４に記載の半導体装置。
【請求項6】
前記コンタクトは、前記多角形のコーナーに形成されていることを特徴とする、
請求項２乃至５のいずれか一項に記載の半導体装置。
請求項２乃至５のいずれか一項に記載の半導体装置。
【請求項7】
前記コンタクトは、前記多角形のコーナーのそれぞれに複数形成されることを特徴とする、
請求項２乃至６のいずれか一項に記載の半導体装置。
請求項２乃至６のいずれか一項に記載の半導体装置。
【請求項8】
前記第３導体膜は、アルミニウム又はタングステンにより形成されることを特徴とする、
請求項２乃至７のいずれか一項に記載の半導体装置。
請求項２乃至７のいずれか一項に記載の半導体装置。
【請求項9】
前記半導体基板は、
第１導電型の第１の半導体層と、
前記第１の半導体層上に前記第１導電型の第２の半導体層と、を備え、
前記コンタクトは、前記第２の半導体層を介して前記半導体基板の端面と電気的に接続されることを特徴とする、
請求項２乃至８のいずれか一項に記載の半導体装置。
第１導電型の第１の半導体層と、
前記第１の半導体層上に前記第１導電型の第２の半導体層と、を備え、
前記コンタクトは、前記第２の半導体層を介して前記半導体基板の端面と電気的に接続されることを特徴とする、
請求項２乃至８のいずれか一項に記載の半導体装置。
【請求項10】
前記半導体基板は、
前記第２の半導体層の一部に形成された第２導電型の第３の半導体層をさらに備え、
前記コンタクトは、前記第３の半導体層を介して前記半導体基板の端面と電気的に接続されることを特徴とする、
請求項９に記載の半導体装置。
前記第２の半導体層の一部に形成された第２導電型の第３の半導体層をさらに備え、
前記コンタクトは、前記第３の半導体層を介して前記半導体基板の端面と電気的に接続されることを特徴とする、
請求項９に記載の半導体装置。
【請求項11】
前記半導体基板は、
前記第３の半導体層上に形成された前記第１導電型の第４の半導体層をさらに備え、
前記コンタクトは、さらに前記第４の半導体層を介して前記半導体基板の端面と電気的に接続されることを特徴とする、
請求項１０に記載の半導体装置。
前記第３の半導体層上に形成された前記第１導電型の第４の半導体層をさらに備え、
前記コンタクトは、さらに前記第４の半導体層を介して前記半導体基板の端面と電気的に接続されることを特徴とする、
請求項１０に記載の半導体装置。
【請求項12】
前記第３の半導体層は、前記コンタクトの底面と接し、
前記第４の半導体層は、前記コンタクトの側面と接することを特徴とする、
請求項１１に記載の半導体装置。
前記第４の半導体層は、前記コンタクトの側面と接することを特徴とする、
請求項１１に記載の半導体装置。
【請求項13】
前記第４の半導体層は、前記第１の半導体層及び前記第２の半導体層よりも高い不純物濃度を有することを特徴とする、
請求項１１又は１２に記載の半導体装置。
請求項１１又は１２に記載の半導体装置。
【請求項14】
前記半導体基板は、
前記第３の半導体層と前記コンタクトとの間に形成され、前記第３の半導体層よりも高い不純物濃度を有する前記第２導電型の第５の半導体層を備えることを特徴とする、
請求項１３に記載の半導体装置。
前記第３の半導体層と前記コンタクトとの間に形成され、前記第３の半導体層よりも高い不純物濃度を有する前記第２導電型の第５の半導体層を備えることを特徴とする、
請求項１３に記載の半導体装置。
【請求項15】
前記第１導体膜は、ポリシリコンからなることを特徴とする、
請求項１乃至１４のいずれか一項に記載の半導体装置。
請求項１乃至１４のいずれか一項に記載の半導体装置。
【請求項16】
前記第２導体膜は、アルミニウムからなることを特徴とする、
請求項１乃至１５のいずれか一項に記載の半導体装置。
請求項１乃至１５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置及びその製造方法に関し、特に逆方向特性に優れる半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、高耐圧半導体素子の利用が進んでいる。一般に、高耐圧半導体素子では、セルが配置されるアクティブ領域を囲むリング状のＥＱＲ（EQui-potential Ring：等電位ポテンシャルリング）電極が形成されている。このＥＱＲ電極がドレイン電位に保たれることによって、セル領域外への空乏の層拡がりが抑制される。ＥＱＲ電極により空乏層の拡がりを抑制する機構は、一般にチャネルストッパ構造と呼ばれる。チャネルストッパ構造は、良好な逆方向特性を得る上で必要不可欠である。
【0003】
従来の高耐圧半導体素子では、ＥＱＲ電極は、層間絶縁膜上に形成された部分と、層間絶縁膜中に埋め込まれた部分と、の２つの部分により構成される。これら２つの部分は、電気的に接続されている（特許文献１及び２）。また、上述の２つのＥＱＲ電極が一体化された構成を有する半導体素子も存在する（特許文献３）。この半導体素子においても、ＥＱＲ電極の一部は、層間絶縁膜上に露出する。
【0004】
以下、一般的な高耐圧の半導体装置について説明する。図１３は、一般的な高耐圧の半導体装置５００の構成を示す平面図である。半導体装置５００は、四角形状の外形を有しており、中央部にアクティブ領域５１が配置される。アクティブ領域５１には、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field- Effect-Transistor）などのセルが配置される。アクティブ領域５１は、それぞれのセルと電気的に接続されたソース電極（図示せず）に覆われている。
【0005】
アクティブ領域５１の外周には、リング状の第２のゲート電極７６がアクティブ領域５１と離間されて形成されている。第２のゲート電極７６は、後述する第１のゲート電極６６と電気的に接続されている。第２のゲート電極７６の外周には、リング状の第２のＥＱＲ電極７３が第２のゲート電極７６と離間されて形成されている。
【0006】
次いで、半導体装置５００の断面構造について説明する。図１４は、図１３のXIV−XIV線における一般的な高耐圧の半導体装置５００の断面図である。半導体装置５００は、アクティブ領域５１と、チャネルストッパ領域５２と、に区分される。半導体装置５００では、Ｎ＋型の半導体基板６１上に、Ｎ−型のエピタキシャル層６２が形成されている。半導体基板６１の下面側には、ドレイン電極６９が形成される。
【0007】
アクティブ領域５１においては、エピタキシャル層６２の上部に、Ｐ型のベース拡散領域６３が形成されている。ベース拡散領域６３の上面側の一部には、Ｎ＋型のソース拡散領域６４が形成されている。また、ゲート酸化膜６５を介してベース拡散領域６３に電圧を印加する第１のゲート電極６６が形成されている。第１のゲート電極６６上には、層間絶縁膜６７が形成されている。そして、アクティブ領域５１を覆うソース電極６８が、ソース拡散領域６４と電気的に接続されて形成されている。
【0008】
チャネルストッパ領域５２においては、エピタキシャル層６２の上部にベース拡散領域６３が形成されている。ベース拡散領域６３の上面側の一部には、Ｎ＋型のチャネルストッパ層７１が形成されている。このチャネルストッパ層７１は、ソース拡散領域６４と同一の層である。チャネルストッパ層７１が形成されていない部分の、ベース拡散領域６３及びエピタキシャル層６２の上には、ゲート酸化膜６５が形成されている。ゲート酸化膜６５上には、第１のＥＱＲ電極７２が形成されている。第１のＥＱＲ電極７２は、層間絶縁膜６７で覆われる。但し、層間絶縁膜６７の一部には開口部が設けられ、第１のＥＱＲ電極７２の上面が露出している。層間絶縁膜６７及びチャネルストッパ層７１の上には、露出した第１のＥＱＲ電極７２と電気的に接続された第２のＥＱＲ電極７３が形成されている。
【0009】
なお、アクティブ領域５１とチャネルストッパ領域５２との間の領域では、エピタキシャル層６２の上にフィールド酸化膜７４が形成されている。フィールド酸化膜７４は、層間絶縁膜６７で覆われている。アクティブ領域５１から延在する第１のゲート電極６６上の層間絶縁膜６７には開口部が設けられている。そして、この開口部を介して第１のゲート電極６６と電気的に接続される第２のゲート電極７６が形成されている。
【0010】
この半導体装置５００では、ソース電極６８とドレイン電極６９との間に逆バイアスを印加すると、アクティブ領域５１からチャネルストッパ領域５２に向けて、破線Ｌ１に示す空乏層が広がる。
【0011】
一方、チャネルストッパ領域５２では、チャネルストッパ層７１、第１のＥＱＲ電極７２及び第２のＥＱＲ電極７３が電気的に接続されている。また、図１４の端面７５は、ダイシングによって形成された欠陥が多い面である。そのため、端面７５は導電性を有する。これにより、チャネルストッパ層７１とドレイン電極６９とは、端面７５を介して電気的に接続される。その結果、第１のＥＱＲ電極７２は、ドレイン電極６９と等電位となる。
【0012】
第１のＥＱＲ電極７２がドレイン電位に保持されると、第１のＥＱＲ電極７２の下のゲート酸化膜６５を介して、破線Ｌ２で示す反転層がエピタキシャル層６２に形成される。これにより、チャネルストッパ構造が形成され、アクティブ領域５１から延びてくる電気力線を止める。その結果、電圧−電流波形において、ハードブレークダウン形状（良好な逆方向特性）が得られる。
【0013】
また、他の高耐圧半導体素子の重要な特性として、オン抵抗及びブレークダウン耐圧がある。オン抵抗は、主にエピタキシャル層の抵抗率に依存し、エピタキシャル層中の不純物濃度を高くすることにより低減できる。しかし、不純物濃度を高くすると、ブレークダウン耐圧は低下する。つまり、オン抵抗とブレークダウン耐圧とは、トレードオフの関係にある。このトレードオフ関係の影響を回避するため、セルシュリンクを適用して単位面積あたりのオン電流を大きくすることにより、オン抵抗の低減が実現されている。
【0014】
一方、同一チップサイズのままでオン抵抗を低減するという要請も存在する。この要請に応えるため、セル面積（トランジスタ等の素子が形成されている領域）を拡大する試みが為されている。その試みの一つとして、チャネルストッパ領域の削減方法が提案されている（特許文献４）。
【0015】
また、半導体素子のデッドスペースを利用して、耐圧領域（チャネルストッパ領域に相当）を小さくする手法も提案されている（特許文献５）。この手法では、活性領域（アクティブ領域に相当）の周囲の半導体基板上に、リング状のガードリングが複数形成されている。これらのガードリング上には、導電性を有するリング状の第１のフィールドプレートが形成されている。そして、ガードリング上には、金属膜からなる第２のフィールドプレートが形成されている。この第２のフィールドプレートは、層間絶縁膜上に露出している。この第２のフィールドプレートは、半導体素子のコーナー部の、ガードリング及び第１のフィールドプレートが曲線となっている部分に配置される。半導体素子のコーナー部は元々デッドスペースであるので、この部分に第２のフィールドプレートを配置することにより、耐圧領域の幅を狭くし、活性領域の面積を大きくすることができるとしている。なお、特許文献６及び７については、後述する。
【先行技術文献】
【特許文献】
【0016】
【特許文献1】特許３３７６２０９号公報
【特許文献2】特許３４４０９８７号公報
【特許文献3】特許４０５９５６６号公報
【特許文献4】特開２００８−２７０４４０号公報
【特許文献5】特開２００８−１９３０４３号公報
【特許文献6】特開平５−１９０１０号公報
【特許文献7】特許３４１７３３６号公報
【発明の概要】
【発明が解決しようとする課題】
【0017】
上述の半導体装置では、アクティブ領域がソース電極で覆われて、その周囲に一定の間隔を空けて、リング状のゲート電極及びＥＱＲ電極が形成されている。これらのゲート電極及びＥＱＲ電極は、通常、カバー膜と呼ばれる絶縁膜で覆われる。さらに、後工程でのパッケージングの際には、カバー膜上には樹脂が堆積される。一般に、カバー膜の厚みは、ソース電極、ゲート電極及びＥＱＲ電極のそれぞれの間の距離に比べると薄い。そのため、各電極間の間には、樹脂が入り込むこととなる。
【0018】
このような状況下において温度サイクル試験などを行うと、半導体装置自体と樹脂との間の熱膨張係数の違いにより、半導体装置の表面側にストレスが掛かる。そのため、各電極が押し延ばされ、電極のずれや剥離が生じてしまう。電極がアルミにより形成される場合には、アルミスライド（電極のずれ）、隣接する電極同士の短絡、又は断線の発生など、熱ストレスによる電極の電気的性能に対する影響が知られている（特許文献６）。樹脂による熱ストレスの影響は、特に半導体装置のコーナー部で大きいことが知られている。この問題を解決するため、例えばコーナー部以外の領域に電極を形成する手法（特許文献７）が提案されている。
【0019】
すなわち、例えば特許文献５に開示されているように半導体装置のコーナー部に電極等を形成すると、熱ストレスによる影響に対して脆弱となってしまう。従って、これまでは、良好な逆方向特性を保持しつつ、デッドスペースを利用した半導体装置の小型化は不可能であった。
【課題を解決するための手段】
【0020】
本発明の一態様である半導体装置は、多角形の外形を有する半導体基板と、前記半導体基板上に形成されたアクティブ領域と、前記アクティブ領域及び前記半導体基板上に形成された絶縁膜と、前記絶縁膜中に前記アクティブ領域を囲んで埋設され、前記多角形のコーナー部に沿って形成された曲線部を有するＥＱＲ電極と、前記ＥＱＲ電極の前記曲線部と、前記ＥＱＲ電極の前記曲線部の外側の半導体基板と、に接して形成され、少なくとも側壁が前記絶縁膜に覆われたコンタクトと、を備えるものである。
【0021】
この半導体装置では、前記コンタクトの側壁が、前記絶縁膜に覆われている。よって、後工程で当該半導体装置が樹脂によって覆われても、樹脂の熱膨張によるストレスの影響を低減できる。また、前記コンタクトは、デッドスペースである前記ＥＱＲ電極の前記曲線部の外側に形成される。従って、前記コンタクトを形成するための領域を、新たに確保する必要がない。
【0022】
また、本発明の一態様である半導体装置の製造方法は、多角形の外形を有する半導体基板上のアクティブ領域を覆うとともに前記アクティブ領域を囲むＥＱＲ電極が埋設された絶縁膜を形成し、前記絶縁膜の一部を除去することにより、前記アクティブ領域においてソース電極と電気的に接続される部分の半導体基板と、前記多角形のそれぞれのコーナー部において当該コーナー部に沿って形成された前記ＥＱＲ電極の曲線部及び前記曲線部の外側の半導体基板と、を露出させ、導電性材料を、前記絶縁膜と、前記絶縁膜が除去されたことにより露出した前記半導体基板及び前記曲線部と、の上に堆積させ、前記導電性材料が前記アクティブ領域の前記絶縁膜の上面と同じ高さになるまでエッチングし、前記アクティブ領域の少なくとも前記ソースコンタクト上に前記ソース電極を形成し、前記コーナー部おいて前記絶縁膜が除去された部分のそれぞれは、前記前記アクティブ領域において前記絶縁膜が除去された部分のそれぞれよりも大きな開口を有するものである。
【0023】
この半導体装置の製造方法では、前記コンタクトの側壁が、前記絶縁膜に覆われる。よって、後工程で当該半導体装置が樹脂によって覆われても、樹脂の熱膨張によるストレスの影響を低減できる。また、前記コンタクトは、デッドスペースである前記ＥＱＲ電極の前記曲線部の外側に形成される。従って、前記コンタクトを形成するための領域を、新たに確保する必要がない。
【発明の効果】
【0024】
本発明によれば、良好な逆方向特性を有する小型の半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【0025】
【図1】実施の形態１にかかる半導体装置１００の構造を示す平面図である。
【図2】実施の形態１にかかる半導体装置１００のコーナー部２２を拡大表示した平面図である。
【図4】実施の形態２にかかる半導体装置２００の構造を示す平面図である。
【図5】実施の形態２にかかる半導体装置２００のコーナー部２３を拡大表示した平面図である。
【図6】実施の形態３にかかる半導体装置３００の構造を示す平面図である。
【図7】実施の形態３にかかる半導体装置３００のコーナー部２４を拡大表示した平面図である。
【図9】実施の形態３にかかる半導体装置３００のアクティブ領域２１の断面図である。
【図10A】実施の形態３にかかる半導体装置３００の製造工程を示す断面図である。
【図10B】実施の形態３にかかる半導体装置３００の製造工程を示す断面図である。
【図10C】実施の形態３にかかる半導体装置３００の製造工程を示す断面図である。
【図10D】実施の形態３にかかる半導体装置３００の製造工程を示す断面図である。
【図10E】実施の形態３にかかる半導体装置３００の製造工程を示す断面図である。
【図11】実施の形態４にかかる半導体装置４００の構造を示す平面図である。
【図12】実施の形態４にかかる半導体装置４００のコーナー部２５を拡大表示した平面図である。
【図13】一般的な高耐圧の半導体装置５００の構成を示す平面図である。
【発明を実施するための形態】
【0026】
実施の形態１以下、図面を参照して本発明の実施の形態について説明する。まず、実施の形態１にかかる半導体装置について説明する。図１は、実施の形態１にかかる半導体装置１００の構造を示す平面図である。半導体装置１００は、四角形状の外形を有しており、中央部にアクティブ領域２１が配置される。アクティブ領域２１は、例えばＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate Bipolar Transistor）などのセルが配置される。アクティブ領域２１は、それぞれのセルと接続されたソース電極（図示せず）に覆われる。
【0027】
第２のゲート電極６は、アクティブ領域２１を囲むように形成される。第２のゲート電極６は、後述する第１のゲート電極９と電気的に接続される。ＥＱＲ電極８は、第２のゲート電極６と離間して、アクティブ領域２１及び第２のゲート電極６を囲むように形成される。
【0028】
上述のように、半導体装置１００は四角形状の外形を有している。そのため、第２のゲート電極６及びＥＱＲ電極８は、半導体装置１００の辺に沿う領域では直線状の形状を有している。一方、第２のゲート電極６及びＥＱＲ電極８は、半導体装置１００のコーナー部２２では、コーナー部２２に沿う曲線状の形状を有している。すなわち、第２のゲート電極６及びＥＱＲ電極８は、直線部と曲線部が連結された環形形状を有する。図１に示すように、第２のゲート電極６は、第２のゲート電極の直線部６ａと、第２のゲート電極の曲線部６ｂと、により構成される。ＥＱＲ電極８は、ＥＱＲ電極の直線部８ａと、ＥＱＲ電極の曲線部８ｂと、により構成される。
【0029】
図２は、実施の形態１にかかる半導体装置１００のコーナー部２２を拡大表示した平面図である。図１及び２に示すように、ＥＱＲコンタクト１０ａが、ＥＱＲ電極の曲線部８ｂの外側に接して形成される。
【0030】
なお、図１及び２では、ＥＱＲ電極８とＥＱＲコンタクト１０ａは後述する層間絶縁膜７で覆われているが、ＥＱＲ電極８とＥＱＲコンタクト１０ａの位置を説明するため、層間絶縁膜７を省略している。
【0031】
次いで、半導体装置１００の断面構造について説明する。図３は、図１のIII−III線における実施の形態１にかかる半導体装置１００の断面図である。半導体装置１００は、半導体層１上に、エピタキシャル層２が形成されている。半導体層１は、例えばｎ型シリコンにより構成される。エピタキシャル層２は、例えばｎ−型シリコンにより構成される。半導体層１の一部には、ベース拡散領域３が形成される。ベース拡散領域３は、例えばｐ型シリコンにより構成される。ベース拡散領域３の一部には、高濃度拡散領域１２が形成される。高濃度拡散領域１２は、例えばｐ＋型シリコンにより構成される。半導体層１の下面側には、ドレイン電極５が形成される。
【0032】
エピタキシャル層２の上には、層間絶縁膜７が形成されている。そして、ＥＱＲ電極の曲線部８ｂ（すなわち、ＥＱＲ電極８）及び第１のゲート電極９が、層間絶縁膜７に埋め込まれて形成されている。第１のゲート電極９は、アクティブ領域２１に配置された各セルのゲートと接続されている。ＥＱＲ電極８及び第１のゲート電極９は、例えばポリシリコンにより構成される。
【0033】
第１のゲート電極９上の層間絶縁膜７には、開口部が設けられている。この開口部から層間絶縁膜７上に乗り上げて、第２のゲート電極の曲線部６ｂ（すなわち、第２のゲート電極６）が形成されている。よって、第１のゲート電極９と第２のゲート電極６とは、電気的に接続される。第２のゲート電極６は、例えばアルミニウムにより構成される。
【0034】
そして、ＥＱＲ電極８と高濃度拡散領域１２とを電気的に接続するＥＱＲコンタクト１０ａが、層間絶縁膜７に埋め込まれて形成されている。ＥＱＲコンタクト１０ａは、例えばタングステンにより構成される。ＥＱＲコンタクト１０ａから端面１６に至る領域では、ベース拡散領域３と層間絶縁膜７との間に、チャネルストッパ層４が形成される。チャネルストッパ層４は、例えばｎ＋型シリコンにより構成される。なお、図示しないが、半導体装置１００のパッケージングの際には、層間絶縁膜７上には樹脂が堆積される。
【0035】
上述の半導体層１、エピタキシャル層２、ベース拡散領域３、チャネルストッパ層４及び高濃度拡散領域１２は、いずれも半導体材料からなり、半導体基板３０を構成している。
【0036】
ここで、ＥＱＲ電極８は、ＥＱＲコンタクト１０ａ、チャネルストッパ層４及び端面１６を介して、ドレイン電極５と電気的に接続される。従って、ＥＱＲ電極８は、ドレイン電極５と等電位に保たれる。これにより、チャネルストッパ構造が形成される。
【0037】
半導体装置１００では、上述のように、ＥＱＲ電極８が層間絶縁膜７に埋め込まれている。さらに、ＥＱＲコンタクト１０ａも、層間絶縁膜７に埋め込まれて形成されている。すなわち、半導体装置１００では、チャネルストッパ構造が層間絶縁膜７に埋め込まれて形成されている。よって、ＥＱＲ電極８及びＥＱＲコンタクト１０ａと、層間絶縁膜７上に堆積される樹脂と、は接触しない。
【0038】
よって、層間絶縁膜７上に堆積される樹脂の熱膨張によるストレスを低減できる。従って、本構成によれば、電極間の短絡を防止するとともに、熱ストレスの影響によるＥＱＲコンタクト１０ａのずれ及び剥離を防止することが可能となる。
【0039】
また、ＥＱＲコンタクト１０ａは、もともとデッドスペースである、ＥＱＲ電極の曲線部８ｂの外側領域（半導体装置１００のコーナー部２２）に形成されている。よって、ＥＱＲコンタクト１０ａを形成するために、新たな領域を確保する必要がない。
【0040】
従って、本構成によれば、優れた熱ストレス耐性を有する、小型の半導体装置を提供することができる。
【0041】
実施の形態２次に、実施の形態２にかかる半導体装置について説明する。図４は、実施の形態２にかかる半導体装置２００の構造を示す平面図である。図５は、実施の形態２にかかる半導体装置２００のコーナー部２３を拡大表示した平面図である。図４及び５に示すように、半導体装置２００は、半導体装置１００のＥＱＲコンタクト１０ａを、ＥＱＲコンタクト１０ｂに置き換えたものである。半導体装置２００のその他の構成は、半導体装置１００と同様であるので、説明を省略する。また、半導体装置２００の断面構造は、図３に示す半導体装置１００の断面構造と同様であるので、説明を省略する。
【0042】
コーナー部２３には、ＥＱＲコンタクト１０ｂが、ＥＱＲ電極８の外側の法線方向に延在して形成されている。ＥＱＲ電極８は、四角形に形成されており、その長辺がＥＱＲ電極８の法線方向に沿っている。ＥＱＲコンタクト１０ｂは、複数並列して形成される。
【0043】
なお、図４及び５では、ＥＱＲ電極８とＥＱＲコンタクト１０ｂは層間絶縁膜７で覆われているが、ＥＱＲ電極８とＥＱＲコンタクト１０ｂの位置を説明するため、層間絶縁膜７を省略している。
【0044】
本構成によれば、各コーナー部にＥＱＲコンタクト１０ｂが複数形成される。よって、ＥＱＲコンタクトを１つだけ形成する場合に比べて、ＥＱＲコンタクトの形成不良に対するマージンを確保できる。すなわち、複数のＥＱＲコンタクトの一部に形成不良が発生しても、正常に形成されたものがＥＱＲコンタクトとしての機能を発揮することができる。
【0045】
また、ＥＱＲコンタクト１０ｂを構成する短冊電極の幅を狭小化することにより、アクティブ領域のトランジスタセルに形成するトレンチソースコンタクト１５と同じ材料を用いてＥＱＲコンタクト１０ｂを形成できる。トランジスタセルの微細化に伴い、トレンチソースコンタクト１５の幅が狭くなると（たとえば０．８μｍ）、アルミニウムを埋め込むことができなくなる。よって、例えばタングステンのような埋め込み性の良い材料が用いられる。ＥＱＲコンタクト１０ｂの幅は、埋め込もうとする導電材料が十分満足に埋め込まれるような幅とすれば良い。
【0046】
埋め込み性の向上により、金属堆積後にエッチバックをしてＥＱＲコンタクト１０ｂを形成する際に、ＥＱＲコンタクト１０ｂの厚みを十分に確保することができる。加えて、短冊電極の幅を狭小化することにより、後工程で層間絶縁膜７上に堆積される樹脂による熱ストレスを、さらに低減することができる。
【0047】
実施の形態３次に、実施の形態３にかかる半導体装置について説明する。図６は、実施の形態３にかかる半導体装置３００の構造を示す平面図である。図７は、実施の形態３にかかる半導体装置３００のコーナー部２４を拡大表示した平面図である。図６及び７に示すように、半導体装置３００は、半導体装置１００のＥＱＲコンタクト１０ａを、ＥＱＲコンタクト１０ｃに置き換えたものである。半導体装置３００のその他の構成は、半導体装置１００と同様であるので、説明を省略する。なお、図６及び７では、ＥＱＲ電極８は層間絶縁膜７で覆われているが、ＥＱＲ電極８の位置を説明するため、層間絶縁膜７を省略している。
【0048】
次いで、半導体装置３００のコーナー部２４の断面構造について説明する。図８は、図６のVIII−VIII線における実施の形態３にかかる半導体装置３００の断面図である。ＥＱＲコンタクト１０ｃは、半導体装置１００のＥＱＲコンタクト１０ａと比べて、上部が層間絶縁膜７に覆われることなく、露出している。また、ＥＱＲコンタクト１０ｃの側壁は、層間絶縁膜７及びＥＱＲ電極８に接している。その他の半導体装置３００の断面構造は、半導体装置１００と同様であるので、説明を省略する。
【0049】
次いで、半導体装置３００のアクティブ領域２１に設けられたセルの断面構造について説明する。図９は、実施の形態３にかかる半導体装置３００のアクティブ領域２１の断面図である。アクティブ領域２１のセルは、トレンチゲート構造を有する。
【0050】
アクティブ領域２１では、半導体層１上に、エピタキシャル層２が形成されている。半導体層１の下面側には、ドレイン電極５が形成される。エピタキシャル層２の上部には、ベース拡散領域３とソース拡散領域４ａとが順に形成されている。ここで、ソース拡散領域４ａは、チャネルストッパ層４と同一の層である。第１のゲート電極９は、ベース拡散領域３及びソース拡散領域４ａを貫通し、かつエピタキシャル層２に達するように形成されている。ベース拡散領域３、ソース拡散領域４ａ及びエピタキシャル層２と、第１のゲート電極９と、の間にはゲート酸化膜１４が形成されている。なお、図９では図示しないが、第１のゲート電極９は、アクティブ領域２１の外側まで延在し、第２のゲート電極６と電気的に接続されている。そして、これらの構造を覆う層間絶縁膜７が形成されている。
【0051】
第１のゲート電極９に挟まれる領域のベース拡散領域３の上部には、高濃度拡散領域１２が形成されている。そして、トレンチソースコンタクト１５が、層間絶縁膜７及びチャネルストッパ層４を貫通し、かつ高濃度拡散領域１２と電気的に接続して形成されている。層間絶縁膜７及びトレンチソースコンタクト１５の上には、ソース電極１３が形成されている。ソース電極１３とトレンチソースコンタクト１５とは、電気的に接続されている。
【0052】
次いで、半導体装置３００の製造方法について説明する。図１０Ａ〜Ｅは、実施の形態３にかかる半導体装置３００の製造工程を示す断面図である。図１０Ａ〜Ｅでは、アクティブ領域２１に設けられているアクティブ領域及びコーナー部の断面構造を並べて表示している。
【0053】
まず、半導体層１上にエピタキシャル層２を形成する。続いて、エピタキシャル層２の上部に、ベース拡散領域３とチャネルストッパ層４及びソース拡散領域４ａとを順に形成する。ベース拡散領域３、チャネルストッパ層４及びソース拡散領域４ａは、例えばエピタキシャル層２上にレジストマスク（図示せず）を形成し、その後イオン注入を行うことにより形成することが可能である。そして、アクティブ領域２１には、図９と同様に、第１のゲート電極９、ゲート酸化膜１４及び層間絶縁膜７を形成する。コーナー部には、層間絶縁膜７に埋め込まれたＥＱＲ電極８を形成する（図１０Ａ）。
【0054】
続いて、層間絶縁膜７上にレジストマスク１７を形成する。レジストマスク１７は、例えばフォトリソグラフィにより形成される。レジストマスク１７には、アクティブ領域２１のトレンチソースコンタクト１５を形成する領域と、コーナー部のＥＱＲコンタクト１０ｃを形成する領域と、に開口部が形成されている。そして、レジストマスク１７を用いてエッチングを行い、開口部のチャネルストッパ層４及びソース拡散領域４ａを除去する（図１０Ｂ）。このとき、ベース拡散領域３を突き抜けないようにエッチングされる。
【0055】
続いて、ベース拡散領域上部に高濃度拡散領域１２を形成する。高濃度拡散領域１２は、例えばＰ型のドーパントをイオン注入することにより形成される。このイオン注入は、例えば、Ｄｏｓｅ量が３×１０１６ｉｏｎｓ／ｃｍ２、注入エネルギーが５０ｋｅＶの条件で行う。そして、高濃度拡散領域１２を形成した後、レジストマスク１７を除去する（図１０Ｃ）。
【0056】
続いて、開口部が充填されるように、タングステン１８を堆積する（図１０Ｄ）。そして、アクティブ領域２１のタングステン１８の上面と層間絶縁膜７の上面とが一致するまでタングステン１８をエッチバックして、トレンチソースコンタクト１５を形成する。この際、コーナー部に堆積されたタングステン１８も同様にエッチバックされる。ところが、コーナー部の開口部は、アクティブ領域２１の開口部に比べて面積が大きい。そのため、コーナー部の開口部のエッチングレートは、アクティブ領域２１よりも速くなる。その結果、コーナー部におけるタングステン１８の上面は、層間絶縁膜７の上面よりも低くなる（図１０Ｅ）。これにより、ＥＱＲコンタクト１０ｃは、側面がＥＱＲ電極８及び層間絶縁膜７に覆われて形成される。その後、ソース電極１３を、トレンチソースコンタクト１５と電気的に接続して形成する。その後、ＥＱＲコンタクトの上面を、カバー膜（図示せず）で覆う。
【0057】
すなわち、本構成及び本製造方法によれば、ＥＱＲコンタクト１０ｃとトレンチソースコンタクト１５とを、同時に形成することが可能である。よって、ＥＱＲコンタクト１０ｃを形成するための工程を別途追加する必要が無い。従って、本構成及び本製造方法によれば、優れた熱ストレス耐性を有する、小型の半導体装置を、低コストで実現することが可能である。
【0058】
実施の形態４次に、実施の形態４にかかる半導体装置について説明する。図１１は、実施の形態４にかかる半導体装置４００の構造を示す平面図である。図１２は、実施の形態４にかかる半導体装置４００のコーナー部２５を拡大表示した平面図である。図１１及び１２に示すように、半導体装置４００は、半導体装置１００のＥＱＲコンタクト１０ａを、ＥＱＲコンタクト１０ｄに置き換えたものである。半導体装置４００のその他の構成は、半導体装置１００と同様であるので、説明を省略する。また、半導体装置４００の断面構造は、図３に示す半導体装置１００の断面構造と同様であるので、説明を省略する。
【0059】
半導体装置４００では、ＥＱＲコンタクト１０ｄが四角形状に形成されている。ＥＱＲコンタクト１０ｄは、１つのコーナー部に対し、２つ形成される。２つのＥＱＲコンタクト１０ｄは、ＥＱＲ電極の曲線部８ｂの法線方向に対して、それぞれ異なる方向に傾いて形成されている。２つのＥＱＲコンタクト１０ｄの幅は、共に約０．６μｍである。
【0060】
その他の実施の形態なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ＥＱＲコンタクト１０ａ〜ｄは、タングステンに限られない。ＥＱＲコンタクト１０ａ〜ｄは、導電性を有する他の材料を用いることが可能である。よって、ＥＱＲコンタクト１０ａ〜ｄには、例えばアルミニウムを用いることが可能である。
【0061】
上述のＥＱＲコンタクト１０ｂ及び１０ｄの上面は層間絶縁膜７で覆われているが、ＥＱＲコンタクト１０ｂと同様に、上面が層間絶縁膜７に覆われずに形成することも可能である。従って、ＥＱＲコンタクト１０ｂ及び１０ｄは、図１０Ａ〜１０Ｅに示す製造工程により作成することが可能である。
【0062】
上述の実施の形態１〜４では、ＥＱＲコンタクト１０ａ〜ｄが高濃度拡散領域１２上に形成されている。しかし、ＥＱＲコンタクト１０ａ〜ｄがドレイン電極５と等電位に保たれるのであれば、ＥＱＲコンタクト１０ａ〜ｄと接する高濃度拡散領域１２は必ずしも必要でなく、省略することが可能である。
【0063】
また、上述の実施の形態１〜４では、ＥＱＲコンタクト１０ａ〜ｄと端面１６との間には、チャネルストッパ層４が形成されている。このチャネルストッパ層４により、チップ端面からの電気力線をストップすることができる。従って、良好な逆方向特性を有する小型の半導体装置及びその製造方法を提供することができる。しかし、ＥＱＲコンタクト１０ａ〜ｄが、例えばベース拡散領域３を介してドレイン電極５と等電位に保たれることのみを目的とするのであれば、チャネルストッパ層４は必ずしも必要でなく、省略することが可能である。
【0064】
上述の実施の形態１〜４にかかる半導体装置の外形は四角形に限られない。本発明にかかる半導体装置の外形は、任意の多角形とすることが可能である。
【符号の説明】
【0065】
１ 半導体層２ エピタキシャル層
３ ベース拡散領域
４ チャネルストッパ層
４ａ ソース拡散領域
５ ドレイン電極
６ 第２のゲート電極
６ａ 第２のゲート電極の直線部
６ｂ 第２のゲート電極の曲線部
７ 層間絶縁膜
８ ＥＱＲ電極
８ａ ＥＱＲ電極の直線部
８ｂ ＥＱＲ電極の曲線部
９ 第１のゲート電極
１０ａ〜ｄ ＥＱＲコンタクト
１２ 高濃度拡散領域
１３ ソース電極
１４ ゲート酸化膜
１５ トレンチソースコンタクト
１６ 端面
１７ レジストマスク
１８ タングステン
２１ アクティブ領域
２２〜２５ コーナー部
３０ 半導体基板
５１ アクティブ領域
５２ チャネルストッパ領域
６１ 半導体基板
６２ エピタキシャル層
６３ ベース拡散領域
６４ ソース拡散領域
６５ ゲート酸化膜
６６ 第１のゲート電極
６７ 層間絶縁膜
６８ ソース電極
６９ ドレイン電極
７１ チャネルストッパ層
７２ 第１のＥＱＲ電極
７３ 第２のＥＱＲ電極
７４ フィールド酸化膜
７５ 端面
７６ 第２のゲート電極
１００、２００、３００、４００、５００ 半導体装置