5961625 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5961625

(24)【登録日】2016年7月1日

(45)【発行日】2016年8月2日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 25/065 20060101AFI20160719BHJP

   H01L 25/07 20060101ALI20160719BHJP

   H01L 25/18 20060101ALI20160719BHJP

   H01L 21/60 20060101ALI20160719BHJP

【ＦＩ】

   H01L25/08 B

   H01L21/92 602G

   H01L21/92 602N

【請求項の数】17

【全頁数】18

(21)【出願番号】特願2013-542811(P2013-542811)

(86)(22)【出願日】2012年9月25日

(86)【国際出願番号】JP2012006095

(87)【国際公開番号】WO2013069192

(87)【国際公開日】20130516

【審査請求日】2014年11月17日

(31)【優先権主張番号】特願2011-246600(P2011-246600)

(32)【優先日】2011年11月10日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000005821

【氏名又は名称】パナソニック株式会社

(74)【代理人】

【識別番号】110001427

【氏名又は名称】特許業務法人前田特許事務所

(72)【発明者】

【氏名】横山 賢司

(72)【発明者】

【氏名】川端 毅

(72)【発明者】

【氏名】萩原 清己

【審査官】 多賀 和宏

(56)【参考文献】

【文献】 国際公開第２００７／０８６４８１（ＷＯ，Ａ１）

【文献】 特開２００８−２５１９１２（ＪＰ，Ａ）

【文献】 特開平０１−２１４１４１（ＪＰ，Ａ）

【文献】 特開２００９−２００３９４（ＪＰ，Ａ）

【文献】 特開２００８−２３５６６６（ＪＰ，Ａ）

【文献】 特開２００３−０１７５３０（ＪＰ，Ａ）

【文献】 特開２０１０−１２３６０２（ＪＰ，Ａ）

【文献】 国際公開第２０１０／０５８６４６（ＷＯ，Ａ１）

【文献】 特開２００６−２０３０７９（ＪＰ，Ａ）

【文献】 特開２００４−１６５１８９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ２１／６０、２５／００−２５／０７

２５／１０−２５／１１、２５／１６−２５／１８

(57)【特許請求の範囲】

【請求項1】

第１の半導体チップ及び前記第１の半導体チップの側面から外方に拡張するように設けられた拡張部を含む拡張型半導体チップと、
複数のバンプを介して前記拡張型半導体チップに接続されると共に、前記第１の半導体チップと電気的に接続された第２の半導体チップとを備え、
前記第１の半導体チップは、前記第２の半導体チップよりも小さく、
前記拡張部に、少なくとも１つの外部端子が設けられており、
前記第２の半導体チップにおける前記拡張部に対向する部分に第１のパッドが設けられ、
前記拡張部上に第２のパッドが設けられ、
前記複数のバンプは、前記第１の半導体チップと前記第２の半導体チップとの間に設けられた第１のバンプと、前記拡張部と前記第２の半導体チップとの間に配置された第２のバンプとを含み、
前記第１のバンプと前記第２のバンプとは異なる高さを有することを特徴とする半導体装置。

【請求項2】

請求項１の半導体装置において、
前記第１のバンプは、前記第１の半導体チップに設けられた第３のパッドに接続され、
前記第１のパッド、前記第２のパッド及び前記第３のパッドは凹部を有し、
前記第１のバンプと前記第２のバンプとは異なる高さを有し、
前記第１のバンプが接続された前記第３のパッドと、前記第２のバンプが接続された前記第１のパッド又は第２のパッドとは凹部の大きさが異なることを特徴とする半導体装置。

【請求項3】

請求項１又は２の半導体装置において、
前記拡張部の厚さは、前記第１の半導体チップの厚さよりも大きいことを特徴とする半導体装置。

【請求項4】

請求項１又は２の半導体装置において、
前記拡張部と前記第２の半導体チップとの間に配置された前記第２のバンプは、前記第２の半導体チップの前記第１のパッドに接続されていることを特徴とする半導体装置。

【請求項5】

請求項１又は２の半導体装置において、
前記拡張部と前記第２の半導体チップとの間に配置された前記第２のバンプは、前記拡張部の前記第２のパッドに接続されていることを特徴とする半導体装置。

【請求項6】

請求項１〜５のいずれか１つの半導体装置において、
前記複数のバンプは、前記第１の半導体チップ及び前記第２の半導体チップの少なくとも一方におけるトランジスタ配置領域を避けて配置されていることを特徴とする半導体装置。

【請求項7】

請求項６の半導体装置において、
前記複数のバンプは、前記第１の半導体チップ及び前記第２の半導体チップの少なくとも一方におけるタイミングばらつきによる誤動作の発生が無いセルが配置された領域に配置されており、
前記タイミングばらつきによる誤動作の発生が無いセルは、ＥＳＤ保護セル、Ｔｉｅセル、ボーナスセル、面積率調整セル、電源容量セル、入力Ｔｉｅ固定されたセル及びレベルシフタの少なくとも１つであることを特徴とする半導体装置。

【請求項8】

請求項１〜７のいずれか１つの半導体装置において、
前記複数のバンプの少なくとも１つは、前記第１の半導体チップ及び前記第２の半導体チップの少なくとも一方におけるスクライブレーン又はシールリング領域に配置されていることを特徴とする半導体装置。

【請求項9】

請求項１〜８のいずれか１つの半導体装置において、
前記複数のバンプのうち少なくとも１つは、前記第１の半導体チップ及び前記第２の半導体チップの少なくとも一方におけるチップコーナー部セル領域に配置されていることを特徴とする半導体装置。

【請求項10】

請求項１〜９のいずれか１つの半導体装置において、
前記複数のバンプのうち少なくとも１つは、前記第１の半導体チップ及び前記第２の半導体チップの少なくとも一方における電源配線上に配置されていることを特徴とする半導体装置。

【請求項11】

請求項１、２、４及び５のいずれか１つの半導体装置において、
前記複数のバンプは、前記拡張型半導体チップと前記第２の半導体チップとを電気的に接続していないダミーバンプを含み、
前記第１の半導体チップと前記第２の半導体チップとの電気的な接続が行なわれる第１領域よりも外側である第２領域に、前記ダミーバンプが配置されていることを特徴とする半導体装置。

【請求項12】

請求項１１の半導体装置において、
前記ダミーバンプは、前記拡張部と前記第２の半導体チップとの間に配置された前記第２のバンプに含まれることを特徴とする半導体装置。

【請求項13】

請求項１１の半導体装置において、
前記ダミーバンプは、前記第１の半導体チップと前記第２の半導体チップとの間に配置された前記第１のバンプに含まれることを特徴とする半導体装置。

【請求項14】

請求項１１〜１３のいずれか１つの半導体装置において、
前記ダミーバンプは、非金属材料により形成されていることを特徴とする半導体装置。

【請求項15】

請求項１〜１４のいずれか１つの半導体装置において、
前記拡張部は、金属材料又は樹脂からなることを特徴とする半導体装置。

【請求項16】

請求項１〜１５のいずれか１つの半導体装置において、
前記拡張型半導体チップ及び前記第２の半導体チップを搭載する基板を更に備え、
前記基板は、前記拡張型半導体チップにおける前記第２の半導体チップに接合される面とは反対側の面に接合され、
前記外部端子は、ワイヤボンディングパッドであり且つ金属細線を介して前記基板に接続されることを特徴とする半導体装置。

【請求項17】

請求項１〜１６のいずれか１つの半導体装置において、
前記拡張型半導体チップ及び前記第２の半導体チップを搭載する基板を更に備え、
前記基板は、前記拡張型半導体チップにおける前記第２の半導体チップに接合される面とは反対側の面に接合され、
前記外部端子は、ボール電極を介して前記基板に接続されることを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、チップオンチップ（Chip On Chip、ＣＯＣ）構造を有する半導体装置に関するものである。

【背景技術】

【0002】

近年の半導体製造技術の微細化に伴い、ＬＳＩ（Large Scale Integration ）を構成するトランジスタ数は増加の一途を辿っている。特に、システムＬＳＩにおいて、構成要素が複雑・大規模になるにつれて、必要なメモリ容量が増加する。従って、大規模メモリを搭載したシステムＬＳＩの高効率な実装方法の実現がコスト面から重要になっている。

【0003】

一方、ＬＳＩとパッケージとの接続方式として、ワイヤーボンディング方式及びフリップチップ方式が一般的に用いられてきた。これらの実装形態を用いた場合、システムＬＳＩチップ内、チップ搭載基板又は実装基板にメモリを搭載する必要があるので、搭載容量の制約、基板搭載面積及び搭載コスト等が大きくなり易い。

【0004】

以上に対応する技術の１つとして、チップオンチップ（ＣＯＣ）構造がある。

【0005】

図１２は、一般的なチップオンチップ構造の断面図を示す。図１２に示すように、チップ１０１及びチップ１０２はバンプ１０４を介して電気的に接続されている。バンプ１０４は、チップ１０１及びチップ１０２にそれぞれ設けられた複数のパッド（図示省略）に設けられている。チップ１０１とチップ１０２との間には、アンダーフィル樹脂１０５が充填されている。チップ１０１は、ワイヤボンド用パッド（図示省略）を有しており、当該ワイヤボンド用パッドに設けられたワイヤ１０６によって基板１０３に接続されている。チップ１０１、チップ１０２及びワイヤ１０６は、モールド樹脂１０７（外形のみを破線にて示している）によって覆われている。

【0006】

このように、ＣＯＣ構造を用いると、複数のチップを基板１０７上に積層して搭載でき、通常のワイヤボンディング及びフリップチップ方式と比べてチップ同士を効率的に且つ小面積で接合できる。

【0007】

ここで、図１３に示すように、ＣＯＣ方式における下側のチップ１０１の面積が小さい場合、ワイヤボンド領域が確保できなくなる。また、チップ中央部にバンプ１０４が集中した配置の場合、上下のチップ１０１及び１０２を接合する際に上側のチップ１０２の水平水準が不安定となり、安定した水平水準を保てない。

【0008】

また、ＬＳＩ（チップ）内部には、ＬＳＩ表面に配置されたパッドを通じて外部応力が加わる。従って、ＬＳＩ中に、パッドの配置に対応して応力の加わる部分と加わらない部分とが混在する。また、チップ面内の応力分布に関し、チップ及びインターポーザ（図１２、図１３の基板１０３に相当）には温度に依存する伸縮量の差が存在するので、チップ外周部により強い応力が加わる傾向がある。

【0009】

ここで、ＬＳＩに応力が加わることの影響としては、トランジスタの特性変化が挙げられる。従って、パッドの直下に位置するトランジスタの特性が変化し、ＬＳＩ中の各トランジスタの動作速度が不均一となるので、ＬＳＩの動作タイミングが影響を受け、ＬＳＩ機能動作不良、歩留り低下等が生じてしまう。

【0010】

特許文献１には、外部接続用端子、並びに第１のメモリ端子及び第２のメモリ端子を有し、外部接続用端子と第１のメモリ端子とが第１のメモリ配線層を介して電気的に接続されてなる半導体メモリチップと、半導体メモリチップより小型であって、その主面上において第１の論理回路端子及び第２の論理回路端子を有する半導体論理回路チップとを具え、半導体論理回路チップは、半導体メモリチップの少なくとも第１のメモリ端子と第１の論理回路端子とが電気的に接触するようにして、半導体メモリチップ上に積層されるようにして半導体装置を構成することが開示されている。

【0011】

また、特許文献２には、半導体チップ及びインターポーザの四隅又は対角線上に設けられたダミー端子を備える手法が開示されている。

【先行技術文献】

【特許文献】

【0012】

【特許文献1】特開２０１０−１４１０８０号公報

【特許文献2】特開２００８−６０５８７号公報

【発明の開示】

【発明が解決しようとする課題】

【0013】

しかしながら、特許文献１に開示された方法は、上側に搭載するチップが下側に搭載するチップに対して小型であることが前提であり、下側のチップが小型の場合には、ＣＯＣ構造による接合が実施できない。尚、チップの種類（メモリチップ及び論理回路チップ等）が異なるので、必要とされる接続等にも違いがあり、いずれのチップを上側又は下側に用いるかを任意に決めることは必ずしも可能ではない。また、下側チップにはワイヤボンディング端子、基板との接続端子及び配線が必要であり、下側チップを上側チップに合わせて作成（設計）する必要がある（上側・下側のチップを同時に設計するか、下側チップを上側チップよりも後に設計する必要がある）。下側チップを新規に作成する際、上側チップよりも小型であったとすると、ＣＯＣ構造による接合は実施できない。

【0014】

また、特許文献２に開示された方法は、フリップチップに関し、チップコーナー部及び対角線上における応力を緩和する手法であり、ＣＯＣ構造のチップ外周部全体の応力に関する対策には適用できない。

【0015】

以上に鑑み、本開示は、ＣＯＣ構造を有する半導体装置において、上側・下側チップの大小関係によらず、ＣＯＣ実装時の水平水準を確保すると共にワイヤボンディング領域を確保することを目的とする。

【課題を解決するための手段】

【0016】

前記の目的を達成するために、本願発明者らは種々検討を行ない、次のような着想を得た。つまり、ＣＯＣ構造を有するチップの実装において、下側チップの大きさを拡張することによりチップＣＯＣ水平水準及びワイヤボンディング領域を確保し、且つ、拡張部又はチップ上の特定の領域にバンプを配置することにより応力に起因する装置の動作不具合を抑制することに想到した。

【0017】

具体的に、本開示の半導体装置は、第１の半導体チップ及び第１の半導体チップの側面から外方に拡張するように設けられた拡張部を含む拡張型半導体チップと、複数のバンプを介して拡張型半導体チップに接続されると共に、第１の半導体チップと電気的に接続された第２の半導体チップとを備え、第１の半導体チップは、第２の半導体チップよりも小さく、拡張部に、少なくとも１つの外部端子が設けられている。

【0018】

このような半導体装置によると、第１の半導体チップが第２の半導体チップよりも小さい（平面視における面積が小さい）場合にも、第１の半導体チップの周囲に拡張部を設けて拡張型半導体チップとすることにより、ＣＯＣ接合の下側チップとして用いることができる。つまり、第２の半導体チップを第１の半導体チップ上にＣＯＣ接合する際に、拡張部を利用できるので、水平水準を保つことができる。このことから、半導体装置の製造歩留りが向上し、製造コストが低減される効果も発揮される。

【0019】

また、拡張部に備えられ、半導体装置を実装基板等に接続する際に用いる外部端子（ワイヤボンド用パッド等）により、第２の半導体チップよりも小さい第１の半導体チップをＣＯＣ接合の下側チップとして用いる場合にも、ボンディング領域が確保される。

【0020】

また、複数のバンプは、第１の半導体チップと第２の半導体チップとの間に設けられた第１のバンプと、拡張部と第２の半導体チップとの間に配置された第２のバンプとを含んでいても良い。

【0021】

このようにすると、半導体チップの一部領域、例えば中央付近にバンプが集中した構造となるのを避けることができ、より確実に第２の半導体チップをＣＯＣ接合する際の水平水準を確保できる。

【0022】

また、第２の半導体チップにおける拡張部に対向する部分上に第１のパッドが設けられ、拡張部と第２の半導体チップとの間に配置されたバンプは、第２の半導体チップにおける第１のパッドに接続されていても良い。

【0023】

また、拡張部上に第２のパッドが設けられ、拡張部と第２の半導体チップとの間に配置された第２のバンプは、拡張部の第２のパッドに接続されていても良い。

【0024】

拡張部と第２の半導体チップとの間に配置されたバンプについて、以上のどちらであっても良い。更には、拡張部側及び第２の半導体チップ側の両方にパッドが設けられていても良い。尚、拡張部上に位置するバンプは、第１の半導体チップに対して応力を印加することがないので、第１の半導体チップにおける誤動作の原因になるのを避けることができる。これは、製造歩留りの向上、ひいては製造コスト抑制に貢献する。

【0025】

また、第１のバンプと第２のバンプとは異なる高さを有していても良い。

【0026】

このようなバンプの高さの違いは、第２の半導体チップの水平水準を確保するために利用できる。

【0027】

また、第１のバンプは、第１の半導体チップに設けられた第３のパッドに接続され、第１のパッド、第２のパッド及び第３のパッドは凹部を有し、第１のバンプと第２のバンプとは異なる高さを有し、第１のバンプが接続された第３のパッドと、第２のバンプが接続された第１のパッド又は第２のパッドとは凹部の大きさが異なっていても良い。

【0028】

凹部を有するパッドにバンプが形成されている場合に、凹部の大きさが異なると、その上に設けられるバンプの大きさ（高さ等）が異なるようになる。これにより、第１の半導体チップ上と、拡張部上とについてバンプの高さを変えることができ、このことを第２の半導体チップの水平水準を確保するために利用できる。

【0029】

また、バンプの高さ及び拡張部の厚さは、接合時温度及び接合後温度の差による第１の半導体チップ、第２の半導体チップ、拡張部及び実装基板のそれぞれの反り量をもとにして決定されても良い。

【0030】

また、バンプの高さ及び拡張部の厚さは、第１の半導体チップ、第２の半導体チップ、拡張部及び実装基板のそれぞれの線膨張係数を基にして決定されても良い。

【0031】

第２の半導体チップのＣＯＣ接合における水平水準を確保するために、このようにしても良い。

【0032】

また、複数のバンプは、第１の半導体チップ及び第２の半導体チップの少なくとも一方におけるトランジスタ配置領域を避けて配置されていても良い。

【0033】

このようにすると、接合時等にバンプに対して加わる外部応力の影響がトランジスタに及ぶのを抑制することができる。この結果、トランジスタの動作特性の変動、複数のトランジスタ間の動作速度のバラツキ等を抑制し、半導体装置の誤動作を抑制することができる。尚、トランジスタ配置領域に対する配置を完全に避けることが最も望ましいが、トランジスタ配置領域に配置されるバンプが存在する場合にも、できるだけこのような配置を避けることによって誤動作を抑制する効果は得られる。

【0034】

また、複数のバンプは、第１の半導体チップ及び第２の半導体チップの少なくとも一方におけるタイミングばらつきによる誤動作の発生が無いセルが配置された領域に配置されており、タイミングばらつきによる誤動作の発生が無いセルは、ＥＳＤ（electro-static discharge；静電気放電）保護セル、Ｔｉｅセル、ボーナスセル、面積率調整セル、電源容量セル、入力Ｔｉｅ固定されたセル及びレベルシフタの少なくとも１つであっても良い。

【0035】

これにより、半導体装置の誤動作を抑えることができる。

【0036】

また、複数のバンプのうち少なくとも１つは、第１の半導体チップ及び第２の半導体チップの少なくとも一方におけるスクライブレーン又はシールリング領域に配置されていても良い。

【0037】

また、複数のバンプのうち少なくとも１つは、第１の半導体チップ及び第２の半導体チップの少なくとも一方におけるチップコーナー部セル領域に配置されていても良い。

【0038】

また、複数のバンプのうち少なくとも１つは、第１の半導体チップ及び第２の半導体チップの少なくとも一方における電源配線上に配置されていても良い。

【0039】

このようにすると、接合時等にバンプに対して加わる外部応力の影響がトランジスタに及ぶのを抑制することができる。この結果、トランジスタの動作特性の変動、複数のトランジスタ間の動作速度のバラツキ等を抑制し、半導体装置の誤動作を抑制することができる。

【0040】

ここで、以上に述べた領域とは異なる部分に配置されるバンプが存在する場合にも、そのような配置のバンプをできるだけ減らすことにより、半導体装置の誤動作を抑制する効果が得られる。

【0041】

また、第１の半導体チップ及び第２の半導体チップの両方に関して、以上のようなバンプの配置となっていることがより望ましい。このようにすると、両方のチップに関して誤動作抑制等の効果が得られる。

【0042】

また、複数のバンプは、拡張型半導体チップと第２の半導体チップとを電気的に接続していないダミーバンプを含み、第１の半導体チップと第２の半導体チップとの電気的な接続が行なわれる第１領域よりも外側である第２領域に、ダミーバンプが配置されていても良い。

【0043】

このようにすると、第２の半導体チップの水平水準を確保するためにダミーバンプを利用することができる。ダミーバンプは、拡張部内及び第１の半導体チップ面内の一方又は両方に位置していても良い。

【0044】

また、ダミーバンプは、拡張部と第２の半導体チップとの間に配置された第２のバンプに含まれていても良い。

【0045】

また、第１領域は、第１の半導体チップにおける中央部、第１の半導体チップにおける１つ又は複数の辺に沿った領域、第１の半導体チップにおける角付近の領域及び第１の半導体チップにおける向かい合う一組の辺から距離をおいた帯状の領域の少なくとも１つであっても良い。

【0046】

ダミーバンプにより水平水準を確保することができるので、電気的接続に関わるバンプの配置領域が半導体チップの中央領域であることは必須ではない。

【0047】

また、第１領域は略四角形であり、ダミーバンプは、第１領域の向かい合う一対の辺に沿って形成されていても良い。

【0048】

また、第１領域は略四角形であり、ダミーバンプは、第１領域の４辺に沿って形成されていても良い。

【0049】

また、第１領域は略四角形であり、ダミーバンプは、第１領域の角部に沿って形成されていても良い。

【0050】

ダミーバンプの配置として、このようになっていても良い。

【0051】

また、ダミーバンプは、第１の半導体チップと第２の半導体チップとの間に配置された第１のバンプに含まれていても良い。

【0052】

また、バンプは、第１の半導体チップ又は第２の半導体チップとの電気的接続を有しないバンプを含んでいても良い。

【0053】

つまり、第１の半導体チップと第２の半導体チップとの固定には寄与しているが、電気的接合には寄与しないバンプが含まれていても良い。このようなバンプも、ＣＯＣ接合の水平水準を確保する効果は有する。

【0054】

また、ダミーバンプは、非金属材料により形成されていても良い。

【0055】

非金属材料としては、例えば樹脂であっても良い。このようなバンプであっても、第２の半導体チップの水平水準を確保することに利用できる。また、金属バンプに対し、剛性等の違いにより、接合時にバンプを介して加わる応力を緩和することができる。尚、金属バンプとする場合には、電気的接続のためのバンプと水平水準を確保するためのバンプとが同じ材料であることから、接合部応力の緩和が可能である。

【0056】

また、拡張部の厚さは、第１の半導体チップの厚さよりも大きくても良い。

【0057】

このようにしても、第２の半導体チップの水平水準を確保するために拡張部を利用することができる。この場合、例えば、拡張部と第２の半導体チップとの間のバンプを他の部分のバンプよりも低くする。

【0058】

また、拡張部の厚さは、第１の半導体チップと第２の半導体チップとの間の距離と、第１の半導体チップの厚さとを合わせた厚さであっても良い。

【0059】

このようにすると、ＣＯＣ接合時に、拡張部上面に第２の半導体チップの下面が接することになる。このようにしても、水平水準を確保することができる。

【0060】

また、拡張部は、金属材料又は樹脂からなっていても良い。

【0061】

拡張部は、例えばこれらの材料を用いて形成することができる。ここで、特に樹脂を用いた場合、半導体チップよりも剛性が低いことから、応力を小さくすることができる。

【0062】

また、拡張型半導体チップ及び第２の半導体チップを搭載する基板を更に備え、基板は、拡張型半導体チップにおける第２の半導体チップに接合される面とは反対側の面に接合され、外部端子は、ワイヤボンディングパッドであり且つ金属細線を介して基板に接続されていても良い。

【0063】

また、拡張型半導体チップ及び第２の半導体チップを搭載する基板を更に備え、基板は、拡張型半導体チップにおける第２の半導体チップに接合される面とは反対側の面に接合され、外部端子は、ボール電極を介して基板に接続されていても良い。

【0064】

このように、拡張型半導体チップ及び第２の半導体チップは、基板に対し、ワイヤボンディングされるか又はボール電極によって接続され、基板に搭載された半導体装置を構成しても良い。

【発明の効果】

【0065】

本開示の技術によると、ＣＯＣ構造を有する半導体装置において、上側及び下側チップの大小関係によらずＣＯＣ接合時の水平水準を確保し且つチップと基板との接合領域を確保できる。

【図面の簡単な説明】

【0066】

【図1】図１は、本開示の例示的半導体装置の断面構成を模式的に示す図である。

【図2】図２は、本開示の例示的半導体装置の他の断面構成を模式的に示す図である。

【図3】図３は、本開示の例示的半導体装置の他の断面構成を模式的に示す図である。

【図4】図４は、本開示の例示的半導体装置の他の断面構成を模式的に示す図である。

【図5】図５は、本開示の例示的半導体装置の他の断面構成を模式的に示す図である。

【図6】図６は、本開示の例示的半導体装置における接合パッド及びその上のバンプについて断面構成を拡大して示す図である。

【図7】図７は、本開示の例示的半導体装置について、構成要素の配置を模式的に示す平面図である。

【図8】図８は、本開示の例示的半導体装置について、構成要素の配置を模式的に示す平面図である。

【図9】図９は、本開示の例示的半導体装置について、構成要素の配置を模式的に示す平面図である。

【図10】図１０は、本開示の例示的半導体装置について、構成要素の配置を模式的に示す平面図である。

【図11】図１１は、本開示の例示的半導体装置について、バンプの配置領域を例示する平面図である

【図12】図１２は、背景技術の半導体装置の断面構成を模式的に示す図である。

【図13】図１３は、背景技術の半導体装置の断面構成を模式的に示す図である。

【図14】図１４は、本開示の例示的半導体装置について、更なる例を示す図である。

【発明を実施するための形態】

【0067】

以下、本開示に係る例示的半導体装置について、図面を参照しながら説明する。

【0068】

図１は、例示的半導体装置１０の断面を模式的に示す図である。図１に示すように、半導体装置１０は、第１の半導体チップ１１及び第２の半導体チップ１２を含み、基板１３に搭載されている。ここで、第１の半導体チップ１１は、ＣＯＣ接合において下側（基板１３の側）のチップである。また、第１の半導体チップ１１は、平面視において、第２の半導体チップ１２よりも面積が小さいチップである（図７等を参照）。

【0069】

第１の半導体チップ１１と第２の半導体チップ１２とは、バンプ１４ａ及びバンプ１４ｂを介して電気的に接続されている。バンプ１４ａ及びバンプ１４ｂは、順に、第１の半導体チップ１１上及び第２の半導体チップ１２上にそれぞれ設けられたパッド（図示は省略）上に形成されている。第１の半導体チップ１１と第２の半導体チップ１２との間は、アンダーフィル樹脂１５により充填されている。

【0070】

第１の半導体チップ１１の周囲には、例えば樹脂からなる拡張部２１が設けられ、第１の半導体チップ１１及び拡張部２１により拡張型半導体チップ２０が構成されている。拡張部２１には、外部端子１８（この例では、ワイヤボンディング用パッド）が設けられており、ワイヤ１６を介して基板１３に対して電気的に接続される。また、拡張部２１と第２の半導体チップ１２との間にも、アンダーフィル樹脂１５が充填されている。

【0071】

また、拡張部２１上にもパッド（図示省略）が形成され且つその上にバンプ１４ｃが形成されている。バンプ１４ｃは、第２の半導体チップ１２側のバンプ１４ｄと共に、第２の半導体チップ１２と拡張型半導体チップ２０との接合に寄与している。尚、アンダーフィル樹脂１５は、拡張部２１と第２の半導体チップ１２との間にも充填されている。

【0072】

以下では、バンプ１４ａ、バンプ１４ｂ、バンプ１４ｃ及びバンプ１４ａの一部又は全てを指してバンプ１４と呼ぶことがある。

【0073】

第１の半導体チップ１１、第２の半導体チップ１２、拡張部２１、バンプ１４、アンダーフィル樹脂１５及びワイヤ１６は、モールド樹脂１７（外形のみを破線にて示している）によって覆われている。

【0074】

以上のように、第１の半導体チップ１１の周囲に拡張部２１を設けて拡張型半導体チップ２０とすることにより、下側チップである第１の半導体チップ１１が上側チップである第２の半導体チップ１２よりも小さい場合にもＣＯＣ接合を安定して行なうことができる。また、拡張部２１上に外部端子１８を設けることで、ワイヤ１６によるワイヤボンディングを行なうための領域を確保できる。更に、拡張部２１上にもバンプ１４ｃを配置することにより、第２の半導体チップ１２をＣＯＣ接合する際の水平水準を確保することができる。

【0075】

尚、拡張部２１は樹脂からなるものとして説明したが、他の材料、例えば金属からなっていても良い。但し、金属及び半導体等に比べて剛性が低い（柔らかい）樹脂を用いると、応力を低減する等の効果を得ることができる。

【0076】

また、図１の場合、拡張部２１上と、拡張部２１に対向する部分の第２の半導体チップ１２上との両方にパッドが形成され、それぞれにバンプ１４ｃ及びバンプ１４ｄが形成されている。拡張部２１と第２の半導体チップ１２とは、バンプ１４ｃ及びバンプ１４ｄを介して接続されている。

【0077】

これに対し、拡張部２１及び第２の半導体チップ１２の一方のみにパッド及びバンプが形成されていても良い。このような場合であっても、バンプを介して拡張部２１と第２の半導体チップ１２とを接合することは可能である。

【0078】

具体例として、図２は、拡張部２１側にはバンプが形成されず、拡張部２１に対向する部分の第２の半導体チップ１２上にパッド及びその上のバンプ１４ｄが形成されている例を示す。また、図３は、拡張部２１側にパッド及びその上のバンプ１４ｃが形成され、拡張部２１に対向する部分の第２の半導体チップ１２上にはバンプが設けられていない例を示している。

【0079】

このように、一方のチップのみにバンプを追加した場合、他方のチップについては従来のバンプ配置と同じチップを用いることができるので、両方のチップにバンプを追加する場合よりも低コストとなる。

【0080】

また、図１、図２及び図３の例では、拡張部２１が第１の半導体チップ１１と同じ厚さを有している。しかしながら、これには限られない。

【0081】

例えば、図４に示すように、拡張部２１が第１の半導体チップ１１よりも厚くなっていても良い。図４の場合、拡張部２１側にはバンプが設けられず、拡張部２１に対向する部分の第２の半導体チップ１２上にパッド及びその上のバンプ１４ｄが設けられている。

【0082】

ここで、図２及び図３のように、拡張部２１側及び第２の半導体チップ１２側の一方だけにバンプが設けられている場合、拡張部と第２の半導体チップ１２とを適切に接合するためには、バンプの大きさを調整することが必要になることも考えられる。例えば、拡張部２１と第２の半導体チップ１２との間に位置するバンプを、第１の半導体チップ１１と第２の半導体チップ１２との間に位置するバンプよりも大きくする等である（これに関しては後にも更に説明する）。

【0083】

これに対し、拡張部２１の厚さを第１の半導体チップ１１の厚さよりも大きくすることにより、このようなバンプの大きさの調整をすることなく適切に接合可能となる。

【0084】

尚、拡張部２１を更に厚くすることにより、拡張部２１と第２の半導体チップ１２との間にはバンプを設けない構造とすることもできる。この場合を図５に示す。

【0085】

ここで、拡張部２１の厚さは、第１の半導体チップ１１と第２の半導体チップ１２との接合ギャップ幅（ＣＯＣ接合された状態における両チップ間の隙間の寸法）に、第１の半導体チップ１１の厚さを加えた寸法とする。

【0086】

このようにすると、第１の半導体チップ１１上に第２の半導体チップ１２をＣＯＣ接合した際、拡張部２１が第２の半導体チップ１２に接するようになる。この結果、拡張部２１と第２の半導体チップ１２との間にはバンプを設けることが不要となる。

【0087】

次に、拡張部２１と第２の半導体チップ１２との間のバンプ（１４ｃ、１４ｄ）の大きさと、第１の半導体チップ１１と第２の半導体チップ１２との間のバンプ（１４ａ、１４ｂ）の大きさとを異ならせることについて説明する。

【0088】

例えば、図２、図３及び図４の場合、拡張部２１と第２の半導体チップ１２との間のバンプを他の部分のバンプよりも大きくすることにより、第２の半導体チップ１２をＣＯＣ接合する際の水平水準を確保する。このようなバンプの大きさの違いは、例えば、バンプを配置するパッドの凹部の大きさを変えることによって実現できる。

【0089】

図６は、半導体装置１０のバンプ及びそれを搭載するためのパッド周辺を拡大して示す模式的な断面図である。

【0090】

拡張部２１の上面にパッドメタル３１が配置され、パッドメタル３１及び拡張部２１上を覆うパッシベーション絶縁膜３２と、更にその上を覆う絶縁膜３３が形成されている。パッシベーション絶縁膜３２及び絶縁膜３３は、パッドメタル３１上に凹部を有する。ここで、絶縁膜３３は、パッシベーション絶縁膜３２よりも内側にまで延びている。当該凹部及びその周囲を覆うようにＵＢＭ（Under Bump Metal）パッド３６が形成され、ＵＢＭパッド３６上に、バンプ３７が形成されている。

【0091】

ここで、絶縁膜３３の凹部の寸法をパッド凹部径３４とすると、パッド凹部径３４の違い（ひいては凹部の体積の違い）によりバンプ高さ３５が異なるようになる。つまり、バンプ３７の体積が同じであれば、凹部が小さい（パッド凹部径３４が小さい）ほど凹部外の部分のバンプ３７が大きくなるので、バンプ高さ３５も大きくなり、凹部が大きい（パッド凹部径３４が大きい）ほど凹部外の部分のバンプ３７が小さくなってバンプ高さ３５も小さくなる。

【0092】

従って、パッド凹部径３４を設定することにより、バンプ３７の高さを設定することができる。これを利用して、拡張部２１と第２の半導体チップ１２との間に位置するバンプの高さを、第１の半導体チップ１１と第２の半導体チップ１２との間に位置するバンプの高さよりも大きくする又は小さくすることも可能である。尚、図６では拡張部２１上に設けたパッド及びその上のバンプ（図３におけるバンプ１４ｃ）に対応するが、他のバンプ（図１、図２及び図３のバンプ１４ａ、１４ｂ、１４ｃ）についても同様にして高さを調整することができる。

【0093】

ここで、拡張部２１、基板１３及びバンプ１４等を構成する材料の線膨張係数をもとに、各部のパッド凹部径３４を設定しても良い。つまり、各材料の線膨張係数の違い及びＣＯＣ接合における接合時の温度と接合後の温度との違いにより、接合時と接合後とにおいて、チップ及び基板の反り量が異なり、ひいては拡張部２１と第２の半導体チップ１２との間の接合ギャップが異なる場合がある。接合後の方が接合ギャップが大きくなる場合、拡張部２１におけるパッド凹部径３４を小さくして、バンプ高さ３５を大きくする。逆に、接合後に接合ギャップが小さくなる場合、拡張部２１におけるパッド凹部径３４を大きくして、バンプ高さ３５を小さくする。このようにして、第２の半導体チップ１２の水平水準を確保することができる。

【0094】

次に、図７を参照して、バンプ及びダミーバンプの配置について説明する。

【0095】

図７は、半導体装置１０について、構成要素の位置関係を模式的に示す平面図である。

【0096】

図７において、第１の半導体チップ１１と第２の半導体チップ１２とを接合し且つ電気的に接続するためのバンプ１４が配置されている。これに加えて、拡張型半導体チップ２０上に第２の半導体チップ１２をＣＯＣ接合する際の水平水準を確保するためのバンプ４１が配置されている。

【0097】

ここで、バンプ１４及びバンプ４１は、第１の半導体チップ１１及び第２の半導体チップ１２におけるトランジスタ配置領域４５を避けるようにして配置されている。このようにすると、バンプの応力によるトランジスタの動作速度のばらつき等に起因するタイミング性能の変動、機能誤動作等を抑制しながら、ＣＯＣ接合時の水平水準を確保することができる。

【0098】

また、水平水準を確保するためのバンプ４１は、第１の半導体チップ及び第２の半導体チップについて、タイミングばらつきによるＬＳＩ誤動作の発生しないセルが優先的に配置された箇所に配置されていても良い。具体的なセルの例としては、ＥＳＤ保護セル、Ｔｉｅセル、ボーナスセル、面積率調整セル、電源容量セル、入力Ｔｉｅ固定されたセル及びレベルシフタ等が挙げられる。

【0099】

この場合、バンプ応力によってトランジスタのタイミングばらつきが生じたとしても、それによるＬＳＩ誤動作は生じない。従って、バンプ１４及びバンプ４１は、このような配置とするのが良い。

【0100】

また、水平水準を確保するためのバンプ４１は、特に、第１の半導体チップ１１及び第２の半導体チップ１２におけるスクライブレーン（ウェハに複数形成されたチップが分割される領域）上又はシールリング領域（チップ内の素子等を、チップ端部からのクラック、水分等から保護するための構造が配置された領域）上に配置されていても良い。図９において、スクライブレーン４２又はシールリング領域４２と、当該領域に配置されたバンプ４１が示されている。

【0101】

スクライブレーン４２又はシールリング領域４２については、トランジスタが配置されている部分ではないので、バンプによる応力が加わったとしてもＬＳＩ誤動作が生じることはない。

【0102】

同様に、チップコーナー部セル領域４３にバンプ４１を配置しても良い。チップコーナー部セル領域４３についても、トランジスタが配置されている部分ではないので、バンプによる応力が加わったとしてもＬＳＩ誤動作が生じることはない。

【0103】

尚、第１の半導体チップ１１と第２の半導体チップ１２とは大きさが異なるので、それぞれのスクライブレーン４２又はシールリング領域４２が重なる領域は小さく、無い場合もあると考えられる。しかしながら、両チップのいずれかにおけるスクライブレーン４２又はシールリング領域４２にバンプを配置すれば、当該チップにおける誤動作の発生は抑制可能である。また、スクライブレーン４２又はシールリング領域４２はチップの外周部に位置するので、第２の半導体チップ１２における当該領域は、拡張部２１と対向する領域になることがある。この場合、いずれのチップにおいても誤動作は生じないことになる。

【0104】

更に、第１の半導体チップ１１及び第２の半導体チップ１２の一方又は両方における電源配線４４上にバンプ４１を配置してもよい。このようにすると、バンプ４１による応力がトランジスタに加わることはないので、ＬＳＩ誤動作が生じることはない。

【0105】

ここで、以上に述べたバンプの配置について、種々に組み合わせても良い。例えば、第１の半導体チップ１１におけるトランジスタ配置領域４２を避けると共に、第２の半導体チップ１２におけるタイミングばらつきによるＬＳＩ誤動作の発生しないセルが優先的に配置された箇所に配置しても良い。

【0106】

また、第１の半導体チップ１１及び第２の半導体チップ１２の両方に関して、以上に述べたように配置するのが望ましいが、いずれか一方のチップについてのみ以上に述べた配置とするのであっても、当該チップにおける誤動作抑制等の効果は得られる。

【0107】

また、以上に述べたような配置以外のバンプ（例えば、トランジスタ配置領域に配置されるバンプ）が存在する場合にも、このような配置のバンプをできるだけ少なくすることにより、誤動作等を低減することができる。

【0108】

以上において、水平水準を確保するためのバンプ４１は、第１の半導体チップ１１、第２の半導体チップ１２及び拡張部２１に対して電気的に接続されていないバンプであっても良い。例えば、図６おいて、パッド３１は存在するが、その上のパッシベーション絶縁膜３２及び絶縁膜３３が開口されていない構造であっても良い。

【0109】

また、バンプ４１は、パッド接合の無いダミーバンプであっても良い。例えば、図６において、パッド３１が形成されず、絶縁膜３３等に対する開口も無く、ＵＭＢ３６及びその上のバンプ３７だけが形成されている構造であっても良い。

【0110】

また、水平水準を確保するためのバンプ４１は、電気的接続を行なうためのバンプと同様に金属材料からなっていても良いし、非金属材料からなっていても良い。例えば、樹脂からなる支持体として形成されていても良い。この場合、金属よりも剛性が低い（柔らかい）ので、接合時の応力を緩和する効果を発揮する。

【0111】

また、第１の半導体チップ１１と第２の半導体チップ１２との接合及び電気的接続を行なうためのバンプ１４に対し、水平水準を確保するためのバンプ５１は、図８、図９又は図１０に示すように配置されていても良い。

【0112】

図８〜図１０において、半導体装置１０の構成要素の平面視における位置関係が模式的に示されている。また、第１の半導体チップ１１と第２の半導体チップ１２とを接合し且つ電気的に接続するためのバンプ１４と、拡張型半導体チップ２０（第１の半導体チップ１１及びその周囲の拡張部２１を含む）上に第２の半導体チップ１２をＣＯＣ接合する際の水平水準を確保するためのダミーバンプ５１が示されている。

【0113】

図８の例では、第１の半導体チップ１１面内の略四角形である第１領域にバンプ１４が配置されており、その向かい合う一組の辺に沿ってダミーバンプ５１が配置されている。

【0114】

また、図９の例では、図８の例と同様に略四角形である第１領域にバンプ１４が配置され、その４辺に沿ってダミーバンプ５１が配置されている。

【0115】

図８及び図９において、いずれも各辺に一列ずつダミーバンプ５１が配置されているが、それぞれ２列、３列等、複数列配置されていても良い。

【0116】

また、図１０の例では、図８の例と同様に略四角形である第１領域にバンプ１４が配置され、その角部（コーナー部）に沿ってダミーバンプ５１が配置されている。尚、ここでは一列ずつ配置されているが、それぞれ２列、３列等、複数列配置されていても良い。

【0117】

以上のように、両チップの接合を行なうためのバンプ１４に加えてダミーバンプ５１を配置することにより、ＣＯＣ接合の際の水平水準を確保することができる。

【0118】

尚、図８〜図１０において、図１〜図４及び図７に示すように、拡張部２１と第２の半導体チップ１２との間に配置されるバンプを更に有していてもよい。これにより、水平水準をより確実に確保できる。また、接合状態において拡張部２１が第２の半導体チップ１２と接する厚さを有する図５の場合にも、図８〜図１０に示すようにダミーバンプ５１を配置しても良い。

【0119】

また、図８〜図１０に示したバンプ１４及びダミーバンプ５１だけが配置され、拡張部２１内にはバンプ（ダミーバンプ）が配置されていない場合においても、ＣＯＣ接合において下側になるチップに拡張部２１を設ける効果は発揮される。

【0120】

拡張部２１と第２の半導体チップ１２との間にもアンダーフィル樹脂１５を充填できるので、上側になる第２の半導体チップ１２の水平水準を改善する効果は得られる。

【0121】

更に、拡張部２１に外部端子１８を設けることにより、基板に対するワイヤボンディングを行なうことが可能となる。

【0122】

また、第１の半導体チップ１１と第２の半導体チップ１２とを接合し且つ電気的に接続するためのバンプ１４の配置について、図８〜図１０の例（第１の半導体チップ１１面内において、向かい合う一組の辺から距離を置いて帯状に配置されている）には限られない。これについて、図１１に示す。

【0123】

例えば、第１の半導体チップ１１面内において、いずれの辺からも距離を開けた中央付近の領域６１、角に近い領域６２、１つ又は複数の辺に沿った領域６３等に配置されていても良い。これらの各領域にバンプ１４が配列され、その周囲に、図８〜図１０と同様にダミーバンプ５１が配置されていても良い。

【0124】

更に、電気的接続のためのバンプ１４と、ダミーバンプ５１とを全く別の配置にすることも考えられる。例えば、図１１における１つの辺に沿った領域６３にバンプ１４を配置し、前記の辺に対向する辺に沿った領域にダミーバンプ５１を配置しても良い。このようにすると、バンプ１４を偏った配置にする必要がある場合にも、ダミーバンプ５１を他の領域に配置して、水平水準を確保することができる。

【0125】

また、図１〜図５には、拡張型半導体チップ２０を下側（基板１３の側）に配置し、ワイヤボンディングによって基板１３と拡張部２１との電気的接続を行なう例を説明した。

【0126】

しかしながら、この構成には限られない。図１４に示すように、拡張型半導体チップ２０及び第２の半導体チップ１２の配置を上下反転し、第２の半導体チップ１２が下側（基板１３の側）、拡張型半導体チップ２０が上側となる構成とすることも可能である。この場合、拡張型半導体チップ２０に設けられた外部端子１８と、基板１３との接続は、電極１９によって行なわれる。電極１９は、例えばボールバンプであっても良いし、金属ポストを用いても良い。

【0127】

このような構成とすると、ワイヤボンディングを用いる図１〜図５の構成に比べ、基板１３とのサイズを縮小することができるので、基板１３のコストを下げることができる。

【0128】

また、以上では、拡張型半導体チップ２０及び第二の半導体チップ１２を積層し、配線基板等の基板１３に搭載する例を説明した。しかしながら、基板には限らず、リードフレーム等に拡張型半導体チップ２０及び第二の半導体チップ１２を搭載しても良い。この場合にも、基板に搭載するのと同様の効果を実現することができる。

【0129】

また、以上に説明した内容は、本開示の技術の趣旨を逸脱しない範囲で、各構成を任意に組み合わせても良い。

【産業上の利用可能性】

【0130】

本開示の技術は、半導体装置において、上側及び下側チップの上下関係にかかわらず水平水準及びワイヤボンディング領域を確保できるので、特に、ＣＯＣ構造の半導体装置に有用である。

【符号の説明】

【0131】

１０ 半導体装置
１１ 第１の半導体チップ
１２ 第２の半導体チップ
１３ 基板
１４ バンプ
１４ａ バンプ
１４ｂ バンプ
１４ｃ バンプ
１４ｄ バンプ
１５ アンダーフィル樹脂
１６ ワイヤ
１７ モールド樹脂
１８ 外部端子
１９ 電極
２０ 拡張型半導体チップ
２１ 拡張部
３１ パッドメタル
３２ パッシベーション絶縁膜
３３ 絶縁膜
３４ パッド凹部径
３６ ＵＢＭパッド
３７ バンプ
４１ バンプ
４２ シールリング領域又はスクライブレーン
４３ チップコーナー部セル領域
４４ 電源配線
４５ トランジスタ配置領域
５１ ダミーバンプ
６１ （バンプの配置される）領域
６２ （バンプの配置される）領域
６３ （バンプの配置される）領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】