特許 5963549 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5963549

(24)【登録日】2016年7月8日

(45)【発行日】2016年8月3日

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20160721BHJP

   H01L 27/04 20060101ALI20160721BHJP

   H01L 21/3205 20060101ALI20160721BHJP

   H01L 21/768 20060101ALI20160721BHJP

   H01L 23/522 20060101ALI20160721BHJP

   H01L 21/82 20060101ALI20160721BHJP

   H01L 21/8234 20060101ALI20160721BHJP

   H01L 27/06 20060101ALI20160721BHJP

【ＦＩ】

   H01L27/04 C

   H01L21/88 Z

   H01L21/82 F

   H01L27/06 102A

【請求項の数】13

【全頁数】25

(21)【出願番号】特願2012-128002(P2012-128002)

(22)【出願日】2012年6月5日

(65)【公開番号】特開2013-254776(P2013-254776A)

(43)【公開日】2013年12月19日

【審査請求日】2015年2月5日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】寺田 隆司

(72)【発明者】

【氏名】常峰 美和

【審査官】 宇多川 勉

(56)【参考文献】

【文献】 特開平０４−０３８８６２（ＪＰ，Ａ）

【文献】 特開２００５−００５６４７（ＪＰ，Ａ）

【文献】 特開昭５９−１５４０３８（ＪＰ，Ａ）

【文献】 特開２００６−１０８４１３（ＪＰ，Ａ）

【文献】 特開２０００−２７７６９１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２１／８２

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２３／５２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

(57)【特許請求の範囲】

【請求項1】

主表面を有する半導体基板と、
前記半導体基板の前記主表面上に形成された第１の容量電極と、前記半導体基板の前記主表面上に前記第１の容量電極と同一の層に間隔をあけて形成された第２の容量電極と、前記第１の容量電極および前記第２の容量電極の間に形成された絶縁体層と、を含む容量素子と、
前記第１の容量電極と接続される第１の電極部と、
前記第２の容量電極と接続される第２の電極部とを備え、
前記第１の容量電極および第２の容量電極は前記容量素子の周辺に配置される配線と同一の層であり長尺の平面形状を有し、
前記容量素子は前記半導体基板の前記主表面上に複数形成されており、
互いに隣り合う１対の前記第１の容量電極と前記第２の容量電極との双方が、多結晶シリコンからなる抵抗部によりそれぞれ前記第１の電極部または前記第２の電極部と接続され、
前記抵抗部における電気抵抗の値は前記第１の容量電極、第２の容量電極、第１の電極部または第２の電極部からなる群から選択されるいずれかにおける電気抵抗の値と異なる、半導体装置。

【請求項2】

前記半導体基板の前記主表面上に形成された制御素子をさらに備え、
前記制御素子は前記制御素子に電圧を印加するための制御用電極を含み、
前記抵抗部は前記制御用電極と同一の層として形成される、請求項１に記載の半導体装置。

【請求項3】

複数の前記第１の容量電極のうちの１つである第１の電極層と、前記第１の電極層以外の前記第１の容量電極のうちの１つである第２の電極層とが、同一の前記抵抗部を共有することにより、前記第１の電極部と接続される、請求項１に記載の半導体装置。

【請求項4】

複数の前記第２の容量電極のうちの１つである第３の電極層と、前記第３の電極層以外の前記第２の容量電極のうちの１つである第４の電極層とが、同一の前記抵抗部を共有することにより、前記第２の電極部と接続される、請求項１に記載の半導体装置。

【請求項5】

前記第１の電極部または前記第２の電極部は、前記容量素子と前記半導体基板との間に形成され、前記抵抗部の少なくとも一部は、前記容量素子と前記半導体基板との間に形成される、請求項１に記載の半導体装置。

【請求項6】

前記抵抗部は、前記第１の電極部または前記第２の電極部から前記第１の容量電極または前記第２の容量電極に延びる第１の方向に関する一部の領域における、前記第１の方向に交差する第２の方向の幅が、前記第１の方向に関する前記一部の領域以外の他の領域における前記第２の方向の幅よりも狭い、請求項１に記載の半導体装置。

【請求項7】

前記抵抗部は、前記第１の電極部または前記第２の電極部から前記第１の容量電極または前記第２の容量電極に延びる第１の方向に関する中央部における、前記第１の方向に交差する第２の方向に延びる軸に対して非対称である、請求項１に記載の半導体装置。

【請求項8】

前記抵抗部は、前記多結晶シリコンからなる抵抗本体部と、前記抵抗本体部の表面を覆うシリサイド層とを有する、請求項１に記載の半導体装置。

【請求項9】

前記抵抗部は、前記容量素子の前記第１の容量電極または前記第２の容量電極として配置される、請求項１に記載の半導体装置。

【請求項10】

前記抵抗部は、高抵抗シリコン部と、低抵抗シリコン部とを含み、
前記低抵抗シリコン部は、前記高抵抗シリコン部と同一の層に、前記高抵抗シリコン部と接触するように形成され、前記高抵抗シリコン部よりもシート抵抗が小さく、
互いに隣り合う１対の前記第１の容量電極と前記第２の容量電極との双方が、前記低抵抗シリコン部によりそれぞれ前記第１の電極部または前記第２の電極部と接続される、請求項１に記載の半導体装置。

【請求項11】

主表面を有する半導体基板を準備する工程と、
前記半導体基板の前記主表面上に形成された第１の容量電極と、前記半導体基板の前記主表面上に前記第１の容量電極と同一の層に間隔をあけて形成された第２の容量電極と、前記第１の容量電極および前記第２の容量電極の間に形成された絶縁体層と、を含む容量素子を形成する工程と、
前記第１の容量電極と接続されることにより前記第１の容量電極に低電位を印加する第１の電極部を形成する工程と、
前記第２の容量電極と接続されることにより前記第２の容量電極に、前記低電位よりも高い高電位を印加する第２の電極部を形成する工程とを備え、
前記第１の容量電極および第２の容量電極は前記容量素子の周辺に配置される配線と同一の層であり長尺の平面形状を有し、
前記容量素子は前記半導体基板の前記主表面上に複数形成されており、
互いに隣り合う１対の前記第１の容量電極と前記第２の容量電極との双方が、多結晶シリコンからなる抵抗部によりそれぞれ前記第１の電極部または前記第２の電極部と接続され、
前記抵抗部における電気抵抗の値は前記第１の容量電極、第２の容量電極、第１の電極部または第２の電極部からなる群から選択されるいずれかにおける電気抵抗の値と異なる、半導体装置の製造方法。

【請求項12】

前記半導体基板の前記主表面上に形成された制御素子を形成する工程をさらに備え、
前記制御素子は制御用電極を含み、
前記抵抗部と前記制御用電極とは互いに同一の層として同時に形成される、請求項１１に記載の半導体装置の製造方法。

【請求項13】

前記抵抗部は、高抵抗シリコン部と、低抵抗シリコン部とを含み、
前記低抵抗シリコン部は、前記高抵抗シリコン部と同一の層に、前記高抵抗シリコン部と接触するように形成され、前記高抵抗シリコン部よりもシート抵抗が小さく、
互いに隣り合う１対の前記第１の容量電極と前記第２の容量電極との双方が、前記低抵抗シリコン部によりそれぞれ前記第１の電極部または前記第２の電極部と接続される、請求項１に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関し、たとえばＭＩＭキャパシタを有する半導体装置に好適に利用できるものである。

【背景技術】

【0002】

半導体装置に形成される配線層と同一の層に形成される、配線層と同様に長尺形状を有する金属層を、キャパシタの電極として用いたいわゆるＭＩＭ（Metal Insulator Metal）キャパシタが広く用いられている。この半導体装置のＭＩＭキャパシタの電極のうちより低い電位が印加される低電位電極と、ＭＩＭキャパシタの電極のうちより高い電位が印加される高電位電極との双方に接触するように、当該金属層に異物が付着することがある。このとき異物が当該ＭＩＭキャパシタの低電位電極と高電位電極とを短絡させ、ＭＩＭキャパシタとしての機能を損なわせる結果、当該半導体装置の歩留まりが低下する可能性がある。

【0003】

ところで従来よりキャパシタ（容量素子）の絶縁破壊による信頼性の低下を抑制する手段として、キャパシタと配線とがヒューズ素子により接続された構成を有する半導体集積回路装置が、たとえば特開平１１−８７６１４号公報（特許文献１）に開示されている。また同一基板上にＣＭＯＳトランジスタと、容量素子であるいわゆるＰＩＰ（Poly-silicon Insulator Poly-silicon）キャパシタと、抵抗素子とを有する半導体集積回路装置が、たとえば特開２００２−２６２７１号公報（特許文献２）に開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平１１−８７６１４号公報

【特許文献2】特開２００２−２６２７１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

上記のようなＭＩＭキャパシタの絶縁破壊による信頼性の低下を抑制することが要求されるが、特許文献１に開示されているキャパシタはプレート状の導電層を有するため、上記の配線層と同一の層として電極が形成されるＭＩＭキャパシタとは構成が異なる。特許文献２の半導体集積回路装置は、抵抗素子がＰＩＰキャパシタの短絡を抑制する作用を有するか否かについて開示されていない。ＭＩＭキャパシタについても、絶縁破壊による歩留まりの低下を抑制することが要請されている。

【0006】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

一実施の形態によれば、半導体装置は、半導体基板と、複数の容量素子と、第１の電極部と、第２の電極部とを備えている。容量素子は、第１の容量電極と、第１の容量電極と同一の層に間隔をあけて形成された第２の容量電極と、絶縁体層とを備えている。第１の電極部は、第１の容量電極と接続されている。第２の電極部は、第２の容量電極と接続されている。互いに隣り合う１対の第１の容量電極と第２の容量電極との双方が、多結晶シリコンからなる抵抗部によりそれぞれ第１の電極部または第２の電極部と接続されている。多結晶シリコンからなる抵抗部は、第１の容量電極、第２の容量電極、第１の電極部または第２の電極部からなる群から選択されるいずれかにおける電気抵抗の値と異なる電気抵抗の値を有している。

【発明の効果】

【0008】

一実施の形態によれば、一の容量素子の一部に異物などで第１の容量電極と第２の容量電極との間を通じて抵抗部に電流が流れた場合に、その電流の流れた電極間に接続されている抵抗部のみが溶断して当該容量素子が回路から切断される。他の第１の容量電極と第２の容量電極は上記電流の影響を受けずに容量素子として機能し続けることができるため、一の容量素子に起因する歩留まり低下を抑制することができる。

【図面の簡単な説明】

【0009】

【図1】一実施の形態の半導体装置の回路のフロア図である。

【図2】実施の形態１のＭＩＭキャパシタの構成を示す概略斜視図である。

【図3】実施の形態１のＭＩＭキャパシタの構成を示す概略上面図である。

【図4】実施の形態１のＭＩＭキャパシタの構成を示す概略断面図である。

【図5】実施の形態１の半導体装置の構成をより詳細に示す概略断面図である。

【図6】図５のＭＩＭキャパシタを含む構成の製造方法の第１工程を示す概略断面図である。

【図7】図５のＭＩＭキャパシタを含む構成の製造方法の第２工程を示す概略断面図である。

【図8】図５のＭＩＭキャパシタを含む構成の製造方法の第３工程を示す概略断面図である。

【図9】図５のＭＩＭキャパシタを含む構成の製造方法の第４工程を示す概略断面図である。

【図10】図５のＭＩＭキャパシタを含む構成の製造方法の第５工程を示す概略断面図である。

【図11】図５のＭＩＭキャパシタを含む構成の製造方法の第６工程を示す概略断面図である。

【図12】図５のＭＩＭキャパシタを含む構成の製造方法の第７工程を示す概略断面図である。

【図13】図５のＭＩＭキャパシタを含む構成の製造方法の第８工程を示す概略断面図である。

【図14】実施の形態１のヒューズ抵抗の、図５に対する変形例を示す概略断面図である。

【図15】実施の形態１の関連技術としてのＭＩＭキャパシタの構成を示す概略上面図である。

【図16】図１５の関連技術のＭＩＭキャパシタの容量電極に異物が付着した状態を示す概略上面図である。

【図17】図３の実施の形態１のＭＩＭキャパシタの容量電極に異物が付着した状態を示す概略上面図である。

【図18】実施の形態２のＭＩＭキャパシタの構成を示す概略上面図である。

【図19】実施の形態３のＭＩＭキャパシタの構成を示す概略上面図である。

【図20】実施の形態４のＭＩＭキャパシタの構成を示す概略上面図である。

【図21】実施の形態５のＭＩＭキャパシタの構成を示す概略上面図である。

【図22】実施の形態５のＭＩＭキャパシタの構成を示す概略断面図である。

【図23】実施の形態１のヒューズ抵抗の平面形状の一例を示す概略上面図である。

【図24】実施の形態６のヒューズ抵抗の平面形状の第１例を示す概略上面図である。

【図25】実施の形態６のヒューズ抵抗の平面形状の第２例を示す概略上面図である。

【図26】実施の形態６のヒューズ抵抗の平面形状の第３例を示す概略上面図である。

【図27】実施の形態６のヒューズ抵抗の平面形状の第４例を示す概略上面図である。

【図28】実施の形態７のＭＩＭキャパシタの構成を示す概略断面図である。

【図29】実施の形態７のヒューズ抵抗の平面形状の第１例を示す概略上面図である。

【図30】実施の形態７のヒューズ抵抗の平面形状の第２例を示す概略上面図である。

【図31】実施の形態７の半導体装置の構成をより詳細に示す概略断面図である。

【図32】参考例のＭＩＭキャパシタの構成を示す概略断面図である。

【図33】参考例のヒューズ抵抗の平面形状の第１例を示す概略上面図である。

【図34】参考例のヒューズ抵抗の平面形状の第２例を示す概略上面図である。

【図35】一実施の形態の要部を抽出した概略断面図である。

【発明を実施するための形態】

【0010】

以下、一実施の形態について図に基づいて説明する。
（実施の形態１）
まず一実施の形態の半導体装置の回路の平面視におけるフロア図について、図１を用いて説明する。

【0011】

図１を参照して、一実施の形態の半導体装置ＤＥＶは、半導体基板ＳＵＢの主表面上に形成されており、大きく分けて低電圧ロジック回路と高耐圧アナログ回路とを有している。これらのうち高耐圧アナログ回路には、チャージポンプ回路が形成されている。チャージポンプ回路は、入力電圧より高い電圧を出力するための回路である。

【0012】

チャージポンプ回路は、主にスイッチとコンデンサとにより構成されており、上記コンデンサは上記スイッチによって接続が切り替えられる。このようにコンデンサの接続が切り替えられることにより、チャージポンプ回路の電圧が上昇するため、入力電圧より高い電圧を出力することができる。

【0013】

チャージポンプ回路の上記コンデンサは、容量素子としてのフリンジＭＩＭキャパシタＭＭ（キャパシタ）を有している。このＭＩＭキャパシタＭＭは、電源回路を構成している素子として高耐圧でかつ信頼性の高いものが用いられる。

【0014】

なお図１の低電圧ロジック回路および高耐圧アナログ回路の配置は一例であり、実際の配置はこれに限られない。

【0015】

図２〜図４を参照して、キャパシタＭＭは、主表面を有する半導体基板ＳＵＢの主表面上に形成された複数の電極Ｍ１，Ｍ２，Ｍ３，Ｍ４と、層間絶縁膜ＩＩ（絶縁体層）とからなる。図２においては電極がＭ１〜Ｍ４の合計４層積層されているがこれは一例であり、４層以外のあらゆる層数であってもよく、たとえば電極Ｍ１の１層が同一平面状に並んだのみの構成であってもよい。なお図４は、図３のＩＶ−ＩＶ線に沿う部分における概略断面図である。

【0016】

ＭＩＭキャパシタＭＭの電極Ｍ１，Ｍ２，Ｍ３，Ｍ４は図２〜図４における上下方向（すなわち薄膜が積層される方向）および左右方向（すなわち半導体基板ＳＵＢの主表面ＭＳに沿う方向）に関して互いに間隔をあけて隣り合うように配置されている。電極Ｍ１，Ｍ２，Ｍ３，Ｍ４のうち上記積層方向に関して互いに隣り合う１対の電極の間には、層間絶縁膜ＩＩが挟まれている。具体的には、たとえば電極Ｍ１と電極Ｍ２との間、電極Ｍ２と電極Ｍ３との間、電極Ｍ３と電極Ｍ４との間には、層間絶縁膜ＩＩが挟まれている。

【0017】

積層された電極Ｍ１〜Ｍ４の組は、半導体基板ＳＵＢの主表面ＭＳ上に、主表面ＭＳに沿う方向（たとえば図３、図４の左右方向）に関して、互いに間隔をあけて複数並ぶように配置されている。具体的には、たとえば直線状に１列に並ぶように、複数の積層された電極Ｍ１〜Ｍ４の組が配置されてもよいし、たとえばアレイ状に並ぶように、複数の積層された電極Ｍ１〜Ｍ４の組が配置されてもよい。図３においては図の上下方向に１列に並ぶように配置されている。

【0018】

互いに積層された電極Ｍ１〜Ｍ４の周辺には、電極部が形成されている。電極部は、第１の電極部としての低電位電極部ＶＬと、第２の電極部としての高電位電極部ＶＨとを有している。低電位電極部ＶＬと高電位電極部ＶＨとの電位の値は互いに異なっており、高電位電極部ＶＨの電位は低電位電極部ＶＬの電位よりも高くなっている。低電位電極部ＶＬおよび高電位電極部ＶＨは電極Ｍ１〜Ｍ４と接続されることにより、電極Ｍ１〜Ｍ４に（比較的低い）低電位または（上位低電位よりも高い）高電位を印加する。

【0019】

ここでは図３の上下方向、すなわち半導体基板ＳＵＢの主表面に沿う方向に関して隣り合う、平面視において互いに重なる電極Ｍ１〜Ｍ４の組は、低電位電極部ＶＬに接続される低電位電極ＭＬ（第１の容量電極）と高電位電極部ＶＨに接続される高電位電極ＭＨ（第２の容量電極）とに分類される。低電位電極部ＶＬはＭＩＭキャパシタＭＭの低電位電極ＭＬと電気的に接続されることにより、低電位電極ＭＬに比較的低い電位を印加し、同様に高電位電極部ＶＨはＭＩＭキャパシタＭＭの高電位電極ＭＨと電気的に接続されることにより、高電位電極ＭＨに比較的高い電位を印加する。

【0020】

電極Ｍ１〜Ｍ４の組は、主表面ＭＳに沿う方向に関して低電位電極ＭＬと高電位電極ＭＨとが交互に配置されている。このことは主表面ＭＳに沿う第１の方向、および主表面ＭＳに沿うが第１の方向に交差する第２の方向の双方向に関して成り立つ（図３には示されない）。このため半導体基板ＳＵＢの主表面に沿う方向に関して隣り合う任意の１対の電極Ｍ１〜Ｍ４の組のうち一方は低電位電極ＭＬとなり、当該組のうち他方は高電位電極ＭＨとなる。

【0021】

より具体的には、たとえば平面視において互いに重なる位置に配置される１組の電極Ｍ１〜Ｍ４のそれぞれが低電位電極ＭＬであれば、それらと間隔をあけて隣り合うように配置される１組の電極Ｍ１〜Ｍ４のそれぞれは高電位電極ＭＨとなる。

【0022】

高電位電極ＭＨに印加される電位と低電位電極ＭＬに印加される電位とは異なっており、高電位電極部ＶＨにより高電位電極ＭＨに印加される電位は、低電位電極部ＶＬにより低電位電極ＭＬに印加される電位よりも高くなる。低電位電極ＭＬである電極Ｍ１〜Ｍ４のそれぞれと、これらと上記主表面の方向に関して隣り合う高電位電極ＭＨである電極Ｍ１〜Ｍ４のそれぞれと、これらの間の層間絶縁膜ＩＩとが、フリンジＭＩＭキャパシタＭＭ（キャパシタ）を構成している。

【0023】

電極Ｍ１，Ｍ２，Ｍ３，Ｍ４はいずれも、半導体装置ＤＥＶに形成される（金属）材料の配線層と同一の層として形成されており、配線層と同様に長尺の平面形状を有している。したがって電極Ｍ１〜Ｍ４は上記（金属）材料の各々の配線層と同一の材料により形成され、たとえば同一の層の配線層がアルミニウムからなる場合には同一の層の電極もアルミニウムからなる。ここでは同一の層に形成される複数の電極のすべてを、下側の層から順にそれぞれ電極Ｍ１、電極Ｍ２、電極Ｍ３、電極Ｍ４と呼んでいる。

【0024】

特に図３および図４を参照して、半導体基板ＳＵＢの主表面ＭＳに形成された素子分離絶縁膜ＦＯの上に、上記のＭＩＭキャパシタＭＭが形成されている。上記のようにＭＩＭキャパシタＭＭを構成する電極Ｍ１〜Ｍ４の組は、半導体基板ＳＵＢの主表面ＭＳ上に、主表面ＭＳに沿う方向（たとえば図３、図４の左右方向）に関して、互いに間隔をあけて複数並ぶように配置されている。したがってＭＩＭキャパシタＭＭは、半導体基板ＳＵＢの主表面ＭＳ上に複数（多数）並ぶように配置されている。ＭＩＭキャパシタＭＭは、積層方向または主表面ＭＳに沿う方向の少なくともいずれかに関して複数（多数）並ぶように配置されていることが好ましい。図３〜図４においては、電極Ｍ１〜Ｍ４として低電位電極ＭＬまたは高電位電極ＭＨの一方のみが並び、図２の左右方向には低電位電極ＭＬと高電位電極ＭＨとが交互に並んでいる。

【0025】

ＭＩＭキャパシタＭＭの電極ＭＬ，ＭＨを構成する電極Ｍ１〜Ｍ４と、電極部ＶＬ，ＶＨを構成する配線Ｍ１〜Ｍ４とは、いずれも長尺の平面形状を有しているが、これらは平面視において互いに交差する方向に延在している。すなわち図３および図４においてＭＩＭキャパシタＭＭを構成する電極Ｍ１〜Ｍ４は図３の左右方向に延在しており、電極部ＶＬ，ＶＨを構成する配線Ｍ１〜Ｍ４は図３の上下方向（奥行き方向）に延在している。また、たとえばすべて同電位（低電位電極ＭＬ）である、平面視において互いに重なる電極Ｍ１〜Ｍ４同士は、たとえばタングステンや銅などの金属材料からなるビアＶ１，Ｖ２，Ｖ３により、互いに電気的に接続されている。

【0026】

電極部ＶＬ，ＶＨとＭＩＭキャパシタＭＭの電極Ｍ１〜Ｍ４とは、たとえば多結晶シリコンからなるヒューズ抵抗ＨＲにより接続されることにより、上記のように低電位電極ＭＬと高電位電極ＭＨとが配置されている。図３においては、平面視において互いに隣り合う１対の電極Ｍ１〜Ｍ４の組のうち一方がヒューズ抵抗ＨＲにより低電位電極部ＶＬと、他方がヒューズ抵抗ＨＲにより高電位電極部ＶＨと、それぞれ接続されている。すなわち平面視において互いに隣り合う１対の電極Ｍ１〜Ｍ４の組の双方が、ヒューズ抵抗ＨＲにより低電位電極部ＶＬまたは高電位電極部ＶＨと接続されている。

【0027】

ＭＩＭキャパシタＭＭの電極Ｍ１〜Ｍ４の組のうち、ヒューズ抵抗ＨＲにより低電位電極部ＶＬと接続されるものは低電位電極ＭＬであり、ヒューズ抵抗ＨＲにより高電位電極部ＶＨと接続されるものは高電位電極ＭＨである。ヒューズ抵抗ＨＲは電極Ｍ１よりも下方、たとえば半導体基板ＳＵＢの主表面に形成されている。ヒューズ抵抗ＨＲと電極部ＶＬ，ＶＨとは、たとえばタングステンや銅などの金属材料により形成されるコンタクトＣＴにより接続されている。

【0028】

上記のように、ＭＩＭキャパシタＭＭの電極Ｍ１〜Ｍ４は、主表面ＭＳに沿う方向に関して低電位電極ＭＬと高電位電極ＭＨとが交互に配置されている。したがって、電極Ｍ１〜Ｍ４と低電位電極部ＶＬとを接続するヒューズ抵抗ＨＲと、電極Ｍ１〜Ｍ４と高電位電極部ＶＨとを接続するヒューズ抵抗ＨＲとは、平面視において交互に（互い違いに）配置されている。ヒューズ抵抗ＨＲが電極Ｍ１〜Ｍ４と電極部ＶＬ，ＶＨとを互い違いに接続することにより、電極Ｍ１〜Ｍ４と電極部ＶＬ，ＶＨとが櫛形の平面形状を有するように接続される。

【0029】

図４においては、ＭＩＭキャパシタＭＭの電極Ｍ１〜Ｍ４の組のうち最下層の電極Ｍ１が、コンタクトＣＴを介在してヒューズ抵抗ＨＲと直接接続されることにより、電極部ＶＬと接続されている。しかしヒューズ抵抗ＨＲと電極Ｍ１〜Ｍ４の組との接続は、電極Ｍ１、Ｍ２，Ｍ３，Ｍ４のうちいずれとなされてもよい。

【0030】

図５は、図３のＶ−Ｖ線に沿う部分における概略断面図であり、図４において説明したＭＩＭキャパシタＭＭとその周辺部をより詳細に示している。図４に示すＭＩＭキャパシタＭＭは、図５中の点線矩形で囲んだＭＩＭキャパシタＭＭの一部分に相当する。図５を参照して、一実施の形態の半導体基板ＳＵＢは、その内部にｐ型の不純物を含むｐ^-領域ＰＳＲを有している。半導体基板ＳＵＢ内であってｐ^-領域ＰＳＲの主表面ＭＳ側（図の上側）には、ｎ型ウェル領域ＮＷＲおよびｐ型ウェル領域ＰＷＲが形成されている。

【0031】

ｐ型ウェル領域ＰＷＲ内の半導体基板ＳＵＢの主表面ＭＳには、素子分離絶縁膜ＦＯが形成されており、素子分離絶縁膜ＦＯの上面に接するようにヒューズ抵抗ＨＲ（抵抗部）が形成されている。ヒューズ抵抗ＨＲは、抵抗シリコン部ＲＳ（多結晶シリコンからなる抵抗本体部）と側壁絶縁膜ＳＷ２とを有しており、抵抗シリコン部ＲＳは、高抵抗シリコン部ＲＳ１と低抵抗シリコン部ＲＳ２とを有している。

【0032】

具体的には、抵抗シリコン部ＲＳの高抵抗シリコン部ＲＳ１はシート抵抗が数ｋΩ以上数十ｋΩ以下、低抵抗シリコン部ＲＳ２はシート抵抗が数Ω以上数十Ω以下で構成され、ＭＩＭキャパシタＭＭの電極Ｍ１〜Ｍ４と比較して高抵抗シリコン部ＲＳ１は十分高い電気抵抗値を有することが好ましい。

【0033】

ヒューズ抵抗ＨＲの抵抗シリコン部ＲＳは、高抵抗シリコン部ＲＳ１と低抵抗シリコン部ＲＳ２とを有することにより、ここに電流が流れたときにより容易に溶断されるために最適な電気抵抗の値を有している。すなわちヒューズ抵抗ＨＲにおける電気抵抗の値は、ＭＩＭキャパシタＭＭの電極Ｍ１〜Ｍ４、電極部ＶＬ，ＶＨからなる群から選択されるいずれかにおける電気抵抗の値と異なっている。

【0034】

ヒューズ抵抗ＨＲの上方には、図４に示したように電極Ｍ１〜Ｍ４を有するＭＩＭキャパシタＭＭ、および配線Ｍ１〜Ｍ５を有する低電位電極部ＶＬ、高電位電極部ＶＨが形成されている。これらの各層は層間絶縁膜ＩＩに挟まれるように配置されることにより、ＭＩＭキャパシタＭＭが形成されている。主表面ＭＳに沿う方向に関してＭＩＭキャパシタＭＭが形成される領域、低電位電極部ＶＬが形成される領域、高電位電極部ＶＨが形成される領域を、ここではそれぞれフリンジＭＩＭ容量部、Ｖ_L印加ヒューズ領域、Ｖ_H印加ヒューズ領域と呼んでいる。

【0035】

ｎ型ウェル領域ＮＷＲ内の半導体基板ＳＵＢの主表面ＭＳ上には、たとえばＭＯＳ（Metal Oxide Semiconductor）トランジスタＭＴ（制御素子）が形成されている。ＭＯＳトランジスタＭＴは、ゲート電極ＧＴとソース領域ＳＲとドレイン領域ＤＲとを有している。ＭＯＳトランジスタＭＴが形成される領域を、ここではＭＯＳトランジスタ形成領域と呼んでいる。

【0036】

ゲート電極ＧＴは、ゲート電圧印加部ＧＥとゲート絶縁膜ＧＩと側壁絶縁膜ＳＷ１とシリサイド層ＳＣとを有している。このうちシリサイド層ＳＣは、ゲート電圧印加部ＧＥとソース領域ＳＲとドレイン領域ＤＲ、ならびにヒューズ抵抗ＨＲの低抵抗シリコン部ＲＳ２の表面を覆うように形成されている。ゲート電圧印加部ＧＥとは、ＭＯＳトランジスタＧＴに電圧を印加するための制御用電極である。これらは一般公知の材質により形成されている。シリサイド層ＳＣにより、ヒューズ抵抗ＨＲの電位を上方に引き出すことが容易になる。

【0037】

ＭＯＳトランジスタＭＴの上方にはＭＩＭキャパシタＭＭの電極Ｍ１〜Ｍ４などと同一の層として配線Ｍ１〜Ｍ５が形成されている。ＭＯＳトランジスタＭＴと電極Ｍ１とはコンタクトＣＴにより、ＭＯＳトランジスタＭＴ上の配線Ｍ２〜Ｍ５のそれぞれはビアＶ１〜Ｖ４により、それぞれ形成される。

【0038】

以上のＭＩＭキャパシタＭＭの構成は、たとえば平面視において互いに重なる位置に（積層されるように）配置される１組の電極Ｍ１〜Ｍ４がすべて低電位電極ＭＬまたは高電位電極ＭＨであり、主表面ＭＳに沿う方向に関して隣り合う１対の電極Ｍ１〜Ｍ４のそれぞれが低電位電極ＭＬおよび高電位電極ＭＨとなっている。しかしＭＩＭキャパシタＭＭの構成は、図３から図５に示した以外の構成でもよく、たとえば、容量増大のためにＭＩＭキャパシタＭＭの領域にビアＶ１〜Ｖ３があってもよいし、また、平面視において互いに重なる位置に配置される（互いに積層される）１組の電極Ｍ１〜Ｍ４が、低電位電極ＭＬと高電位電極ＭＨとが互いに隣り合うように積層された構成であってもよい。

【0039】

次に、図６〜図１３を参照しながら、図５に示す一実施の形態の半導体装置ＤＥＶの製造方法について説明する。

【0040】

図６を参照して、まずたとえばシリコンなどの半導体材料からなる半導体基板ＳＵＢが準備される。図６においてはｐ型の半導体基板ＳＵＢが準備されているが、ｎ型の半導体基板ＳＵＢであってもよい。半導体基板ＳＵＢの主表面ＭＳには通常のＬＯＣＯＳ（LOCal Oxidation of Silicon）法またはＳＴＩ（Shallow Trench Isolation）法により素子分離絶縁膜ＦＯが形成され、さらに一般公知の方法によりｐ型ウェル領域ＰＷＲおよびｎ型ウェル領域ＮＷＲが形成される。

【0041】

図７を参照して、通常の熱酸化法、写真製版技術およびエッチング技術により、ＭＯＳトランジスタ形成領域にはたとえばシリコン酸化膜からなるゲート絶縁膜ＧＩが形成される。その後、通常のＣＶＤ（Chemical Vapor Deposition）法および写真製版技術により、多結晶シリコンからなるゲート電圧印加部ＧＥと抵抗シリコン部ＲＳとが同時に形成される。その後図示されないが、形成されたゲート電圧印加部ＧＥのパターンをマスクとして、通常の自己整合技術によりいわゆるＬＤＤ（Lightly Doped Drain）が形成される。なお図７においては上記ＬＤＤは図示されない。

【0042】

図８を参照して、通常のＣＶＤ法およびエッチバックにより、シリコン酸化膜および／またはシリコン窒化膜の側壁絶縁膜ＳＷ１，ＳＷ２がゲート電圧印加部ＧＥおよび抵抗シリコン部ＲＳに同時に形成される。この処理により、ゲート電極ＧＴおよびヒューズ抵抗ＨＲが形成される。

【0043】

図９を参照して、通常の写真製版技術およびイオン注入技術を用いて（すなわちＭＯＳトランジスタ形成領域のゲート電極ＧＴがフォトレジストＰＨＲに覆われた状態で）抵抗シリコン部ＲＳに不純物イオンが注入される。ここでは高抵抗シリコン部ＲＳ１を形成するために必要な量の不純物イオンが注入される。

【0044】

図１０を参照して、図９のフォトレジストＰＨＲが除去された後、高抵抗シリコン部ＲＳ１を形成する領域の上面に接するフォトレジストＰＨＲが形成される。その状態で、通常のイオン注入技術を用いてゲート電圧印加部ＧＥおよび、抵抗シリコン部ＲＳのうち低抵抗シリコン部ＲＳ２を形成する領域に同時に不純物イオンが注入され、さらに同時に、ＭＯＳトランジスタ形成領域のソース領域ＳＲおよびドレイン領域ＤＲを形成する前の不純物イオンが注入される。

【0045】

図１１を参照して、図１０のフォトレジストＰＨＲが除去された後、通常の写真製版技術およびエッチング技術により、高抵抗シリコン部ＲＳ１の上面に接するように高抵抗シリコン保護膜ＰＴが形成される。高抵抗シリコン保護膜ＰＴはシリコン酸化膜などにより形成される。次に通常の写真製版技術により、高抵抗シリコン保護膜ＰＴの上面に接するフォトレジストＰＨＲが形成され、通常のエッチングにより高抵抗シリコン部ＲＳ１の上面に保護膜ＰＴが形成される。

【0046】

図１２を参照して、まず上面の全面を覆うようにコバルト、ニッケルなどの高融点金属の薄膜が形成される。その後、熱処理を加えることにより、当該薄膜が形成されるシリコン（ゲート電圧印加部ＧＥ，ソース領域ＳＲ，ドレイン領域ＤＲおよび低抵抗シリコン部ＲＳ２）の上面が当該薄膜と反応しシリサイド層ＳＣが形成される。このとき、高抵抗シリコン部ＲＳ１についてはその上面が高抵抗シリコン保護膜ＰＴに覆われているためシリサイド層ＳＣは形成されない。

【0047】

図１３を参照して、図１２の上面の全面を覆うようにシリコン酸化膜からなる層間絶縁膜ＩＩが形成される。その後、層間絶縁膜ＩＩの一部をその最上面からエッチングすることによりホールを形成し、そのホールをタングステンなどの金属材料で充填することにより、コンタクトＣＴが形成される。

【0048】

図５を参照して、通常の写真製版技術およびエッチング技術により、図１３のコンタクトＣＴの上面を覆うようにたとえばアルミニウムなどの（金属）材料からなる金属層Ｍ１のパターンが形成される。金属層Ｍ１のパターンは長尺の平面形状を有する。その後、図１３のコンタクトＣＴを形成する工程と同様の処理により、層間絶縁膜ＩＩがさらに積み上げられ、当該層間絶縁膜ＩＩには金属層Ｍ１の上面に接するビアＶ１が形成される。

【0049】

以下同様の処理を繰り返すことにより、長尺の平面形状を有する金属層Ｍ１〜Ｍ５、層間絶縁膜ＩＩおよびビアＶ１〜Ｖ４が形成され、ＭＯＳトランジスタＭＴ，上記金属層Ｍ１〜Ｍ５と同一の層を有する低電位電極部ＶＬおよび高電位電極部ＶＨ、ならびに複数のＭＩＭキャパシタＭＭが形成され、一実施の形態の半導体装置ＤＥＶが形成される。

【0050】

ヒューズ抵抗ＨＲの構成がＭＩＭキャパシタＭＭの電極Ｍ１〜Ｍ４と比較して十分抵抗値が高ければ、図１４を参照して、ヒューズ抵抗ＨＲは高抵抗シリコン部ＲＳ１を有さず、多結晶シリコンからなる抵抗シリコン部ＲＳの全体が低抵抗シリコン部ＲＳ２であってもよい。また、低抵抗シリコン部ＲＳ２の上面に接するようにシリサイド層ＳＣが形成されていてもよい。

【0051】

次に、一実施の形態の関連技術を参照しながら、一実施の形態の作用効果について説明する。

【0052】

図１５を参照して、このＭＩＭキャパシタＭＭの概略上面図が示す構成は基本的に図３の一実施の形態のＭＩＭキャパシタＭＭの構成と同様である。すなわち図１５のＭＩＭキャパシタＭＭと同様に電極Ｍ１〜Ｍ４が配置されており、各電極Ｍ１〜Ｍ４の組は平面視において交互に（互い違いに）低電位電極部ＶＬまたは高電位電極部ＶＨと接続されている。その結果、ＭＩＭキャパシタＭＭの電極Ｍ１〜Ｍ４は、平面視において低電位電極ＭＬと高電位電極ＭＨとが交互に配置されている。

【0053】

しかしながら図１５においては、電極部ＶＬ，ＶＨとＭＩＭキャパシタＭＭの電極Ｍ１〜Ｍ４とが、電極Ｍ１〜Ｍ４により接続されている。つまり電極Ｍ１〜Ｍ４を構成するアルミニウムなどの（金属）材料が、ＭＩＭキャパシタＭＭを構成する領域から、電極部ＶＬ，ＶＨにまで延びており、電極部ＶＬ，ＶＨと接続されている。この点において図１５は図３と異なっている。

【0054】

図１６を参照して、たとえば図１５のＭＩＭキャパシタＭＭが複数配列される領域の一部に導電性の異物ＦＮが形成され、これが隣り合う１対の電極Ｍ１〜Ｍ４の双方を跨ぐように接触した場合を考える。このとき、異物ＦＮが接触する１対の電極Ｍ１〜Ｍ４の組のうち一方は低電位電極部ＶＬに、他方は高電位電極部ＶＨに接続するため、低電位電極部ＶＬと高電位電極部ＶＨとが短絡して両者の間に電流が流れ、両者の間の層間絶縁膜ＩＩが絶縁破壊を起こす。すると低電位電極部ＶＬに接続されているすべての電極Ｍ１〜Ｍ４と、高電位電極部ＶＨに接続されているすべての電極Ｍ１〜Ｍ４とが同電位になり機能しなくなる結果、すべてのＭＩＭキャパシタＭＭが機能しなくなる。

【0055】

次に、図１７を参照して、一実施の形態のように電極Ｍ１〜Ｍ４と電極部ＶＬ，ＶＨとが多結晶シリコンのヒューズ抵抗ＨＲにより接続されている場合に、図１６と同様に導電性の異物ＦＮが形成され、これが隣り合う１対の電極Ｍ１〜Ｍ４の双方を跨ぐように接触した場合を考える。

【0056】

ヒューズ抵抗ＨＲの多結晶シリコン（抵抗シリコン部ＲＳ：図５参照）の電気抵抗の値は、電極Ｍ１〜Ｍ４や電極部ＶＬ，ＶＨが有する電気抵抗の値とは異なっており、通常は電極Ｍ１などに比べて電気抵抗が十分に大きい。特に不純物イオンの濃度を調整することにより、高抵抗シリコン部ＲＳ１における電気抵抗の値が非常に大きくなる場合もある。このため、ヒューズ抵抗ＨＲに電流が流れれば、ＭＩＭキャパシタＭＭとしての１対の隣り合う電極Ｍ１〜Ｍ４の組のそれぞれの間に印加される、低電位電極部ＶＬと高電位電極部ＶＨとの間の電位差の大部分はヒューズ抵抗ＨＲに印加される。したがって異物ＦＮが付着され、短絡による電流が流れて絶縁破壊を起こしたＭＩＭキャパシタＭＭに接続されたヒューズ抵抗ＨＲが自己選択的に溶断する。その結果、異物ＦＮが付着された電極Ｍ１〜Ｍ４（を含むＭＩＭキャパシタＭＭ）は電極部ＶＬ，ＶＨから切り離されることになる。

【0057】

異物ＦＮが付着された、短絡の原因となる電極Ｍ１〜Ｍ４（を含むＭＩＭキャパシタＭＭ）のみが電極以外の電極部ＶＬ，ＶＨから切り離されるため、それ以外の電極Ｍ１〜Ｍ４（を含むＭＩＭキャパシタＭＭ）は上記短絡の影響を受けずに通常のＭＩＭキャパシタＭＭとして機能し続けることができる。

【0058】

したがって、一実施の形態の構成によれば、上記の短絡が起こった場合においても、それに伴い不使用となるＭＩＭキャパシタＭＭの個数を最小限にすることができる。複数（多数）のＭＩＭキャパシタＭＭが配列された半導体装置ＤＥＶの歩留まりの大幅な低下を抑制することができる。

【0059】

一実施の形態の、（金属）配線と同一の層としての配線により形成されたＭＩＭキャパシタの場合を例に溶断前後の容量値の変動を考えてみる。たとえば電極Ｍ１〜Ｍ４の組と接続されたヒューズ抵抗ＨＲが溶断され、電極Ｍ１〜Ｍ４により形成される４つのＭＩＭキャパシタＭＭが回路から切り離されても、たとえば当該半導体装置ＤＥＶ全体に合計４００個のＭＩＭキャパシタＭＭが存在する場合、半導体装置ＤＥＶ全体の容量は１％程度もしくはそれ以下しか変動しない。このことからも一実施の形態の半導体装置は、回路設計上非常に高精度の容量値を要求しない限り、容量値に影響を及ぼさずに歩留まりの低下を抑制することができる。

【0060】

また一実施の形態のように平面視において互いに隣り合う１対の電極Ｍ１〜Ｍ４の組の双方が、ヒューズ抵抗ＨＲにより低電位電極部ＶＬまたは高電位電極部ＶＨと接続されることにより、互いに隣り合う１対の電極Ｍ１〜Ｍ４の組のいずれか一方に接続されるヒューズ抵抗ＨＲのみが溶断されれば、他方がたとえ溶断されなくても、一実施の形態の作用効果を発揮する。したがって上記のように異常な電流が流れたＭＩＭキャパシタＭＭを電極部から溶断する効果をより高めることができる。

【0061】

また一実施の形態の製造方法においては、ヒューズ抵抗ＨＲはゲート電圧印加部ＧＥと互いに同一の層として同時に形成されている。このため、ゲート電圧印加部ＧＥを形成するためのマスクと同一のマスクを用いてヒューズ抵抗ＨＲ（ゲート電圧印加部ＧＥ）を形成することができる。

【0062】

たとえば１対の多結晶シリコンの電極およびこれらに挟まれる層間絶縁膜とを有する容量素子であるいわゆるＰＩＰキャパシタと電極部とを、上記のヒューズ抵抗ＨＲを用いて接続する場合には、１対のうち一方の電極とヒューズ抵抗とを同時に形成することができたとしても、他方の電極を形成するための多結晶シリコン加工用マスクが別途必要となる。

【0063】

これに対して一実施の形態においては、多結晶シリコン加工用マスクはゲート電圧印加部ＧＥを形成するためのマスクの１種類のみで足り、さらにＭＩＭキャパシタの１対の電極は当該半導体装置ＤＥＶの（金属）配線と同一の層として形成されるため、（金属）配線を形成するためのマスクのみで足りる。したがって一実施の形態においては、ヒューズ抵抗ＨＲを形成しない半導体装置ＤＥＶを形成する場合に対して追加の加工用マスクを準備する必要がなくなるため、プロセス回数およびマスク数を増加することなく、低コストで加工することができる。

【0064】

（実施の形態２）
実施の形態２は、実施の形態１と比較して、ヒューズ抵抗ＨＲの構成において異なっている。以下、図１８を参照しながら、実施の形態２について説明する。

【0065】

図１８を参照して、実施の形態２においても実施の形態１と同様に、平面視において隣り合う１対の電極Ｍ１〜Ｍ４の組は、多結晶シリコンのヒューズ抵抗ＨＲにより低電位電極部ＶＬまたは高電位電極部ＶＨに交互に接続されている。しかし実施の形態２においては、１つの低電位電極ＭＬと、平面視において（１つの高電位電極ＭＨを超えた位置にある）これに隣り合う低電位電極ＭＬとの双方が、同一のヒューズ抵抗ＨＲにより、低電位電極部ＶＬと接続されている。

【0066】

したがって実施の形態２のヒューズ抵抗は、平面視において互いに間隔をあけて複数形成される低電位電極ＭＬのうちの１つ（第１の電極層）と、それ以外の低電位電極ＭＬのうちの１つ（第２の電極層）とが、同一のヒューズ抵抗ＨＲを共有することにより、低電位電極部ＶＬと接続されている。より具体的には、ここでは特に、上記第１の電極層と第２の電極層とは、平面視において互いに隣り合う位置関係にある低電位電極ＭＬである。

【0067】

以上については高電位電極ＭＨについても同様である。具体的には、平面視において互いに間隔をあけて複数形成される高電位電極ＭＨのうちの１つ（第３の電極層）と、それ以外の高電位電極ＭＨのうちの１つ（第４の電極層）とが、同一のヒューズ抵抗ＨＲを共有することにより、高電位電極部ＶＨと接続されている。より具体的には、ここでは特に、上記第１の電極層と第２の電極層とは、平面視において互いに隣り合う位置関係にある高電位電極ＭＨである。

【0068】

上記第１の電極層と、平面視において第１の電極層と隣り合う第２の電極層とが同一のヒューズ抵抗ＨＲを供給するため、ヒューズ抵抗ＨＲの（平面視において電極Ｍ１〜Ｍ４が延在する方向に交差する方向の）幅が広くなる。すなわち実施の形態１においては各ヒューズ抵抗ＨＲは概ね電極Ｍ１〜Ｍ４の１本分の幅を有しているのに対し、実施の形態２においては各ヒューズ抵抗ＨＲは概ね電極Ｍ１〜Ｍ４の３本分の幅を有している。これはたとえば低電位電極ＭＬに接続されるヒューズ抵抗ＨＲは、平面的に互いに隣り合う１対の低電位電極ＭＬと、これらの間に配置される１本の高電位電極ＭＨとが配置される領域分の幅を有するためである。

【0069】

実施の形態２は、以上の点についてのみ実施の形態１と異なっている。したがって実施の形態２について上述しなかった構成や条件、手順や効果などは、全て実施の形態１に準ずる。

【0070】

実施の形態２のヒューズ抵抗ＨＲは、実施の形態１のヒューズ抵抗ＨＲと基本的に同様の作用効果を有している。しかし実施の形態２のヒューズ抵抗ＨＲは実施の形態１のヒューズ抵抗ＨＲに比べて上記の幅が広い。実施の形態１のヒューズ抵抗ＨＲの幅の値と実施の形態２のヒューズ抵抗ＨＲの幅の値との間の任意の幅の値を用いることができるため、ヒューズ抵抗ＨＲの幅の値の範囲をより自由に設計することができるといえる。

【0071】

（実施の形態３）
実施の形態３は、実施の形態１と比較して、ヒューズ抵抗ＨＲの構成において異なっている。以下、図１９を参照しながら、実施の形態３について説明する。

【0072】

図１９を参照して、実施の形態３においても実施の形態１と基本的に同様の構成を有する。しかし実施の形態１においては、平面視において互いに隣り合う１対の電極Ｍ１〜Ｍ４の組の双方が多結晶シリコンからなるヒューズ抵抗ＨＲにより電極部ＶＬ，ＶＨと接続されるのに対し、実施の形態３においては、平面視において互いに隣り合う１対の電極Ｍ１〜Ｍ４の組のうちの一方のみが、多結晶シリコンからなるヒューズ抵抗ＨＲにより電極部ＶＬ，ＶＨと接続されている。

【0073】

具体的には、実施の形態３においては、電極Ｍ１〜Ｍ４と高電位電極ＭＨとの接続はヒューズ抵抗ＨＲによってなされているのに対し、電極Ｍ１〜Ｍ４と低電位電極ＭＬとの接続はたとえば図１５の関連技術のように、延長された電極Ｍ１〜Ｍ４によりなされている。逆に電極Ｍ１〜Ｍ４と低電位電極ＭＬとの接続はヒューズ抵抗ＨＲによってなされ、電極Ｍ１〜Ｍ４と高電位電極ＭＨとの接続は電極Ｍ１〜Ｍ４によりなされる構成であってもよい。また一部のキャパシタＭＭにおいては低電位電極ＭＬとの接続のみがヒューズ抵抗ＨＲによりなされ、他のキャパシタＭＭにおいては高電位電極ＭＨとの接続のみがヒューズ抵抗ＨＲによりなされる構成であってもよい。

【0074】

図１９においてヒューズ抵抗ＨＲを介在させずに直接低電位電極部ＶＬと接続される電極Ｍ１〜Ｍ４は、直接低電位電極部ＶＬと接続されない電極Ｍ１〜Ｍ４に比べてわずかに長い程度で、直接低電位電極部ＶＬと接続できる。これに対してヒューズ抵抗ＨＲは、ここに電流が流れた際に溶断できる程度に、その延在方向に関する長さが必要となる。このためヒューズ抵抗ＨＲによる接続（図１９の右側の高電位電極部ＶＨとの接続）は、電極Ｍ１〜Ｍ４による直接接続（図１９の左側の低電位電極部ＶＬとの接続）に比べて平面的な占有面積が大きくなる。

【0075】

したがって、図１９のように一部の電極Ｍ１〜Ｍ４がヒューズ抵抗ＨＲを用いずに電極部ＶＬ，ＶＨと接続されることにより、当該接続部の平面的な占有面積を小さくすることができる。したがって素子面積の利用効率を向上することができる。

【0076】

実施の形態３は、以上の点についてのみ実施の形態１と異なっている。したがって実施の形態３について上述しなかった構成や条件、手順や効果などは、全て実施の形態１に準ずる。

【0077】

上記のように、実施の形態３においては、平面視において互いに隣り合う１対の電極Ｍ１〜Ｍ４の組のうちの一方のみが、多結晶シリコンからなるヒューズ抵抗ＨＲにより電極部ＶＬ，ＶＨと接続されており、他方は電極Ｍ１〜Ｍ４がヒューズ抵抗ＨＲを介在させずに直接電極部ＶＬ，ＶＨと接続されている。この場合においても、任意の隣り合う１対の電極Ｍ１〜Ｍ４の双方に接触する導電性の異物が付着した場合、当該１対の電極Ｍ１〜Ｍ４により形成されるＭＩＭキャパシタＭＭに電流が流れることにより、ヒューズ抵抗ＨＲが自己選択的に溶断されるという実施の形態１と同様の効果を奏することができる。

【0078】

（実施の形態４）
実施の形態４は、実施の形態２と比較して、ヒューズ抵抗ＨＲの構成において異なっている。以下、図２０を参照しながら、実施の形態４について説明する。

【0079】

図２０を参照して、実施の形態４においても実施の形態２と同様に、平面視において互いに間隔をあけて複数形成される電極ＭＬ、ＭＨのうちの１つ（第１の電極層）と、それ以外の電極ＭＬ、ＭＨのうちの１つ（第２の電極層）とが、同一のヒューズ抵抗ＨＲを共有することにより、電極部ＶＬ，ＶＨと接続されている。しかし実施の形態４においては、上記第１の電極層ＭＬ，ＭＨと第２の電極層ＭＬ，ＭＨとの間に挟まれる電極層ＭＬ，ＭＨは、電極部ＶＬ，ＶＨと、延長された電極Ｍ１〜Ｍ４により接続されている。

【0080】

すなわち実施の形態４においては、実施の形態２と同様に幅の広いヒューズ抵抗ＨＲを有しつつ、実施の形態３と同様に一部の電極Ｍ１〜Ｍ４の組のみがヒューズ抵抗ＨＲにより電極部ＶＬ，ＶＨと接続されている。

【0081】

したがって、実施の形態２においては、電極部ＶＬに接続されるヒューズ抵抗ＨＲと電極部ＶＨに接続されるヒューズ抵抗ＨＲとが、電極Ｍ１〜Ｍ４が平面的に延在する方向に関して互いに対向するのに対し、実施の形態４においてはこれらは互いに対向しない。たとえば図２０の右上のヒューズ抵抗ＨＲは、２つの電極Ｍ１〜Ｍ４の組と高電位電極部ＶＨとを接続しているが、その間に挟まれた１つの電極Ｍ１〜Ｍ４の組は、当該電極が延長することにより低電位電極部ＶＬと接続されている。このためこれらの合計３つの電極Ｍ１〜Ｍ４の組の下側の電極Ｍ１〜Ｍ４の組は、上記の３つの電極Ｍ１〜Ｍ４の組のヒューズ抵抗ＨＲと対向することなく、ヒューズ抵抗ＨＲにより電極部ＶＬと接続される。

【0082】

実施の形態４においては、図２０の上下方向に関して隣り合うヒューズ抵抗ＨＲ同士の間隔が実施の形態２よりも広くなる。このため、たとえばヒューズ抵抗ＨＲが溶断した際に溶けだした多結晶シリコンが、上記上下方向に関して隣り合うヒューズ抵抗ＨＲや電極Ｍ１〜Ｍ４などに接触して短絡させるなどの不具合の発生を抑制することができる。

【0083】

なお実施の形態４においても、任意の図２０の上下方向に関して隣り合う１組の電極Ｍ１〜Ｍ４の組のうち少なくとも一方は、ヒューズ抵抗ＨＲにより電極部ＶＬ，ＶＨと接続されている。このため実施の形態３と同様に、ヒューズ抵抗ＨＲの溶断による作用効果を奏する。

【0084】

実施の形態４は、以上の点についてのみ実施の形態２と異なっている。したがって実施の形態４について上述しなかった構成や条件、手順や効果などは、全て実施の形態２に準ずる。

【0085】

（実施の形態５）
実施の形態５は、実施の形態１と比較して、低電位電極部ＶＬおよび高電位電極部ＶＨの構成において異なっている。以下、図２１および図２２を参照しながら、実施の形態５について説明する。

【0086】

図２１を参照して、実施の形態５においては、平面視においてＭＩＭキャパシタＭＭの電極Ｍ２〜Ｍ４と重なる位置に、電極Ｍ２〜Ｍ４と交差するように低電位電極部ＶＬおよび高電位電極部ＶＨが配置されている。すなわち低電位電極部ＶＬおよび高電位電極部ＶＨの平面視における延在する方向は、実施の形態１と同様である。

【0087】

図２２は、図２１のＸＸＩＩ−ＸＸＩＩ線に沿う部分における概略断面図である。図２２を参照して、電極部ＶＬ，ＶＨは、たとえば電極Ｍ１（配線Ｍ１）と同一の層として形成されており、電極Ｍ１（配線Ｍ１）と同様にたとえばアルミニウムなどの（金属）材料から構成される。電極部ＶＬ，ＶＨは、電極Ｍ１と同様に、コンタクトＣＴによりヒューズ抵抗ＨＲと接続されている。したがって電極部ＶＬ，ＶＨは、ＭＩＭキャパシタＭＭの電極Ｍ２〜Ｍ４の下を潜るように（ＭＩＭキャパシタＭＭとその下の半導体基板ＳＵＢとの間に挟まれるように）配置されている。

【0088】

図２１および図２２においては、ＭＩＭキャパシタＭＭの電極Ｍ１〜Ｍ４の組のうち最下層の電極Ｍ１が、コンタクトＣＴを介在してヒューズ抵抗ＨＲと直接接続されることにより、電極部ＶＬと接続されている。

【0089】

以上のように実施の形態５においては、電極部ＶＬ，ＶＨは、キャパシタＭＭと半導体基板ＳＵＢとの間に形成されている。その結果ヒューズ抵抗ＨＲの少なくとも一部は、キャパシタＭＭと半導体基板ＳＵＢとの間に形成されている。

【0090】

なお図２２において電極部ＶＬと同一の層として形成される、ＭＩＭキャパシタＭＭの電極Ｍ１は、キャパシタＭＭの電極Ｍ２〜Ｍ４と同様に図２２の左右方向に延在する（ただし電極部ＶＬの配置される領域を除く）構成であってもよいし、図２２の紙面に垂直な方向に延在する構成であってもよい。

【0091】

実施の形態１において平面視におけるＭＩＭキャパシタＭＭの外側に配置される電極部ＶＬ，ＶＨが、実施の形態５においては少なくとも部分的にＭＩＭキャパシタＭＭと平面的に重なるように配置される。このため実施の形態５の構成は、実施の形態１の構成に比べて平面的な占有面積を小さくすることができる。したがって素子面積の利用効率を向上することができる。

【0092】

（実施の形態６）
実施の形態６は、実施の形態１と比較して、ヒューズ抵抗ＨＲの平面形状において異なっている。

【0093】

図２３〜図２７を参照して、これらはいずれも図３の左端部すなわち低電位電極部ＶＬとこれに接続されるヒューズ抵抗ＨＲと、ＭＩＭキャパシタＭＭの電極Ｍ１〜Ｍ４の一部を示している。図２３を参照して、これは図３の上記部分の形状を示しており、電極Ｍ１〜Ｍ４が延在する図の左右方向に延在するヒューズ抵抗ＨＲが矩形状を有している。

【0094】

図２４を参照して、このヒューズ抵抗ＨＲは、これが延在する方向（左右方向）に関する中央部において、上記延在する方向に交差する方向（上下方向）に関する幅が、他の領域（中央部以外の端部など）における上記幅よりも狭くくびれた平面形状を有している。

【0095】

このように実施の形態６においては、ヒューズ抵抗ＨＲは、これが延在する第１の方向（低電位電極部ＶＬまたは高電位電極部ＶＨから電極Ｍ１〜Ｍ４に延びる、図２３の左右方向）に関する一部の領域（中央部）における、第１の方向に交差する第２の方向（図２３の上下方向）の幅が、一部の領域以外の他の領域（端部など）における第２の方向の幅よりも狭くなっていることが好ましい。

【0096】

たとえば図２３のヒューズ抵抗ＨＲは、平面視において矩形状を有しており、上記上下方向の幅はほぼ一定である。したがってその高抵抗シリコン部ＲＳ１、低抵抗シリコン部ＲＳ２における電気抵抗の値は、当該抵抗シリコン部ＲＳ１，ＲＳ２における不純物イオンの濃度がほぼ一定であればほぼ一定となる。

【0097】

しかし図２４のヒューズ抵抗ＨＲのように幅が狭い領域を有する場合、たとえ抵抗シリコン部ＲＳ１、ＲＳ２における不純物イオンの濃度がほぼ一定であっても、幅が狭い領域における電気抵抗の値は幅が広い領域における電気抵抗の値に比べて大きくなる。このため電流が流れた際には、幅が狭くくびれた領域において他の領域よりも電位差が大きくなるため容易に溶断される。また幅が狭いため、わずかな電流によっても当該ヒューズ抵抗ＨＲを容易に溶断することができる。

【0098】

図２４のヒューズ抵抗ＨＲの幅は、これが延在する左右方向における１点（ある位置）において急峻に狭くなっている。しかし図２５を参照して、このヒューズ抵抗ＨＲの幅は、左右方向における１点（ある位置）において急峻に狭くなるのではなく、傾斜するように徐々に狭くなっている。ヒューズ抵抗ＨＲはこのような平面形状を有してもよい。

【0099】

図２６を参照して、このヒューズ抵抗ＨＲは、これが延在する方向（左右方向）に関する中央部における中心軸Ｃに対して非対称となっており、中心軸Ｃの左側（図の上下方向に延びる電極部ＶＬ側）における図の上下方向の幅が、中心軸Ｃの右側（電極Ｍ１〜Ｍ４側）における図の上下方向の幅よりも広くなっている。

【0100】

このように実施の形態６においては、ヒューズ抵抗ＨＲは、これが延在する第１の方向（低電位電極部ＶＬまたは高電位電極部ＶＨから電極Ｍ１〜Ｍ４に延びる方向）に関する中央部における、第１の方向に交差する第２の方向（図の上下方向）に延びる軸に関して非対称となっていてもよい。

【0101】

この場合においても、たとえば図２６のヒューズ抵抗ＨＲの右側の領域においては、左側の領域に比べて幅が狭いため、この領域においては幅の広い領域に比べて電気抵抗の値が大きくなる。このため電流が流れた際には、幅が狭くくびれた領域において他の領域よりも電位差が大きくなるため容易に溶断される。また幅が狭いため、わずかな電流によっても当該ヒューズ抵抗ＨＲを容易に溶断することができる。

【0102】

図２６のヒューズ抵抗ＨＲの幅は、これが延在する左右方向における１点（ある位置）において急峻に狭くなっている。しかし図２７を参照して、このヒューズ抵抗ＨＲの幅は、左右方向における１点（ある位置）において急峻に狭くなるのではなく、傾斜するように徐々に狭くなっている。ヒューズ抵抗ＨＲはこのような平面形状を有してもよい。

【0103】

（実施の形態７）
実施の形態７は、実施の形態１と比較して、ヒューズ抵抗の構成において異なっている。以下、図２８〜図３１を参照しながら、実施の形態７について説明する。

【0104】

図２８は実施の形態１の図４に相当する概略断面図である。図２８を参照して、実施の形態７においては、ヒューズ抵抗ＨＲＭがコンタクトＣＴにより低電位電極部ＶＬ、電極Ｍ１〜Ｍ４の組と電気的に接続されるとともに、当該ヒューズ抵抗ＨＲが電極Ｍ１〜Ｍ４の組と平面的に重なるように、図の左右方向に延在する構成を有している。実施の形態７のヒューズ抵抗ＨＲＭ（抵抗シリコン部ＲＳ：図５参照）は実施の形態１と同様に多結晶シリコンからなるが、これが電極Ｍ１〜Ｍ４の組の真下に延びることにより、当該電極Ｍ１〜Ｍ４の組の真下のヒューズ抵抗ＨＲＭは電極Ｍ１〜Ｍ４と同様にＭＩＭキャパシタＭＭを構成する電極Ｍ０と同等のものとして配置される。なお図示されないが、コンタクトＣＴにより高電位電極部ＶＨ、電極Ｍ１〜Ｍ４の組と電気的に接続されるヒューズ抵抗ＨＲについても、同様に電極Ｍ１〜Ｍ４の組の真下にまで延在する構成を有してもよい。

【0105】

したがって実施の形態７においては、ヒューズ抵抗ＨＲＭが、ＭＩＭキャパシタＭＭの低電位電極ＭＬまたは高電位電極ＭＨとして配置されている。ヒューズ抵抗ＨＲＭは実施の形態１のヒューズ抵抗ＨＲと同様に、素子分離絶縁膜ＦＯの上面に接するように形成されている。

【0106】

ヒューズ抵抗ＨＲＭのうち、特に図２８の左側のコンタクトＣＴと右側のコンタクトＣＴとに挟まれた領域（概ね電極部ＶＬ，ＶＨとＭＩＭキャパシタＭＭとの間の領域）は、電流が流れた際に自己選択的に溶断される領域である。この領域における平面形状は、たとえば図２３〜図２７のヒューズ抵抗ＨＲの平面形状と同様であってもよいが、特に図２９および図３０のように、一部の領域において他の領域に比べて幅が狭くなった平面形状であることが特に好ましい。図２９は図２４と、図３０は図２５と、ほぼ同様の平面形状である。

【0107】

図３１は、図２８において説明したＭＩＭキャパシタＭＭとその周辺部をより詳細に示しており、実施の形態１の図５に対応する。図２８に示すＭＩＭキャパシタＭＭは、図３１中点線矩形で囲んだＭＩＭキャパシタＭＭに相当する。図３１を参照して、実施の形態７のヒューズ抵抗ＨＲＭはより詳細には、概ね電極部ＶＬ，ＶＨとＭＩＭキャパシタＭＭとの間の領域においては高抵抗シリコン部ＲＳ１と高抵抗シリコン保護膜ＰＴとが配置され、概ねＭＩＭキャパシタＭＭの電極Ｍ１〜Ｍ４の真下の領域においては低抵抗シリコン部ＲＳ２とシリサイド層ＳＣとからなる電極Ｍ０が形成されている。ただしコンタクトＣＴ、ビアＶ１〜Ｖ３の真下においては、低抵抗シリコン部ＲＳ２とシリサイド層ＳＣとが形成されている。低抵抗シリコン部ＲＳ２としての電極Ｍ０と電極Ｍ１〜Ｍ４の組とは、コンタクトＣＴにより接続されている。

【0108】

低抵抗シリコン部ＲＳ２としての電極Ｍ０は、図２８および図３１のように低電位電極部ＶＬに接続される場合には低電位電極ＭＬとして機能し、また高電位電極部ＶＨに接続される場合には高電位電極ＭＨとして機能する。

【0109】

また低抵抗シリコン部ＲＳ２としての電極Ｍ０は、高抵抗シリコン部ＲＳ１と同様に、ＭＯＳトランジスタＧＴのゲート電圧印加部ＧＥと同一の層として、ゲート電圧印加部ＧＥと同時に形成されている。

【0110】

実施の形態７のようにヒューズ抵抗ＨＲＭの一部をＭＩＭキャパシタＭＭの電極として用いることにより、より多くの数のＭＩＭキャパシタＭＭを形成することができる。したがって半導体装置ＤＥＶの素子面積の利用効率を向上することができる。

【0111】

（参考例）
図３２は実施の形態１の図４に相当する概略断面図である。図３２を参照して、これら各図の構成は、基本的に図３および図４の構成と同様であるが、ヒューズ抵抗ＨＲＡ（抵抗部）が多結晶シリコンの代わりにアルミニウムなどの、配線（電極）Ｍ１〜Ｍ４と同一の金属材料により形成されている。このアルミニウムなどの（金属）材料により形成されたヒューズ抵抗ＨＲＡは、実施の形態１のヒューズ抵抗ＨＲと同様に、電流が流れる際に溶断されるように、電極Ｍ１〜Ｍ４や電極部ＶＬ，ＶＨなどとは電気抵抗の値が異なる構成となっている。具体的には、たとえば図３３および図３４に示すように一部の領域における幅が他の領域における幅よりも狭くなっており、このことにより幅が狭い領域の電気抵抗を、他の領域やアルミニウムの配線などの電気抵抗に比べて大きくし、溶断が起こりやすい構成となっている。

【0112】

以上の構成とすることにより、ヒューズ抵抗ＨＲＡを多結晶シリコンの代わりに（アルミニウムなどの）金属材料とすることができる。

【0113】

最後に図３５を参照しながら、一実施の形態の要点について説明する。
図３５を参照して、一実施の形態の半導体装置は、主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面上に形成されたＭＩＭキャパシタＭＭと、ＭＩＭキャパシタＭＭの電極に電位を供給するための電極部ＶＬ，ＶＨとを有している。

【0114】

電極部ＶＬは比較的低い電位を供給する電極部であり、電極部ＶＨは（電極部ＶＬよりも）比較的高い電位を供給する電極部である。ＭＩＭキャパシタＭＭは、電極部ＶＬと接続されることにより比較的低い電位が印加される低電位電極ＭＬと、電極部ＶＨと接続されることにより比較的高い電位が印加される高電位電極ＭＨとを有している。低電位電極ＭＬと高電位電極ＭＨと、両者の間の層間絶縁膜ＩＩとによりＭＩＭキャパシタＭＭが形成される。半導体基板ＳＵＢの主表面に沿う方向に関する互いに隣り合う１対の低電位電極ＭＬと高電位電極ＭＨとの少なくとも一方と、電極部ＶＬ，ＶＨとの接続は、多結晶シリコンからなるヒューズ抵抗ＨＲによりなされる。このヒューズ抵抗ＨＲは、電流が流れることにより溶断され、これが接続される電極ＭＬ，ＭＨにより形成されるキャパシタＭＭのみを不使用とすることが可能な構成となっている。

【0115】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0116】

ＣＴ コンタクト、ＤＥＶ 半導体装置、ＦＮ 異物、ＦＯ 素子分離絶縁膜、ＨＲ，ＨＲＡ，ＨＲＭ ヒューズ抵抗、ＩＩ 層間絶縁膜、Ｍ０，Ｍ１，Ｍ２，Ｍ３，Ｍ４ 電極、ＭＨ 高電位電極、ＭＬ 低電位電極、ＭＭ ＭＩＭキャパシタ、ＭＳ 主表面、ＭＴ トランジスタ、ＮＷＲ ｎ型ウェル領域、ＰＳＲ ｐ^-領域、ＰＴ 高抵抗シリコン保護膜、ＰＷＲ ｐ型ウェル領域、ＲＳ 抵抗シリコン部、ＲＳ１ 高抵抗シリコン部、ＲＳ２ 低抵抗シリコン部、ＳＣ シリサイド層、ＳＵＢ 半導体基板、ＳＷ１，ＳＷ２ 側壁絶縁膜、Ｖ１，Ｖ２，Ｖ３，Ｖ４ ビア、ＶＨ 高電位電極部、ＶＬ 低電位電極部。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】