特許 5964091 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5964091

(24)【登録日】2016年7月8日

(45)【発行日】2016年8月3日

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20160721BHJP

   H01L 29/78 20060101ALI20160721BHJP

   H01L 21/8238 20060101ALI20160721BHJP

   H01L 27/092 20060101ALI20160721BHJP

   H01L 21/8234 20060101ALI20160721BHJP

   H01L 27/088 20060101ALI20160721BHJP

【ＦＩ】

   H01L29/78 301X

   H01L29/78 301Y

   H01L27/08 321E

   H01L27/08 102B

【請求項の数】11

【全頁数】21

(21)【出願番号】特願2012-54170(P2012-54170)

(22)【出願日】2012年3月12日

(65)【公開番号】特開2013-187521(P2013-187521A)

(43)【公開日】2013年9月19日

【審査請求日】2014年8月8日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】佐山 弘和

【審査官】 小堺 行彦

(56)【参考文献】

【文献】 特表２０１１−５１４６７５（ＪＰ，Ａ）

【文献】 特開２００２−３５３４４１（ＪＰ，Ａ）

【文献】 特開平０８−３３０４４４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００３／００４０１６０（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１０／０１４８２５６（ＵＳ，Ａ１）

【文献】 米国特許第０５１３２２３５（ＵＳ，Ａ）

【文献】 米国特許出願公開第２０１１／０１０１４２５（ＵＳ，Ａ１）

【文献】 特開２００９−１５２３７１（ＪＰ，Ａ）

【文献】 特開２００６−１２８６４０（ＪＰ，Ａ）

【文献】 特開２００４−０３１８０４（ＪＰ，Ａ）

【文献】 R. Souge et al.，Integration of Isolated RF-LDMOS Transistors in a 0.25 μm SiGe:C BICMOS Process，Bipolar/BiCMOS Circuits and Technology Meeting (BCTM)，２０１１年１０月 ９日，pp.162-165

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２７／０９２

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

主表面を有し、かつ内部にｐ型領域を有する半導体基板に、高耐圧ｐチャネル型トランジスタを有する半導体装置であり、
前記高耐圧ｐチャネル型トランジスタは、
前記半導体基板内であって前記ｐ型領域の前記主表面側に配置されたｎ型埋め込み層と、
前記ｐ型領域上であって前記主表面に形成された、ドレイン電極を取り出すための第１のｐ型不純物領域と、
前記ｐ型領域上であって前記主表面に形成された、ソース電極を取り出すための第２のｐ型不純物領域と、
前記第１のｐ型不純物領域の直下に配置され、前記ｎ型埋め込み層と接するように配置された局所ｎ型埋め込み領域とを備え、
前記高耐圧ｐチャネル型トランジスタは前記半導体基板に複数形成されており、
前記高耐圧ｐチャネル型トランジスタは、前記第２のｐ型不純物領域を取り囲むように前記主表面に形成されたｎ型ウェル領域を含み、
前記局所ｎ型埋め込み領域は、前記主表面に沿う方向に関して前記第１のｐ型不純物領域を介して対向配置されている前記ｎ型ウェル領域同士を接続する、半導体装置。

【請求項2】

前記半導体基板には高耐圧ｎチャネル型トランジスタをさらに有し、
前記高耐圧ｎチャネル型トランジスタは、前記高耐圧ｐチャネル型トランジスタの前記ｎ型埋め込み層と同一の層としてのｎ型半導体層を含んでいる、請求項１に記載の半導体装置。

【請求項3】

前記局所ｎ型埋め込み領域は、平面視において前記第１のｐ型不純物領域と重なり同じ平面形状を有している、請求項１に記載の半導体装置。

【請求項4】

前記第１のｐ型不純物領域および前記局所ｎ型埋め込み領域は、前記主表面に沿う方向に関して前記第１のｐ型不純物領域を介して対向配置されている前記ｎ型ウェル領域内に部分的に入り込み接触するように前記ｎ型ウェル領域同士を接続する、請求項１に記載の半導体装置。

【請求項5】

前記局所ｎ型埋め込み領域は、前記ｎ型埋め込み層よりも前記主表面側に存在する、請求項１に記載の半導体装置。

【請求項6】

主表面を有し、かつ内部にｐ型領域を有する半導体基板に、高耐圧ｐチャネル型トランジスタを有する半導体装置の製造方法であり、
前記高耐圧ｐチャネル型トランジスタを形成する工程は、
主表面を有し、かつ内部にｐ型領域を有する半導体基板を準備する工程と、
前記半導体基板内の前記ｐ型領域の前記主表面側に、ｎ型埋め込み層を形成する工程と、
前記ｐ型領域上であって前記主表面に、ドレイン電極を取り出すための第１のｐ型不純物領域を形成する工程と、
前記ｐ型領域上であって前記主表面に、ソース電極を取り出すための第２のｐ型不純物領域を形成する工程と、
前記第１のｐ型不純物領域の直下に、前記ｎ型埋め込み層と接するように局所ｎ型埋め込み領域を形成する工程とを備え、
前記第１のｐ型不純物領域を形成する工程と前記局所ｎ型埋め込み領域を形成する工程とは同一のマスクを用いてなされ、
前記高耐圧ｐチャネル型トランジスタは前記半導体基板に複数形成され、
前記高耐圧ｐチャネル型トランジスタは、前記第２のｐ型不純物領域を取り囲むように前記主表面にｎ型ウェル領域を含むように形成され、
前記局所ｎ型埋め込み領域は、前記主表面に沿う方向に関して前記第１のｐ型不純物領域を介して対向配置されている前記ｎ型ウェル領域同士を接続するように形成される、半導体装置の製造方法。

【請求項7】

前記半導体基板には、前記高耐圧ｐチャネル型トランジスタの前記ｎ型埋め込み層と同一の層としてのｎ型半導体層を含む高耐圧ｎチャネル型トランジスタをさらに有し、
前記高耐圧ｎチャネル型トランジスタの前記ｎ型半導体層を形成する工程は前記高耐圧ｐチャネル型トランジスタの前記ｎ型埋め込み層を形成する工程と同時になされる、請求項６に記載の半導体装置の製造方法。

【請求項8】

前記局所ｎ型埋め込み領域はイオン注入法により形成される、請求項７に記載の半導体装置の製造方法。

【請求項9】

前記第１のｐ型不純物領域はイオン注入法により形成される、請求項７に記載の半導体装置の製造方法。

【請求項10】

前記ｎ型埋め込み層はイオン注入法により形成される、請求項７に記載の半導体装置の製造方法。

【請求項11】

前記第１のｐ型不純物領域および前記局所ｎ型埋め込み領域は、前記主表面に沿う方向に関して前記第１のｐ型不純物領域を介して対向配置されている前記ｎ型ウェル領域内に部分的に入り込み接触するように前記ｎ型ウェル領域同士を接続するように形成される、請求項６に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置およびその製造方法に関し、特に高耐圧トランジスタを有する半導体装置に好適に利用できるものである。

【背景技術】

【0002】

たとえば数十ボルト以上の高電圧をドレイン領域に印加して使用するＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が、特開２００８−４６４９号公報（特許文献１）に開示されている。上記公報においては、半導体基板とその上の半導体層との間に埋め込み層が形成されている。上記埋め込み層は、縦方向（上下方向）に発生する寄生バイポーラトランジスタの動作を抑制するために、上記寄生バイポーラトランジスタのベースに相当する埋め込み層の濃度を十分濃くしている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００８−４６４９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかし上記公報においては、埋め込み層を形成するためのフォトマスク（加工用マスク）が他の領域を形成するためのフォトマスクとは別に１枚必要となり、また半導体層をエピタキシャル成長により形成するため、これらの工程によりコスト高となる可能性がある。したがって、寄生バイポーラトランジスタの動作を抑制し、耐圧の高いＭＯＳＦＥＴを製造するにあたり、コストを削減することを考慮する余地がある。

【0005】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0006】

一実施の形態によれば、半導体装置に含まれる高耐圧ｐチャネル型トランジスタは、半導体基板内であってｐ型領域の主表面側（上側）に配置されたｎ型埋め込み層と、ドレイン領域を取り出すための第１のｐ型不純物領域の直下に配置され、ｎ型埋め込み層と接するように配置された局所ｎ型埋め込み領域とを備える。高耐圧ｐチャネル型トランジスタは半導体基板に複数形成されている。高耐圧ｐチャネル型トランジスタは、ソース電極を取り出すための第２のｐ型不純物領域を取り囲むように主表面に形成されたｎ型ウェル領域を含む。局所ｎ型埋め込み領域は、主表面に沿う方向に関して第１のｐ型不純物領域を介して対向配置されているｎ型ウェル領域同士を接続する。

【0007】

他の実施の形態によれば、高耐圧ｐチャネル型トランジスタを有する半導体装置の製造方法において、半導体基板内のｐ型領域の主表面側（上側）にｎ型埋め込み層を形成する工程と、ドレイン領域を取り出すための第１のｐ型不純物領域の直下に、ｎ型埋め込み層と接するように局所ｎ型埋め込み領域を形成する工程とを備える。第１のｐ型不純物領域を形成する工程と局所ｎ型埋め込み領域を形成する工程とは同一のマスクを用いてなされる。高耐圧ｐチャネル型トランジスタは半導体基板に複数形成される。高耐圧ｐチャネル型トランジスタは、第２のｐ型不純物領域を取り囲むように主表面にｎ型ウェル領域を含むように形成される。局所ｎ型埋め込み領域は、主表面に沿う方向に関して第１のｐ型不純物領域を介して対向配置されているｎ型ウェル領域同士を接続するように形成される。

【発明の効果】

【0008】

一実施の形態によれば、局所ｎ型埋め込み領域により、寄生バイポーラトランジスタのベースに相当する領域が厚くなるため、寄生バイポーラトランジスタの動作を抑制する効果を高めることができる。

【0009】

他の実施の形態によれば、局所ｎ型埋め込み領域を形成するための追加のフォトマスクが不要となり、当該半導体装置の製造コストを削減することができる。

【図面の簡単な説明】

【0010】

【図1】本実施の形態１に係る半導体装置の概略平面図である。

【図2】本実施の形態１に係る、図１の高耐圧アナログＩ／Ｏ回路の形成領域におけるＭＯＳＦＥＴの配置およびその構成を示す概略断面図である。

【図3】図２の「ＩＩＩ」で示す領域の構成の一部（第１のｐ型不純物領域としてのｐ型不純物領域ＰＲを除く）を示す概略平面図である。

【図4】図２の「ＩＶ」で示す領域における不純物濃度を示す濃度プロファイルである。

【図5】本実施の形態１の製造方法の第１工程における、図２が示す領域を示す概略断面図である。

【図6】本実施の形態１の製造方法の第２工程における、図２が示す領域を示す概略断面図である。

【図7】本実施の形態１の製造方法の第３工程における、図２が示す領域を示す概略断面図である。

【図8】本実施の形態１の製造方法の第４工程における、図２が示す領域を示す概略断面図である。

【図9】本実施の形態１の製造方法の第５工程における、図２が示す領域を示す概略断面図である。

【図10】本実施の形態１の製造方法の第６工程における、図２が示す領域を示す概略断面図である。

【図11】本実施の形態１の製造方法の第７工程における、図２が示す領域を示す概略断面図である。

【図12】本実施の形態１の製造方法の第８工程における、図２が示す領域を示す概略断面図である。

【図13】本実施の形態１の製造方法の第９工程における、図２が示す領域を示す概略断面図である。

【図14】本実施の形態１の製造方法の第１０工程における、図２が示す領域を示す概略断面図である。

【図15】本実施の形態１に対する関連技術としての、高耐圧アナログＩ／Ｏ回路の形成領域におけるＭＯＳＦＥＴの配置およびその構成を示す概略断面図である。

【図16】局所ｎ型埋め込み領域を形成するためのイオン注入エネルギと基板漏れ電流割合および耐圧との関係を示すグラフ（Ａ）と、局所ｎ型埋め込み領域を形成するためのイオン注入量と基板漏れ電流割合および耐圧との関係を示すグラフ（Ｂ）とである。

【図17】本実施の形態３に係る、高耐圧アナログＩ／Ｏ回路の形成領域におけるＭＯＳＦＥＴの配置およびその構成を示す概略断面図である。

【図18】本実施の形態４に係る、高耐圧アナログＩ／Ｏ回路の形成領域におけるＭＯＳＦＥＴの配置およびその構成を示す概略断面図である。

【発明を実施するための形態】

【0011】

以下、本実施の形態について図に基づいて説明する。
（実施の形態１）
まず半導体基板ＳＵＢの主表面における各素子形成領域の配置について図１を用いて説明する。

【0012】

図１を参照して、本実施の形態の半導体装置ＤＥＶは、半導体基板ＳＵＢの主表面に、たとえば高耐圧アナログＩ／Ｏ回路の形成領域と、低電圧ロジック回路の形成領域と、低電圧アナログ回路の形成領域と、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の形成領域とを有している。

【0013】

上記の高耐圧アナログＩ／Ｏ回路は、通常よりも高い駆動電圧を印加して使用することが可能な、電源回路と低電圧ロジック回路などとの間で電気信号を入出力する回路である。低電圧ロジック回路とは、たとえば複数のＭＩＳトランジスタなどにより構成された論理回路などの制御回路を有しており、デジタル信号を用いて演算する回路である。低電圧アナログ回路とは、低電圧ロジック回路と同様の低電圧にて駆動するが、アナログ信号を用いて演算する回路である。ＳＲＡＭにはＭＩＳトランジスタが複数個含まれており、当該半導体装置内でのデータの記憶素子として用いられる。この他に図示されないが、当該半導体装置には、たとえば電源回路の形成領域なども有している。当該電源回路は、上記の各回路を起動するための電源電圧を供給するためのものである。

【0014】

図２は、図１中のＩＩ−ＩＩ線に沿う領域の概略断面図である。図１の高耐圧アナログＩ／Ｏ回路には、たとえば図２の断面図に示すようないわゆる高耐圧ｐＭＯＳＦＥＴ（高耐圧ｐチャネル型トランジスタ）を有している。ここで高耐圧ｐＭＯＳＦＥＴとは、たとえば１０Ｖ以上の高いドレイン電圧の耐圧を有する、ｐチャネル型のＭＯＳトランジスタを意味する。

【0015】

図２を参照して、図１の高耐圧アナログＩ／Ｏ回路の形成領域には、高耐圧ｐＭＯＳＦＥＴと高耐圧ｎＭＯＳＦＥＴ（高耐圧ｎチャネル型トランジスタ）とを有している。高耐圧ｎＭＯＳＦＥＴは、高耐圧ｐＭＯＳＦＥＴと同様に、たとえば１０Ｖ以上の高いドレイン電圧の耐圧を有する、ｎチャネル型のＭＯＳトランジスタを意味する。

【0016】

高耐圧ｐＭＯＳＦＥＴは、ｎ型埋め込み層ＮＩ（第１のｎ型半導体層）と、局所ｎ型埋め込み領域ＲＢＮと、ｎ型ウェル領域ＬＮＷと、高耐圧用ｐ型ドリフト層ＨＰＤＦ（第１のｐ型不純物領域）と、ｎ型不純物領域ＮＲと、ｐ型不純物領域ＰＲと、ゲート電極Ｇと、素子分離絶縁膜ＬＳとを主に有している。これらはたとえばシリコンの単結晶からなりｐ型不純物を含むｐ型領域ＰＳＲを有する半導体基板ＳＵＢに形成されている。図３を参照して、これらの各領域は基本的に図２の紙面奥行き方向に延在する。

【0017】

ｐ型領域ＰＳＲは、シリコンの単結晶の内部にたとえばボロンなどのｐ型の不純物イオンが導入されてなる不純物領域である。ｎ型埋め込み層ＮＩは、半導体基板ＳＵＢの内部に埋め込まれるように配置された、たとえばリンなどのｎ型の不純物イオンを含む不純物領域である。ｎ型埋め込み層ＮＩは、ｐ型領域ＰＳＲに対して半導体基板ＳＵＢの主表面ＭＳ側（すなわちｐ型領域ＰＳＲの上側）に配置されている。ｎ型埋め込み層ＮＩはたとえばｐ型領域ＰＳＲの上側に接するように配置されている。ｎ型埋め込み層ＮＩは、半導体基板ＳＵＢの内部においてｐ型領域ＰＳＲと、ｐ型領域ＰＳＲに対して半導体基板ＳＵＢの主表面ＭＳ側におけるｐ型不純物領域（高耐圧用ｐ型ドリフト層ＨＰＤＦなど）とを電気的に分離するためのｎ型半導体層である。

【0018】

ｐ型不純物領域ＰＲおよび高耐圧用ｐ型ドリフト層ＨＰＤＦは、ｐ型領域ＰＳＲと同様にｐ型の不純物イオンが導入されてなる。ｐ型不純物領域ＰＲおよびその周囲を取り囲むように形成された高耐圧用ｐ型ドリフト層ＨＰＤＦは、いずれも半導体基板ＳＵＢの主表面ＭＳに形成された、ドレイン電極Ｄを取り出すための領域（第１のｐ型不純物領域）である。ｐ型ドリフト層ＨＰＤＦにおけるｐ型不純物の濃度は、ｐ型領域ＰＳＲにおけるｐ型不純物の濃度よりも高く、ｐ型ドリフト層ＨＰＤＦが取り囲む（ドレイン電極Ｄを取り出すための）ｐ型不純物領域ＰＲにおけるｐ型不純物の濃度よりも低いことが好ましい。

【0019】

高耐圧用ｐ型ドリフト層ＨＰＤＦは、これが取り囲むｐ型不純物領域ＰＲとｐ型領域ＰＳＲとの間の電気的接続をより滑らかにするために主表面ＭＳに形成される領域である。高耐圧用ｐ型ドリフト層ＨＰＤＦが配置されることにより、ドレイン電極Ｄに高電圧が印加されたとしても、高耐圧用ｐ型ドリフト層ＨＰＤＦおよびその近傍における電界が極度に高くなることに伴う不具合の発生を抑制することができる。

【0020】

また半導体基板ＳＵＢの主表面ＭＳには、ソース電極Ｓを取り出すための領域（第２のｐ型不純物領域）としてのｐ型不純物領域ＰＲが併せて形成されている。これらのドレイン電極Ｄ、ソース電極Ｓを取り出す不純物領域およびゲート電極Ｇにより、高耐圧ｐＭＯＳＦＥＴとしてのｐ型トランジスタＰＴＲが形成される。したがって図２においてはｐ型トランジスタＰＴＲが２台図示されており、２台のｐ型トランジスタＰＴＲはドレイン電極Ｄならびにドレイン電極Ｄを取り出すｐ型不純物領域ＰＲおよび高耐圧用ｐ型ドリフト層ＨＰＤＦを共有している。

【0021】

なお２台のｐ型トランジスタＰＴＲのゲート電極Ｇは、たとえばシリコン酸化膜からなるゲート絶縁膜ＧＩと、電圧を印加するゲート電圧印加部ＧＥと、たとえばシリコン酸化膜からなる側壁絶縁膜ＳＷとにより構成される。

【0022】

半導体基板ＳＵＢの主表面ＭＳには、ｎ型ウェル領域ＬＮＷが形成され、主表面ＭＳにおいてｎ型ウェル領域ＬＮＷが形成される領域の一部には、ソース電極Ｓを取り出すためのｐ型不純物領域ＰＲおよびベース電位Ｂを取り出すｎ型不純物領域ＮＲが形成されている。つまりｎ型ウェル領域ＬＮＷはソース電極Ｓを取り出すｐ型不純物領域ＰＲおよびベース電位Ｂを取り出すｎ型不純物領域ＮＲの周囲を取り囲むように、主表面ＭＳに形成されている。なおｎ型ウェル領域ＬＮＷおよびｎ型不純物領域ＮＲは、ｎ型埋め込み層ＮＩと同様にｎ型の不純物イオンが導入されてなる。

【0023】

ベース電位Ｂを取り出すｎ型不純物領域ＮＲは、ベース電位Ｂとｎ型ウェル領域ＬＮＷとを電気的に接続することにより、ｎ型ウェル領域ＬＮＷにおける電位を固定する役割を有する。図３を参照して、ベース電位Ｂを取り出すｎ型不純物領域ＮＲは、たとえば（１対の）ｐ型トランジスタＰＴＲを平面視において取り囲むように配置されることが好ましい。

【0024】

ｎ型ウェル領域ＬＮＷは、ゲート電極Ｇの真下の少なくとも一部の領域を含むように配置されることが好ましい。このようにすれば、主表面ＭＳおよびその近傍におけるｎ型ウェル領域ＬＮＷのうち、特にドレイン電極Ｄとソース電極Ｓとに挟まれた領域の少なくとも一部において、ｐ型トランジスタＰＴＲの電界効果を起こすチャネル領域が形成される。この電界効果は、当該チャネル領域の真上のゲート電極Ｇ（ゲート電圧印加部ＧＥ）に印加される電圧により引き起こされる。

【0025】

素子分離絶縁膜ＬＳは、隣接する複数のｐ型トランジスタＰＴＲ同士を電気的に分離するために、たとえば主表面ＭＳのうちベース電位Ｂとソース電極Ｓとの間に挟まれた領域の少なくとも一部に、たとえばシリコン酸化膜により形成される絶縁膜である。素子分離絶縁膜ＬＳはたとえばいわゆるＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成される。

【0026】

また素子分離絶縁膜ＬＳは、たとえば主表面ＭＳにおいて、ｐ型トランジスタＰＴＲのゲート電極Ｇとドレイン電極Ｄとの間に挟まれた領域の少なくとも一部（たとえば側壁絶縁膜ＳＷの真下）に形成されることが好ましい。この領域に形成される素子分離絶縁膜ＬＳは、たとえばｎ型ウェル領域ＬＮＷの主表面ＭＳおよびその近傍にイオン注入法により形成されるｐ型トランジスタＰＴＲのチャネル領域の不純物濃度が極度に低い領域の発生を抑制する。当該不純物濃度が低い領域は、電界効果を低下させ、ゲート電極Ｇの閾値電圧が非常に高くなる不具合を誘発する可能性がある。このため、当該不純物濃度が低い領域となる可能性が高い領域に素子分離絶縁膜ＬＳを形成することにより、ゲート電極Ｇの真下において閾値電圧が高い領域を実質的に消滅させ、高耐圧ｐＭＯＳＦＥＴのドレイン電流や信頼性が低下するなどの不具合の発生を抑制することができる。

【0027】

一方、高耐圧ｎＭＯＳＦＥＴは、ｎ型埋め込み層ＮＩ（第２のｎ型半導体層）と、ｎ型ウェル領域ＬＮＷと、ｐ型ウェル領域ＬＰＷと、低濃度ｎ型領域ＮＮＲと、ｎ型不純物領域ＮＲと、ｐ型不純物領域ＰＲと、ゲート電極Ｇと、素子分離絶縁膜ＬＳとを主に有している。これらは高耐圧ｐＭＯＳＦＥＴが形成される半導体基板ＳＵＢと同一のｐ型領域ＰＳＲを有する半導体基板ＳＵＢに形成されている。ｐ型ウェル領域ＬＰＷはｐ型領域ＰＳＲなどと同様にｐ型の不純物イオンが導入されてなり、低濃度ｎ型領域ＮＮＲはｎ型不純物領域ＮＲなどと同様にｎ型の不純物イオンが導入されてなる。

【0028】

高耐圧ｎＭＯＳＦＥＴのｐ型領域ＰＳＲおよびｎ型埋め込み層ＮＩは、高耐圧ｐＭＯＳＦＥＴのｐ型領域ＰＳＲおよびｎ型埋め込み層ＮＩと共通のものとなっている。すなわち高耐圧ｎＭＯＳＦＥＴのｐ型領域ＰＳＲは高耐圧ｐＭＯＳＦＥＴのｐ型領域ＰＳＲと同一の層として存在し、高耐圧ｎＭＯＳＦＥＴのｎ型埋め込み層ＮＩは高耐圧ｐＭＯＳＦＥＴのｎ型埋め込み層ＮＩと同一の層として存在する。

【0029】

ドレイン電極Ｄを取り出すための領域は、半導体基板ＳＵＢの主表面ＭＳに形成されたｎ型不純物領域ＮＲおよびその周囲を取り囲むように形成された低濃度ｎ型領域ＮＮＲである。低濃度ｎ型領域ＮＮＲにおけるｎ型不純物の濃度は、ｎ型ウェル領域ＬＮＷにおけるｎ型不純物の濃度よりも高く、ｎ型不純物領域ＮＲにおけるｎ型不純物の濃度よりも低いことが好ましい。このような構成により、ドレイン電極Ｄに高電圧が印加されたとしても、ｎ型不純物領域ＮＲおよびその近傍における電界が極度に高くなることに伴う不具合の発生を抑制することができる。なお、ソース電極Ｓを取り出すための領域においても、ｎ型不純物領域ＮＲおよびその周囲を取り囲むように形成された低濃度ｎ型領域ＮＮＲを有してもよい。

【0030】

これらのドレイン電極Ｄ、ソース電極Ｓを取り出す不純物領域およびゲート電極Ｇにより、高耐圧ｎＭＯＳＦＥＴとしてのｎ型トランジスタＮＴＲが形成される。

【0031】

さらにベース電位Ｂを取り出すｐ型不純物領域ＰＲは、ベース電位Ｂとｐ型ウェル領域ＬＰＷとを電気的に接続することにより、ｐ型ウェル領域ＬＰＷにおける電位を固定する役割を有する。

【0032】

局所ｎ型埋め込み領域ＲＢＮは、高耐圧ｐＭＯＳＦＥＴにおいて、ドレイン電極Ｄを取り出すための第１のｐ型不純物領域の直下、すなわち第１のｐ型不純物領域のｐ型領域ＰＳＲ側に配置された領域である。この局所ｎ型埋め込み領域ＲＢＮは、第１のｐ型不純物領域のなかでも特にｐ型不純物領域ＰＲの直下に配置されることが好ましいが、第１のｐ型不純物領域を構成するｐ型不純物領域ＰＲと高耐圧用ｐ型ドリフト層ＨＰＤＦとの双方の直下に配置されてもよい。

【0033】

局所ｎ型埋め込み領域ＲＢＮは、上記のようにドレイン電極Ｄを取り出すための第１のｐ型不純物領域の直下を含むように配置されてもよいが、平面視において当該第１のｐ型不純物領域と重なるように（たとえば第１のｐ型不純物領域と同一の平面形状となり第１のｐ型不純物領域とほぼ完全に重なるように）配置されてもよい。局所ｎ型埋め込み領域ＲＢＮは、第１のｐ型不純物領域のなかでも特にｐ型不純物領域ＰＲと同一の平面形状となるように配置されてもよいし、第１のｐ型不純物領域を構成するｐ型不純物領域ＰＲと高耐圧用ｐ型ドリフト層ＨＰＤＦとの双方を合わせた領域（つまり平面視における高耐圧用ｐ型ドリフト層ＨＰＤＦと等しい）と同一の平面形状となるように配置されてもよい。

【0034】

図４のグラフの横軸（深さ）は、図２の半導体基板ＳＵＢの内部における、半導体基板ＳＵＢの主表面ＭＳからの図２の上下方向に関する距離の相対量を示し、図４のグラフの縦軸（濃度）は、当該深さの領域における不純物（ｐ型不純物領域におけるボロンまたはｎ型不純物領域におけるリン）の濃度の相対量を示している。

【0035】

図２の局所ｎ型埋め込み領域ＲＢＮとは、局所ｎ型埋め込み領域ＲＢＮを形成するために導入された不純物であるリンの濃度が、他の領域を形成するために導入された不純物（たとえばｎ型埋め込み層ＮＩを形成するためのリン、または高耐圧用ｐ型ドリフト層ＨＰＤＦを形成するためのボロン）およびｐ型領域ＰＳＲにおけるｐ型不純物の濃度よりも高い領域をいうものとする。同様に、図２の高耐圧用ｐ型ドリフト層ＨＰＤＦとは、これを形成するためのボロンの濃度が他のいずれの領域（ｐ型領域ＰＳＲを含む）を構成する不純物の濃度よりも高い領域をいうものとし、図２のｎ型埋め込み層ＮＩとは、これを形成するためのリンの濃度が他のいずれの領域（ｐ型領域ＰＳＲを含む）を構成する不純物の濃度よりも高い領域をいうものとする。図２に示す他のいずれの領域についても同様であり、当該領域を形成するために導入された不純物の濃度が他のいずれの領域用の不純物の濃度よりも高くなった領域をいうものとする。

【0036】

図２および図４を参照して、本実施の形態においては、局所ｎ型埋め込み領域ＲＢＮはｎ型埋め込み層ＮＩに対する主表面ＭＳ側、すなわち図２における上側（図４における左側）に配置される。特に本実施の形態においては、局所ｎ型埋め込み領域ＲＢＮのリンの濃度が最大となる位置は、ｎ型埋め込み層ＮＩのリンの濃度が最大となる位置よりも主表面ＭＳ側（図２の上側）であり、高耐圧用ｐ型ドリフト層ＨＰＤＦのボロンの濃度が最大となる位置よりもｐ型領域ＰＳＲ側（図２の下側）に配置される。図４においては局所ｎ型埋め込み領域ＲＢＮとｎ型埋め込み層ＮＩとの最大不純物濃度がほぼ等しくなっているが、局所ｎ型埋め込み領域ＲＢＮの最大不純物濃度の方がｎ型埋め込み層ＮＩの最大不純物濃度よりも高くなっていてもよい。

【0037】

また局所ｎ型埋め込み領域ＲＢＮは、ｎ型埋め込み層ＮＩと互いに接するように配置される。すなわち図４に示すように、局所ｎ型埋め込み領域ＲＢＮの濃度プロファイルとｎ型埋め込み層ＮＩとの濃度プロファイルとが互いに交わり合い、かつ図２に示すように、局所ｎ型埋め込み領域ＲＢＮとｎ型埋め込み層ＮＩとの間にｐ型領域ＰＳＲなどの他の領域を含まない。

【0038】

図２の断面図において、局所ｎ型埋め込み領域ＲＢＮは主表面ＭＳに沿う方向に関して局所ｎ型埋め込み領域ＲＢＮの両側に配置されるｎ型ウェル領域ＬＮＷと接するように形成されることが好ましい。言い換えれば図２の断面図において、局所ｎ型埋め込み領域ＲＢＮは、主表面ＭＳに沿う方向に関して隣接するｎ型ウェル領域ＬＮＷと接続するように（ｎ型ウェル領域ＬＮＷを橋渡しするように）配置されることが好ましい。局所ｎ型埋め込み領域ＲＢＮは、主表面ＭＳに沿う方向に関して第１のｐ型不純物領域（高耐圧用ｐ型ドリフト層ＨＰＤＦ）を介して（図２における高耐圧用ｐ型ドリフト層ＨＰＤＦの左側と右側とに）対向配置されているｎ型ウェル領域ＬＮＷ同士を接続する。さらに言い換えればｎ型ウェル領域ＬＮＷは、局所ｎ型埋め込み領域ＲＢＮと接するように、局所ｎ型埋め込み領域ＲＢＮを取り囲むことが好ましい。またｎ型ウェル領域ＬＮＷは、第１のｐ型不純物領域（高耐圧用ｐ型ドリフト層ＨＰＤＦ）と接するように、局所ｎ型埋め込み領域ＲＢＮを取り囲んでもよい。

【0039】

次に、本実施の形態の半導体装置の製造方法について、図５〜図１４を用いて説明する。

【0040】

図５を参照して、まず内部にたとえばｐ型の不純物を含むｐ型領域ＰＳＲを有する、シリコンの単結晶からなる半導体基板ＳＵＢが準備される。半導体基板ＳＵＢの一方の主表面ＭＳ上に、通常の写真製版技術（露光技術および現像技術）により、平面視において素子分離絶縁膜ＬＳが形成される領域が開口されたフォトレジストＰＨＲのパターンが形成される。

【0041】

図６を参照して、たとえば通常のＬＯＣＯＳ法やＳＴＩ法により、主表面ＭＳのうちフォトレジストＰＨＲの開口部にあたる領域に、たとえばシリコン酸化膜からなる素子分離絶縁膜ＬＳが形成される。

【0042】

次に図示されないが、上記フォトレジストＰＨＲを除去した後、主表面ＭＳのほぼ全面に、厚みがたとえば１０ｎｍ以上５０ｎｍ以下のシリコン酸化膜が形成される。再度図６を参照して、次に通常の写真製版技術により、平面視において高耐圧ｐ型ドリフト層ＨＰＤＦが形成される領域が開口されたフォトレジストＰＨＲのパターンが形成される。

【0043】

図７を参照して、通常のイオン注入法により、たとえばボロン（Ｂ）の不純物イオンが５０ｋｅＶ以上３００ｋｅＶ以下のエネルギで主表面ＭＳの上方から複数回注入される。その結果、高耐圧ｐ型ドリフト層ＨＰＤＦが形成される。さらに続いて、イオン注入法により、たとえばリン（Ｐ）の不純物イオンが５００ｋｅＶ以上２ＭｅＶ以下のエネルギで主表面ＭＳの上方から注入される。その結果、局所ｎ型埋め込み領域ＲＢＮが形成される。

【0044】

次に上記の（高耐圧ｐ型ドリフト層ＨＰＤＦおよび局所ｎ型埋め込み領域ＲＢＮを形成するために用いた）フォトレジストＰＨＲが除去された後、通常の写真製版技術により、平面視においてｎ型埋め込み層ＮＩが形成される領域が開口されたフォトレジストＰＨＲのパターンが形成される。

【0045】

図８を参照して、イオン注入法により、たとえばリン（Ｐ）の不純物イオンが１ＭｅＶ以上５ＭｅＶ以下のエネルギで主表面ＭＳの上方から注入される。その結果、半導体基板ＳＵＢ内のｐ型領域ＰＳＲの主表面ＭＳ側（上側）に、ｎ型埋め込み層ＮＩが形成される。ここでは、高耐圧ｐＭＯＳＦＥＴの領域のｎ型埋め込み層ＮＩ（第１のｎ型半導体層）と、高耐圧ｎＭＯＳＦＥＴの領域のｎ型埋め込み層ＮＩ（第２のｎ型半導体層）とが、同時に形成される。

【0046】

次に上記の（ｎ型埋め込み層ＮＩを形成するために用いた）フォトレジストＰＨＲが除去された後、通常の写真製版技術により、平面視においてｎ型ウェル領域ＬＮＷが形成される領域が開口されたフォトレジストＰＨＲのパターンが形成される。

【0047】

図９を参照して、イオン注入法により、たとえばリン（Ｐ）の不純物イオンが１５０ｋｅＶ以上２０００ｋｅＶ以下のエネルギで、さらにボロン（Ｂ）の不純物イオンが２０ｋｅＶ以上５０ｋｅＶ以下のエネルギで、主表面ＭＳの上方から注入される。その結果、ｎ型ウェル領域ＬＮＷが形成される。

【0048】

次に上記の（ｎ型ウェル領域ＬＮＷを形成するために用いた）フォトレジストＰＨＲが除去された後、通常の写真製版技術により、平面視においてｐ型ウェル領域ＬＰＷが形成される領域が開口されたフォトレジストＰＨＲのパターンが形成される。

【0049】

図１０を参照して、イオン注入法により、たとえばボロン（Ｂ）の不純物イオンが２０ｋｅＶ以上１０００ｋｅＶ以下のエネルギで、主表面ＭＳの上方から注入される。その結果、ｐ型ウェル領域ＬＰＷが形成される。

【0050】

次に上記の（ｐ型ウェル領域ＬＰＷを形成するために用いた）フォトレジストＰＨＲが除去された後、先に主表面ＭＳのほぼ全面に形成されたシリコン酸化膜が除去される。次に主表面ＭＳのほぼ全面に、通常の熱酸化法により、ゲート絶縁膜ＧＩを形成するための絶縁膜（１０ｎｍ以上５０ｎｍ以下のシリコン酸化膜）が形成され、当該絶縁膜ＧＩのほぼ全面を覆うように、通常のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート電圧印加部ＧＥを形成するための多結晶シリコン膜が形成される。

【0051】

さらに多結晶シリコン膜ＧＥ上に、通常の写真製版技術により、平面視において絶縁膜ＧＩおよび多結晶シリコン膜ＧＥが除去される領域が開口されたフォトレジストＰＨＲのパターンが形成される。

【0052】

図１１を参照して、図１０のフォトレジストＰＨＲのパターンをフォトマスクとして上記の絶縁膜ＧＩおよび多結晶シリコン膜ＧＥに対して通常のエッチングがなされ、ゲート絶縁膜ＧＩおよびゲート電圧印加部ＧＥが形成される。

【0053】

次に上記の（ゲート絶縁膜ＧＩなどを形成するために用いた）フォトレジストＰＨＲが除去された後、通常の写真製版技術により、平面視において低濃度ｎ型領域ＮＮＲが形成される領域およびゲート電圧印加部ＧＥと平面視において重なる領域が開口されたフォトレジストＰＨＲのパターンが形成される。

【0054】

図１２を参照して、イオン注入法により、たとえばリン（Ｐ）の不純物イオンが５０ｋｅＶ以上２００ｋｅＶ以下のエネルギで、主表面ＭＳの上方から注入される。その結果、低濃度ｎ型領域ＮＮＲが形成される。

【0055】

次に上記の（低濃度ｎ型領域ＮＮＲを形成するために用いた）フォトレジストＰＨＲが除去された後、主表面ＭＳのほぼ全面に、ゲート電圧印加部ＧＥなどの上側面を覆うようにシリコン酸化膜がたとえばＣＶＤ法により堆積される。このシリコン酸化膜の厚みは３０ｎｍ以上３００ｎｍ以下であることが好ましい。その後当該シリコン酸化膜がエッチバックされることにより、ゲート電圧印加部ＧＥおよびゲート絶縁膜ＧＩの側面を覆うように側壁絶縁膜ＳＷが形成される。以上によりゲート電極Ｇが形成される。

【0056】

図１３を参照して、通常の写真製版技術により、平面視においてｎ型不純物領域ＮＲが形成される領域が開口されたフォトレジストＰＨＲのパターンが形成される。

【0057】

図１４を参照して、イオン注入法により、たとえばヒ素（Ａｓ）の不純物イオンが３０ｋｅＶ以上７０ｋｅＶ以下のエネルギで、主表面ＭＳの上方から注入される。その結果、ｎ型不純物領域ＮＲが形成される。以上により高耐圧ｎＭＯＳＦＥＴのドレイン電極Ｄおよびソース電極Ｓを取り出す（ｎ型）不純物領域、ならびに高耐圧ｐＭＯＳＦＥＴのベース電位Ｂを取り出す（ｎ型）不純物領域が形成される。

【0058】

さらに上記の（ｎ型不純物領域ＮＲを形成するために用いた）フォトレジストＰＨＲが除去された後、通常の写真製版技術により、平面視においてｐ型不純物領域ＰＲが形成される領域が開口されたフォトレジストＰＨＲのパターンが形成される。その後イオン注入法により、たとえばフッ化ホウ素（ＢＦ₂）の不純物イオンが２０ｋｅＶ以上６０ｋｅＶ以下のエネルギで、主表面ＭＳの上方から注入される。その結果、再度図２を参照して、ｐ型不純物領域ＰＲが形成される。以上により高耐圧ｐＭＯＳＦＥＴのドレイン電極Ｄおよびソース電極Ｓを取り出す（ｐ型）不純物領域、ならびに高耐圧ｎＭＯＳＦＥＴのベース電位Ｂを取り出す（ｐ型）不純物領域が形成され、ｐ型トランジスタＰＴＲおよびｎ型トランジスタＮＴＲが形成される。

【0059】

なお上記のイオン注入法により不純物が注入されて各領域が形成された直後には、通常の熱処理がなされることにより、形成された各領域が安定な状態となる。また各図に示されないが、上記の各工程により、高耐圧ｐＭＯＳＦＥＴおよび高耐圧ｎＭＯＳＦＥＴのみならず、図１の低電圧ロジック回路などを構成するＭＯＳＦＥＴの各構成要素も同時に形成される。

【0060】

次に、本実施の形態の関連技術としての図１５を参照しながら、本実施の形態の作用効果について説明する。

【0061】

図１５を参照して、本実施の形態の関連技術としての図１５の高耐圧アナログＩ／Ｏ回路の形成領域には、図２と同様に高耐圧ｐＭＯＳＦＥＴと高耐圧ｎＭＯＳＦＥＴとを有している。しかし図１５においては、ｐ型トランジスタＰＴＲのドレイン電極Ｄを取り出すｐ型不純物領域ＰＲの直下に局所ｎ型埋め込み領域ＲＢＮが配置されていない点において、図１５の構成は図２の構成と異なっている。しかし他の点においては図１５の構成は図２の構成と同様であるため、図１５において図２と同様の構成要素については同様の参照符号を付し、その説明を繰り返さない。

【0062】

図１５の構成は、上記の本実施の形態と同様に、ｎ型埋め込み層ＮＩ、局所ｎ型埋め込み領域ＲＢＮ、ｎ型ウェル領域ＬＮＷ、高耐圧用ｐ型ドリフト層ＨＰＤＦなどがすべてイオン注入法により形成されている。このため、たとえば上記公報（特許文献１）のように半導体層をエピタキシャル成長により形成する場合に比べて製造コストを低減することができる。

【0063】

ところが、図１５に示すように、この構成においては、図の上下方向に並ぶ高耐圧用ｐ型ドリフト層ＨＰＤＦとその直下のｎ型埋め込み層ＮＩとその直下のｐ型領域ＰＳＲとの間で寄生ｐｎｐバイポーラトランジスタが発生することがある。特に、モータなどからドレイン電極Ｄを取り出す領域へ逆回生電流が流入してきた場合、この寄生ｐｎｐバイポーラトランジスタが動作すれば、上記逆回生電流の一部が当該バイポーラトランジスタのコレクタに相当するｐ型領域ＰＳＲ（半導体基板ＳＵＢ）の方へ漏れ電流として流れ、その結果当該ＭＯＳＦＥＴの周辺の素子が誤動作したり、ｐ型トランジスタＰＴＲが熱破壊したりする可能性がある。

【0064】

上記のｐ型領域ＰＳＲの方へ（図の下方へ）流れる漏れ電流を抑制するためには、当該バイポーラトランジスタのベースとして動作するｎ型埋め込み層ＮＩを高濃度化するか、ｎ型埋め込み層ＮＩの（図の上下方向の）厚みを大きくすることが好ましい。これらは、ｎ型埋め込み層ＮＩのイオン注入量を増やすか、ｎ型埋め込み層ＮＩを多段注入とすることにより実現できる。しかし図１５の構成において上記の処置をすれば、ｐ型トランジスタＰＴＲの寄生トランジスタの影響が減る代わりにｎ型トランジスタＮＴＲのソース電極Ｓを取り出すためのｎ型不純物領域ＮＲおよび低濃度ｎ型領域ＮＮＲと、その直下のｐ型ウェル領域ＬＰＷと、さらにその直下のｎ型埋め込み層ＮＩとの間に発生する寄生ｎｐｎバイポーラトランジスタの動作を促進することになる。これは当該ｎｐｎバイポーラトランジスタのエミッタとしてのｎ型埋め込み層ＮＩにおけるｎ型不純物の濃度が高くなったりｎ型埋め込み層ＮＩが厚くなったりするためである。ｎ型トランジスタＮＴＲの寄生バイポーラトランジスタが動作しやすくなるため、上記と同様に素子を誤動作させる可能性がある。

【0065】

上記の問題は、たとえばｐ型トランジスタＰＴＲのｎ型埋め込み層ＮＩのみを厚くしたり不純物濃度を増したりすることにより解消できるが、このようにするためには、追加でフォトマスクを１枚用意する必要があるため、製造コストを増加させる可能性がある。

【0066】

そこで本実施の形態（図２）のように、ｎ型埋め込み層ＮＩと接するように局所ｎ型埋め込み領域ＲＢＮを配置することにより、図１５の寄生ｐｎｐバイポーラトランジスタが動作しやすい領域において、ベースとしてのｎ型不純物領域が実質的に厚みを増すことになる。このため、当該領域において寄生ｐｎｐバイポーラトランジスタとしての動作が起こりにくくなる。したがって、本実施の形態の半導体装置は、寄生バイポーラトランジスタの動作に起因する周辺回路の誤動作およびｐ型トランジスタＰＴＲの熱破壊を抑制することができる。この効果は、局所ｎ型埋め込み領域ＲＢＮが高耐圧ｐ型トランジスタＰＴＲのドレイン電極Ｄを取り出す領域（ｐ型不純物領域ＰＲおよび高耐圧用ｐ型ドリフト層ＨＰＤＦ）の直下に（ドレイン電極Ｄを取り出す領域と平面視において重なる位置に）、ドレイン電極Ｄを取り出す領域と同じ平面形状を有するように配置される場合において、いっそう大きくなる。これは寄生バイポーラトランジスタは、図２の上下方向に沿ってｐ型領域、ｎ型領域およびｐ型領域の順に配列されることにより形成されるためである。

【0067】

本実施の形態の局所ｎ型埋め込み領域ＲＢＮは、特に半導体装置が高耐圧ｐＭＯＳＦＥＴと高耐圧ｎＭＯＳＦＥＴとを備え、かつ高耐圧ｐＭＯＳＦＥＴと高耐圧ｎＭＯＳＦＥＴとが同一の層（ここではｎ型埋め込み層ＮＩ）を共有する構成である場合に特に有利に利用され得る。これは上記のように、高耐圧ｎＭＯＳＦＥＴのｎ型埋め込み層ＮＩにおけるｎ型不純物の濃度およびｎ型埋め込み層ＮＩの厚みを増加することにより高耐圧ｎＭＯＳＦＥＴにおいて起こりうる不具合（寄生ｎｐｎバイポーラトランジスタの動作促進）を回避するために本実施の形態の態様が採用されるためである。

【0068】

また本実施の形態の局所ｎ型埋め込み領域ＲＢＮは、主表面ＭＳに沿う方向に関して高耐圧用ｐ型ドリフト層ＨＰＤＦを介して（図２における高耐圧用ｐ型ドリフト層ＨＰＤＦの左側と右側とに）対向配置されている。ｎ型ウェル領域ＬＮＷと接続するように配置される。このため、たとえば図２の高耐圧用ｐ型ドリフト層ＨＰＤＦの下側に接するｐ型領域ＰＳＲは、高耐圧用ｐ型ドリフト層ＨＰＤＦとｎ型埋め込み層ＮＩとを互いに接続しない。したがって、高耐圧用ｐ型ドリフト層ＨＰＤＦとその直下のｎ型埋め込み層ＮＩとの間に漏れ電流（逆回生電流のドレイン領域への流入時に高耐圧用ｐ型ドリフト層ＨＰＤＦからｎ型埋め込み層ＮＩの方へ流れる電流）が流れることを抑制し、ｐ型トランジスタＰＴＲの熱破壊を抑制したり、周辺回路の誤動作を抑制することができる。

【0069】

また本実施の形態のように、局所ｎ型埋め込み領域ＲＢＮがｎ型埋め込み層ＮＩよりも主表面ＭＳ側に存在することにより、高耐圧用ｐ型ドリフト層ＨＰＤＦとその直下のｎ型埋め込み層ＮＩとの間の距離をより短くすることができる。その結果、高耐圧用ｐ型ドリフト層ＨＰＤＦとその直下のｎ型埋め込み層ＮＩとの間に漏れ電流（逆回生電流のドレイン領域への流入時に高耐圧用ｐ型ドリフト層ＨＰＤＦからｎ型埋め込み層ＮＩの方へ流れる電流）が流れることを抑制し、ｐ型トランジスタＰＴＲの熱破壊を抑制したり、周辺回路の誤動作を抑制することができる。

【0070】

さらに、本実施の形態の製造方法において、高耐圧用ｐ型ドリフト層ＨＰＤＦと局所ｎ型埋め込み領域ＲＢＮとが同一のフォトマスクを用いて（時間的に連続して）形成されることにより、当該製造工程に要する時間とコストを削減することができる。また上記のように局所ｎ型埋め込み領域ＲＢＮが高耐圧用ｐ型ドリフト層ＨＰＤＦと平面形状が同じであり、かつ平面視においてほぼ完全に重なるように局所ｎ型埋め込み領域ＲＢＮが高耐圧用ｐ型ドリフト層ＨＰＤＦの直下に配置されるため、局所ｎ型埋め込み領域ＲＢＮは高耐圧用ｐ型ドリフト層ＨＰＤＦと同一のフォトマスクを用いて容易に形成することができる。

【0071】

ここで本実施の形態との比較をすれば、たとえば上記の公報においては、埋め込み層を形成するための専用のフォトマスクが別途１枚必要であり、さらに埋め込み層を覆うようにエピタキシャル成長による薄膜が形成されるため、製造工程に多くの時間とコストを要する。しかし本実施の形態においては、局所ｎ型埋め込み領域ＲＢＮは高耐圧用ｐ型ドリフト層ＨＰＤＦを形成するためのフォトマスクを用いて形成することができる。このため、上記の公報のような別途のフォトマスクの準備が不要となることにより、当該製造工程に要する時間とコストが大きく削減される。

【0072】

このように局所ｎ型埋め込み領域ＲＢＮを高耐圧用ｐ型ドリフト層ＨＰＤＦと同一のフォトマスクを用いて形成する技術は、局所ｎ型埋め込み領域ＲＢＮが高耐圧用ｐ型ドリフト層ＨＰＤＦの直下に、高耐圧用ｐ型ドリフト層ＨＰＤＦと平面視において重なる位置に（両者が同一の平面形状となるように）形成されるために実現可能となる。

【0073】

（実施の形態２）
図７に示す工程においてイオン注入法により形成される局所ｎ型埋め込み領域ＲＢＮは、その形成される条件を変化することにより、高耐圧ｐＭＯＳＦＥＴ（ｐ型トランジスタＰＴＲ）における寄生バイポーラトランジスタの動作、およびそれに伴うｐ型領域ＰＳＲへの漏れ電流（基板漏れ電流）をより確実に抑制することができる。

【0074】

具体的には、たとえば局所ｎ型埋め込み領域ＲＢＮを形成するためのイオン注入のエネルギを低下させたり、イオン注入量を増加することにより、寄生バイポーラトランジスタの動作およびｐ型領域ＰＳＲへの基板漏れ電流をより確実に抑制することができる。

【0075】

図１６（Ａ）の横軸は（たとえば局所ｎ型埋め込み領域ＲＢＮを形成するための）イオン注入のエネルギの大きさを示し、縦軸はｐ型トランジスタＰＴＲの基板漏れ電流の割合および耐圧の大きさを示す。ここで基板漏れ電流とは、モータなどが逆回生状態になった場合にドレイン電極Ｄを取り出すｐ型不純物領域ＰＲに流入する電流のうち、ｐ型トランジスタＰＴＲの寄生バイポーラトランジスタを介して半導体基板ＳＵＢのｐ型領域ＰＳＲの方へ漏れる電流成分を示す。

【0076】

図１６（Ａ）を参照して、イオン注入のエネルギが低下すれば、ｐ型トランジスタＰＴＲにおける局所ｎ型埋め込み領域ＲＢＮが厚くなる。するとｐ型トランジスタＰＴＲの寄生バイポーラトランジスタのベースとして機能する領域が厚くなるため、ｐ型トランジスタＰＴＲのバイポーラトランジスタとしての機能が低下し、その結果基板漏れ電流の割合を低下させることができる。

【0077】

図１６（Ｂ）の横軸は（たとえば局所ｎ型埋め込み領域ＲＢＮを形成するための）イオン注入量を示し、縦軸はｐ型トランジスタＰＴＲの基板漏れ電流の割合および耐圧の大きさを示す。

【0078】

図１６（Ｂ）を参照して、イオン注入量が増加すれば、ｐ型トランジスタＰＴＲにおける局所ｎ型埋め込み領域ＲＢＮの不純物濃度が高くなる。するとｐ型トランジスタＰＴＲの寄生バイポーラトランジスタのベースとして機能する領域の不純物濃度が高くなるため、ｐ型トランジスタＰＴＲのバイポーラトランジスタとしての機能が低下し、その結果基板漏れ電流の割合を低下させることができる。

【0079】

図１６（Ａ）、（Ｂ）を参照して、イオン注入のエネルギが低下した場合およびイオン注入量が増えた場合のいずれにおいてもｐ型トランジスタＰＴＲの耐圧は低下する。このため、当該ｐ型トランジスタＰＴＲに要求される仕様に応じてイオン注入エネルギおよびイオン注入量を調整することが望まれる。

【0080】

なお本実施の形態と、実施の形態１で説明した各構成上の特徴とを適宜組み合わせてもよい。

【0081】

（実施の形態３）
図１７を参照して、本実施の形態における高耐圧アナログＩ／Ｏ回路の形成領域は、図２に示す実施の形態１における高耐圧アナログＩ／Ｏ回路の形成領域と基本的に同様の構成を有する。しかし本実施の形態においては、局所ｎ型埋め込み領域ＲＢＮはｎ型埋め込み層ＮＩに対する主表面ＭＳと反対側、すなわち図２における下側（図４における右側）に、ｎ型埋め込み層ＮＩと接するように配置される。したがって本実施の形態の局所ｎ型埋め込み領域ＲＢＮは、半導体基板ＳＵＢのｐ型領域ＰＳＲに取り囲まれるように（埋め込まれるように）配置されている。

【0082】

本実施の形態においても実施の形態１と基本的に同様の製造方法（図５〜図１４参照）により所望の半導体装置が形成される。しかし本実施の形態においては、実施の形態１の図７に示す工程において、局所ｎ型埋め込み領域ＲＢＮを形成する際にリン（Ｐ）の不純物イオンを注入するエネルギを、たとえば２．６ＭｅＶ以上５ＭｅＶ以下とすることが好ましい。そのようにすれば、実施の形態１の図７よりも深い領域に局所ｎ型埋め込み領域ＲＢＮが形成される。

【0083】

以上の点において、図１７の構成は図２の構成と異なっている。しかし他の点においては図１７の構成は図２の構成と同様であるため、図１７において図２と同様の構成要素については同様の参照符号を付し、その説明を繰り返さない。

【0084】

次に本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の作用効果に加えて、以下の作用効果を奏する。

【0085】

本実施の形態においては、実施の形態１と比較して、局所ｎ型埋め込み領域ＲＢＮが主表面ＭＳから離れた（深い）領域に配置される。このため、本実施の形態の局所ｎ型埋め込み領域ＲＢＮは、形成時における図１６（Ａ）のイオン注入エネルギが実施の形態１の局所ｎ型埋め込み領域ＲＢＮよりも高い。したがって図１６（Ａ）のグラフが示すように、本実施の形態のｐ型トランジスタＰＴＲは、実施の形態１のｐ型トランジスタＰＴＲよりも耐圧を向上する効果が増大する。

【0086】

なお本実施の形態と、実施の形態１〜２で説明した各構成上の特徴とを適宜組み合わせてもよい。

【0087】

（実施の形態４）
図１８を参照して、本実施の形態における高耐圧アナログＩ／Ｏ回路の形成領域は、図２に示す実施の形態１における高耐圧アナログＩ／Ｏ回路の形成領域と基本的に同様の構成を有する。しかし本実施の形態においては、局所ｎ型埋め込み領域ＲＢＮは、ｎ型埋め込み層ＮＩの内部に配置される。したがって本実施の形態の局所ｎ型埋め込み領域ＲＢＮは、ドレイン電極Ｄのｐ型不純物領域ＰＲ（および高耐圧ｐ型ドリフト層ＨＰＤＦ）の直下において、ｎ型埋め込み層ＮＩと同一の領域に配置される。

【0088】

この場合は、局所ｎ型埋め込み領域ＲＢＮによる不純物濃度が最大となる領域が、ｎ型埋め込み層ＮＩの内部にあることになり、さらに言い換えれば、当該不純物濃度が最大となる領域は、図の上下方向に関してｎ型埋め込み層ＮＩと同じ位置（同じ座標）にあることになる。

【0089】

本実施の形態においても実施の形態１と基本的に同様の製造方法（図５〜図１４参照）により所望の半導体装置が形成される。しかし本実施の形態においては、実施の形態１の図７に示す工程において、局所ｎ型埋め込み領域ＲＢＮを形成する際にリン（Ｐ）の不純物イオンを注入するエネルギを、たとえばｎ型埋め込み層ＮＩを形成するときのイオン注入のエネルギと同等である２ＭｅＶ以上３．５ＭｅＶ以下とすることが好ましい。そのようにすれば、実施の形態１の図７よりも深く、実施の形態３の図１７よりも浅い領域に局所ｎ型埋め込み領域ＲＢＮが形成される。

【0090】

以上の点において、図１８の構成は図２の構成と異なっている。しかし他の点においては図１８の構成は図２の構成と同様であるため、図１８において図２と同様の構成要素については同様の参照符号を付し、その説明を繰り返さない。

【0091】

次に本実施の形態の作用効果について説明する。
以上のように本実施の形態においては、局所ｎ型埋め込み領域ＲＢＮがｎ型埋め込み層ＮＩと同一の位置に形成される。しかし不純物濃度プロファイルで考えれば、局所ｎ型埋め込み領域ＲＢＮが形成されることにより、たとえば当該局所ｎ型埋め込み領域ＲＢＮが存在しない場合に比べて、ドレイン電極Ｄを取り出す領域の直下におけるｎ型不純物領域の厚みが増加したり、ｎ型不純物の濃度が高くなったりする。このため本実施の形態の局所ｎ型埋め込み領域ＲＢＮも他の実施の形態と同様の上記の効果を奏する。

【0092】

なお本実施の形態と、実施の形態１〜３で説明した各構成上の特徴とを適宜組み合わせてもよい。

【0093】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0094】

Ｂ ベース電位、Ｄ ドレイン電極、ＤＥＶ 半導体装置、Ｇ ゲート電極、ＧＥ ゲート電圧印加部、ＧＩ ゲート絶縁膜、ＨＰＤＦ 高耐圧用ｐ型ドリフト層、ＬＮＷ ｎ型ウェル領域、ＬＰＷ ｐ型ウェル領域、ＬＳ 素子分離絶縁膜、ＮＩ ｎ型埋め込み層、ＮＮＲ 低濃度ｎ型領域、ＮＲ ｎ型不純物領域、ＮＴＲ ｎ型トランジスタ、ＰＨＲ フォトレジスト、ＰＲ ｐ型不純物領域、ＰＳＲ ｐ型領域、ＰＴＲ ｐ型トランジスタ、ＲＢＮ 局所ｎ型埋め込み領域、Ｓ ソース電極、ＳＵＢ 半導体基板、ＳＷ 側壁絶縁膜。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】