特許 5965083 検出回路網を使用して論理演算を実行するための装置及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5965083

(24)【登録日】2016年7月8日

(45)【発行日】2016年8月3日

(54)【発明の名称】検出回路網を使用して論理演算を実行するための装置及び方法

(51)【国際特許分類】

   G06F 12/00 20060101AFI20160721BHJP

   G11C 11/4091 20060101ALI20160721BHJP

   G11C 11/407 20060101ALI20160721BHJP

【ＦＩ】

   G06F12/00 560F

   G11C11/34 353Z

   G11C11/34 354Z

【請求項の数】9

【全頁数】17

(21)【出願番号】特願2015-560213(P2015-560213)

(86)(22)【出願日】2014年2月20日

(65)【公表番号】特表2016-511908(P2016-511908A)

(43)【公表日】2016年4月21日

(86)【国際出願番号】US2014017259

(87)【国際公開番号】WO2014137603

(87)【国際公開日】20140912

【審査請求日】2015年8月28日

(31)【優先権主張番号】13/784,219

(32)【優先日】2013年3月4日

(33)【優先権主張国】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー， インク．

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(74)【代理人】

【識別番号】100106851

【弁理士】

【氏名又は名称】野村 泰久

(72)【発明者】

【氏名】マニング，トロイ エー．

【審査官】 滝谷 亮一

(56)【参考文献】

【文献】 特開２００９−２５９１９３（ＪＰ，Ａ）

【文献】 特開平０８−０３１１６８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ １２／００

Ｇ１１Ｃ １１／４０７

Ｇ１１Ｃ １１／４０９１

(57)【特許請求の範囲】

【請求項1】

第１、第２、及び第３のメモリセルを含むメモリセルアレイと、
第１の入力としてセンスラインに結合された前記第１のメモリセルから前記センスラインを介して読み出されたデータ値と、及び第２の入力として前記センスラインに結合された前記第２のメモリセルから前記センスラインを介して読み出されたデータ値を使用して論理演算を実行するように構成された検出回路網と、
を備え、
前記検出回路網が、前記検出回路網に結合されたローカル入出力（Ｉ／Ｏ）ラインを有効化することなく前記論理演算を実行するように構成され、
前記検出回路網が、前記第１のメモリセル、前記第２のメモリセル、及び前記第３のメモリセルの内の少なくとも１つに前記論理演算の結果を、前記センスラインを介して書き込むように構成される、
装置。

【請求項2】

前記センスラインが１組の相補的なセンスラインの第１のセンスラインを備え、前記検出回路網が、
前記１組の相補的なセンスラインに結合されたセンス増幅器と、
前記センス増幅器に結合された計算構成要素を備え、
前記計算構成要素は、
交差結合ラッチと、
前記交差結合ラッチ及び前記第１のセンスラインに結合されたパストランジスタと、
前記交差結合ラッチ及び前記１組の相補的なセンスラインの第２のセンスラインに結合されたパストランジスタと、
を備える、請求項１に記載の装置。

【請求項3】

前記計算構成要素のトランジスタが、前記メモリアレイのメモリセルと、及び/または、前記センス増幅器のトランジスタとピッチ上に形成される、請求項２に記載の装置。

【請求項4】

前記計算構成要素が、
前記交差結合ラッチ及び前記第１のセンスラインに結合された反転トランジスタと、
前記交差結合ラッチ及び前記第２のセンスラインに結合された反転トランジスタと、
をさらに備える、請求項２に記載の装置。

【請求項5】

前記交差結合ラッチが、１組のｎチャネルトランジスタ及び１組のｐチャネルトランジスタを備え、
前記１組のｎチャネルトランジスタの内の第１のｎチャネルトランジスタのゲート、及び前記１組のｐチャネルトランジスタの内の第１のｐチャネルトランジスタのゲートが、前記交差結合ラッチ及び前記第１のセンスラインに結合された前記反転トランジスタのゲートに結合され、
前記１組のｎチャネルトランジスタの内の第２のｎチャネルトランジスタのゲート、及び前記１組のｐチャネルトランジスタの内の第２のｐチャネルトランジスタのゲートが、前記交差結合ラッチ及び前記第２のセンスラインに結合された前記反転トランジスタのゲートに結合される、
請求項４に記載の装置。

【請求項6】

前記検出回路網が、前記計算構成要素及び前記センス増幅器の内の少なくとも１つに印加される特定の制御信号に応えてＡＮＤ演算、ＮＡＮＤ演算、及び反転演算の内の少なくとも１つを実行するように構成される、請求項４に記載の装置。

【請求項7】

メモリセルのアレイと、
前記アレイに結合され、第１の入力として第１の時点で検出回路網に結合された前記アレイのセンスライン上に結合された第１のメモリセルから読み出された第１のデータ値と、及び第２の入力として第２の時点で前記センスライン上に結合された第２のメモリセルから読み出された第２のデータ値を使用して論理演算を実行するように構成された前記検出回路網と、
を備え、
前記検出回路網が、前記検出回路網に結合されたローカル入出力（Ｉ／Ｏ）ラインを有効化することなく前記論理演算を実行するように構成され、
前記検出回路網が、前記検出回路網及び前記アレイにとって外部に前記論理演算の結果を転送するようにさらに構成される、
装置。

【請求項8】

メモリセルのアレイと、
前記アレイに結合され、第１の入力として第１の時点で検出回路網に結合された前記アレイのセンスライン上に結合された第１のメモリセルから読み出された第１のデータ値と、及び第２の入力として第２の時点で前記センスライン上に結合された第２のメモリセルから読み出された第２のデータ値を使用して論理演算を実行するように構成された前記検出回路網と、
を備え、
前記検出回路網が、前記検出回路網に結合されたローカル入出力（Ｉ／Ｏ）ラインを有効化することなく前記論理演算を実行するように構成され、
論理演算を実行するように構成される前記検出回路網が、非ブール演算を実行するように構成される前記検出回路網を備える、
装置。

【請求項9】

メモリセルのアレイと、
前記アレイに結合され、第１の入力として第１の時点で検出回路網に結合された前記アレイのセンスライン上に結合された第１のメモリセルから読み出された第１のデータ値と、及び第２の入力として第２の時点で前記センスライン上に結合された第２のメモリセルから読み出された第２のデータ値を使用して論理演算を実行するように構成された前記検出回路網と、
を備え、
前記検出回路網が、前記検出回路網に結合されたローカル入出力（Ｉ／Ｏ）ラインを有効化することなく前記論理演算を実行するように構成され、
前記検出回路網が前記第１のデータ値及び/または前記第２のデータ値を他の検出回路網から前記センスラインで提供するように構成される、
装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は概して半導体メモリ及び方法に関し、より詳細には検出回路網を使用して論理演算を実行することに関係する装置及び方法に関する。

【背景技術】

【0002】

メモリデバイスは、通常、コンピュータまたは他の電子システムにおいて内部の半導体の集積回路として提供される。揮発性メモリ及び不揮発性メモリを含む多くの異なるタイプのメモリがある。揮発性メモリはそのデータ（例えば、ホストデータ、エラーデータ等）を維持するために電力を必要とすることがあり、数ある中でもランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、及びサイリスタランダムアクセスメモリ（ＴＲＡＭ）を含む。不揮発性メモリは、電力が供給されていないときに記憶されているデータを保持することによって永続的データを提供することができ、数ある中でも、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、並びに相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗変化型メモリ（ＲＲＡＭ）、及びスピントルクトランスファランダムアクセスメモリ（ＳＴＴＲＡＭ）等の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）等の抵抗変化メモリを含むことがある。

【0003】

電子システムは、多くの場合、命令を取り出し、実行し、実行した命令の結果を適切な場所に記憶してよいいくつかの処理リソース（例えば１台または複数のプロセッサ）を含んでいる。プロセッサは、データ（例えば、１つまたは複数のオペランド等）に対してＡＮＤ論理演算、ＯＲ論理演算、ＮＯＴ論理演算、ＮＡＮＤ論理演算、ＮＯＲ論理演算、及びＸＯＲ論理演算等の論理演算を実行することによって命令を実行するために使用できる、例えば論理演算ユニット（ＡＬＵ）回路網、浮動小数点演算ユニット（ＦＰＵ）回路網、及び／または組み合わせ論理ブロック等のいくつかの機能ユニットを含むことがある。例えば、機能ユニット回路網（ＦＵＣ）が、オペランドに対して、加算、減算、乗算、及び／または除算等の算術演算を実行するために使用されてよい。

【0004】

電子システム内のいくつかの構成要素が、実行のためにＦＵＣに命令を提供することに関与することがある。命令は、例えば、コントローラ及び／またはホストプロセッサ等の処理リソースによって生成されてよい。データ（例えば、命令が実行されるオペランド）は、ＦＵＣによってアクセス可能であるメモリアレイに記憶されてよい。命令及び／またはデータはメモリアレイから取り出され、ＦＵＣが該データに対して命令を実行し始める前に順番が付けられてよい、及び／またはバッファに入れられてよい。さらに、異なるタイプの演算がＦＵＣを通して１回のまたは複数のクロックサイクルで実行され得るので、命令及び／またはデータの中間結果も順番が付けられてよい、及び／またはバッファに入れられてよい。

【0005】

多くの例では、処理リソース（例えば、プロセッサ及び／または関連付けられたＦＵＣ）は、メモリアレイにとって外部であってよく、データは、命令のセットを実行するために処理リソースとメモリアレイとの間のバスを介してアクセスされる。処理性能は、メモリの内部で及び／またはメモリの近くで（例えば、メモリアレイと同じチップ上で直接的に）実装されてよいプロセッサインメモリ（ＰＩＭ）デバイスで改善されてよく、そのことによって処理の時間及び電力を節約し得る。ただし、係るＰＩＭデバイスは、チップサイズの増大等の多様な欠点を有することがある。さらに、係るＰＩＭデバイスは論理演算（例えば、計算機能）を実行することに関連して依然として望ましくない量の電力を消費することがある。

【図面の簡単な説明】

【0006】

【図1】本開示のいくつかの実施形態に係るメモリシステムを含んだコンピューティングシステムの形をとる装置のブロック図である。

【図2A】図２Ａは、本開示のいくつかの実施形態に係る検出回路網に結合されたメモリアレイの一部の概略図である。

【図2B】図２Ｂは、本開示のいくつかの実施形態に係る検出回路網を使用して論理演算を実行することに関連付けられたタイミング図である。

【図3】本開示のいくつかの実施形態に係る検出回路網の一部の概略図である。

【発明を実施するための形態】

【0007】

本開示は、検出回路網を使用して論理演算を実行することに関係する装置及び方法を含む。例示の装置は、メモリセルのアレイ、及び該アレイに結合された検出回路網を含む。検出回路網は、第１の入力としてセンスラインに結合された第１のメモリセルに記憶されたデータ値、及び第２の入力として該センスラインに結合された第２のメモリセルに記憶されたデータ値を使用して論理演算を実行するように構成される。検出回路網は、センスラインアドレスアクセスを介してデータを転送することなく論理演算を実行するように構成される。

【0008】

本開示のいくつかの実施形態は、以前のＰＩＭシステム及び外部プロセッサ（例えば、別個の集積回路チップ上で等、メモリアレイから外部に位置する処理リソース）を有するシステム等の以前のシステムと比較して、計算機能を実行することと関連して改善された並行処理及び／または電力消費の削減を実現できる。例えば、いくつかの実施形態は、例えば、バス（例えば、データバス、アドレスバス、制御バス）を介してメモリアレイ及び検出回路網の中からデータを転送することなく、整数の加算、減算、乗算、除算等の十分に完全な計算機能及びＣＡＭ（連想メモリ）機能を実行することを提供できる。係る計算機能は、いくつかの論理演算（例えば、ＡＮＤ、ＮＯＴ、ＮＯＲ、ＮＡＮＤ、ＸＯＲ等）を実行することを含むことがある。ただし、実施形態はこれらの例に制限されていない。例えば、論理演算を実行することは、コピー、比較、破壊等のいくつかの非ブール論理演算を実行することを含むことがある。

【0009】

以前の手法では、データは（例えば、入出力（Ｉ／Ｏ）ラインを含むバスを介して）アレイ及び検出回路網から、プロセッサ、マイクロプロセッサ、及び／または計算エンジン等の、ＡＬＵ回路網及び／または適切な論理演算を実行するように構成された他の機能ユニット回路網を含んでよい処理リソースに転送されてよい。ただし、メモリアレイ及び検出回路網から係る処理リソース（複数の場合がある）へデータを転送することは、かなりの電力消費を伴うことがある。処理リソースがメモリアレイと同じチップ上に位置するとしても、センスラインからＩ／Ｏライン上にデータを転送するためにセンスラインアドレスアクセスを実行すること（例えば、列復号信号を発すること）、アレイ周辺にデータを移動すること、及び計算機能にデータを提供することを伴うことがある、アレイの中から計算回路網にデータを移動する際にかなりの電力が消費されることがある。

【0010】

さらに、処理リソース（複数可）（例えば、計算エンジン）の回路網は、メモリアレイと関連付けられたピッチ規則に準拠しないことがある。例えば、メモリアレイのセルは、４Ｆ^２または６Ｆ^２のセルサイズを有してよく、「Ｆ」はセルに対応する形状である。したがって、以前のＰＩＭシステムのＡＬＵ回路網と関連付けられたデバイス（例えば、論理ゲート）はメモリセルとともにピッチ上に形成できないことがあり、例えばチップサイズ及び／またはメモリ密度に影響を及ぼすことがある。

【0011】

以下の本開示の詳細な説明では、本明細書の一部を形成し、本開示の１つまたは複数の実施形態がどのようにして実施され得るのかが実例として示される添付図面が参照される。これらの実施形態は、当業者が本開示の実施形態を実践できるほど十分に詳しく説明され、他の実施形態が活用されてよいこと、並びにプロセスの変更、電気的な変更、及び／構造上の変更が本開示の範囲から逸脱することなく実施され得ることが理解されるべきである。本明細書に使用されるように、指示子「Ｎ」は、特に図面中の参照番号に関して、そのように示されたいくつかの特定の特徴が含まれることがあることを示す。本明細書に使用されるように、「いくつかの」特定の事柄は係る事柄の内の１つまたは複数を参照することがある（例えば、いくつかのメモリアレイは１つまたは複数のメモリアレイを指すことがある）。

【0012】

本明細書の図は、最初の１つまたは複数の数字が図面の図番号に相当し、残りの数字が図面中の要素または構成要素を識別する番号付け慣例に従う。異なる図の間の類似した要素または構成要素は、類似した数字を使用することによって識別されてよい。例えば、１３０は図１では要素「３０」を参照してよく、類似する要素は図２では２３０として参照されてよい。理解されるように、本明細書の多様な実施形態に示される要素は、本開示の多くの追加の実施形態を提供するために追加できる、交換できる、及び／または排除できる。さらに、理解されるように、図中に提供される要素の割合及び相対的な尺度は、本発明の特定の実施形態を示すことを目的とし、制限的な意味で解釈されるべきではない。

【0013】

図１は、本開示のいくつかの実施形態に係るメモリデバイス１２０を含んだコンピューティングシステム１００の形をした装置のブロック図である。本明細書で使用されるように、メモリデバイス１２０、メモリアレイ１３０、及び／または検出回路網１５０は別々に「装置」と見なされる可能性もある。

【0014】

システム１００は、メモリアレイ１３０を含むメモリデバイス１２０に結合されたホスト１１０を含む。ホスト１１０は、多様な他のタイプのホストの中で、パーソナルラップトップコンピュータ、デスクトップコンピュータ、デジタルカメラ、携帯電話、またはメモリカードリーダ等のホストシステムであることがある。ホスト１０２は、システムマザーボード及び／またはバックプレーンを含むことがあり、いくつかの処理リソース（例えば、１台または複数のプロセッサ、マイクロプロセッサ、またはなんらかの他のタイプの制御回路網）を含むことがある。システム１００が別々の集積回路を含むことがある、またはホスト１１０とメモリデバイス１２０の両方が同じ集積回路上にあることもある。システム１００は、例えばサーバシステム及び／または高性能コンピューティング（ＨＰＣ）システム及び／またはその一部であることがある。図１に示される例はフォンノイマンアーキテクチャを有するシステムを示しているが、本開示の実施形態は、多くの場合はフォンノイマンアーキテクチャと関連付けられた１つまたは複数の構成要素（例えば、ＣＰＵ、ＡＬＵ等）を含まないことがある非フォンノイマンアーキテクチャ（例えば、チューリングマシン）に実装できる。

【0015】

明確にするために、システム１００は、本開示に特定の関連性のある特徴に集中するために簡略化されている。メモリアレイ１３０は、例えばＤＲＡＭアレイ、ＳＲＡＭアレイ、ＳＴＴ ＲＡＭアレイ、ＰＣＲＡＭアレイ、ＴＲＡＭアレイ、ＲＲＡＭアレイ、ＮＡＮＤフラッシュアレイ、及び／またはＮＯＲフラッシュアレイであることがある。アレイ１３０は、（本明細書では、ワードラインまたは選択ラインと呼ばれることがある）アクセスラインによって結合された行、及び（本明細書では、デジットラインまたはデータラインと呼ばれることがある）センスラインによって結合された列で配列されたメモリセルを含むことがある。単一のアレイ１３０が図１に示されているが、実施形態はそのように制限されていない。例えば、メモリデバイス１２０はいくつかのアレイ１３０（例えば、ＤＲＡＭセルのいくつかのバンク）を含んでよい。ＤＲＡＭアレイの例は、図２に関連して説明される。

【0016】

メモリデバイス１２０は、Ｉ／Ｏ回路網１４４を通してＩ／Ｏバス１５６（例えば、データバス）上で提供されるアドレス信号をラッチするためにアドレス回路網１４２を含む。アドレス信号は、メモリアレイ１３０にアクセスするために行デコーダ１４６及び列デコーダ１５２によって受信され、復号される。データは、検出回路網１５０を使用してセンスライン上で電圧及び／または電流の変化を検出することによってメモリアレイ１３０から読み取ることができる。検出回路網１５０は、メモリアレイ１３０からデータのページ（例えば、行）を読み取り、ラッチできる。Ｉ／Ｏ回路網１４４は、Ｉ／Ｏバス１５６を介してホスト１１０との双方向データ通信に使用できる。書込み回路網１４８は、メモリアレイ１３０にデータを書き込むために使用される。

【0017】

制御回路網１４０は、ホスト１１０から制御バス１５４によって提供される信号を復号する。これらの信号は、データ読取り動作、データ書込み動作、及びデータ消去動作を含んだ、メモリアレイ１３０上で実行される動作を制御するために使用されるチップイネーブル信号、書込みイネーブル信号、及びアドレスラッチ信号を含むことがある。多様な実施形態では、制御回路網１４０はホスト１１０からの命令を実行する責任がある。制御回路網１４０は、状態機械、シーケンサ、またはなんらかの他のタイプのコントローラであることがある。

【0018】

検出回路網１５０の例は、図２及び図３に関連してさらに以下に説明される。例えば、いくつかの実施形態では、検出回路網１５０は、いくつかのセンス増幅器（例えば、図２に示されるセンス増幅器２０６または図３に示されるセンス増幅器３０６）、及びアキュムレータ（例えば、図２に示される計算構成要素２３１）を含み、（例えば、相補的なセンスラインと関連付けられたデータに対して）論理演算を実行するために使用できるいくつかの計算構成要素を含むことがある。いくつかの実施形態では、検出回路網（例えば、１５０）は、入力としてアレイ１３０に記憶されたデータを使用して論理演算を実行し、センスラインアドレスアクセスを介して転送することなく（例えば、列復号信号を発することなく）アレイ１３０に論理演算の結果を記憶し直すために使用できる。したがって、多様な計算機能は、検出回路網の外部の処理リソースによって（例えば、ホスト１１０と関連付けられたプロセッサ、及び／またはＡＬＵ回路網等の、デバイス１２０上に（例えば、制御回路網１４０または他の場所に）位置する他の処理回路網によって）実行されるよりむしろ、検出回路網１５０を使用する範囲内で実行できる。多様な以前の手法では、例えばオペランドと関連付けられたデータは、検出回路網を介してメモリから読み取られ、ローカルＩ／Ｏラインを介して外部ＡＬＵ回路網に提供されるだろう。外部ＡＬＵ回路網はオペランドを使用して計算機能を実行し、結果はローカルＩ／Ｏラインを介してアレイに転送し直されるだろう。対照的に、本開示のいくつかの実施形態では、検出回路網（例えば１５０）は、メモリ（例えば、アレイ１３０）に記憶されたデータに対して論理演算を実行し、検出回路網に結合されたローカルＩ／Ｏラインを有効にすることなく、メモリに結果を記憶するように構成される。

【0019】

したがって、いくつかの実施形態では、検出回路網１５０が外部処理リソースを使用しなくても係る計算機能を実行するために適切な論理演算を実行できるので、計算機能を実行するためにアレイ１３０及び検出回路網１５０にとって外部の回路網は必要とされない。したがって、検出回路網１５０は、少なくともある程度まで係る外部処理リソース（または係る外部処理リソースの少なくとも帯域幅）を誉める、及び／または置換するために使用されてよい。ただし、多くの実施形態では、検出回路網１５０は、外部処理リソース（例えば、ホスト１１０）によって実行される論理演算に加えて（例えば命令を実行するための）論理演算を実行するために使用されてよい。例えば、ホスト１１０及び／または検出回路網１５０は、特定の論理演算及び／または特定数の論理演算だけを実行することに制限されてよい。

【0020】

図２は、本開示のいくつかの実施形態に係る検出回路網に結合されたメモリアレイ２３０の一部の概略図を示す。この例では、メモリアレイ２３０は、それぞれがアクセスデバイス２０２（例えば、トランジスタ）及び記憶要素２０３（例えば、コンデンサ）から構成された１Ｔ１Ｃ（ワントランジスタワンコンデンサ）メモリセルのＤＲＡＭアレイである。いくつかの実施形態では、メモリセルは破壊読出しメモリセルである（例えば、セル内に記憶されたデータを読み出すとデータが破壊されるため、セルに最初に記憶されたデータは読み出された後にリフレッシュされる）。アレイ２３０のセルは、ワードライン２０４−０（Ｒｏｗ０）、２０４−１（Ｒｏｗ１）、２０４−２、（Ｒｏｗ２）２０４−３（Ｒｏｗ３）、．．．、２０４−Ｎ（ＲｏｗＮ）によって結合された行、及びセンスライン（例えば、デジットライン）２０５−１（Ｄ）及び２０５−２（Ｄ＿）によって結合された列で配列される。この例では、セルの各列は１組の相補的なセンスライン２０５−１（Ｄ）及び２０５−２（Ｄ＿）と関連付けられる。メモリセルの単一の列だけが図２Ａに示されるが、実施形態はこのように制限されていない。例えば、特定のアレイは、メモリセル及び／またはセンスラインのいくつかの列を有してよい（例えば、４，０９６、８，１９２、１６，３８４等）。特定のメモリセルトランジスタ２０２のゲートは、その対応するワードライン２０４−０、２０４−１、２０４−２、２０４−３、．．．、２０４−Ｎに結合され、第１のソース／ドレイン領域はその対応するセンスライン２０５−１に結合され、特定のメモリセルトランジスタの第２のソース／ドレイン領域は対応するコンデンサ２０３に結合される。図２Ａに示されていないが、センスライン２０５−２はメモリセルの列に結合されてもよい。

【0021】

アレイ２３０は本開示のいくつかの実施形態に係る検出回路網に結合される。この例では、検出回路網はセンス増幅器２０６及び計算構成要素２３１を含む。検出回路網は、図１に示される検出回路網１５０であることがある。センス増幅器２０６は、メモリセルの特定の列に対応する相補的なセンスラインＤ、Ｄ＿に結合される。センス増幅器２０６は、図３に関連して以下に説明されるセンス増幅器３０６等のセンス増幅器であることがある。したがって、センス増幅器２０６は、選択されたセルに記憶された状態（例えば、論理データ値）を決定するために操作できる。実施形態は例のセンス増幅器２０６に制限されない。例えば、本明細書に説明されるいくつかの実施形態に係る検出回路網は、カレントモードセンス増幅器及び／またはシングルエンドセンス増幅器（例えば、１本のセンスラインに結合されたセンス増幅器）を含むことがある。

【0022】

いくつかの実施形態では、計算構成要素（例えば、２３１）は、センス増幅器（例えば、２０６）及び／又は特定の形状（例えば、４Ｆ^２、６Ｆ^２等）に適合してよいアレイ（例えば、２３０）のメモリセルのトランジスタとピッチ上に形成されたいくつかのトランジスタを含むことがある。以下にさらに説明されるように、計算構成要素２３１は、センス増幅器２０６と連動して、入力としてのアレイ２３０からのデータを使用して多様な論理演算を実行し、センスラインアドレスアクセスを介してデータを転送することなく（例えば、ローカルＩ／Ｏラインを介してアレイ及び検出回路網から外部の回路網にデータが転送されるように列復号信号を発することなく）アレイ２３０に結果を記憶し直すために動作できる。したがって、本開示のいくつかの実施形態は、論理演算、及び論理演算に関連付けられた計算機能を、多様な以前の手法より少ない電力を使用して実行することを可能にできる。さらに、いくつかの実施形態は、計算機能を実行するためにローカルＩ／Ｏラインに渡ってデータを転送する必要性を排除するので、いくつかの実施形態は、以前の手法と比較して拡大された並列処理機能を可能にできる。

【0023】

図２に示されている例では、計算構成要素２３１に対応する回路網はセンスラインＤ及びＤ＿のそれぞれに結合された５つのトランジスタを含む。ただし、実施形態はこの例に制限されない。トランジスタ２０７−１及び２０７−２は、それぞれセンスラインＤ及びＤ＿に結合された第１のソース／ドレイン領域、及び交差結合ラッチに結合された（例えば、交差結合ＮＭＯＳトランジスタ２０８−１及び２０８−２、並びに交差結合ＰＭＯＳトランジスタ２０９−１及び２０９−２等の１組の交差結合トランジスタに結合された第２のソース／ドレイン領域を有する。本明細書にさらに説明されるように、トランジスタ２０８−１、２０８−２、２０９−１、及び２０９−２を含む交差結合ラッチは、二次ラッチと呼ばれることもある（センス増幅器２０６に対応する交差結合ラッチは、本明細書では一次ラッチと呼ばれることがある）。

【0024】

トランジスタ２０７−１及び２０７−２は、それぞれのセンスラインＤ及びＤ＿上の電圧または電流を、トランジスタ２０８−１、２０８−２、２０９−１、及び２０９−２を含む交差結合ラッチの入力（例えば、二次ラッチの入力）に渡すために、それぞれの信号２１１−１（Ｐａｓｓｄ）及び２１１−２（Ｐａｓｓｄｂ）を介して有効化できるパストランジスタと呼ばれることもある。この例では、トランジスタ２０７−１の第２のソース／ドレイン領域は、トランジスタ２０８−２及び２０９−２のゲートにだけではなく、トランジスタ２０８−１及び２０９−１の第１のソース／ドレイン領域にも結合される。同様に、トランジスタ２０７−２の第２のソース／ドレイン領域は、トランジスタ２０８−１及び２０９−１のゲートにだけではなく、トランジスタ２０８−２及び２０９−２の第１のソース／ドレイン領域にも結合される。

【0025】

トランジスタ２０８−１及び２０８−２の第２のソース／ドレイン領域は、負の制御信号２１２−１（Ａｃｃｕｍｂ）に共通で結合される。トランジスタ２０９−１及び２０９−２の第２のソース／ドレイン領域は、正の制御信号２１２−２（Ａｃｃｕｍ）に共通で結合される。Ａｃｃｕｍ信号２１２−２は供給電圧（例えば、Ｖｃｃ）であることがあり、Ａｃｃｕｍｂ信号は基準電圧（例えば、接地）である場合がある。有効化信号２１２−１及び２１２−２は、二次ラッチに対応するトランジスタ２０８−１、２０８−２、２０９−１、及び２０９−２を含む交差結合ラッチを活性化する。活性化されたセンス増幅器の組は、ノード２１７−１がＡｃｃｕｍ信号電圧及びＡｃｃｕｍｂ信号電圧の内の一方に（例えば、Ｖｃｃ及び接地の内の１つに）駆動され、ノード２１７−２がＡｃｃｕｍ信号電圧及びＡｃｃｕｍｂ信号電圧の他方に駆動されるように、共通ノード２１７−１と共通ノード２１７−２の間の差動電圧を増幅するために動作する。以下にさらに説明されるように、二次ラッチは論理演算を実行するために使用される一方でアキュムレータとしての機能を果たすことができるので、信号２１２−１及び２１２−２は「Ａｃｃｕｍ」及び「Ａｃｃｕｍｂ」と名付けられる。いくつかの実施形態では、アキュムレータは、パストランジスタ２０７−１及び２０８−２だけではなく二次ラッチを形成する交差結合トランジスタ２０８−１、２０８−２、２０９−１、及び２０９−２も含む。本明細書にさらに説明されるように、多くの実施形態では、センス増幅器に結合されたアキュムレータを含む計算構成要素は、１組の相補的なセンスラインの少なくとも一方での信号（例えば、電圧または電流）によって表されるデータ値に対して蓄積動作を実行することを含む論理演算を実行するように構成できる。

【0026】

また、計算構成要素２３１は、それぞれのデジットラインＤ及びＤ＿に結合された第１のソース／ドレイン領域を有するトランジスタ２１４−１及び２１４−２を逆転することも含む。トランジスタ２１４−１及び２１４−２の第２のソース／ドレイン領域は、それぞれトランジスタ２１６−１及び２１６−２の第１のソース／ドレイン領域に結合される。トランジスタ２１４−１及び２１４−２のゲートは、信号２１３（ＩｎｖＤ）に結合される。トランジスタ２１６−１のゲートは、トランジスタ２０８−２のゲート、トランジスタ２０９−２のゲート、及びトランジスタ２０８−１の第１のソース／ドレイン領域も結合される共通ノード２１７−１に結合される。相補的なやり方で、トランジスタ２１６−２のゲートは、トランジスタ２０８−１のゲート、トランジスタ２０９−１のゲート、及びトランジスタ２０８−２の第１のソース／ドレイン領域も結合される共通ノード２１７−２に結合される。したがって、有効化信号ＩｎｖＤは、二次ラッチに記憶されるデータ値を反転するために働き、反転した値をセンスライン２０５−１及び２０５−２上に駆動する。

【0027】

図２では、計算構成要素２３１は、ＡＮＤ演算、ＮＡＮＤ演算、及び／またはＮＯＴ（例えば、反転）演算を実行するように構成される。以下の例は、３入力ＮＡＮＤ演算が入力としてアレイ２３０に記憶されたデータを使用してどのように実行できるのか、及びＮＡＮＤ演算の結果が検出回路網（例えば、センス増幅器２０６及び計算構成要素２３１）の演算を介してアレイにどのように記憶できるのかを例証する。例は、ワードライン２０４−０、２０４−１、及び２０４−２に結合され、ＮＡＮＤ演算のそれぞれの入力としてセンスライン２０５−１に共通で結合されたメモリセルに記憶されたデータ値（例えば、論理１または論理０）を使用することを含む。ＮＡＮＤ演算の結果は、（例えば、セルに記憶された以前のデータ値を上書きすることによって）ワードライン２０４−３に、及びセンスライン２０５−１に結合されたメモリセルに記憶される。

【0028】

３入力ＮＡＮＤ演算の第１の演算フェーズは、センス増幅器２０６を使用してＲｏｗ０メモリセルに対して検出動作を実行して、ＮＡＮＤ演算の第１の入力としての機能を果たすその記憶されているデータ値を決定することを含む。センス増幅器２０６は、図３に関連して以下に説明されるセンス増幅器３０６と同様に動作できる。検出動作はＲｏｗ０を有効化する（例えば、アクセストランジスタ２０２を活性化する）ことを含み、論理１に対応する電圧（例えば、Ｖｃｃ）または論理０に対応する電圧（例えば、接地）がセンスラインＤ上となり（他の電圧が相補的なセンスラインＤ＿上となり）、したがって検出されたデータ値はセンス増幅器２０６に対応する一次ラッチに記憶される。Ｒｏｗ０メモリセルが検出された後、Ｐａｓｓｄ信号及びＰａｓｓｄｂ信号２１１−１/２１１−２が有効化され、Ａｃｃｕｍｂ信号及びＡｃｃｕｍ信号２１２-１／２１２−２が有効化され、Ｒｏｗ０メモリセルに記憶されている検出されたデータ値が、計算構成要素２３１に対応する二次ラッチにコピーされることになる。Ｐａｓｓｄ信号及びＰａｓｓｄｂ信号が次いで無効化される。しかしながら、Ａｃｃｕｍ信号及びＡｃｃｕｍｂ信号は（後述されるように、第２の演算フェーズ、第３の演算フェーズ、及び第４の演算フェーズの間）有効化されたままである。Ｒｏｗ０は次いで無効化され、平衡が発生する。図３に関連して以下に説明されるように、平衡は、例えばＶｃｃ／２であることがある平衡電圧で相補的なセンスラインＤ及びＤ＿をともに短絡させることを含むことがある。平衡は、例えば、メモリセル検出動作の前に発生することがある。

【0029】

３入力ＮＡＮＤ演算の第２のフェーズは、センス増幅器２０６を使用してＲｏｗ１メモリセルに対して検出演算を実行して、ＮＡＮＤ演算の第２の入力としての機能を果たすその記憶されたデータ値を決定することを含む。したがって、Ｒｏｗ１は有効化され、センスラインＤ及びＤ＿はそれぞれＶｃｃ及び接地の内の異なる１つに駆動される。この例では、センスラインＤ上のＶｃｃ電圧はメモリセルに記憶された論理１に対応し、センスラインＤ上の接地電圧は論理０に対応する。ただし、実施形態はこの例に制限されていない。Ｒｏｗ１メモリセルが検出された後、Ｐａｓｓｄ信号２１１−１が有効化される。一方、Ｐａｓｓｄｂ信号２１１−２は無効化されたままである（例えば、Ｐａｓｓｄだけが有効化される）。Ａｃｃｕｍｂ信号及びＡｃｃｕｍ信号２１２−１／２１２−２は有効化されたままであることを思い出すこと。Ｒｏｗ１メモリセルに記憶されたデータ値が論理０である場合、次いで二次ラッチと関連付けられた蓄積された値は、二次ラッチが論理０を記憶するように低（ｌｏｗ）にアサートされる。Ｒｏｗ１メモリセルに記憶されたデータ値が論理０ではない場合、次いで二次ラッチはその記憶されたＲｏｗ０データ値（例えば、論理１又は論理０）を保持する。したがって、この例では、二次ラッチはゼロ（０）アキュムレータとしての機能を果たしている。Ｐａｓｓｄ信号は次いで無効化され、Ｒｏｗ１は無効化され、平衡が発生する。

【0030】

３入力ＮＡＮＤ演算の第３のフェーズは、センス増幅器２０６を使用してＲｏｗ２メモリセルに対して検出動作を実行して、ＮＡＮＤ演算の第３の入力としての機能を果たすその記憶されたデータ値を決定することを含む。したがって、Ｒｏｗ２は有効化され、センスラインＤ及びＤ＿はそれぞれＶｃｃ及び接地の異なる１つに駆動される。Ｒｏｗ２メモリセルが検出されると、Ｐａｓｓｄ信号２１１−１が有効化される。一方、Ｐａｓｓｄｂ信号２１１−２は無効化されたままである（例えば、Ｐａｓｓｄだけが有効化される）。Ａｃｃｕｍｂ信号及びＡｃｃｕｍ信号２１２−１／２１２−２が有効化されたままとなることを思い出すこと。Ｒｏｗ２メモリセルに記憶されたデータ値が論理０である場合には、二次ラッチと関連付けられた蓄積された値が、二次ラッチが論理０を記憶するように低にアサートされる。Ｒｏｗ２メモリセルに記憶されているデータ値が論理０ではない場合、次いで二次ラッチはその以前に記憶された値（例えば、その記憶された値）を保持する。したがって、二次ラッチに記憶された値（例えば、アキュムレータの出力）は、それぞれのＲｏｗ０メモリセル、Ｒｏｗ１メモリセル、及びＲｏｗ２メモリセルに記憶されたデータ値のＡＮＤである。Ｐａｓｓｄ信号は次いで無効化され、Ｒｏｗ２は無効化され、平衡が発生する。

【0031】

３入力ＮＡＮＤ演算の第４のフェーズは、センスラインＤ及びＤ＿が浮動であるように平衡を無効化することを含む。ＩｎｖＤ信号２１３が次いで有効化され、その結果二次ラッチに記憶されたデータ値が反転する（例えば、蓄積された出力を反転する）。したがって、Ｒｏｗ０からＲｏｗ２のメモリセルのいずれかが論理０を記憶していた場合（例えば、ＮＡＮＤ演算の３つの入力の内のいずれかが論理０であった場合）、次いでセンスラインＤ＿は論理０に対応する電圧（例えば、接地電圧）を通し、センスラインＤは論理１に対応する電圧（例えば、Ｖｃｃ）を通す。Ｒｏｗ０からＲｏｗ２のメモリセルのすべてが論理１を記憶していた（例えば、ＮＡＮＤ演算の３つの入力のすべてが論理１であった）場合、次いでセンスラインＤ＿は論理１に対応する電圧を通し、センスラインＤは論理０に対応する電圧を通す。センス増幅器２０６の一次ラッチは、次いで有効化され、センスラインＤはここでＲｏｗ０メモリセルからＲｏｗ２メモリセルからそれぞれの入力データ値のＮＡＮＤされた結果を含む。したがって、センスラインＤは、Ｒｏｗ０からＲｏｗ２のメモリセルのいずれかが論理０を記憶していた場合Ｖｃｃとなり、Ｒｏｗ０からＲｏｗ２メモリセルのすべてが論理１を記憶していた場合接地となる。ＮＡＮＤ演算の結果は、次いでアレイ２３０のメモリセルに記憶し直される。この例では、ＮＡＮＤ演算の結果はＲｏｗ３メモリセルに記憶できる。ＮＡＮＤ演算の結果をＲｏｗ３メモリセルに記憶することは、Ｒｏｗ３を有効化することによってＲｏｗ３アクセストランジスタ２０２を活性化することを含むにすぎない。Ｒｏｗ３メモリセルのコンデンサ２０３は、センスラインＤでのデータ値（例えば、論理１または論理０）に対応する電圧に駆動され、そのことにより、基本的には以前にＲｏｗ３メモリセルに記憶されていたどのようなデータ値も上書きされる。実施形態はこのように制限されていない。例えば、いくつかの実施形態では、論理演算の結果はＲｏｗ３のメモリセル以外のメモリセルに書き込まれてよい。例えば、結果は演算の入力として使用されたデータを最初に記憶したメモリセルの内の１つに（例えば、Ｒｏｗ０、Ｒｏｗ１、及びＲｏｗ２のセルの内の１つに）記憶し直すことができる。いくつかの実施形態では、論理演算の結果はアレイに記憶し直されない場合がある。例えば、論理演算を実行した後、結果はアキュムレータ（例えば、計算構成要素２３１のアキュムレータ）から（センス増幅器に結合されたローカルＩ／Ｏラインを介して）外部デバイスに転送されてよい。

【0032】

上記の例は３入力ＮＡＮＤ演算を含んでいたが、実施形態はこのように制限されない。例えば、いくつかの実施形態では、入力の数は、特定のアレイと関連付けられた行の数（例えば、Ｎ）に等しいことがある。すなわち、図２に説明されている同じ検出回路網は、Ｎ入力ＮＡＮＤ機能を実行するために使用できる。また、図２に説明されている検出回路網等の検出回路網も並列での多数の論理演算の実行を可能にできる。例えば、１６Ｋ列を有するアレイでは、バスを介してアレイ及び検出回路網からデータを転送することなく、及び／またはローカルＩ／Ｏラインを介してアレイ及び検出回路網からデータを転送することなく１６Ｋ論理演算を並列で実行できる。

【0033】

また、当業者は、ＮＡＮＤ論理演算を実行する能力が、他の主要な数学機能及び／またはパターン比較機能の中で、加算、減算、及び乗算等のより複雑な計算機能の実行を可能にできることを理解する。例えば、一連のＮＡＮＤ演算は全加算器機能を実行するために結合できる。一例として、全加算器が、１２のＮＡＮＤゲートがキャリーイン及びキャリアアウトともに２つのデータ値を加算することを必要とする場合、合計３８４のＮＡＮＤ演算（１２ｘ３２）が２つの３２ビットの数を加算するために実行できるだろう。また、本開示の実施形態は非ブール（例えば、コピー、比較等）であってよい論理演算を実行するために使用することができ、事実上ＮＡＮＤ演算より複雑であってもなくてもよい。

【0034】

さらに、いくつかの実施形態では、実行された論理演算に対する入力は、検出回路網（例えば、１５０）が結合されるメモリアレイに記憶されたデータ値でないことがある。例えば、論理演算に対するいくつかの入力は、アレイ（例えば、２３０）の行を活性化することなくセンス増幅器（例えば、２０６）によって検出できる。一例として、いくつかの入力は、センス増幅器に結合されたＩ／Ｏライン（例えば、図３に示されるＩ／Ｏライン３３４−１及び３３４−２）を介してセンス増幅器２０６によって受け取られることがある。係る入力は、ホストプロセッサ（例えば、ホスト１１０）及び／または例えば、外部コントローラから等、アレイ２３０にとって外部のソースからセンス増幅器２０６に（例えば、適切なＩ／Ｏラインを介して）提供されてよい。別の例として、論理演算を実行することに関連して、特定のセンス増幅器（例えば、２０６）及びその対応する計算構成要素（例えば、２３１）に対する入力は、異なるセンス増幅器／計算構成要素の組から受け取られてよい。例えば、セルの第１の列に結合された第１のアキュムレータに記憶されていたデータ値（例えば、論理結果）は、第１の列と同じアレイに位置していることもあれば、位置していないこともあるセルの異なる列と関連付けられた異なる（例えば、近傍の）センス増幅器／計算構成要素の組に転送されてよい。

【0035】

本開示の実施形態は、図２に示される特定の検出回路網の構成に制限されない。例えば、異なる計算構成要素回路網が、本書に説明されるいくつかの実施形態に従って論理演算を実行するために使用できる。図２に示されていないが、いくつかの実施形態では、制御回路網は、アレイ２３０、センス増幅器２０６、及び／または計算構成要素２３１に結合できる。係る制御回路網はアレイ及び検出回路網と同じチップ上に及び／または例えば外部プロセッサ等の外部処理リソース上に実装されてよく、本明細書に説明されるように論理演算を実行するためにアレイ及び検出回路網に対応する多様な信号を有効化する／無効化することを制御できる。

【0036】

図２Ｂは、本開示の多くの実施形態に係る検出回路網を使用して論理演算を実行することに関連付けられたタイミング図２８５を示す。例として、タイミング図２８５は、上述されたフェーズ等の３入力ＮＡＮＤ演算のフェーズを示すことがある。タイミング図２８５は、論理演算の第１のフェーズを実行することと関連付けられた電圧信号を示す。以下にさらに説明されるように、図２Ｂに示される論理演算フェーズを実行することは、電圧レール間（例えば、供給電圧と接地の間）で完全な振幅を提供して計算機能を実行することを含んでよい、以前の処理手法よりもはるかに少ないエネルギー（例えば、約半分）を消費することを含むことがある。

【0037】

図２Ｂに示されている例では、相補的な論理値（例えば、「１」及び「０」）に対応する電圧レールは、供給電圧２７４（ＶＤＤ）及び接地電圧２７２（Ｇｎｄ）である。論理演算を実行する前に、相補的なセンスラインＤ及びＤ＿が平衡電圧２２５（ＶＤＤ／２）でともに短絡するように平衡が発生することがある。平衡は、図３と関連してさらに以下に説明される。

【0038】

時刻ｔ_１で、平衡信号２２６が不活性化され、次いで行が活性化される（例えば、データ値が検出されることになるメモリセルに対応する行）。信号２０４は、選択された行に印加される電圧信号を表す。行信号２０４が選択されたセルに対応するアクセストランジスタ（例えば、２０２）の閾値電圧（Ｖｔ）に到達すると、アクセストランジスタはオンになり、センスラインＤを選択されたメモリセルに（例えば、セルが１Ｔ１Ｃ ＤＲＡＭセルである場合、コンデンサ２０３に）結合し、時刻ｔ_２とｔ_３との間で（例えば、それぞれ信号２０５−１及び２０５−２によって示されるような）センスラインＤとＤ＿の間の差動電圧信号を生じさせる。選択されたセルの電圧は、信号２０３によって表される。行信号２０４を活性化する／不活性化することに関連付けられたエネルギーは、該行に結合された複数のメモリセル上で償却できる（amortize）ので、省エネルギー策によって、（例えば、Ｄにセルを結合することによって）ＤとＤ＿の間の差分信号を生じさせてもエネルギーは消費されない。

【0039】

時刻ｔ_３で、センス増幅器が発し（例えば、正の制御信号２３１（例えば、図３に示されるＰＳＡ３３１）が高（ｈｉｇｈ）になり、負の制御信号２２８（例えば、ＲＮＬ＿３２８）が低になる）、そのことが差分信号を増幅する。一次エネルギー消費は、ＶＤＤ／２からＶＤＤにセンスラインＤ２０５−１を充電する際に発生する。

【0040】

時刻ｔ_４で、パストランジスタ２０７−１及び／または２０７−２が、特定の論理演算に応じて活性化される。タイミング図２８５は、ＮＡＮＤ演算の第１のフェーズを説明しているので、パストランジスタ２０７−１と２０７−２の両方ともが活性化される（上述されたように、ＮＡＮＤ演算の以後のフェーズでは、パストランジスタの内の１台（例えば、２０７−１）だけが蓄積演算中に活性化される）。時刻ｔ_５で、アキュムレータ制御信号２１２−１（Ａｃｃｕｍｂ）及び２１２−２（Ａｃｃｕｍ）が活性化される。上述されたように、ＮＡＮＤ演算の以後のフェーズでは、アキュムレータ制御信号２１２−１及び２１２−２はすでに活性化されているだろう。したがって、この例では、制御信号２１２−１及び２１２−２を活性化すると、アキュムレータが活性化される。アキュムレータが以前に活性化されていた場合、次いでｐａｓｓｄ２１１を活性化すると、電圧信号２０５−１に対応するデータ値が蓄積される。

【0041】

時刻ｔ_６で、パストランジスタ２０７−１及び２０７−２が不活性化される。しかしながら、アキュムレータ制御信号２１２−１及び２１２−２は活性化されたままであるので、蓄積された結果はアキュムレータに記憶される（例えば、ラッチされる）。時刻ｔ_７で、行信号２０４は不活性化され、アレイセンス増幅器は時刻ｔ_８で不活性化される（例えば、センス増幅器制御信号２２８及び２３１が不活性化される）。

【0042】

時刻ｔ_９で、センスラインＤ及びＤ＿が、センスライン電圧信号２０５−１及び２０５−２がそのそれぞれのレール値から平衡電圧２２５（ＶＤＤ／２）に移動することによって示されるように平衡化する（例えば、平衡信号２２６が活性化される）。平衡は、エネルギー保存則のため、ほとんどエネルギーを消費しない。

【0043】

図２に関連する例の論理演算フェーズは、データ値（例えば、メモリセルから検出されたデータ値、及び／またはセンスラインの電圧または電流に対応するデータ値）を蓄積することを含む。省エネルギー策によって、論理演算フェーズを実行する際に消費されるエネルギーは、時刻ｔ_３で（例えば、センス増幅器が発せられるときに）始まるセンスラインＤまたはＤ＿のキャパシタンスをＶＤＤ／２からＶＤＤに充電する間に消費されるエネルギーにほぼ等しい。したがって、センスライン（例えば、デジットライン）をＶＤＤ／２からＶＤＤに充電するために使用されるエネルギーをほぼ消費する論理演算が実行される。対照的に、多様な以前の処理手法は、少なくともレールからレールへ（例えば、接地からＶＤＤにセンスラインを充電するために使用されるエネルギーの量を消費する。

【0044】

図３は、本開示のいくつかの実施形態に係る検出回路網の一部の概略図を示す。この例では、検出回路網の部分は、センス増幅器３０６を含む。いくつかの実施形態では、１台のセンス増幅器３０６（例えば、「センス増幅器」）が、アレイ（例えば、アレイ１３０）内のメモリセルの列ごとに提供される。センス増幅器３０６は、例えばＤＲＡＭアレイのセンス増幅器である場合がある。この例では、センス増幅器３０６は、１組の相補的なセンスライン３０５−１（「Ｄ」）及び３０５−２（「Ｄ＿」）に結合される。したがって、センス増幅器３０６は、センスラインＤ及びＤ＿を通してそれぞれの列のメモリセルのすべてに結合される。

【0045】

センス増幅器３０６は、負の制御信号３２８（ＲＮＬ＿）に結合されたそのそれぞれのソース、及びそれぞれセンスラインＤ及びＤ＿に結合されたそのドレインを有する１組の交差結合ｎチャネルトランジスタ（例えば、ＮＭＯＳトランジスタ）３２７−１及び３２７−２を含む。また、センス増幅器３０６は、正の制御信号３３１（ＰＳＡ）に結合されたそのそれぞれのソース、及びそれぞれセンスラインＤ及びＤ＿に結合されたそのドレインを有する１組の交差結合ｐ−チャネルトランジスタ（例えば、ＰＭＯＳトランジスタ）３２９−１及び３２９−２も含む。

【0046】

センス増幅器３０６は、それぞれセンスラインＤ及びＤ＿に結合された１組の分離トランジスタ３２１−１及び３２１−２を含む。分離トランジスタ３２１−１及び３２１−２は、有効化時、トランジスタ３２１−１及び３２１−２を活性化して（例えば、オンにして）センス増幅器３０６をメモリセルの列に接続する制御信号３２２（ＩＳＯ）に結合される。図３には示されていないが、センス増幅器３０６は第１のメモリアレイ及び第２のメモリアレイに結合されてよく、センス増幅器３０６が第２のアレイに結合されるとセンス増幅器３０６が第１のアレイから分離され、逆の場合も同じとなるようにＩＳＯが有効化されると、無効化される、相補的な制御信号（例えば、ＩＳＯ＿）に結合された別の組の分離トランジスタを含むことがある。

【0047】

また、センス増幅器３０６はセンスラインＤ及びＤ＿を平衡化するように構成された回路網も含む。この例では、平衡回路網は、Ｖｃｃ／２に等しいことがある平衡電圧３２５（ｄｖｃ２）に結合された第１のソース／ドレイン領域を有するトランジスタ３２４を含み、Ｖｃｃはアレイと関連付けられた供給電圧である。トランジスタ３２４の第２のソース／ドレイン領域は、１組のトランジスタ３２３−１及び３２３−２の共通の第１のソース／ドレイン領域に結合される。トランジスタ３２３−１及び３２３−２の第２のソースドレイン領域は、それぞれセンスラインＤ及びＤ＿に結合される。トランジスタ３２４、３２３−１、及び３２３−２のゲートは制御信号３２６（ＥＱ）に結合される。したがって、ＥＱを有効化すると、トランジスタ３２４、３２３−１、及び３２３−２が活性化され、そのことが、センスラインＤ及びＤ＿が平衡電圧ｄｖｃ２に平衡化されるように、実際上センスラインＤをセンスラインＤ＿に短絡させる。

【0048】

また、センス増幅器３０６は、ゲートが信号３３３（ＣＯＬＤＥＣ）に結合されるトランジスタ３３２−１及び３３２−２も含む。信号３３３は、列復号信号または列選択信号と呼ばれることがある。センスラインＤ及びＤ＿は、（例えば、読取り動作と関連してセンスラインアクセス等の動作を実行するために）有効化信号３３３に応えて、それぞれのローカルＩ／Ｏライン３３４−１（ＩＯ）及び３３４−２（ＩＯ＿）に接続される。したがって、信号３３３はＩ／Ｏライン３３４−１及び３３４−２上のアレイの中からアクセスされるメモリセルの状態（例えば、論理０または論理１等の論理データ値）に対応する信号を転送するために有効化できる。

【0049】

動作中、メモリセルが検出されている（例えば、読み取られている）とき、センスラインＤ、Ｄ＿の内の一方での電圧は、センスラインＤ、Ｄ＿の内の他方のセンスラインでの電圧よりもわずかに大きくなる。ＰＳＡ信号は、次いで高に駆動され、ＲＮＬ＿信号は低に駆動され、センス増幅器３０６を有効化する。より低い電圧を有するセンスラインＤ、Ｄ＿は、ＰＭＯＳトランジスタ３２９−１、３２９−２の内の一方をＰＭＯＳトランジスタ３２９−１、３２９−２の内の他方よりもより大きな範囲までオンにし、それによってより高い電圧を有するセンスラインＤ、Ｄ＿を、他方のセンスラインＤ、Ｄ＿が高に駆動されるよりも大きな範囲まで高に駆動する。同様に、より高い電圧を有するセンスラインＤ、Ｄ＿はＮＭＯＳトランジスタ３２７−１、３２７−２の内の一方をＮＭＯＳトランジスタ３２７−１、３２７−２の他方よりもより大きな範囲までオンにし、それによってより低い電圧を有するセンスラインＤ、Ｄ＿を、他方のセンスラインＤ、Ｄ＿が低に駆動されるよりも大きな範囲まで低に駆動する。結果として、短い遅延後、わずかに大きな電圧を有するセンスラインＤ、Ｄ＿は（供給電圧Ｖｃｃであることがある）ＰＳＡ信号の電圧に駆動され、他方のセンスラインＤ、Ｄ＿は（接地電位等の基準電位であることがある）ＲＮＬ＿信号の電圧に駆動される。したがって、交差結合されたＮＭＯＳトランジスタ３２７−１、３２７−２、及びＰＭＯＳトランジスタ３２９−１、３２９−２は、センスラインＤ及びＤ＿で差動電圧を増幅し、選択されたメモリセルから検出されたデータ値をラッチするのに役立つセンス増幅器の組としての機能を果たす。本明細書に説明されるように、センス増幅器３０６の交差結合ラッチは、一次ラッチと呼ばれてよい。対照的に、及び図２との関連で上述されたように、計算構成要素（例えば、図２に示される計算構成要素２３１）と関連付けられた交差結合ラッチは二次ラッチと呼ばれてよい。
結論

【0050】

本開示は、検出回路網を使用して論理演算を実行することに関係する装置及び方法を含む。例示の装置は、メモリセルのアレイ、及び該アレイに結合された検出回路網を含む。検出回路網は、第１の入力としてセンスラインに結合された第１のメモリセルに記憶されたデータ値、及び第２の入力としてセンスラインに結合された第２のメモリセルに記憶されたデータ値を使用して論理演算を実行するように構成される。検出回路網は、センスラインアドレスアクセスを介してデータを転送することなく論理演算を実行するように構成される。

【0051】

特定の実施形態が本明細書に示され、説明されてきたが、当業者は、同じ結果を達成するために計算された構成が、示されている特定の実施形態の代わりになることができることを理解するだろう。本開示は、本開示の１つまたは複数の実施形態の適応形態または変形形態を取り扱うことを目的とする。上述の説明が、制限的ではなく、例示的に行われてきたことが理解されるべきである。上記実施形態、及び本明細書で明確に説明されていない他の実施形態の組合せは、上記説明を検討すると当業者に明らかになる。本開示の１つまたは複数の実施形態の範囲は、上述の構造及び方法が使用される他の用途を含む。したがって、本開示の１つまたは複数の実施形態の範囲は、係る請求項が権限がある同等物の完全な範囲とともに、特許請求項の範囲を参照して決定されるべきである。

【0052】

上記の発明を実施するための形態では、本開示の合理化を目的として単一の実施形態にいくつかの特徴がグループ化されている。本開示のこの方法は、本開示の開示された実施形態が、各請求項に明示的に記載されるよりも多くの特徴を使用しなければならないという意図を反映するとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、本発明の主題は、単一の開示された実施形態のすべてに満たない特徴にある。したがって、以下の特許請求の範囲は、本明細書によって発明を実施するための形態に組み込まれ、各請求項は別個の実施形態として自立している。

【図1】

【図2A】

【図2B】

【図3】