知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5965091
(24)【登録日】2016年7月8日
(45)【発行日】2016年8月3日
(54)【発明の名称】縦型メモリの浮遊ゲートメモリセル
(51)【国際特許分類】
H01L 21/8247 20060101AFI20160721BHJP
H01L 27/115 20060101ALI20160721BHJP
H01L 21/336 20060101ALI20160721BHJP
H01L 29/788 20060101ALI20160721BHJP
H01L 29/792 20060101ALI20160721BHJP
【ＦＩ】
H01L27/10 434
H01L29/78 371
【請求項の数】8
【全頁数】27
(21)【出願番号】特願2016-500651(P2016-500651)
(86)(22)【出願日】2014年3月5日
(65)【公表番号】特表2016-514371(P2016-514371A)
(43)【公表日】2016年5月19日
(86)【国際出願番号】US2014020658
(87)【国際公開番号】WO2014149740
(87)【国際公開日】20140925
【審査請求日】2015年11月20日
(31)【優先権主張番号】13/838,297
(32)【優先日】2013年3月15日
(33)【優先権主張国】US
【早期審査対象出願】
(73)【特許権者】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー， インク．
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(74)【代理人】
【識別番号】100106851
【弁理士】
【氏名又は名称】野村 泰久
(72)【発明者】
【氏名】デニソン，チャールズ エイチ．
(72)【発明者】
【氏名】合田 晃
(72)【発明者】
【氏名】ホプキンス，ジョン
(72)【発明者】
【氏名】シムセック‐エジ，ファトマ アルズム
(72)【発明者】
【氏名】パラート，クリシュナ ケー．
【審査官】
小山 満
(56)【参考文献】
【文献】
特開２０１２−２２７３２６（ＪＰ，Ａ）
【文献】
特開２００７−２９４５９５（ＪＰ，Ａ）
【文献】
特開２００７−００５８１４（ＪＰ，Ａ）
【文献】
国際公開第２００６／１３２１５８（ＷＯ，Ａ１）
【文献】
米国特許出願公開第２０１０／０２４０２０５（ＵＳ，Ａ１）
【文献】
特開２００７−１２３４１５（ＪＰ，Ａ）
【文献】
特開２００８−１５９８０４（ＪＰ，Ａ）
【文献】
特開２０１０−１１８５３９（ＪＰ，Ａ）
【文献】
特開２０１０−００４０２０（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／８２４７
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２７／１１５
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
第１の誘電体層と、
前記第１の誘電体層上に縦方向に積層された制御ゲートと、
前記制御ゲート上に縦方向に積層された第２の誘電体層と、
前記制御ゲートに対し横方向に設けられた浮遊ゲートであって、ポリシリコンの前記浮遊ゲートから前記制御ゲートに向かって伸びるポリシリコンの突起を含む、ポリシリコンの浮遊ゲートと、
前記浮遊ゲートと前記制御ゲートとの間の電荷ブロック構造であって、前記制御ゲートと接触する第１の酸化物と、前記浮遊ゲートに接触する第２の酸化物と、前記第１の酸化物と前記第２の酸化物との間に窒化物とを含み、前記第２の酸化物は、前記浮遊ゲートの突起の周りを包む、電荷ブロック構造と、
を備え、
前記浮遊ゲートは、前記窒化物と前記第２の酸化物とに接する、メモリセル。
前記第１の誘電体層上に縦方向に積層された制御ゲートと、
前記制御ゲート上に縦方向に積層された第２の誘電体層と、
前記制御ゲートに対し横方向に設けられた浮遊ゲートであって、ポリシリコンの前記浮遊ゲートから前記制御ゲートに向かって伸びるポリシリコンの突起を含む、ポリシリコンの浮遊ゲートと、
前記浮遊ゲートと前記制御ゲートとの間の電荷ブロック構造であって、前記制御ゲートと接触する第１の酸化物と、前記浮遊ゲートに接触する第２の酸化物と、前記第１の酸化物と前記第２の酸化物との間に窒化物とを含み、前記第２の酸化物は、前記浮遊ゲートの突起の周りを包む、電荷ブロック構造と、
を備え、
前記浮遊ゲートは、前記窒化物と前記第２の酸化物とに接する、メモリセル。
【請求項2】
前記浮遊ゲートが、前記第１の誘電体層と前記第２の誘電体層とに接する、請求項１に記載の前記メモリセル。
【請求項3】
前記突起が、前記制御ゲートに向かって伸びる、前記浮遊ゲートの唯一の突起である、請求項１に記載の前記メモリセル。
【請求項4】
前記第１の誘電体層と前記第２の誘電体層との間の前記浮遊ゲートの長さが、前記誘電体層の間の前記制御ゲートの長さに実質的に等しい、請求項１に記載の前記メモリセル。
【請求項5】
前記第２の酸化物が、前記窒化物を前記浮遊ゲートの前記突起から完全に隔てる、請求項１に記載の前記メモリセル。
【請求項6】
前記浮遊ゲートの前記突起が、前記第２の酸化物に接し、前記窒化物には接していない、請求項１に記載の前記メモリセル。
【請求項7】
前記窒化物の第１の部分及び前記第２の酸化物の第１の部分が、前記突起と前記第１の誘電体層の上面との間にあり、前記窒化物の第２の部分及び前記第２の酸化物の第２の部分が、前記突起と前記第２の誘電体層の下面との間にある、請求項１に記載の前記メモリセル。
【請求項8】
前記突起が中央の突起を備え、前記浮遊ゲートが、
前記第１の誘電体層の前記上面に隣接する上面突起と、
前記第２の誘電体層の前記下面に隣接する下面突起と、
をさらに備え、
前記中央の突起が、前記上面の突起と下面突起との間にあり、前記第２の酸化物の前記第１の部分が、前記上面突起と前記中央の突起との間にあり、前記第２の酸化物の前記第２の部分が、前記下面突起と前記中央の突起との間にある、
請求項７に記載の前記メモリセル。
前記第１の誘電体層の前記上面に隣接する上面突起と、
前記第２の誘電体層の前記下面に隣接する下面突起と、
をさらに備え、
前記中央の突起が、前記上面の突起と下面突起との間にあり、前記第２の酸化物の前記第１の部分が、前記上面突起と前記中央の突起との間にあり、前記第２の酸化物の前記第２の部分が、前記下面突起と前記中央の突起との間にある、
請求項７に記載の前記メモリセル。
【発明の詳細な説明】
【技術分野】
【0001】
優先出願本出願は、参照によってその全体が本明細書に組み込まれる、２０１３年３月１５日に出願された、Ｕ.Ｓ. Ａｐｐｌｉｃａｔｉｏｎ Ｓｅｒｉａｌ Ｎｏ. １３／８３８，２９７の優先権の利益を主張する。
【背景技術】
【0002】
データを記憶するために使用される半導体メモリデバイスは、一般に、揮発性メモリデバイスと非揮発性メモリデバイスという２つの部類に分けられる。揮発性メモリデバイスは、電力供給が遮断されると、その中に記憶されたデータを失う。対照的に、非揮発性メモリデバイスは、電力供給が遮断された時でさえも、記憶されたデータを保持する。したがって、フラッシュメモリデバイスなどの非揮発性メモリデバイスは、電力が遮断され得るアプリケーションで広く使用される。たとえば、電力は利用可能でない場合がある。たとえば、音楽データ及び／または映像データを記憶するための携帯電話システム、メモリカードでは、電力は時折遮断され、または低電力消費が指示されることがある。プロセス能力の向上と小型化と共に、フラッシュメモリデバイスにおいてでさえも、より小型のメモリセルに対する需要が高まっている。
【発明の概要】
【課題を解決するための手段】
【0003】
必ずしも正しい縮尺で描写されていない図面では、同じ番号は、別の図における類似の構成要素を表すことができる。異なる末尾文字を有する同じ番号は、類似の構成要素の異なるインスタンスを表すことができる。図面は、一般に、限定するものとしてではなく例として、本文書で説明するさまざまな実施形態を示している。
【図面の簡単な説明】
【0004】
【図1】３Ｄ ＮＡＮＤアレイアーキテクチャのメモリセルから成る縦型ストリングの実施例を示す図である。
【図2A】一実施形態による、縦型ＮＡＮＤメモリを製造する技術を示す図である。
【図2B】一実施形態による、縦型ＮＡＮＤメモリを製造する技術を示す図である。
【図2C】一実施形態による、縦型ＮＡＮＤメモリを製造する技術を示す図である。
【図2D】一実施形態による、縦型ＮＡＮＤメモリを製造する技術を示す図である。
【図2E】一実施形態による、縦型ＮＡＮＤメモリを製造する技術を示す図である。
【図2F】一実施形態による、縦型ＮＡＮＤメモリを製造する技術を示す図である。
【図2G】一実施形態による、縦型ＮＡＮＤメモリを製造する技術を示す図である。
【図2H】一実施形態による、縦型ＮＡＮＤメモリを製造する技術を示す図である。
【図2I】一実施形態による、縦型ＮＡＮＤメモリを製造する技術を示す図である。
【図2J】一実施形態による、縦型ＮＡＮＤメモリを製造する技術を示す図である。
【図2K】一実施形態による、縦型ＮＡＮＤメモリを製造する技術を示す図である。
【図2L】一実施形態による、縦型ＮＡＮＤメモリを製造する技術を示す図である。
【図2M】一実施形態による、縦型ＮＡＮＤメモリを製造する技術を示す図である。
【図2N】一実施形態による、縦型ＮＡＮＤメモリを製造する技術を示す図である。
【図2O】一実施形態による、縦型ＮＡＮＤメモリを製造する技術を示す図である。
【図2P】一実施形態による、縦型ＮＡＮＤメモリを製造する技術を示す図である。
【図3A】一実施形態による、縦型ＮＡＮＤメモリを製造する別の技術を示す図である。
【図3B】一実施形態による、縦型ＮＡＮＤメモリを製造する別の技術を示す図である。
【図3C】一実施形態による、縦型ＮＡＮＤメモリを製造する別の技術を示す図である。
【図3D】一実施形態による、縦型ＮＡＮＤメモリを製造する別の技術を示す図である。
【図4A】一実施形態による、電荷漏洩を減少させる、または除去する代替的プロセスを示す図である。
【図4B】一実施形態による、電荷漏洩を減少させる、または除去する代替的プロセスを示す図である。
【図4C】一実施形態による、電荷漏洩を減少させる、または除去する代替的プロセスを示す図である。
【図4D】一実施形態による、電荷漏洩を減少させる、または除去する代替的プロセスを示す図である。
【図4E】一実施形態による、電荷漏洩を減少させる、または除去する代替的プロセスを示す図である。
【図4F】一実施形態による、電荷漏洩を減少させる、または除去する代替的プロセスを示す図である。
【図4G】一実施形態による、電荷漏洩を減少させる、または除去する代替的プロセスを示す図である。
【図4H】一実施形態による、電荷漏洩を減少させる、または除去する代替的プロセスを示す図である。
【図5A】一実施形態による、電荷漏洩を減少または除去する第２の代替的プロセスを示す図である。
【図5B】一実施形態による、電荷漏洩を減少または除去する第２の代替的プロセスを示す図である。
【図5C】一実施形態による、電荷漏洩を減少または除去する第２の代替的プロセスを示す図である。
【図5D】一実施形態による、電荷漏洩を減少または除去する第２の代替的プロセスを示す図である。
【図5E】一実施形態による、電荷漏洩を減少または除去する第２の代替的プロセスを示す図である。
【図5F】一実施形態による、電荷漏洩を減少または除去する第２の代替的プロセスを示す図である。
【図5G】一実施形態による、電荷漏洩を減少または除去する第２の代替的プロセスを示す図である。
【図5H】一実施形態による、電荷漏洩を減少または除去する第２の代替的プロセスを示す図である。
【図6A】３つの追加的な縦型メモリ実施形態を示す図である。
【図6B】３つの追加的な縦型メモリ実施形態を示す図である。
【図6C】３つの追加的な縦型メモリ実施形態を示す図である。
【発明を実施するための形態】
【0005】
図１は、以前の内部実施形態であると発明者が考えるものによる、３Ｄ ＮＡＮＤ（Ｎｏｔ Ａｎｄ）アーキテクチャのメモリセルから成る縦型ストリングを含む縦型メモリ１００の実施例を示している。縦型メモリ１００は、浮遊ゲート（ＦＧ）１０２と電荷ブロック構造（たとえば、ＩＰＤ１０４）と制御ゲート（ＣＧ）１０６と誘電体層（たとえば、酸化物層１０８）とを含む、メモリセルのスタック１１０を含む。図示の実施例では、ＩＰＤ１０４は、各浮遊ゲート（ＦＧ）１０２と制御ゲート（ＣＧ）１０６との間に配置されている。電荷は、ＦＧ１０２とそれぞれの誘電体層との間に水平方向に伸びるＩＰＤ１０４の部分などの、ＩＰＤ１０４の部分上で捕獲され得る。図１に示す通り、ＦＧ１０２の長さ、つまり、Ｌ１は、それぞれのＣＧ１０６の長さ、つまりＬ２の約半分である。一実施形態では、たとえば、電流フロー（たとえば、メモリセルのストリングのピラー）の方向のＦＧ１０２の長さは、それぞれのＣＧ１０６の約３０ｎｍという長さと比較して、約１５ｎｍである。
【0006】
たとえば、所与のメモリセルのＩＰＤ１０４がＯＮＯ（酸化物−窒化物−酸化物）である一実施形態では、窒化物は、窒化物の第１の実質的に水平な部分１２２及び／または窒化物の第２の実質的に水平な部分１２０において、電荷を望ましくなく捕獲し得る。したがって、本開示の実施形態は、これらのエリアでＩＰＤ１０４（たとえば、ＯＮＯ型電荷ブロック構造の窒化物）を減少させ、及び／またはＦＧ１０２の長さを、それぞれのＣＧ１０６に対して増加させる。本明細書に提示する実施形態は、たとえば、メモリセルのＩＰＤ１０４を窪ませ、（図１には図示しない）第２の浮遊ゲート材料（たとえば、ＦＧ２ポリ）がくぼみを埋めるために使用される実施形態を含む。たとえば、いくつかの実施形態では、ＩＰＤ１０４は、乾式、気相、または湿式エッチング、またはそれらの組み合わせのいずれかによって、ＦＧ１０２の各々の上部と下部とから大部分は窪まされる。酸化物層堆積などの誘電堆積の代わりに、くぼみの結果的な容積は、代わりに導電体で満たされて、ＦＧ１０２の各々の大きさを増加させる。たとえば、特定の実施形態では、チャネル電流フローの方向のＦＧ１０２の長さは、（たとえば、ＦＧ１０２の長さが、ＣＧ１０６の長さからＩＰＤ１０４、たとえば、酸化窒素（ＮＯ）またはＯＮＯの厚さの２倍を引いた長さに等しいのとは対照的に）それぞれのＣＧ１０６の長さに実質的に等しい。たとえば、ＦＧ１０２とＣＧ１０６との長さは、約３０ｎｍであることができる。実施形態のうちの少なくともいくつかでは、第１の（たとえば、最初の）浮遊ゲート材料（たとえば、ＦＧ１ポリ）は選択的に除去され、ＩＰＤ１０４の第２の酸化物層が形成され、次いで、第２の浮遊ゲート材料（たとえば、ＦＧ２ポリ）が堆積させられて、ＦＧ１０２を形成するために使用される。
【0007】
図２Ａ〜図２Ｐは、一実施形態による、縦型ＮＡＮＤメモリを製造する技術を示している。図２Ａは、誘電体（たとえば、酸化物層２４０）と制御ゲート材料（たとえば、ドープポリシリコン層２４２などの導電体の層）との交代層を含む、材料のスタック２００の断面図である。図２Ｂは、図２Ａに示した材料のスタック２００の斜視図である。図２Ａと図２Ｂとでは、酸化物層２４０及びドープポリシリコン層２４２は、それらの中に伸びる開口部を形成するようにエッチングされており、開口部は、ドープポリシリコン層２４２に隣接する第１のくぼみ２４６を含む。底層２４４は、ＡｌＯｘなどのエッチング停止層である。
【0008】
図２Ｃは、電荷ブロック構造の第１の層（たとえば、第１の酸化物層２４８）が、ドープポリシリコン層２４２の各１つに隣接するくぼみ２４６の各々に形成された（たとえば、成長した）後の、材料のスタック２００の断面図である。
【0009】
図２Ｄは、（いくつかの実施形態では、バリア膜を備える）電荷ブロック構造の第２の層２５０（たとえば、窒化物層２５０）が、第１の酸化物層２４８に隣接し、開口部の酸化物層２４０の露出面に隣接するくぼみ２４６の各々に形成された後の、材料のスタック２００の断面図である。第２の層は内表面２５２を有する。図２Ｅは、図２Ｄに示した材料のスタック２００の斜視図である。
【0010】
図２Ｆは、電荷ブロック構造の第３の層（たとえば、第２の酸化物層２５６）が、開口部の窒化物層２５０に隣接して形成された後の、材料のスタック２００の断面図であり、開口部の各々は、これ以降、第１のくぼみ２４６に対応する第２のくぼみ２５８を含む。
【0011】
図２Ｇは、第１の浮遊ゲート（ＦＧ１）材料（たとえば、第１のポリシリコン）が第２のくぼみ２５８に形成された後の、材料のスタック２００の断面図である。たとえば、少なくともいくつかの実施形態では、第１のポリシリコンを開口部に堆積させ、エッチングして、第２のくぼみ２５８の各々の中の第１のポリシリコンを窪ませることができ、それによって、内表面２６２を有する第１のＦＧ１ ２６０を形成する。他の実施形態では、第１のポリシリコンを酸化させ、その後、酸化物を除去して、第１のＦＧ１ ２６０を形成することができる。図２Ｈは、図２Ｇに示した材料のスタック２００の斜視図である。
【0012】
図２Ｉは、開口部の各々の第２の酸化物層２５６の等方性エッチングをして、開口部の各々の第２の酸化物層２５６の内表面２６４を、それぞれの第１のＦＧ１ ２６０の内表面２６２から窪ませた後の、材料のスタック２００の断面図である。エッチングは、湿式エッチング、気相エッチング、または乾式エッチングであってよく、窒化物に選択的であって、開口部の各々に窒化物層２５０を残すことができる。たとえば、第２の酸化物層２５６は、希釈フッ化水素（ＨＦ）気相エッチングを使用してエッチングすることができる。
【0013】
図２Ｊは、開口部の各々の窒化物層２５０の等方性エッチングをして、窒化物層２５０を、開口部の各々の第２の酸化物層２５６の内表面２６４を超える深さに窪ませた後の、材料のスタック２００の断面図である。リン酸を窒化物層２５０に対する腐食液として使用することができ、リン酸は、ポリシリコンと酸化物とに対して選択的である。
【0014】
図２Ｋは、第２の浮遊ゲート（ＦＧ２）材料（たとえば、第２のポリシリコン２６６）が開口部に形成された後の、材料のスタック２００の断面図である。第２のポリシリコン２６６は、第１のポリシリコンと同じ組成であってよく、または異なる組成であってよい。第２のポリシリコン２６６は、原子層堆積（ＡＬＤ）法を使用して堆積され得、堆積したポリシリコン２６６が非常に等角であるようにする。少なくともいくつかの実施形態では、第２のポリシリコン２６６は、ドーパントを注入されてよい。たとえば、プラズマドーピングまたは他の非常に等角なドーピング法を使用することができる。加えて、ウェハがポリシリコンで完全に覆われているため、膜堆積除去技術を使用して堆積膜を除去することができる。
【0015】
図２Ｌから図２Ｎは、第２のポリシリコン２６６を開口部でエッチングした後の、材料のスタック２００の断面図であり、図２Ｌ、図２Ｍ、及び図２Ｎはそれぞれ、たとえば、エッチングするタイミングのわずかな違いによる結果として生じる構造について、異なる代替物を示している。図２Ｌから図２Ｎに示す構造物の各々では、第２のポリシリコン２６６の内表面２６８が、開口部の酸化物層２４０の内表面２７０と実質的に同一平面上になるまで、第２のポリシリコン２６６を開口部においてエッチングする。第１のＦＧ１ ２６０とエッチングした第２のポリシリコン２６６（ＦＧ２）との組み合わせは、制御ゲート、ＣＧに向かって伸びる（たとえば、第１のＦＧ１ ２６０に対応する）突起を有する浮遊ゲート、ＦＧを集合的に形成することができる。
【0016】
その結果、図２Ｎに示す通り、第１の誘電体層の上面と第２の誘電体層の下面との間の、またそれらに接触しているＦＧを含むメモリセルを、したがって形成することができる。ＦＧは、これもまた第１の誘電体層の上面と第２の誘電体層の下面との間に形成されたＣＧに向かって伸びる突起を含む。電荷ブロック構造（たとえば、上記で説明したＯＮＯ構造）は、ＦＧとＣＧとの間である。
【0017】
電荷ブロック構造は、窒化物層などのバリア膜を含む。バリア膜の実質的に垂直な部分は、ＣＧとＦＧとの間である。バリア膜の第１の実質的に水平な部分は、第１の誘電体層とＦＧとの間に部分的に水平方向に伸びる。同様に、バリア膜の第２の実質的に水平な部分は、第２の誘電体層とＦＧとの間に部分的に水平方向に伸びる。たとえば、図２Ｎに示す実施形態では、バリア膜の第１の実質的に水平な部分は、それが突起と第１の誘電体層との間であるが、ＦＧの別の部分と第１の誘電体層との間ではない地点まで、水平方向に伸びる。言い換えると、ＦＧの他の部分については、ＦＧと第１の誘電体層との間にはバリア膜がない。
【0018】
図２Ｎに示した実施形態では、電荷ブロック構造の少なくとの一部分は、突起の少なくとも一部分の周りを覆う。たとえば、第２の酸化物層２５６は、突起の周りを覆うことができる。窒化物層２５０の第１の部分（たとえば、前の段落で言及した第１の実質的に水平な部分）及び第２の酸化物層２５６の第１の部分は、突起と第１の誘電体層の上面との間にある（また、両者はＦＧに接している。窒化物層２５０の第２の部分（たとえば、前の段落で言及した第２の実質的に水平な部分）及び第２の酸化物層２５６の第２の部分は、突起と第２の誘電体層の下面との間にある（また、両者はＦＧに接している）。
【0019】
より具体的な詳細では、図２Ｎに示す実施形態は、ＣＧに向かって伸びる３つの突起を含むＦＧを示しており、それらは、第１の誘電体層の上面に隣接する第１の突起、第２の誘電体層の下面に隣接する第２の突起、及び第１の突起と第２の突起との間の中央の（たとえば、第１のＦＧ１ ２６０に対応する）突起である。図２Ｎに示す通り、そのような実施形態では、第２の酸化物層２５６の第１の部分は、第１の突起と中央の突起との間にあることができ、第２の酸化物層２５６の第２の部分は、第２の突起と中央の突起との間にあることができる。
【0020】
したがって、メモリセルから成る縦型ストリング２００は、誘電体層２４０（酸化物層）の間の制御ゲート２４２と、誘電体層２４０の間の浮遊ゲート２６０／２６６であって、制御ゲート２４２に向かって伸びる突起２６９を含む、浮遊ゲート２６０／２６６と、浮遊ゲート２６０／２６６と制御ゲートとの間の電荷ブロック構造（層２４８、２５０、２５６）であって、電荷ブロック構造の少なくとも一部が突起の周りを覆う、電荷ブロック構造（層２４８、２５０、２５６）と、を含むメモリセルを有するものとして示されている。
【0021】
電荷ブロック構造は、第１の酸化物層２４８と、窒化物層２５０と、第２の酸化物層２５６とを含み、電荷ブロック構造（層２４８、２５０、２５６）は、突起２６９の周りを覆うバリア構造（たとえば、第２の酸化物層）を含む。窒化物層２５０及び第２の酸化物層２５６の部分は、突起２６９と誘電体２４０との間に配置される。浮遊ゲート２６６は、窒化物層２５０と第２の酸化物層２５６とに接している。
【0022】
浮遊ゲート部分２６６は、誘電体層２４０に隣接しており、第２の酸化物層２５６の水平部分は、突起２６９と浮遊ゲート部分２６６との間に配置されている。浮遊ゲート部分２６６は、誘電体層２４０に接している。電荷ブロック構造のバリア膜、たとえば、層２４８と層２５０と層２５６とのうちの少なくとも１つは、制御ゲート２４２と浮遊ゲート２６０／２６６との間に配置された実質的に垂直な部分と、誘電体層２４０と浮遊ゲート２６０の一部との間に部分的に水平方向に伸びる第１の実質的に水平な部分とを有する。バリア膜は、窒化物層２５０であることができる。突起２６９は、バリア膜２５０の少なくとも水平部分と第２の酸化物層２５６とによって、誘電体層２４０から隔てられている。
【0023】
第２の酸化物層２５６は、実質的に水平な部分２５７と実質的に垂直な部分２５９とを含み、第２の酸化物層２５６の実質的に垂直な部分２５９の厚さ、及び第２の酸化物層２５６の水平な部分２５７の厚さは、実質的に同じである。浮遊ゲート２６０の第１の部分は、バリア膜２５０の実質的に水平な部分と第２の酸化物層２５６とによって、第１の誘電体層２４０から隔てられている。
【0024】
図２Ｏは、トンネル誘電体（たとえば、トンネル酸化物層２８０）が、第１のＦＧ１ ２６０の露出面上に形成され（たとえば、成長させられ）、開口部の第２のポリシリコン２６６をエッチングした後の、（図２Ｎに示した実施形態で示した）材料のスタック２００の断面図２２８である。
【0025】
図２Ｐは、図２Ｏに示した材料のスタック２００の斜視図である。図１に示した構造のメモリセルに対して、（メモリセルに対する）上部及び／または下部の寄生ＳＯＮＯＳデバイスが減少し、ＦＧの長さが実質的に２倍、たとえば、約１５ｎｍから約３０ｎｍになり、浮遊ゲートは、制御ゲートと実質的に同じ長さになる。
【0027】
図３Ａは、図２Ｇに示したメモリセルのスタック２００に対応する、材料のスタック３００の断面図であり、第１のＦＧ１ ３６０の内表面３６２をさらに窪ませて第１のくぼみ（２４６）にするように、等方性エッチングを継続した結果を示している。
【0028】
図３Ｂは、窒化物層３５０の露出面及び開口部の第２の酸化物層３５６が第１のＦＧ１ ３６０の内表面３６２と実質的に同一平面上になるまで、第２の酸化物層３５６及び窒化物層３５０をエッチングした後の、材料のスタック３００の断面図である。少なくともいくつかの実施形態では、たとえば、第２の酸化物層３５６は、窒化物に選択的にエッチングされ得、その後、窒化物層３５０は、ポリシリコンと酸化物とに選択的に（たとえば、リン酸を使用して）エッチングされ得る。エッチングは、湿式エッチング、気相エッチング、または乾式エッチング、またはそれらの組み合わせであることができる。
【0029】
図３Ｃは、第２の浮遊ゲート（ＦＧ２）材料（たとえば、第２のポリシリコン３６６）が開口部に形成され、材料のスタック３００の長さ３１１を覆った後の、材料のスタック３００の断面図である。第２のポリシリコン３６６は、第１のポリシリコンと同じ組成であることができ、または第１のポリシリコンと異なる組成であることができる。
【0030】
図３Ｄは、第２のポリシリコン３６６の内表面３６８が、酸化物層３４０の内表面３７０と実質的に同一平面上になるまで、第２のポリシリコン３６６を開口部でエッチングした後の、材料のスタック３００の断面図である。第１のＦＧ１ ３６０とエッチングした第２のポリシリコン３６６（ＦＧ２）との組み合わせは、制御ゲート、ＣＧに向かって伸びる（たとえば、第１のＦＧ１ ３６０に対応する）突起を有する浮遊ゲート、ＦＧを集合的に形成することができる。図２Ｎに示す構造とは対照的に、図３Ｄに示す構造では、ＦＧはＣＧに向かって伸びる１つの突起を有する。
【0031】
したがって、メモリセルから成る縦型ストリング３００は、誘電体層３４０（酸化物層）の間の制御ゲート３４２と、誘電体層３４０の間の浮遊ゲート３６０／３６６であって、制御ゲート３４２に向かって伸びる突起３６９を含む、浮遊ゲート３６０／３６６と、浮遊ゲート３６０／２６６と制御ゲート３４２との間の電荷ブロック構造（層３４８、３５０、３５６）であって、電荷ブロック構造（層３４８、３５０、３５６）のうちの少なくとも一部が突起３６９の周りを覆う、電荷ブロック構造（層３４８、３５０、３５６）と、を有するメモリセルを有しているものとして示されている。
【0032】
電荷ブロック構造は、第１の酸化物層３４８と、窒化物層３５０と、第２の酸化物層３５６とを含み、電荷ブロック構造（層３４８、３５０、３５６）は、突起３６９の周りを覆うバリア構造（たとえば、第２の酸化物層３５６及び／または窒化物層３５０）を含む。窒化物層３５０の層及び第２の酸化物層３５６の部分は、突起３６９と誘電体３４０との間に配置されている。
【0033】
浮遊ゲート３６６は、窒化物層３５０と第２の酸化物層３５６とに接触している。浮遊ゲート部分３６６は、誘電体層３４０に接している。浮遊ゲート３６０／２６６の突起３６９のみが、制御ゲート３４２にむかって伸びる。電荷ブロック構造のバリア膜、たとえば、層３４８と層３５０と層３５６とのうちの少なくとも１つは、制御ゲート３４２と浮遊ゲート３６０／３６６との間に配置された実質的に垂直な部分と、誘電体層３４０と浮遊ゲート３６０の一部との間に部分的に水平方向に伸びる第１の実質的に水平な部分とを有する。バリア膜は、窒化物層３５０であることができる。
【0034】
突起３６９は、バリア膜３５０の少なくとも水平部分と第２の酸化物層３５６とによって、誘電体３４０の層から隔てられている。第２の酸化物層３５６は、第１と第２との実質的に水平な部分３５７と、実質的に垂直な部分３５９とを含み、第２の酸化物層３５６の実質的に垂直な部分３５９の厚さ及び第２の酸化物層３５６の水平部分３５７の厚さは、実質的に同じである。浮遊ゲート３６０の第１の部分は、バリア膜３５０の実質的に水平な部分と第２の酸化物層３５６とによって、第１の誘電体層３４０から隔てられている。
【0035】
いくつかの場合では、図２Ａから図２Ｐと図３Ａから図３Ｄとに示した構造は、潜在的に負の状態の影響を受けやすい。たとえば、図３Ｄに示す通り、ＣＧをＦＧから隔てている、薄い酸化物層３４８と窒化物層３５０と第２の酸化物層３５６とがある。電荷ブロック構造の少なくとも一部は、突起の少なくとも一部の周りを覆う（たとえば、窒化物層３５０及び第２の酸化物層２５６は、第１のＦＧ１ ３６０によって形成された突起の周りを覆う）。第１のＦＧ１ ３６０とエッチングした第２のポリシリコン３６６（ＦＧ２）の組み合わせは、制御ゲート、ＣＧに向かって伸びる（たとえば、第１のＦＧ１ ３６０に対応する）突起を有する浮遊ゲート、ＦＧを集合的に形成することができる。しかしながら、窒化物層３５０が比較的厚い時でさえも、まだ電荷漏洩が発生することがある。
【0036】
図４Ａから図４Ｈ、及び図５Ａから図５Ｇは、上記の状態に対処する２つの代替的なプロセスを示している。図４Ａから図４Ｇと、図５Ａから図５Ｇとによって示されているプロセスは、（いくつかの実施形態では、バリア膜を備える）電荷ブロック構造の第２の層４５０、５５０（たとえば、窒化物層）がそれぞれ、第１の酸化物層４４８、５４８それぞれに隣接し、酸化物層４４０、５４０それぞれの露出面に隣接するくぼみに形成された後に開始する。
【0037】
図４Ａは、誘電体（たとえば、酸化物層４４０）と制御ゲート材料（たとえば、ドープポリシリコン層４４２などの導電体層）との交代層を含む、材料のスタック４００の断面図である。図４Ａでは、電荷ブロック構造は、窪んでいるＣＧ層４４２の上に実質的に垂直に形成された第１の酸化物層４４８と、ピラー４１１全体の長さに渡って形成された（いくつかの実施形態では、バリア膜を備える）第２の層４５０（たとえば、窒化物層）とを含んで形成される。図２Ａから図２Ｆ、及び図３Ａとは異なり、第２の酸化段階は、ピラー窒化物４５０の堆積の後に実行されない。第２の層４５０（たとえば、窒化物層）は、第１の酸化物層４４８に隣接し、開口部の酸化物層４４０の露出面に隣接するくぼみ４４６の各々に形成され得る。
【0038】
図４Ｂは、交互に重なった、酸化物層４４０と制御ゲート層４４２と第１のくぼみ４４６と第１の酸化物層４４８と窒化物層４５０との形成を示す、スタックセル４００の斜視図である。第１の酸化物層４４８及び窒化物層４５０は、電荷ブロック構造を作るために形成される（たとえば、成長させられる）。図４Ａ及び図４Ｂでは、ドープポリシリコン層４４２に隣接する第１のくぼみ４４６を含む開口部は、それを貫通して伸びるように形成されている。底層４４４は、ＡｌＯｘなどのエッチング停止層であることができる。
【0039】
図４Ｃは、第１の浮遊ゲート（ＦＧ１）材料（たとえば、第１のポリシリコン）が、図４Ａから図４Ｂに示す第１のくぼみ４４６に形成された後の材料のスタック４００の断面図である。たとえば、少なくともいくつかの実施形態では、第１のポリシリコン４６０は、開口部に堆積させられ、第１のくぼみ４４６の各々の第１のポリシリコンを窪ませるためにエッチングされてよく、それによって、内表面４６２を有する第１のＦＧ１ ４６０を形成する。第１のＦＧ層４６０の内表面４６２は、第２の層４５０（たとえば、窒化物層）の内表面４５２と同じ高さになるようにエッチングされ得る。代替的に、適切で良い等角堆積を有する使い捨て層を使用することができる。
【0040】
図４Ｄは、第１のＦＧ／使い捨て層４６０の内表面４６２を、段状酸化物層４４０の内表面４７０を超えて窪ませるために、第１のＦＧ層４６０をエッチングした後の、材料のスタック４００の断面図である。窒化物に選択的な腐食液を使用して、第１のＦＧ／使い捨て層４６０をエッチングすることができる。
【0041】
図４Ｅは、窒化物層４５０を、開口部の各々の第１のＦＧ／使い捨て層４６０の内表面４６２を超える深さに窪ませるために、開口部の各々の窒化物層４５０の等方性エッチングが実行された後の、材料のスタック４００の断面図である。リン酸は、窒化物層４５０に対する腐食液として使用され得、それは、ポリシリコンと酸化物とに選択的である。
【0042】
図４Ｆは、エッチング、たとえば、乾式、湿式、または気相エッチングを介したＦＧ／使い捨て層４６０の除去後の、材料のスタック４００の断面図である。第２のくぼみ４５８が、窒化物層４５０と段状酸化物層４４０との間に残される。
【0043】
図４Ｇは、ＯＮＯ層を完成させるために、第２の酸化物層４５６を形成した後の、材料のスタック４００の断面図である。図４Ｇは、また、第２のＦＧ層４６６のための、ピラー全体４１１の長さに渡るポリシリコンの堆積を示している。第２のＦＧ層４６６のポリシリコンは、任意でドープされ得る。
【0044】
図４Ｈは、第２のＦＧ層４６６の内表面４６８が段状酸化物層４４０の内表面４７０と実質的に同じ高さになるまで、エッチングまたは酸化によって第２のＦＧ層４６６を分離させた後の、材料のスタック４００の断面図である。酸化物に選択的な腐食液を使用して、第２のＦＧ層４６６をエッチングすることができる。第２のＦＧ４６６は、これもまた第３のくぼみ４５９内に形成された、ＣＧ４４２に向かって伸びる突起４６９を含む。
【0045】
図４Ｈでは、メモリセルから成る縦型ストリング４００は、誘電体層４４０（酸化物層）の間に配置された制御ゲート４４２と、誘電体層４４０の間の浮遊ゲート４６６であって、制御ゲート４４２に向かって伸びる突起４６９を含む、浮遊ゲート４６６と、浮遊ゲート４６６と制御ゲート４４２との間の電荷ブロック構造（層４４８、４５０、４５６）であって、電荷ブロック構造の少なくとも一部（たとえば、窒化物層４５０及び／または第２の酸化物層４５６）が、突起４６９の周りを覆う、電荷ブロック構造（層４４８、４５０、４５６）と、を有するメモリセルを有するものとして示されている。
【0046】
電荷ブロック構造は、第１の酸化物層４４８と窒化物層４５０と第２の酸化物層４５６とを含み、電荷ブロック構造（層４４８，４５０、４５６）は、突起４６９の周りを覆うバリア構造（たとえば、たとえば、窒化物層４５０及び／または第２の酸化物層４５６）を含む。窒化物層４５０及び第２の酸化物層４５６の部分は、突起４６９と誘電体４４０との間に配置されている。第２の酸化物層４５６は、窒化物層４５０を浮遊ゲート４６６から完全に隔てる。浮遊ゲート４６６は、第２の酸化物層４５６に接しており、窒化物層４５０には接していない。
【0047】
浮遊ゲート部分４６６は、誘電体層４４０に接している。浮遊ゲート４６６の突起４６９のみが、制御ゲート４４２に向かって伸びる。電荷ブロック構造のバリア膜、たとえば、層４４８と層４５０と層４５６とのうちの少なくとも１つは、制御ゲート４４２と浮遊ゲート４６６との間に配置された実質的に垂直な部分と、誘電体層４４０と浮遊ゲート４６６の一部との間に部分的に水平方向に伸びる、第１の実質的に水平な部分とを有する。バリア膜は、窒化物層４５０であることができる。
【0048】
突起４６９は、第２の酸化物層４５６によって、またはバリア膜４５０の水平部分と第２の酸化物層４５６とによって、誘電体層４４０から隔てられている。第２の酸化物層４５６は、第１と第２との実質的に水平な部分４５７と、実質的に垂直な部分４５９とを含み、第２の酸化物層４５６の実質的に垂直な部分４５９の厚さ、及び第２の酸化物層４５６の実質的に水平な部分４５９の厚さは、実質的に同じである。浮遊ゲート４６６の第１の部分は、第２の酸化物層４５６の実質的に水平な部分によって、第１の誘電体層４４０から隔てられている。浮遊ゲート４６６の別の部分は、バリア膜４５０の実質的に水平な部分と第２の酸化物層４５６の第１の部分とによって、第１の誘電体層４４０から隔てられている。
【0049】
図５Ａから図５Ｈは、一実施形態による、材料のスタック５００の形成を示している。図５Ａから図５Ｈは、図２Ｄに示したピラー酸化物の堆積の後に開始する。図５Ａは、誘電体（たとえば、酸化物層５４０）と制御ゲート材料（たとえば、ドープポリシリコン層５４２などの導電体の層）との交代層を含む、材料のスタック５００の断面図である。図５Ａでは、電荷ブロック構造は、窪んでいるＣＧ層５４２の上に実質的に垂直に形成された第１の酸化物層５４８と、ピラー５１１全体の長さに渡って形成された（いくつかの実施形態では、バリア膜を備える）第２の層５５０（たとえば、窒化物層）とを含んで形成される。図２Ａから図２Ｆと、図３Ａとは異なり、第２の酸化段階は、ピラー窒化物５５０の堆積の後に実行されない。第２の層５５０（たとえば、窒化物層）は、第１の酸化物層５４８に隣接し、開口部の酸化物層５４０の露出面に隣接するくぼみ５４６の各々で形成され得る。
【0050】
図５Ｂは、交互に重なっている、酸化物層５４０と制御ゲート層５４２と第１のくぼみ５４６と第１の酸化物層５４８と窒化物層５５０との形成を示した、スタックセル５００の斜視図である。第１の酸化物層５４８及び窒化物層５５０は、電荷ブロック構造を作るために形成される（たとえば、成長させられる）。図５Ａと図５Ｂとでは、ドープポリシリコン層５４２に隣接する第１のくぼみ５４６を含む開口部は、それを貫通して伸びるように形成されている。底層５４４は、ＡｌＯｘなどのエッチング停止層であることができる。
【0051】
図５Ｃは、第１の浮遊ゲート（ＦＧ１）材料（たとえば、第１のポリシリコン）が、図５Ａから図５Ｂに示す第１のくぼみ５４６に形成された後の、材料のスタック５００の断面図である。たとえば、少なくともいくつかの実施形態では、第１のポリシリコン５６０は、開口部に堆積させられ、第１のくぼみ５４６の各々で第１のポリシリコンを窪ませるためにエッチングされ、それによって、内表面５６２を有する第１のＦＧ１ ５６０を形成する。第１のＦＧ層５６０の内表面５６２は、第２の層５５０（たとえば、窒化物層）の内表面５５２と同じ高さになるようにエッチングされ得る。代替的に、適切な良い等角堆積を有する使い捨て層を使用することができる。
【0052】
図５Ｄは、段状酸化物層５４０の内表面５７０と同じ高さになるように、第１のＦＧ／使い捨て層５６０の内表面５６２を窪ませるために第１のＦＧ層５６０をエッチングした後、かつ第２の層５５０（たとえば、窒化物層）の内表面５５２を、段状酸化物層５４０の内表面５７０を超えてエッチングした後の、材料のスタック５００の断面図である。ポリシリコンに選択的な腐食液と窒化物に選択的な腐食液とを使用して、第１のＦＧ／使い捨て層５６０と窒化物層とを、それぞれエッチングすることができる。
【0053】
図５Ｅは、湿式、乾式、または気相エッチングを介して、ＦＧ／使い捨て層５６０を除去した後の、材料のスタック５００の断面図である。第２のくぼみ５５８が、窒化物層５５０と段状酸化物層５４０との間に残される。
【0054】
図５Ｆは、ＯＮＯ層を完成させるために、第２の酸化層５５６を形成した後の、材料のスタック５００の断面図である。第２の酸化層５５６の形成は、第３のくぼみ５５９をもたらす。
【0055】
図５Ｇは、ピラー５１１全体の長さに渡って、また第２のＦＧ層５６６の第３のくぼみ５５９の中にポリシリコンを堆積させた後の、材料のスタック５００の断面図である。第２のＦＧ層５６６のポリシリコンは、任意でドープされてよい。
【0056】
図５Ｈは、第２のＦＧ層５６６の内表面５６８が段状酸化物層５４０の内表面５７０と実質的に同じ高さになるまで、エッチングまたは酸化によって第２のＦＧ層５６６を分離させた後の、材料のスタック５００の断面図である。酸化物に選択的な腐食液を使用して、第２のＦＧ層５６６を、段状酸化物層５４０の内表面５７０と同じ高さにエッチングすることができる。第２のＦＧ５６６は、これもまた第３のくぼみ５５９の中に形成された、ＣＧ５４２に向かって伸びる突起５６９を含む。
【0057】
図５Ｈでは、メモリセルから成る縦型ストリング５００は、誘電体層５４０（酸化物層）の間に配置された制御ゲート５４２と、誘電体層５４０の間の浮遊ゲート５６６であって、制御ゲート５４２に向かって伸びる突起５６９を含む、浮遊ゲート５６６と、浮遊ゲート５６６と制御ゲート５４２との間の電荷ブロック構造（層５４８、５５０、５５６）であって、電荷ブロック構造の少なくとも一部（たとえば、窒化物層５５０及び／または第２の酸化物層５５６）が突起５６９の周りを覆う、電荷ブロック構造（層５４８、５５０、５５６）と、を有するメモリセルを有するものとして示されている。
【0058】
電荷ブロック構造は、第１の酸化物層５４８と、窒化物層５５０と、第２の酸化物層５５６とを含み、電荷ブロック構造（層５４８、５５０、５５６）は、突起５６９の周りを覆うバリア構造（たとえば、たとえば、窒化物層５５０及び／または第２の酸化物層５５６）を含む。窒化物層５５０及び第２の酸化物層５５６の部分は、突起５６９と誘電体５４０との間に配置されている。第２の酸化物層５５６は、窒化物層５５０を浮遊ゲート５６６から完全に隔てる。浮遊ゲート５６６は、第２の酸化物層５５６に接し、窒化物層５５０には接していない。
【0059】
浮遊ゲート部分５６６は、誘電体層５４０に接している。浮遊ゲート５６６の突起５６９のみが、制御ゲート５４２に向かって伸びる。電荷ブロック構造のバリア膜、たとえば、層５４８と層５５０と層５５６とのうちの少なくとも１つは、制御ゲート５４２と浮遊ゲート５６６との間に配置された実質的に垂直な部分と、誘電体層５４０と浮遊ゲート５６６の一部との間に部分的に水平方向に伸びる、第１の実質的に水平な部分とを有する。バリア膜は、窒化物層５５０であることができる。
【0060】
突起５６９は、第２の酸化物層５５６によって、またはバリア膜５５０の水平部分と第２の酸化物層５５６とによって、誘電体層５４０から隔てられている。第２の酸化物層５５６は、第１と第２との実質的に水平な部分５５７と、実質的に垂直な部分５５９とを含み、第２の酸化物層５５６の実質的に垂直な部分５５９の厚さ、及び第２の酸化物層５５６の実質的に水平な部分５５９の厚さは、実質的に同じである。浮遊ゲート５６６の第１の部分は、第２の酸化物層５５６の実質的に水平な部分によって、第１の誘電体層５４０から隔てられている。浮遊ゲート５６６の別の部分は、バリア膜５５０の実質的に水平な部分と第２の酸化物層５５６の第１の部分とによって、第１の誘電体層５４０から隔てられている。
【0061】
図２Ａから図２Ｐと、図３Ａから図３Ｄと、図４Ａから図４Ｈと、図５Ａから図５Ｈとを参照して上記で説明した実施形態は、図１に示した構造のメモリセルに少なくとも対して、（メモリセルに対する）上部及び／または下部の寄生ＳＯＮＯＳデバイスが減少し、ＦＧの長さが実質的に２倍になった（また、現在は、ＣＧの長さに実質的に等しいかもしれない）実施形態を示している。長くなったＦＧは、たとえば、より長いＦＧと、寄生ＳＯＮＯＳデバイスの欠如または小型化とにより、ＮＡＮＤストリング電流の調整に対してより多くの影響を潜在的に与える。
【0062】
悪影響は、ゲートカップリング比（ＣＧＲ）の減少を含むことがある。シミュレーションでは、ＧＣＲは、３８％から３１．４％に減少した。しかしながら、この減少は、側壁を形成するために誘電体層をエッチングすることを増加させることによって、減少し得る、つまり、ＣＧＲが増加する。誘電体のエッチングは、誘電体の５０％から７５％に増加し得る。このＧＣＲの減少は、より大きなＶｇＶｔとＶｗＶｔとをもたらし、Ｖｇはゲート電圧であり、Ｖｔは閾値電圧であり、Ｖｗは書き込み電圧である。
【0063】
少なくともいくつかの実施形態では、ＦＧエリアは著しく増加し、２つの潜在的な寄生ＳＯＮＯＳデバイス、及びそれらがＣＧからチャネルに移動している電子に提供する直接投入経路は、減少または除去される。ＮＡＮＤチャネルの方向にＦＧ長を増加させることは、より多くのチャネルコンダクタンス変調（たとえば、より高いオン／オフ比）と、ノイズ低減（たとえば、より大きなＦＧ）と、ＮＡＮＤチャネルコンダクタンスに影響を与える２つのＳｉＮ領域をより大きなＦＧ（たとえば、チャネルの長さ方向に約２倍長い）で置き換えることによる信頼性ゲインとをもたらし得る。さらに、構造は、ＣＧ−ＡＡ（活性領域）と、ＦＧと共重合体誘電体（ＩＰＤ）デバイスとの境界とで、２つの寄生電流を減少または除去する。両者は、窒化物トラッピングの原因となり得る。
【0064】
ＦＧ端部とＬＤＤ領域との間の電流である対角ＦＧ−ＡＡ電流が発生した場合、トラッピングが低下する。しかしながら、ＳｉＮの下の薄い酸化物は、より多くのＳｉＮがＬＤＤ電流経路へのＦＧ内にあり、追加的なＳｉＮトラッピングに繋がるために、望ましくないトレードオフを提供することがある。端部におけるＳｉＮがフリンジＥ場を変調させたことによる端部Ｅ場の増加は、この寄生電流を増加させ得、またこれは望ましくない。
【0065】
窪んだセル内のより大きなＦＧ長は、フォワードトンネル電圧（ＦＴＶ）及びリバーストンネル電圧（ＲＴＶ）などのセルノイズを減少させることができる。たとえば、ＧＣＲ ＝ ＣＩＰＤ／（ＣＩＰＤ＋ＣＴＵＮＯＸ）である場合、式中、ＣＴＵＮＯＸはトンネル酸化物層の容量であり、ＣＩＰＤは制御誘電体またはＩＰＤの容量を指す。窪んだセルは、より大きなＣＴＵＮＯＸとより大きなＣＩＰＤとを有することができる。ＣＴＵＮＯＸの増加がより大きいため、ＧＣＲが減少する。これは、Ｖｔウィンドウ損失、及びＶｐｇｍ/ｅｒａｓｅの増加であり、式中、Ｖｐｇｍはプログラム電圧である。プログラム電圧Ｖｐｇｍは、プログラムメモリセルへのワード線（ＷＬ）に印加される。容量が増加するため、ノイズは小さくなり得る。窪んだセルの段状酸化物（ＴＯ）のより均一なＥ場は、信頼性（周期劣化）ゲインを提供することができる。その結果、ＧＣＲ損失及びノイズ改善は、機能性と信頼性とに対する純ゲインを得るように構成され得る。
【0066】
図６Ａから図６Ｃは、さまざまな実施形態による、本明細書で以下に説明する方法に従って形成された、３つの追加的な縦型ＮＡＮＤメモリ６０２、６０４、６０６を示している。図７Ａから図７Ｆは、一実施形態による、図６Ａに示した縦型メモリの製造を示している。
【0067】
図７Ａは、ピラー７１１を形成する、誘電体（たとえば、酸化物層７４０）と制御ゲート材料（たとえば、ドープポリシリコン層７４２などの導電体層）との交代層を含む材料のスタック７００の断面図である。ＣＧ層７４２は、所定の深さにエッチングされて、段状酸化物層７４０の間に第１のくぼみエリア７４６を作る。
【0068】
図７Ｂは、電荷ブロック構造が形成された後の、材料のスタック７００の断面図である。図７Ｂでは、電荷ブロック構造は、窪んだＣＧ層７４２の上に実質的に垂直に形成された第１の酸化物層７４８と、ピラー７１１全体の長さに渡って形成された（いくつかの実施形態では、バリア膜を備える）第２の層７５０（たとえば、窒化物層）とを含む。第２の層７５０（たとえば、窒化物層）は、第１の酸化物層７４８に隣接し、開口部の酸化物層７４０の露出面に隣接するくぼみ７４６の各々の中に形成され得る。第２の酸化物層７５６は、第２のくぼみ７５８を形成するために、第２の層７５０（たとえば、窒化物層）の上に実質的に垂直に形成される。
【0069】
図７Ｃは、ＦＧ層７６０のための、ピラー７１１全体の長さに渡ってポリシリコンを堆積させた後の、材料のスタック７００の断面図である。ＦＧ層７６０は、段状酸化物層７４０の間と、窒化物層７５４の水平部分の上と、実質的に垂直な第２の酸化物層７５６の上とで、（図７Ｂに示す）くぼみ７５８を埋める。ＦＧ層７６０は、内表面７６２を含む。ＦＧ層７６０のポリシリコンは、任意でドープされてよい。
【0070】
図７Ｄは、ＦＧ層７６０（たとえば、ポリシリコン）が、第２の層７５０（たとえば、窒化物層）の内表面７５２と同じ高さにされた後の、材料のスタック７００の断面図である。ＦＧ層７６０は、酸化物デキャッピング段階とその後に続く熱リン酸エッチングとを使用して、第２の層７５０（たとえば、窒化物層）の内表面７５２と同じ高さにされ得る。
【0071】
図７Ｅは、第２の層７５０（たとえば、窒化物層）の内表面７５２を、段状酸化物層７４０の内表面７７０を超えてエッチングした後の、材料のスタック７００の断面図である。ポリシリコンに選択的な腐食液と酸化物に選択的な腐食液とを使用して、窒化物層７５０をエッチングすることができる。
【0072】
図７Ｆは、チャネル材料７８０の堆積の後の、材料のスタック７００の断面図である。チャネル材料は、窒化物層７５０の内表面７７０と等角である。
【0073】
従って、図７Ｆでは、浮遊ゲート７６０は、バリア膜、たとえば、窒化物層７５０の水平部分によって、誘電体層７４０から隔てられている。バリア膜７５０の実質的に垂直な部分７８１の厚さは、バリア膜７５０の実質的に水平な部分７８３の厚さよりも大きい。
【0074】
図８は、一実施形態による、図６Ｂに示した縦型ＮＡＮＤセル８００を示している。図８は、ピラー８１１を形成するために、段上酸化物層８４０とポリシリコン段状制御ゲート（ＣＧ）層８４２との交代層を有する、縦型メモリセル８０２を示している。ＣＧ層８４２は、所定の深さにエッチングされて、段状酸化物層８４０の間に第１のくぼみエリアを作る。酸化物層８４８及び窒化物層８５０は、窪んでいるＣＧ層８４２の上に形成される。ポリシリコン浮遊ゲート（ＦＧ）層８６０は、窒化物層８５０の水平部分８４９の間のくぼみに形成される。ＴｕＯｘ層または第２の酸化物層８９０は、ＦＧ層８６０の上に形成される。ＦＧ層８６０が実質的に円形に示されているが、当業者は、ＦＧ層が、少なくとも図７Ａから図７Ｆに示す長方形であることができるということを認識する。第２の層８５０（たとえば、窒化物層）の内表面８５２は、段状酸化物層８４０の内表面８７０を超えてエッチングされる。
【0075】
図８では、第２の酸化物層８９０は、窒化物層８５０を浮遊ゲート８６０から完全に隔てる。浮遊ゲート８６０は、第２の酸化物層８９０に接しており、窒化物層８５０には接していない。電荷ブロック構造のバリア膜、たとえば、層８４８と層８５０と層８９０とのうちの少なくとも１つは、制御ゲート８４２と浮遊ゲート８６０との間に配置された実質的に垂直な部分８５９と、誘電体層８４０と浮遊ゲート８６０の一部との間に部分的に水平方向に伸びる実質的に水平な部分８５７とを有する。バリア膜は、窒化物層８５０であることができる。浮遊ゲート８６０は、バリア膜２５０の実質的に水平な部分８５９と第２の酸化物層８９０とによって、第１の誘電体層２４０から隔てられている。
【0076】
図９Ａから図９Ｄは、一実施形態による、図６Ｃに示した縦型メモリセル６０６の製造を示している。図６Ｃに示した縦型メモリセル６０６の製造では、初期プロセスは、図７Ａから図７Ｄに示すものと同様である。
【0077】
図９Ａは、誘電体（たとえば、酸化物層９４０）と制御ゲート材料（たとえば、ドープポリシリコン層９４２などの導電体層）との交代層を含む、材料のスタック９００の断面図である。図９Ａでは、電荷ブロック構造は、窪んだＣＧ層９４２の上に実質的に垂直に形成された第１の酸化物層９４８と、ピラー９１１全体の長さに渡って形成された（いくつかの実施形態では、バリア膜を備える）第２の層９５０（たとえば、窒化物層）とを含んで形成される。第２の層９５０（たとえば、窒化物層）は、第１の酸化物層９４８に隣接して形成され得る。第２の層９５０は、第２の層９５０をピラーの全長に沿って堆積させ、その後、第２の層９５０の内表面９６２をくぼみ９５８を形成する段状酸化物層９４０の内表面９７０を超えて窪ませるために、第２の層９５０をエッチングすることによって、形成され得る。酸化物に選択的な腐食液を使用して、第２の層９５０をエッチングすることができる。
【0078】
図９Ｂは、ＯＮＯ層を完成させるために、第２の酸化物層９５６を形成した後の、材料のスタック９００の断面図である。第２の酸化物層９５６の形成は、第２のくぼみ９５９をもたらす。ポリシリコン層は、第２のＦＧ層９６６のピラー４１１全体の長さに渡って堆積される。第２のＦＧ層９６６のポリシリコンは、任意でドープされてよい。
【0079】
図９Ｃは、第２のＦＧ層９６６の内表面９６８が段状酸化物層９４０の内表面９７０と実質的に同じ高さになるまで、エッチングまたは酸化によって第２のＦＧ層９６６を分離させた後の、材料のスタック９００の断面図である。酸化物に選択的な腐食液を使用して、第２のＦＧ層９６６を段状酸化物層９４０の内表面９７０と同じ高さにエッチングすることができる。第２のＦＧ９６６は、ＣＧに向かって伸びる突起９６９を含む。図９Ｄは、チャネル材料９８０の堆積の後の、材料のスタック９００の断面図である。
【0080】
したがって、図９Ｄでは、メモリセルから成る縦型ストリング９００は、誘電体層９４０（酸化物層）の間の制御ゲート９４２と、誘電体層９４０の間の浮遊ゲート９６６であって、制御ゲート９４２に向かって伸びる突起９６９を含む、浮遊ゲート９６６と、浮遊ゲート９６６と制御ゲート９４２との間の電荷ブロック構造（層９４８、９５０、９５６）であって、電荷ブロック構造（層９４８、９５０、９５６）の少なくとも一部が、突起９６９の周りを覆う、電荷ブロック構造（層９４８、９５０、９５６）と、を有するメモリセルを含むものとして示されている。
【0081】
電荷ブロック構造は、第１の酸化物層９４８と窒化物層９５０と第２の酸化物層９５６とを含み、電荷ブロック構造（層９４８，９５０、９５６）は、突起９６９の周りを覆うバリア構造（たとえば、第２の酸化物層９５６または窒化物層９５０）を含む。窒化物層９５０及び第２の酸化物層９５６の部分は、突起９６９と誘電体９４０との間に配置されている。浮遊ゲート９６６は、窒化物層９５０と第２の酸化物層９５６とに接している。内表面９７０の近くで、浮遊ゲート部分９６６は、誘電体層９４０に接する。浮遊ゲート９６６の突起９６９のみが、制御ゲート９４２に向かって伸びる。誘電体層９４０の間の浮遊ゲート９６６の長さ９７１は、誘電体層９４０の間の制御ゲート９４２の長さ９４３に実質的に等しい。
【0082】
電荷ブロック構造のバリア膜、たとえば、少なくとも窒化物層９５０は、制御ゲート９４２と浮遊ゲート９６６との間に配置された実質的に垂直な部分９５９と、誘電体層９４０と浮遊ゲート９６６の一部との間に部分的に水平方向に伸びる実質的に水平な部分９５７とを有する。バリア膜は、窒化物層９５０であることができる。突起９６９は、バリア膜９５０の少なくとも水平部分と第２の酸化物層９５６とによって、誘電体層９４０から隔てられている。
【0083】
第２の酸化物層９５６は、第１と第２との実質的に水平な部分９８７と、実質的に垂直な部分９８９とを含み、第２の酸化物層９５６の実質的に垂直な部分９８９の厚さ、及び第２の酸化物層９５６の水平な部分９８７の厚さは、実質的に同じである。浮遊ゲート９６６の第１の部分は、バリア膜９５０の実質的に水平な部分９５７と第２の酸化物層９８７の水平部分９８７とによって、第１の誘電体層９４０から隔てられている。バリア膜９５０の実質的に垂直な部分９５９の厚さ９９９は、バリア膜９５０の実質的に水平な部分９５７の厚さ９９７よりも大きい。
【0084】
図１０Ａから図１０Ｆは、いくつかの実施形態による、図６Ｃに示した縦型メモリの製造を示している。図１０Ａは、ピラー１０１１を形成する、段状酸化物１０４０とポリシリコン段状制御ゲート（ＣＧ）層１０４２との交代層を示した、スタックセル１０００の断面図である。ＣＧ層１０４２は、所定の深さにエッチングされて、段状酸化物層１０４０の間に第１のくぼみエリア１０４３を作る。
【0085】
図１０Ｂは、電荷ブロック構造が形成された後の、材料のスタック１０００の断面図である。図１０Ｂでは、電荷ブロック構造は、窪んでいるＣＧ層１０４２の上に実質的に垂直に形成された第１の酸化物層１０４８と、ピラー１０１１全体の長さに渡って形成された（いくつかの実施形態では、バリア膜を備える）第２の層１０５０（たとえば、窒化物層）とを含む。しかしながら、図１０Ｂでは、第２の層１０５０は、ＣＧ層１０４２に向かって進むにつれて狭くなる傾斜端を有する。第２の層１０５０は、第１の酸化物層１０４８に隣接して、また、開口部の酸化物層１０４０の露出面に隣接して形成され得る。第２の層１０５０（たとえば、窒化物層）は、くぼみ１０４６を形成する。
【0086】
図１０Ｃは、第２の層１０５０（たとえば、窒化物層）の内表面１０５２を、段状酸化物層１０４０の内表面１０７０を超えてエッチングした後の、材料のスタック１０００の断面図である。酸化物に選択的な腐食液を使用して、窒化物層をエッチングすることができる。
【0087】
図１０Ｄは、ＯＮＯ層を完成させるために、第２の酸化物層１０５６を第２の層１０５０の上に形成した後の、材料のスタック１０００の断面図である。図１０Ｄは、また、ピラー１０１１全体の長さに渡る、第２の酸化層１０５６と段状酸化物層１０４０との上の、ＦＧ層１０６０のためのポリシリコンの堆積を示している。ＦＧ層１０６０のポリシリコンは、任意でドープされてよい。
【0088】
図１０Ｅは、ＦＧ層１０６０の内表面１０６２が段状酸化物層１０４０の内表面１０７０と実質的に同じ高さになるまで、エッチングまたは酸化によって第２のＦＧ層１０６０を分離させた後の、材料のスタック１０００の断面図である。酸化物に選択的な腐食液を使用して、ＦＧ層１０６０を、段状酸化物層１０４０の内表面１０７０と同じ高さにエッチングすることができる。ＦＧ１０６０は、ＣＧ１０４２に向かって伸びる突起１０６９を含む。
【0089】
図１０Ｄは、ＴｕＯｘ層１０９０をＦＧ層１０６０の上に形成した後の、材料のスタック１０００の断面図である。ＴｕＯｘ層１０９０を、ＦＧ層１０６０の上に成長させることができる。
【0090】
本明細書で説明した装置と方法とを実装した結果として、より高い密度とより信頼性の高いメモリ動作とを達成することができる。顧客満足の上昇が生じ得る。
【0091】
したがって、図１０Ｆでは、メモリセルから成る縦型ストリング１０００は、誘電体層１０４０（酸化物層）の間の制御ゲート１０４２と、誘電体層１０４０の間の浮遊ゲート１０６０であって、制御ゲート１０４２に向かって伸びる突起１０６９を含む、浮遊ゲート１０６０と、浮遊ゲート１０６０と制御ゲート１０４２との間の電荷ブロック構造（層１０４８、１０５０、１０５６）であって、電荷ブロック構造の少なくとも一部、たとえば、窒化物層１０５０及び／または第２の酸化物層１０５６が、突起１０６９の周りを少なくとも部分的に覆う、電荷ブロック構造（層１０４８、１０５０、１０５６）と、を含むメモリセルを有するものとして示されている。
【0092】
電荷ブロック構造は、第１の酸化物層１０４８と窒化物層１０５０と第２の酸化物層１０５６とを含み、電荷ブロック構造（層１０４８，１０５０、１０５６）は、突起１０６９の周りを少なくとも部分的に覆うバリア構造（たとえば、第２の酸化物層１０５６及び／または窒化物層１０５０）を含む。窒化物層１０５０の部分及び第２の酸化物層１０５６の部分は、突起１０６９と誘電体１０４０との間に配置されている。第２の酸化物層１０５６は、窒化物層１０５０を浮遊ゲート１０６０から完全に隔てる。浮遊ゲート１０６０は、第２の酸化物層１０５６に接しており、窒化物層１０５０には接していない。
【0093】
浮遊ゲート１０６０の突起１０６９のみが、制御ゲート１０４２に向かって伸びる。電荷ブロック構造のバリア膜、たとえば、層１０５０と層１０５６とのうちの少なくとも１つは、制御ゲート１０４２と浮遊ゲート１０６０との間に配置された実質的に垂直な部分１０５９と、誘電体層１０４０と浮遊ゲート１０６０の一部との間に少なくとも部分的に水平方向に伸びる実質的に水平な部分１０５７とを有する。バリア膜は、窒化物層１０５０であることができる。
【0094】
突起１０６９は、少なくともバリア膜１０５０の水平部分及び／または第２の酸化物層１０５６によって、誘電体層１０４０から隔てられている。第２の酸化物層１０５６は、実質的に水平な部分１０８７と実質的に垂直な部分１０８９とを含み、第２の酸化物層１０５６の実質的に垂直な部分１０８９の厚さ、及び第２の酸化物層１０５６の水平な部分１０８７の厚さは、実質的に同じである。浮遊ゲート１０６０の第１の部分は、第２の酸化物層１０５６の実質的に水平な部分１０８７によって、第１の誘電体層１０４０から隔てられている。浮遊ゲート１０６０の別の部分は、バリア膜１０５０の実質的に水平な部分１０５７と、第２の酸化物層１０５６の水平部分１０８７とによって、第１の誘電体層１０４０から隔てられている。
【0095】
本発明的主題のこのような実施形態は、１つより多くが実際に開示された場合、本明細書では、本出願の範囲を１つの概念に自発的に限定する意図なしに、個別的に及び／または集合的に参照され得る。したがって、特定の実施形態を本明細書で示し説明したが、同じ目的を達成するために計算された配置は、示した特定の実施形態を置き換えることができる。本開示は、さまざまな実施形態の任意の及び／または全ての適応物または変形物を含むことを意図している。上記の実施形態の組み合わせ、及び本明細書で具体的に説明しなかった他の実施形態は、上記の説明を検討することで当業者に明白になる。
【0096】
本出願で使用される「水平」という言葉は、ウェハまたは基板の実際の方向に関わらず、ウェハまたは基板の平面または表面に並行な平面として定義される。「垂直」という言葉は、上記で定義した水平に垂直な方向のことをいう。「上に（ｏｎ）」、「横の」、「より高い」、「より低い」、「上に（ｏｖｅｒ）」、及び「下に」などの前置詞は、ウェハまたは基板の実際の方向に関わらず、ウェハまたは基板の上面の上にある平面または表面に対して定義される。「ウェハ」及び「基板」という言葉は、本明細書では、一般に、その上に集積回路が形成された構造物のことをいい、また、集積回路の製造のさまざまな段階中のそのような構造物のことをいう。したがって、以下の詳細な説明は限定的な意味に取られず、実施形態の範囲は、添付の特許請求の範囲のみによって、そのような特許請求の範囲を受ける同等物の全範囲とともに、定められる。
【0097】
ＮＡＮＤアレイアーキテクチャは、ワード線と呼ばれる、（メモリセルのＣＧに連結され、場合によっては、メモリセルのＣＧによって少なくとも部分的に形成された）アクセスラインに、アレイのメモリセルが論理的な行で連結されるように配置されたメモリセルのアレイである。アレイのいくつかのメモリセルは、直列に、ソースからドレインに、ソース線とデータ線との間で連結され、ビット線と呼ばれる。
【0098】
ＮＡＮＤアレイアーキテクチャのメモリセルを、所定のデータ状態にプログラムすることができる。たとえば、メモリセルのＦＧに電荷を累積させ（たとえば、注入し）、またはメモリセルのＦＧから電荷を除去して、セルを多くのデータ状態のうちの１つにプログラムすることができる。たとえば、シングルレベルセル（ＳＬＣ）と呼ばれるメモリセルは、２つのデータ状態、たとえば、「１」状態または「０」状態のうちの１つにプログラムされ得る。マルチレベルセル（ＭＬＣ）と呼ばれるメモリセルは、２つ以上のデータ状態のうちの１つにプログラムされ得る。
【0099】
電子がＦＧに貯められると、電子はセルのＶｔを変更する。したがって、ＣＧに特定の電圧をかけることによって（たとえば、セルに連結されたアクセスラインを読み出し電圧で動作させることによって）セルが「読み出される」と、セルのＶｔにより、セルのソース接続とドレイン接続との間に電流が流れる、または流れない、のうちのいずれかとなる。この電流の有無を感知し、「１」と「０」とに変換することができ、記憶されているデータを再現する。
【0100】
各メモリセルは、ソース線とデータ線とに直接連結されていないことがある。代わりに、例示のアレイのメモリセルは、通常各８、１６、３２、またはその以上のストリングにまとめられ得、ストリング中のメモリセルは、直列に、ソースからドレインに、共通のソース線と共通のデータ線との間で連結される。
【0101】
ＮＡＮＤアーキテクチャは、これらのセルに連結されたアクセスラインを、電圧を用いて動作させることによってメモリセルの行を作動させる、行デコーダによってアクセスされ得る。加えて、各ストリングの選択されていないメモリセルに連結されたアクセスラインを、別の電圧を用いて動作させることができる。たとえば、各ストリングの選択されていないメモリセルは、それらをパストランジスタとして動作させるために、通過電圧を用いて動作され得、それらが、電流を、それらのプログラムされたデータ状態によって制限されないような方法で通過させることを可能にする。次いで、電流は、読み出されるように選択された各ストリングのメモリセルによって制限された、直列に連結されたストリングの各浮遊ゲートメモリセルを通って、ソース線からデータ線に流れる。これは、選択されたメモリセルの行の、現在符号化され、記憶されているデータ値を列ビット線に乗せる。データ線の列ページが選択され、感知され、次いで、個別のデータワードが、列ページからの感知されたデータワードから選択され、メモリ装置から通信される。ＮＡＮＤアレイなどのフラッシュメモリは、浮遊ゲート（ＦＧ）と電荷ブロック構造（たとえば、ＩＰＤ）と制御ゲート（ＣＧ）と誘電体層（たとえば、酸化物層１０８）とを含むメモリセルのスタックを有する、３Ｄメモリとして形成され得る。示した実施例では、ＩＰＤ１０４は、各ＦＧ１０２とＣＧ１０６との間に配置されている。くぼみは、ＩＰＤのＣＧと、ＦＧとに隣接して形成される。
【0102】
本開示の要約は、読者が技術的開示の性質をすばやく確かめることを可能にする要約を要求する、米国特許法施行規則第１．７２条第（ｂ）項に従うために提供される。要約は、特許請求の範囲または意味を解釈または限定するためにそれが使用されないという理解のもとに提出されている。加えて、前述の詳細な説明では、本開示を簡素化する目的のために、さまざまな特徴が１つの実施形態中にまとめられているということを理解することができる。開示のこの方法は、特許請求の範囲の実施形態が、各請求項で明示的に挙げられたものよりも多くの特徴を必要とするという意図を反映するものとして解釈されるものでない。むしろ、以下の特許請求の範囲が示す通り、実施形態の主題は、１つの開示された実施形態の１つまたは複数の特徴のうちにある。したがって、以下の特許請求の範囲は、ここに、詳細な説明に組み込まれ、各請求項は、それ自体で独立の実施形態として存在する。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図2L】
【図2M】
【図2N】
【図2O】
【図2P】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図7C】
【図7D-7E】
【図7F】
【図8】
【図9A】
【図9B】
【図9C-9D】
【図10A-10C】
【図10D-10F】