特許 5965674 固体撮像装置および撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5965674

(24)【登録日】2016年7月8日

(45)【発行日】2016年8月10日

(54)【発明の名称】固体撮像装置および撮像装置

(51)【国際特許分類】

   H04N 5/357 20110101AFI20160728BHJP

   H04N 5/374 20110101ALI20160728BHJP

   H01L 27/146 20060101ALI20160728BHJP

【ＦＩ】

   H04N5/335 570

   H04N5/335 740

   H01L27/14 A

   H01L27/14 F

【請求項の数】7

【全頁数】28

(21)【出願番号】特願2012-48289(P2012-48289)

(22)【出願日】2012年3月5日

(65)【公開番号】特開2013-183442(P2013-183442A)

(43)【公開日】2013年9月12日

【審査請求日】2015年2月5日

(73)【特許権者】

【識別番号】000000376

【氏名又は名称】オリンパス株式会社

(74)【代理人】

【識別番号】100106909

【弁理士】

【氏名又は名称】棚井 澄雄

(74)【代理人】

【識別番号】100064908

【弁理士】

【氏名又は名称】志賀 正武

(74)【代理人】

【識別番号】100094400

【弁理士】

【氏名又は名称】鈴木 三義

(74)【代理人】

【識別番号】100086379

【弁理士】

【氏名又は名称】高柴 忠夫

(74)【代理人】

【識別番号】100129403

【弁理士】

【氏名又は名称】増井 裕士

(74)【代理人】

【識別番号】100139686

【弁理士】

【氏名又は名称】鈴木 史朗

(74)【代理人】

【識別番号】100161702

【弁理士】

【氏名又は名称】橋本 宏之

(72)【発明者】

【氏名】近藤 亨

【審査官】 鈴木 肇

(56)【参考文献】

【文献】 特開２００７−２２８４６０（ＪＰ，Ａ）

【文献】 特開２００９−１７０４４８（ＪＰ，Ａ）

【文献】 特開平１１−１９６３３１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１０／００７９６３２（ＵＳ，Ａ１）

【文献】 特開２００６−０４９３６１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｎ ５／３０ − ５／３７８

Ｈ０１Ｌ ２１／３３９

Ｈ０１Ｌ ２７／１４ −２７／１４８

Ｈ０１Ｌ ２９／７６２

(57)【特許請求の範囲】

【請求項1】

画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、
前記画素は、
前記第１の基板に配置された複数の光電変換素子と、
前記第１の基板に配置され、前記光電変換素子が発生した信号を増幅した増幅信号を出力する複数の増幅回路と、
前記第２の基板に配置され、前記増幅回路から出力された前記増幅信号を蓄積する、複数の前記光電変換素子のそれぞれに対応した複数の信号蓄積回路と、
前記第２の基板に配置され、前記信号蓄積回路のそれぞれに蓄積された前記増幅信号を該画素からの出力信号として順次出力する出力回路と、
を有し、
前記画素は、
該画素が有するｎ（ｎは２以上の整数）個の前記光電変換素子のそれぞれが、前記第１の基板上における配置位置に基づいて、１以上のグループのいずれかに分類され、該ｎ個の前記光電変換素子で発生したそれぞれの信号を前記増幅回路のそれぞれで増幅した複数の前記増幅信号が出力される画素出力ノードと、前記第２の基板に配置された複数の前記信号蓄積回路とを、同一のグループに分類されたｎ個の前記光電変換素子の配置位置に対応する前記画素の領域内で、１つの前記接続部を介して電気的に接続する、
ことを特徴とする固体撮像装置。

【請求項2】

前記画素出力ノードには、
前記増幅回路のそれぞれが出力するそれぞれの前記増幅信号が、前記増幅回路のそれぞれに対応したスイッチを介して出力され、該スイッチのそれぞれを制御して、前記増幅回路のそれぞれが出力する前記増幅信号を、前記画素出力ノードに出力するか否かを切り替える、
ことを特徴とする請求項１に記載の固体撮像装置。

【請求項3】

前記画素出力ノードには、
前記増幅回路のそれぞれが出力するそれぞれの前記増幅信号が直接出力され、前記増幅回路のそれぞれに供給されるバイアス電圧をそれぞれ制御して、前記増幅回路のそれぞれが出力する前記増幅信号の前記画素出力ノードへの出力を切り替える、
ことを特徴とする請求項１に記載の固体撮像装置。

【請求項4】

前記画素は、
前記第１の基板に配置され、前記光電変換素子が発生した信号をリセットする複数のリセット回路、
をさらに有し、
全ての前記画素の全ての前記光電変換素子を同時にリセットし、
予め定めた時間が経過した後、それぞれの前記画素が有するｎ個の前記光電変換素子のそれぞれに対応した前記増幅信号のそれぞれの前記画素内の前記画素出力ノードへの出力を、同一のグループに分類された前記光電変換素子毎に、全ての前記画素を同時に、ｎ回に分けて順次行う、
ことを特徴とする請求項１から請求項３のいずれか１の項に記載の固体撮像装置。

【請求項5】

前記信号蓄積回路は、
前記増幅回路から出力された前記増幅信号中のノイズを低減するノイズ低減回路を有する、
ことを特徴とする請求項４に記載の固体撮像装置。

【請求項6】

前記信号蓄積回路は、
前記ノイズ低減回路から出力される、複数の前記光電変換素子のそれぞれに対応したノイズ低減後の信号を、前記増幅信号として保持する、
ことを特徴とする請求項５に記載の固体撮像装置。

【請求項7】

画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている撮像装置であって、
前記画素は、
前記第１の基板に配置された複数の光電変換素子と、
前記第１の基板に配置され、前記光電変換素子が発生した信号を増幅した増幅信号を出力する複数の増幅回路と、
前記第２の基板に配置され、前記増幅回路から出力された前記増幅信号を蓄積する、複数の前記光電変換素子のそれぞれに対応した複数の信号蓄積回路と、
前記第２の基板に配置され、前記信号蓄積回路のそれぞれに蓄積された前記増幅信号を該画素からの出力信号として順次出力する出力回路と、
を有し、
前記画素は、
該画素が有するｎ（ｎは２以上の整数）個の前記光電変換素子のそれぞれが、前記第１の基板上における配置位置に基づいて、１以上のグループのいずれかに分類され、該ｎ個の前記光電変換素子で発生したそれぞれの信号を前記増幅回路のそれぞれで増幅した複数の前記増幅信号が出力される画素出力ノードと、前記第２の基板に配置された複数の前記信号蓄積回路とを、同一のグループに分類されたｎ個の前記光電変換素子の配置位置に対応する前記画素の領域内で、１つの前記接続部を介して電気的に接続する、
ことを特徴とする撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、固体撮像装置および撮像装置に関する。

【背景技術】

【0002】

近年、ビデオカメラや電子スチルカメラなどの撮像装置が広く一般に普及している。これらの撮像装置（以下、「カメラ」という）には、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ：電荷結合素子）型の固体撮像装置や、増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置では、このような画素が二次元のマトリクス状に複数配置されている。そして、増幅型の固体撮像装置は、光が入射する画素内に設けられた光電変換部が生成、蓄積した信号電荷を、画素内に設けられた増幅部に導き、増幅部が増幅した信号を画素からの出力信号として出力する。

【0003】

増幅型の固体撮像装置には、例えば、増幅部に接合型電界効果トランジスタを用いた固体撮像装置や、増幅部にＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）トランジスタを用いたＣＭＯＳ型固体撮像装置などがある。

【0004】

また、従来から、一般的なＣＭＯＳ型固体撮像装置（以下、「固体撮像装置」ともいう）では、二次元のマトリクス状に配列された各画素の光電変換部が生成、蓄積した信号電荷を、行毎に順次読み出す方式を採用している。この読み出し方式では、各画素の光電変換部における露光のタイミングが、信号電荷の読み出しの開始と終了とによって決まり、行毎に画素の露光のタイミングが異なる。このため、このようなＣＭＯＳ型固体撮像装置を用いて動きの速い被写体を撮像すると、撮像した画像内で被写体が歪んでしまうことがある。

【0005】

この被写体の歪みをなくすため露光方法として、全ての画素を同じタイミングで露光させることによって、信号電荷の生成、蓄積の同時性を実現する同時撮像機能（以下、「グローバルシャッタ機能」という）が提案されている。そして、グローバルシャッタ機能を有するＣＭＯＳ型固体撮像装置の用途が多くなりつつある。

【0006】

グローバルシャッタ機能を有するＣＭＯＳ型固体撮像装置では、通常、光電変換部が生成した信号電荷を、読み出しが終了するまで蓄えておくために、遮光性を持った蓄積容量部を有することが必要となる。このようなグローバルシャッタ機能を有する従来のＣＭＯＳ型固体撮像装置では、全ての画素を同時に露光した後、各光電変換部が生成した信号電荷を、全ての画素で同時に、各蓄積容量部に転送して一旦蓄積しておく。その後、蓄積容量部に蓄積された信号電荷を、所定の読み出しタイミングで順次画素信号に変換して読み出す。

【0007】

しかし、従来のグローバルシャッタ機能を有するＣＭＯＳ型固体撮像装置では、光電変換部と蓄積容量部とを、同一基板の同一平面上に作りこまねばならず、固体撮像装置のチップ面積の増大を避けることができない。さらに、蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に、光に起因するノイズや、蓄積容量部で発生するリーク電流（暗電流）に起因するノイズによって、信号の品質が劣化してしまうという問題がある。

【0008】

このような問題を解決するための技術として、単位セル毎に配線層側にマイクロパッドを形成したＭＯＳイメージセンサチップと、ＭＯＳイメージセンサチップのマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理チップとをマイクロバンプによって接続した構成の固体撮像装置が開示されている（特許文献１参照）。また、光電変換部が形成された第１の基板と、複数のＭＯＳトランジスタが形成された第２の基板とを張り合わせることによって、固体撮像装置のチップ面積（実装面積）の増大を防ぐ方法が開示されている（特許文献２参照）。特許文献２で開示された技術でも、別々に作製した第１の基板と第２の基板とを、接続電極によって電気的に接続している。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２００６−４９３６１号公報

【特許文献2】特開２０１０−２１９３３９号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

特許文献１に開示された技術では、ＭＯＳイメージセンサチップのセルは、光電変換素子や増幅トランジスタなどを含み（特許文献１の図５および図１２参照）、信号処理チップのセルは、ＭＯＳイメージセンサチップのセルから出力される信号をデジタル化した後にメモリに格納する構成（特許文献１の図８および９参照）をとっている。しかしながら、特許文献１に開示された技術では、２つのチップを用いて固体撮像装置を構成しているにも拘わらず、デジタル化した後の信号をメモリに格納しているため、チップ面積の増大を避ける効果が十分ではなく、現在の微細化技術では、むしろチップ面積が増大してしまうという問題がある。

【0011】

また、特許文献２に開示された技術では、従来のグローバルシャッタ機能を有する画素を構成する回路要素を、２つの基板に分けて配置している（特許文献２の図９参照）。このため、チップ面積の増大を避けることができる。また、第１の基板と第２の基板とを張り合わせた構成にすることによって、ＭＯＳイメージセンサチップの蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に画素に入射する光に起因するノイズが、ＭＯＳイメージセンサチップから信号処理チップに移動する現象が抑制されるため、このノイズによる信号品質の劣化を避けることができる。しかしながら、一般的に蓄積容量部では、リーク電流（暗電流）に起因するノイズが発生している。このため、特許文献２に開示された技術では、リーク電流（暗電流）に起因するノイズによる信号品質の劣化が生じてしまうという問題がある。

【0012】

本発明は、上記の課題認識に基づいてなされたものであり、ノイズによる信号品質の劣化を低減すると共に、チップ面積の増大を抑制することができる固体撮像装置および撮像装置を提供することを目的としている。

【課題を解決するための手段】

【0013】

上記の課題を解決するため、本発明の固体撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、前記画素は、前記第１の基板に配置された複数の光電変換素子と、前記第１の基板に配置され、前記光電変換素子が発生した信号を増幅した増幅信号を出力する複数の増幅回路と、前記第２の基板に配置され、前記増幅回路から出力された前記増幅信号を蓄積する、複数の前記光電変換素子のそれぞれに対応した複数の信号蓄積回路と、前記第２の基板に配置され、前記信号蓄積回路のそれぞれに蓄積された前記増幅信号を該画素からの出力信号として順次出力する出力回路と、を有し、前記画素は、該画素が有するｎ（ｎは２以上の整数）個の前記光電変換素子のそれぞれが、前記第１の基板上における配置位置に基づいて、１以上のグループのいずれかに分類され、該ｎ個の前記光電変換素子で発生したそれぞれの信号を前記増幅回路のそれぞれで増幅した複数の前記増幅信号が出力される画素出力ノードと、前記第２の基板に配置された複数の前記信号蓄積回路とを、同一のグループに分類されたｎ個の前記光電変換素子の配置位置に対応する前記画素の領域内で、１つの前記接続部を介して電気的に接続する、ことを特徴とする。

【0014】

また、本発明の前記画素出力ノードには、前記増幅回路のそれぞれが出力するそれぞれの前記増幅信号が、前記増幅回路のそれぞれに対応したスイッチを介して出力され、該スイッチのそれぞれを制御して、前記増幅回路のそれぞれが出力する前記増幅信号を、前記画素出力ノードに出力するか否かを切り替える、ことを特徴とする。

【0015】

また、本発明の前記画素出力ノードには、前記増幅回路のそれぞれが出力するそれぞれの前記増幅信号が直接出力され、前記増幅回路のそれぞれに供給されるバイアス電圧をそれぞれ制御して、前記増幅回路のそれぞれが出力する前記増幅信号の前記画素出力ノードへの出力を切り替える、ことを特徴とする。

【0016】

また、本発明の前記画素は、前記第１の基板に配置され、前記光電変換素子が発生した信号をリセットする複数のリセット回路、をさらに有し、全ての前記画素の全ての前記光電変換素子を同時にリセットし、予め定めた時間が経過した後、それぞれの前記画素が有するｎ個の前記光電変換素子のそれぞれに対応した前記増幅信号のそれぞれの前記画素内の前記画素出力ノードへの出力を、同一のグループに分類された前記光電変換素子毎に、全ての前記画素を同時に、ｎ回に分けて順次行う、ことを特徴とする。

【0017】

また、本発明の前記信号蓄積回路は、前記増幅回路から出力された前記増幅信号中のノイズを低減するノイズ低減回路を有する、ことを特徴とする。

【0018】

また、本発明の前記信号蓄積回路は、前記ノイズ低減回路から出力される、複数の前記光電変換素子のそれぞれに対応したノイズ低減後の信号を、前記増幅信号として保持する、ことを特徴とする。

【0019】

また、本発明の撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている撮像装置であって、前記画素は、前記第１の基板に配置された複数の光電変換素子と、前記第１の基板に配置され、前記光電変換素子が発生した信号を増幅した増幅信号を出力する複数の増幅回路と、前記第２の基板に配置され、前記増幅回路から出力された前記増幅信号を蓄積する、複数の前記光電変換素子のそれぞれに対応した複数の信号蓄積回路と、前記第２の基板に配置され、前記信号蓄積回路のそれぞれに蓄積された前記増幅信号を該画素からの出力信号として順次出力する出力回路と、を有し、前記画素は、該画素が有するｎ（ｎは２以上の整数）個の前記光電変換素子のそれぞれが、前記第１の基板上における配置位置に基づいて、１以上のグループのいずれかに分類され、該ｎ個の前記光電変換素子で発生したそれぞれの信号を前記増幅回路のそれぞれで増幅した複数の前記増幅信号が出力される画素出力ノードと、前記第２の基板に配置された複数の前記信号蓄積回路とを、同一のグループに分類されたｎ個の前記光電変換素子の配置位置に対応する前記画素の領域内で、１つの前記接続部を介して電気的に接続する、ことを特徴とする。

【発明の効果】

【0020】

本発明によれば、ノイズによる信号品質の劣化を低減すると共に、チップ面積の増大を抑制することができる固体撮像装置および撮像装置を提供することができるという効果が得られる。

【図面の簡単な説明】

【0021】

【図1】本発明の実施形態によるデジタルカメラの概略構成を示したブロック図である。

【図2】本発明の第１の実施形態による固体撮像装置の概略構成を示したブロック図である。

【図3】本第１の実施形態の固体撮像装置の画素アレイ部内の単位画素の概略構成を示した回路図である。

【図4】本第１の実施形態の固体撮像装置の画素アレイ部内の単位画素を駆動するタイミングを示したタイミングチャートである。

【図5】本発明の第２の実施形態の固体撮像装置の画素アレイ部内の単位画素の概略構成を示した回路図である。

【図6】本第２の実施形態の固体撮像装置の画素アレイ部内の単位画素を駆動するタイミングを示したタイミングチャートである。

【図7】本発明の第３の実施形態の固体撮像装置の画素アレイ部内の単位画素の概略構成を示した回路図である。

【発明を実施するための形態】

【0022】

以下、本発明の実施形態について、図面を参照して説明する。なお、以下の説明は、例示のために特定の詳細な内容が含まれている。しかし、当業者であれば、以下に説明する詳細な内容に様々な変更を加えた場合であっても、本発明の範囲を超えないことは理解できるであろう。従って、以下に説明する本発明の例示的な実施形態は、権利を請求された発明に対して、一般性を失わせることなく、また、何ら限定をすることもなく、述べられたものである。

【0023】

図１は、本実施形態によるデジタルカメラ（例えば、デジタル一眼カメラシステム）の概略構成を示したブロック図である。ここに示した各構成要素は、ハードウェア的には、コンピュータのＣＰＵやメモリをはじめとする素子で実現することができ、ソフトウェア的にはコンピュータプログラムなどによって実現されるものであるが、ここでは、これらの連携によって実現される機能ブロックとして示している。従って、これらの機能ブロックは、ハードウェア、ソフトウェアの組合せによって、様々な形式で実現できるということは、当業者には理解できるであろう。

【0024】

図１に示したデジタルカメラ７は、レンズユニット部２、固体撮像装置１、画像信号処理装置３、記録装置４、カメラ制御装置５、表示装置６から構成される。

【0025】

レンズユニット部２は、カメラ制御装置５によってズーム、フォーカス、絞りなどが駆動制御され、被写体像を固体撮像装置１に結像させる。
固体撮像装置１は、カメラ制御装置５によって駆動・制御され、レンズユニット部２を介して固体撮像装置１内に入射した被写体光を画像信号に変換するＭＯＳ型固体撮像装置である。なお、この固体撮像装置１に関する詳細な説明は、後述する。

【0026】

画像信号処理装置３は、固体撮像装置１から出力された画像信号に対して、信号の増幅、画像データへの変換および各種の補正、画像データの圧縮などの処理を行う。画像信号処理装置３は、各処理における画像データの一時記憶手段として図示しないメモリを利用する。
記録装置４は、半導体メモリなどの着脱可能な記録媒体であり、画像データの記録または読み出しを行う。
表示装置６は、固体撮像装置１に結像され、画像信号処理装置３によって処理された画像データ、または記録装置４から読み出された画像データに基づく画像を表示する液晶などの表示装置である。
カメラ制御装置５は、デジタルカメラ７の全体の制御を行う制御装置である。

【0027】

＜第１の実施形態＞
次に、デジタルカメラ７に搭載した第１の実施形態の固体撮像装置１について説明する。図２は、本第１の実施形態による固体撮像装置１の概略構成を示したブロック図である。図２において、固体撮像装置１は、固体撮像装置制御信号発生回路１０、垂直読出し制御回路２０、水平読出し制御回路３０、複数の単位画素５０で構成された画素アレイ部４０、カラム信号処理回路６０、出力アンプ８０から構成される。なお、図２に示した固体撮像装置１では、複数の単位画素５０が、７行８列に２次元的に配置された画素アレイ部４０の例を示している。

【0028】

固体撮像装置制御信号発生回路１０は、垂直読出し制御回路２０、水平読出し制御回路３０、およびカラム信号処理回路６０を制御する。
垂直読出し制御回路２０は、固体撮像装置制御信号発生回路１０からの制御に応じて、画素アレイ部４０内のそれぞれの単位画素５０を制御し、各単位画素５０の画素信号を垂直信号線９０に出力させる。垂直読出し制御回路２０は、単位画素５０を制御するための制御信号を、画素アレイ部４０に備えた単位画素５０の行毎に出力する。なお、この垂直読出し制御回路２０による単位画素５０の制御方法に関する詳細な説明は、後述する。

【0029】

画素アレイ部４０内のそれぞれの単位画素５０は、入射した被写体光を画素信号に変換し、垂直読出し制御回路２０から入力された制御信号に応じて、入射した被写体光に応じた画素信号を、垂直信号線９０に出力する。それぞれの単位画素５０を構成する回路要素は、第１の基板および第２の基板上に配置され、単位画素５０内で第１の基板と第２の基板とを接続している。なお、この単位画素５０に関する詳細な説明は、後述する。

【0030】

カラム信号処理回路６０は、画素アレイ部４０の各列に配置され、固体撮像装置制御信号発生回路１０からの制御に応じて、各列の単位画素５０からそれぞれの垂直信号線９０に出力された画素信号に対してノイズ抑圧などの回路処理を行う、例えば、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関二重サンプリング）や、信号増幅、ＡＤ変換などの処理回路である。カラム信号処理回路６０は、水平読出し制御回路３０からの制御に応じて、画素信号に対して処理を行った出力信号を、水平信号線７０に出力する。

【0031】

水平読出し制御回路３０は、各列に配置されたカラム信号処理回路６０から出力される処理後の出力信号を、水平信号線７０に順次読み出す。水平信号線７０に読み出されたカラム信号処理回路６０からの出力信号は、出力アンプ８０を介して固体撮像装置１の外部に出力される。

【0032】

次に、本第１の実施形態の固体撮像装置１内の画素アレイ部４０に備えた単位画素５０について説明する。図３は、本第１の実施形態の固体撮像装置１の画素アレイ部４０内の単位画素５０の概略構成を示した回路図である。図３には、１つの単位画素５０を示している。単位画素５０は、入射した被写体光を画素信号に変換し、垂直信号線９０に出力する。単位画素５０は、図３に示したように、それぞれの単位画素５０内の各回路要素を、第１の基板の画素部１１と第２の基板の蓄積回路１２とに分けて配置している。

【0033】

図３において、単位画素５０は、第１の基板の画素部１１に形成された光電変換部１０１Ａおよび１０１Ｂと、画素共有トランジスタ１０２Ａおよび１０２Ｂと、転送トランジスタ１０３Ａおよび１０３Ｂと、画素リセットトランジスタ１０５Ａおよび１０５Ｂと、第１の増幅トランジスタ１０６Ａおよび１０６Ｂと、第２の基板の蓄積回路１２に形成された選択トランジスタ１０７Ａおよび１０７Ｂと、画素内サンプルホールドトランジスタ１０８Ａおよび１０８Ｂと、画素内クランプトランジスタ１０９Ａおよび１０９Ｂと、電荷蓄積部１１０Ａおよび１１０Ｂと、第２の増幅トランジスタ１１１Ａおよび１１１Ｂと、画素負荷トランジスタ１１２と、画素内クランプ容量１１３とから構成される。また、第１の基板の画素部１１と第２の基板の蓄積回路１２とは、基板間接続部１３によって接続される。

【0034】

図３では、２つの光電変換部（光電変換部１０１Ａおよび１０１Ｂ）が配置されている単位画素５０の一例を示している。なお、図３においては、単位画素５０の各回路要素が対応する画素アレイ部４０の行を、それぞれの回路要素の符号の最後に付与した「Ａ」および「Ｂ」によって表している。より具体的には、各回路要素の符号の最後に付与した「Ａ」および「Ｂ」の内、「Ａ」は画素アレイ部４０の奇数行に配置された回路要素を表し、「Ｂ」は画素アレイ部４０の偶数行に配置された回路要素を表している。なお、以下の説明において、画素アレイ部４０の行を特定しないで説明を行う場合には、「Ａ」または「Ｂ」を示さずに、それぞれの回路要素の符号までを示して説明する。

【0035】

基板間接続部１３は、第１の基板と第２の基板とを電気的に接続するための接続部である。基板間接続部１３は、例えば、蒸着法、めっき法で作製されるバンプなどを用いる。なお、第１の基板と第２の基板との間に存在する空間には、接着剤などの絶縁部材を充填させてもよい。第１の基板と第２の基板とは、基板間接続部１３を介して信号の送受信を行う。図３に示した単位画素５０では、第１の基板の画素部１１内の画素共有トランジスタ１０２Ａおよび１０２Ｂと、第２の基板の蓄積回路１２内の画素負荷トランジスタ１１２および画素内クランプ容量１１３とが、基板間接続部１３を介して接続されている。

【0036】

光電変換部１０１Ａおよび１０１Ｂのそれぞれは、入射した光を光電変換して信号電荷を発生させ、光電変換信号として蓄積する。

【0037】

ノード容量ＦＤ１ＡおよびＦＤ１Ｂのそれぞれは、第１の増幅トランジスタ１０６Ａおよび１０６Ｂのそれぞれのゲート端子に接続されたノードに付随する容量であり、図３に示した単位画素５０の概略構成においては、キャパシタの記号で示す。

【0038】

転送トランジスタ１０３Ａおよび１０３Ｂのそれぞれは、垂直読出し制御回路２０から入力された、対応する制御信号φＴＸ１ＡおよびφＴＸ１Ｂに応じて、対応する光電変換部１０１Ａおよび１０１Ｂに蓄積された光電変換信号を、対応する第１の増幅トランジスタ１０６Ａおよび１０６Ｂのゲート端子にそれぞれ転送する。このとき、転送トランジスタ１０３Ａおよび１０３Ｂのそれぞれによって転送された光電変換信号は、対応するノード容量ＦＤ１ＡおよびＦＤ１Ｂのそれぞれに蓄積される。

【0039】

なお、上述した制御信号の信号名「制御信号φＴＸ１Ａ」および「制御信号φＴＸ１Ｂ」の内、制御信号の名称「制御信号φＴＸ１」の後の「Ａ」および「Ｂ」の部分は、単位画素５０の各回路要素の符号の最後に付与した「Ａ」および「Ｂ」と同様に、対応する画素アレイ部４０の行を表す部分である。

【0040】

第１の増幅トランジスタ１０６Ａおよび１０６Ｂのそれぞれは、ゲート端子に転送された光電変換信号、すなわち、対応するノード容量ＦＤ１ＡおよびＦＤ１Ｂのそれぞれに蓄積された光電変換信号に応じた信号電圧を出力する。

【0041】

画素リセットトランジスタ１０５Ａおよび１０５Ｂのそれぞれは、垂直読出し制御回路２０から入力された、対応する制御信号φＲＳＴ１ＡおよびφＲＳＴ１Ｂに応じて、単位画素５０内の光電変換信号を、電源電圧ＶＤにリセットする。

【0042】

画素共有トランジスタ１０２Ａおよび１０２Ｂのそれぞれは、垂直読出し制御回路２０から入力された、対応する制御信号φＳＥＬ１ＡおよびφＳＥＬ１Ｂに応じて、第１の増幅トランジスタ１０６Ａまたは１０６Ｂのいずれか一方の第１の増幅トランジスタ１０６から出力される信号電圧を、共有信号線１００を介して基板間接続部１３に出力する。これにより、光電変換部１０１Ａまたは１０１Ｂのいずれか一方の光電変換信号に応じた信号電圧が、基板間接続部１３を介して、第２の基板の蓄積回路１２に読み出される。

【0043】

画素負荷トランジスタ１１２は、垂直読出し制御回路２０から入力された制御信号φＢＩＡＳに応じて、信号電圧を出力している第１の増幅トランジスタ１０６Ａまたは１０６Ｂのいずれか一方の第１の増幅トランジスタ１０６の負荷として動作する。画素負荷トランジスタ１１２は、信号電圧を出力している第１の増幅トランジスタ１０６を駆動するための電流を、第１の増幅トランジスタ１０６に供給する。

【0044】

画素内クランプ容量１１３は、第１の増幅トランジスタ１０６から出力される信号電圧を保持（蓄積）する容量である。

【0045】

画素内クランプトランジスタ１０９Ａおよび１０９Ｂのそれぞれは、垂直読出し制御回路２０から入力された、対応する制御信号φＣＬＰ２ＡおよびφＣＬＰ２Ｂに応じて、対応する電荷蓄積部１１０Ａおよび１１０Ｂと、画素内クランプ容量１１３とを固定電位ＶＲＥＦにクランプする。これにより、対応する電荷蓄積部１１０および画素内クランプ容量１１３は、クランプされた固定電位ＶＲＥＦを保持する。

【0046】

画素内サンプルホールドトランジスタ１０８Ａおよび１０８Ｂのそれぞれは、垂直読出し制御回路２０から入力された、対応する制御信号φＳＨＰ２ＡおよびφＳＨＰ２Ｂに応じて、対応する電荷蓄積部１１０に信号を保持させる。

【0047】

電荷蓄積部１１０Ａおよび１１０Ｂのそれぞれは、対応する画素内サンプルホールドトランジスタ１０８を介して入力された信号電圧（単位画素５０内でノイズ除去処理された信号）を保持（蓄積）する容量である。

【0048】

単位画素５０では、画素負荷トランジスタ１１２、画素内クランプトランジスタ１０９、画素内サンプルホールドトランジスタ１０８、電荷蓄積部１１０、および画素内クランプ容量１１３の構成によって、リーク電流（暗電流）に起因するノイズ除去処理を単位画素５０内で行う。そして、電荷蓄積部１１０は、ノイズ除去処理された信号を保持（蓄積）する。なお、電荷蓄積部１１０としては、単位面積当たりのリーク電流（暗電流）が少ない容量であるＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）容量や、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量を使用することがより望ましい。これにより、ノイズに対する耐性が向上し、高品質な信号を得ることができる。

【0049】

第２の増幅トランジスタ１１１Ａおよび１１１Ｂのそれぞれは、ゲート端子の電圧、すなわち、対応する電荷蓄積部１１０に蓄積されたノイズ除去処理された信号に応じた信号電圧を出力する。

【0050】

選択トランジスタ１０７Ａおよび１０７Ｂのそれぞれは、垂直読出し制御回路２０から入力された、対応する制御信号φＳＥＬ２ＡおよびφＳＥＬ２Ｂに応じて、第２の増幅トランジスタ１１１Ａまたは１１１Ｂのいずれか一方の第２の増幅トランジスタ１１１から出力される信号電圧を、単位画素５０が出力する画素信号として垂直信号線９０に出力する。これにより、光電変換部１０１Ａまたは１０１Ｂのいずれか一方の光電変換信号に応じた画素信号が、垂直信号線９０に読み出される。

【0051】

このような構成によって単位画素５０は、２つの光電変換部１０１のそれぞれが入射した光を光電変換した光電変換信号に応じたそれぞれの信号電圧を、画素共有トランジスタ１０２によって選択的に１つの基板間接続部１３へ読み出し、ノイズ抑圧した後の信号（ノイズ除去処理した信号）を、それぞれの光電変換部１０１に対応した電荷蓄積部１１０に保持（蓄積）する。その後、単位画素５０は、それぞれの電荷蓄積部１１０に蓄積されたノイズ抑圧した後の信号（ノイズ除去処理した信号）に応じた信号電圧を、画素信号として垂直信号線９０に順次読み出しを行っている。

【0052】

なお、図３に示した単位画素５０では、２つの光電変換部（光電変換部１０１Ａおよび１０１Ｂ）が、１つの単位画素５０内に配置されている場合の一例を示したが、１つの単位画素の構成は、図３に示した構成に限定されるものではない。すなわち、１つの単位画素に、さらに多くの光電変換部および光電変換部に対応する回路要素を備えた構成にすることもできる。

【0053】

次に、本第１の実施形態の固体撮像装置１内の単位画素５０の駆動タイミングについて説明する。図４は、本第１の実施形態の固体撮像装置１の画素アレイ部４０内の単位画素５０を駆動するタイミングを示したタイミングチャートである。図４に示したタイミングチャートは、全ての単位画素５０を同時に露光し、各行の画素信号を垂直信号線９０に順次出力する画素アレイ部４０の動作において、垂直読出し制御回路２０によって制御される１つの単位画素５０のタイミングを示している。なお、単位画素５０は、図３に示したように、１つの単位画素５０内に２つの光電変換部１０１Ａおよび１０１Ｂが配置され、それぞれの光電変換部１０１に対応した２つの電荷蓄積部１１０Ａおよび１１０Ｂを備えている。このため、図４に示したタイミングチャートは、画素アレイ部４０の２行分を連続して処理するタイミングを示している。

【0054】

まず、時刻ｔ１において、画素アレイ部４０内の全ての単位画素５０をリセットする。より具体的には、時刻ｔ１において、垂直読出し制御回路２０は、制御信号φＴＸ１ＡおよびφＴＸ１Ｂと、制御信号φＲＳＴ１ＡおよびφＲＳＴ１Ｂとを、同時に“Ｈ”レベルにして、転送トランジスタ１０３Ａおよび１０３Ｂと、画素リセットトランジスタ１０５Ａおよび１０５Ｂとをオン状態にする。これにより、画素アレイ部４０内の全ての単位画素５０に配置された光電変換部１０１Ａおよび１０１Ｂと、ノード容量ＦＤ１ＡおよびＦＤ１Ｂとがリセットされる。

【0055】

その後、垂直読出し制御回路２０は、制御信号φＴＸ１ＡおよびφＴＸ１Ｂと、制御信号φＲＳＴ１ＡおよびφＲＳＴ１Ｂとを、同時に“Ｌ”レベルにして、画素アレイ部４０内の全ての単位画素５０のリセットを解除する。これにより、画素アレイ部４０内の全ての単位画素５０が同時に露光を開始する。すなわち、画素アレイ部４０内の全ての単位画素５０に配置された光電変換部１０１Ａおよび１０１Ｂが、入射した光を光電変換した光電変換信号の蓄積を開始する。

【0056】

続いて、一定の期間が経過した後、すなわち、任意の露光時間が経過した後に、時刻ｔ２から、画素アレイ部４０内のそれぞれの単位画素５０のリセットレベルの信号および光電変換信号の第２の基板の蓄積回路１２への読み出しと、リセットレベルの信号と光電変換信号との差分をとるノイズ除去処理を行う。

【0057】

より具体的には、時刻ｔ２において、垂直読出し制御回路２０は、制御信号φＢＩＡＳを制御して、画素負荷トランジスタ１１２を第１の増幅トランジスタ１０６の負荷として動作させる。続いて、時刻ｔ３において、垂直読出し制御回路２０は、制御信号φＳＥＬ１Ａを“Ｈ”レベルにして、画素共有トランジスタ１０２Ａをオン状態にし、第１の増幅トランジスタ１０６Ａから出力される信号電圧を、共有信号線１００および基板間接続部１３を介して、第２の基板の蓄積回路１２に出力する状態にする。

【0058】

また、垂直読出し制御回路２０は、制御信号φＲＳＴ１Ａを“Ｈ”レベルにして、画素リセットトランジスタ１０５Ａをオン状態にし、ノード容量ＦＤ１Ａをリセットする。これにより、第１の増幅トランジスタ１０６Ａから光電変換部１０１Ａのリセットレベルの信号電圧が、共有信号線１００および基板間接続部１３を介して、画素内クランプ容量１１３に出力される。また、垂直読出し制御回路２０は、制御信号φＣＬＰ２Ａおよび制御信号φＳＨＰ２Ａを“Ｈ”レベルにして、画素内クランプトランジスタ１０９Ａおよび画素内サンプルホールドトランジスタ１０８Ａをオン状態にし、電荷蓄積部１１０Ａおよび画素内クランプ容量１１３をクランプする。

【0059】

その後、垂直読出し制御回路２０は、制御信号φＲＳＴ１Ａを“Ｌ”レベルにして、ノード容量ＦＤ１Ａのリセットを解除し、制御信号φＣＬＰ２Ａを“Ｌ”レベルにして、電荷蓄積部１１０Ａのクランプを解除する。

【0060】

続いて、時刻ｔ４において、垂直読出し制御回路２０は、制御信号φＴＸ１Ａを“Ｈ”レベルにして、転送トランジスタ１０３Ａをオン状態にし、光電変換部１０１Ａに蓄積された光電変換信号を、第１の増幅トランジスタ１０６Ａのゲート端子に転送する。このとき、転送トランジスタ１０３Ａによって転送された光電変換信号は、ノード容量ＦＤ１Ａに蓄積される。これにより、第１の増幅トランジスタ１０６Ａから光電変換部１０１Ａが発生した光電変換信号、すなわち、ノード容量ＦＤ１Ａに蓄積された光電変換信号に応じた信号電圧が、共有信号線１００および基板間接続部１３を介して、画素内クランプ容量１１３に出力される。そして、画素内クランプ容量１１３は、光電変換部１０１Ａのリセットレベルの信号電圧と、光電変換部１０１Ａが発生した光電変換信号に応じた信号電圧との差分、すなわち、ノイズ除去処理された信号電圧を出力する。

【0061】

その後、垂直読出し制御回路２０は、制御信号φＴＸ１Ａを“Ｌ”レベルにして、光電変換部１０１Ａが蓄積した光電変換信号の第１の増幅トランジスタ１０６Ａのゲート端子への転送を停止し、時刻ｔ５において、制御信号φＳＨＰ２Ａを“Ｌ”レベルにして、電荷蓄積部１１０Ａのサンプルホールドを停止する。これにより、電荷蓄積部１１０Ａは、画素内クランプ容量１１３が出力しているノイズ除去処理された信号電圧を保持（蓄積）する。

【0062】

続いて、時刻ｔ６において、垂直読出し制御回路２０は、制御信号φＳＥＬ１Ａを“Ｌ”レベルにして、画素共有トランジスタ１０２Ａをオフ状態にし、第１の増幅トランジスタ１０６Ａを共有信号線１００と切り離した状態にする。

【0063】

ここまでで、固体撮像装置１の全ての画素の内、半分の画素の光電変換部の光電変換信号、すなわち、画素アレイ部４０内の全ての単位画素５０に配置された光電変換部１０１の内、画素アレイ部４０の奇数行に対応した光電変換部１０１Ａの光電変換信号がノイズ除去処理されて、電荷蓄積部１１０Ａに保持（蓄積）されることになる。単位画素５０は、図３に示したように、１つの単位画素５０内に２つの光電変換部１０１Ａおよび１０１Ｂが配置されている。従って、垂直読出し制御回路２０は、引き続き、単位画素５０に配置された光電変換部１０１Ｂの光電変換信号を、ノイズ除去処理して、電荷蓄積部１１０Ｂに保持（蓄積）させる。

【0064】

より具体的には、時刻ｔ６において、垂直読出し制御回路２０は、制御信号φＳＥＬ１Ｂを“Ｈ”レベルにして、画素共有トランジスタ１０２Ｂをオン状態にし、第１の増幅トランジスタ１０６Ｂから出力される信号電圧を、共有信号線１００および基板間接続部１３を介して、第２の基板の蓄積回路１２に出力する状態にする。

【0065】

また、垂直読出し制御回路２０は、制御信号φＲＳＴ１Ｂを“Ｈ”レベルにして、画素リセットトランジスタ１０５Ｂをオン状態にし、ノード容量ＦＤ１Ｂをリセットする。これにより、第１の増幅トランジスタ１０６Ｂから光電変換部１０１Ｂのリセットレベルの信号電圧が、共有信号線１００および基板間接続部１３を介して、画素内クランプ容量１１３に出力される。また、垂直読出し制御回路２０は、制御信号φＣＬＰ２Ｂおよび制御信号φＳＨＰ２Ｂを“Ｈ”レベルにして、画素内クランプトランジスタ１０９Ｂおよび画素内サンプルホールドトランジスタ１０８Ｂをオン状態にし、電荷蓄積部１１０Ｂおよび画素内クランプ容量１１３をクランプする。

【0066】

その後、垂直読出し制御回路２０は、制御信号φＲＳＴ１Ｂを“Ｌ”レベルにして、ノード容量ＦＤ１Ｂのリセットを解除し、制御信号φＣＬＰ２Ｂを“Ｌ”レベルにして、電荷蓄積部１１０Ｂのクランプを解除する。

【0067】

続いて、時刻ｔ７において、垂直読出し制御回路２０は、制御信号φＴＸ１Ｂを“Ｈ”レベルにして、転送トランジスタ１０３Ｂをオン状態にし、光電変換部１０１Ｂに蓄積された光電変換信号を、第１の増幅トランジスタ１０６Ｂのゲート端子に転送する。このとき、転送トランジスタ１０３Ｂによって転送された光電変換信号は、ノード容量ＦＤ１Ｂに蓄積される。これにより、第１の増幅トランジスタ１０６Ｂから光電変換部１０１Ｂが発生した光電変換信号、すなわち、ノード容量ＦＤ１Ｂに蓄積された光電変換信号に応じた信号電圧が、共有信号線１００および基板間接続部１３を介して、画素内クランプ容量１１３に出力される。そして、画素内クランプ容量１１３は、光電変換部１０１Ｂのリセットレベルの信号電圧と、光電変換部１０１Ｂが発生した光電変換信号に応じた信号電圧との差分、すなわち、ノイズ除去処理された信号電圧を出力する。

【0068】

その後、垂直読出し制御回路２０は、制御信号φＴＸ１Ｂを“Ｌ”レベルにして、光電変換部１０１Ｂが蓄積した光電変換信号の第１の増幅トランジスタ１０６Ｂのゲート端子への転送を停止し、時刻ｔ８において、制御信号φＳＨＰ２Ｂを“Ｌ”レベルにして、電荷蓄積部１１０Ｂのサンプルホールドを停止する。これにより、電荷蓄積部１１０Ｂは、画素内クランプ容量１１３が出力しているノイズ除去処理された信号電圧を保持（蓄積）する。

【0069】

続いて、時刻ｔ９において、垂直読出し制御回路２０は、制御信号φＳＥＬ１Ｂを“Ｌ”レベルにして、画素共有トランジスタ１０２Ｂをオフ状態にし、第１の増幅トランジスタ１０６Ｂを共有信号線１００と切り離した状態にする。その後、垂直読出し制御回路２０は、制御信号φＢＩＡＳを制御して、画素負荷トランジスタ１１２の第１の増幅トランジスタ１０６の負荷としての動作を停止させる。

【0070】

ここまでで、固体撮像装置１の全ての画素の内、残りの半分の画素の光電変換部の光電変換信号、すなわち、画素アレイ部４０内の全ての単位画素５０に配置された光電変換部１０１の内、画素アレイ部４０の偶数行に対応した光電変換部１０１Ｂの光電変換信号がノイズ除去処理されて、電荷蓄積部１１０Ｂに保持（蓄積）されることになる。なお、単位画素５０に、さらに多くの光電変換部１０１および光電変換部１０１に対応する回路要素を備えた構成である場合には、同様に、他の（残りの）光電変換部１０１の光電変換信号をノイズ除去処理した信号電圧の、対応する電荷蓄積部１１０への保持（蓄積）を、引き続き行う。

【0071】

その後、垂直読出し制御回路２０は、制御信号φＳＥＬ２（本第１の実施形態においては、制御信号φＳＥＬ２ＡおよびφＳＥＬ２Ｂ）を１行ずつ順次制御して、電荷蓄積部１１０（本第１の実施形態においては、電荷蓄積部１１０Ａおよび１１０Ｂ）に保持（蓄積）されたノイズ除去処理された信号電圧を、順次、垂直信号線９０に出力させる。

【0072】

上記に述べたように、本第１の実施形態の固体撮像装置１内の画素アレイ部４０に備えた単位画素５０では、全ての単位画素５０に配置された光電変換部１０１の光電変換信号をノイズ除去処理して、電荷蓄積部１１０に保持（蓄積）し、ノイズ除去処理した信号電圧を、画素信号として順次、垂直信号線９０に出力する。このとき、本第１の実施形態の固体撮像装置１では、全ての単位画素５０に配置された光電変換部１０１からの光電変換信号の読み出し動作（本第１の実施形態においては、奇数行と偶数行との２回の読み出し動作）を、瞬時に行っている。このため、本第１の実施形態の固体撮像装置１では、光電変換信号を電荷蓄積部１１０に保持（蓄積）する際のタイミングを、従来のグローバルシャッタ機能を有する固体撮像装置と同等のタイミングにすることができる。すなわち、従来のグローバルシャッタ機能を有する固体撮像装置と同等の、光電変換信号の生成、蓄積の同時性を実現することができる。

【0073】

また、本第１の実施形態の固体撮像装置１内の画素アレイ部４０に備えた単位画素５０では、第１の基板の画素部１１に配置された光電変換部１０１の光電変換信号を、第２の基板の蓄積回路１２でノイズ除去処理して、電荷蓄積部１１０に保持（蓄積）する。これにより、本第１の実施形態における単位画素５０では、電荷蓄積部１１０に保持（蓄積）されたノイズ除去処理した信号電圧を画素信号として読み出すまでの待機期間中に、単位画素５０に入射する光に起因するノイズが、画素部１１から蓄積回路１２に移動する現象を抑制することができる。このことにより、本第１の実施形態の固体撮像装置１では、光に起因するノイズの影響による信号品質の劣化を抑えることができる。

【0074】

また、本第１の実施形態の固体撮像装置１内の画素アレイ部４０に備えた単位画素５０では、第１の基板の画素部１１に配置された光電変換部１０１の光電変換信号を、第２の基板の蓄積回路１２に出力する際に、第１の増幅トランジスタ１０６によって光電変換信号を増幅して出力する。これにより、本第１の実施形態における単位画素５０では、電荷蓄積部１１０で発生するリーク電流（暗電流）に起因するノイズを抑えることができる。加えて、本第１の実施形態における単位画素５０では、第１の基板の画素部１１に配置された第１の増幅トランジスタ１０６で増幅した光電変換信号を、画素アレイ部４０の複数の行の単位でまとめている。そして、それぞれの第１の増幅トランジスタ１０６で増幅した光電変換信号を、順次選択して第２の基板の蓄積回路１２に出力する。これにより、本第１の実施形態における単位画素５０では、単位画素５０内に配置する基板間接続部１３や、画素内クランプ容量１１３の数を減らすことができる。このことにより、本第１の実施形態における単位画素５０では、単位画素５０内に配置する電荷蓄積部１１０の面積を大きくすることができ、さらに電荷蓄積部１１０で発生するリーク電流（暗電流）の影響を抑圧することができる。このことにより、本第１の実施形態の固体撮像装置１では、電荷蓄積部で発生するリーク電流（暗電流）に起因するノイズの影響による信号品質の劣化を抑えることができる。

【0075】

また、本第１の実施形態の固体撮像装置１では、第１の基板の画素部１１と第２の基板の蓄積回路１２とを接続する基板間接続部１３の数を、画素アレイ部４０の複数の行単位でまとめた行数分、少なくすることができるため、画素アレイ部４０において隣り合う２つの基板間接続部１３の接続ピッチを広げることができる。これにより、本第１の実施形態の固体撮像装置１では、第１の基板と第２の基板とを接続する際の歩留まりの減少を抑圧することができる。また、それぞれの基板間接続部１３の間の接続ピッチを広げることによって、基板間接続部１３の大きさを大きくし、さらに歩留まりの劣化を抑圧することができる。

【0076】

なお、本第１の実施形態における単位画素５０では、２つの光電変換部１０１の光電変換信号に応じたそれぞれの信号電圧を、画素共有トランジスタ１０２によって選択的に１つの基板間接続部１３へ読み出し、ノイズ抑圧した後の信号（ノイズ除去処理した信号）を、それぞれの光電変換部１０１に対応した電荷蓄積部１１０に保持（蓄積）する。その後、単位画素５０は、それぞれの電荷蓄積部１１０に蓄積されたノイズ抑圧した後の信号（ノイズ除去処理した信号）に応じた信号電圧を、画素信号として垂直信号線９０に順次読み出しを行う場合の一例について説明した。しかし、１つの単位画素の構成は、２つの光電変換部１０１を備え、さらにそれぞれの光電変換部１０１に対応する回路要素を２つずつ備えた、本第１の実施形態における単位画素５０の構成に限定されるものではない。例えば、単位画素に配置する画素共有トランジスタを増やすことによって、Ｎ個の光電変換部の光電変換信号に応じたそれぞれの信号電圧を、選択的に１つの基板間接続部へ読み出し、ノイズ抑圧した後の信号（ノイズ除去処理した信号）を、それぞれの光電変換部に対応した電荷蓄積部に保持（蓄積）する構成にすることもできる。単位画素が上述のような構成である場合には、図４に示した時刻ｔ３〜時刻ｔ６、または時刻ｔ６〜時刻ｔ９のような、光電変換部からの光電変換信号の読み出しと、ノイズ抑圧した後の信号（ノイズ除去処理した信号）の電荷蓄積部への保持（蓄積）の動作が、単位画素に配置した光電変換部の数、すなわち、Ｎ回必要となる。この場合、単位画素に配置した光電変換部の数Ｎが多くなり、光電変換部からの光電変換信号の読み出しと、ノイズ抑圧した後の信号（ノイズ除去処理した信号）の電荷蓄積部への保持（蓄積）の動作の回数が多くなると、光電変換信号の生成、蓄積の同時性が損なわれる可能性がある。しかし、光電変換部からの光電変換信号の読み出しと、ノイズ抑圧した後の信号（ノイズ除去処理した信号）の電荷蓄積部への保持（蓄積）の動作の回数が数回であれば、従来のグローバルシャッタ機能を有する固体撮像装置と同等の、光電変換信号の生成、蓄積の同時性を確保することができる。

【0077】

また、単位画素に配置する画素共有トランジスタを増やす、すなわち、単位画素５０内に配置する基板間接続部１３や画素内クランプ容量１１３を共有する数を増やすことによって、単位画素内に配置する電荷蓄積部の面積を大きくすることができ、さらに電荷蓄積部で発生するリーク電流（暗電流）の影響を抑圧することができる。

【0078】

なお、従来から、複数の光電変換部を１つの単位画素内に配置する通常の方法として、増幅トランジスタの手前の信号、すなわち、複数の増幅前の光電変換信号で１つの増幅トランジスタを共有する方法が、一般的に知られている。しかし、この方法によって１つの単位画素内に配置する光電変換部の数を増やすと、増幅トランジスタのゲート端子に接続されたノードに付随する容量（本第１の実施形態においては、ノード容量ＦＤ１ＡまたはＦＤ１Ｂ）の容量が大きくなり、それぞれの光電変換部で発生した光電変換信号の電圧が低くなることによってノイズが増大し、信号品質が劣化してしまう。これは、電荷Ｑと容量Ｃと電圧Ｖとの関係（Ｖ＝Ｑ／Ｃ）によるものである。本第１の実施形態における単位画素５０では、第１の増幅トランジスタ１０６で増幅した後の光電変換信号を、画素アレイ部４０の複数の行の単位でまとめ、単位画素５０内に配置する基板間接続部１３や画素内クランプ容量１１３を、複数の光電変換部１０１および光電変換部１０１に対応する回路要素で共有している。このため、本第１の実施形態における単位画素５０では、基板間接続部１３や画素内クランプ容量１１３を共有する光電変換部１０１および光電変換部１０１に対応する回路要素の数を増やした場合でも、ノード容量ＦＤ１ＡやＦＤ１Ｂの容量が大きくならず、信号品質が劣化しないという利点がある。

【0079】

＜第２の実施形態＞
次に、デジタルカメラ７に搭載した第２の実施形態の固体撮像装置について説明する。なお、本第２の実施形態の固体撮像装置は、画素アレイ部に備える単位画素の回路構成が、図２に示した第１の実施形態の固体撮像装置１内の画素アレイ部４０に備えた単位画素５０の回路構成と異なっている。この単位画素の回路構成の違いにより、本第２の実施形態の固体撮像装置に備えた垂直読出し制御回路による単位画素の制御方法が、第１の実施形態の固体撮像装置１内の垂直読出し制御回路２０による単位画素の制御方法と異なる。本第２の実施形態の固体撮像装置のその他の構成要素は、第１の実施形態の固体撮像装置１と同様である。従って、本第２の実施形態の固体撮像装置の構成要素において、図２に示した第１の実施形態の固体撮像装置１と同様の構成要素には、同一の符号を付加して詳細な説明は省略する。

【0080】

なお、以下の説明においては、本第２の実施形態の固体撮像装置１内の画素アレイ部４０に備えた単位画素を、「単位画素５２」として説明する。また、本第２の実施形態の固体撮像装置に備えた垂直読出し制御回路については、制御方法が異なるのみであるため、第１の実施形態の固体撮像装置１と同様の「垂直読出し制御回路２０」として説明する。なお、本第２の実施形態の固体撮像装置に備えた垂直読出し制御回路２０による単位画素５２の制御方法に関する詳細な説明は、後述する。

【0081】

図５は、本第２の実施形態の固体撮像装置１の画素アレイ部４０内の単位画素５２の概略構成を示した回路図である。単位画素５２は、図３に示した単位画素５０と同様に、入射した被写体光を画素信号に変換し、垂直読出し制御回路２０から入力された制御信号に応じて、入射した被写体光に応じた画素信号を、垂直信号線９０に出力する。図５には、１つの単位画素５２を示している。なお、本第２の実施形態の固体撮像装置１においても、図５に示したように、それぞれの単位画素５２内の各回路要素を、第１の基板の画素部１１と第２の基板の蓄積回路１２とに分けて配置している。以下の説明においては、単位画素５２の回路要素において、図３に示した単位画素５０の回路要素と同様の機能の回路要素には、同一の符号を付加して説明する。

【0082】

図５において、単位画素５２は、第１の基板の画素部１１に形成された光電変換部１０１Ａおよび１０１Ｂと、転送トランジスタ１０３Ａおよび１０３Ｂと、画素リセットトランジスタ１０５Ａおよび１０５Ｂと、第１の増幅トランジスタ１０６Ａおよび１０６Ｂと、第２の基板の蓄積回路１２に形成された選択トランジスタ１０７Ａおよび１０７Ｂと、画素内サンプルホールドトランジスタ１０８Ａおよび１０８Ｂと、画素内クランプトランジスタ１０９Ａおよび１０９Ｂと、電荷蓄積部１１０Ａおよび１１０Ｂと、第２の増幅トランジスタ１１１Ａおよび１１１Ｂと、画素負荷トランジスタ１１２と、画素内クランプ容量１１３とから構成される。また、第１の基板の画素部１１と第２の基板の蓄積回路１２とは、基板間接続部１３によって接続される。

【0083】

図５でも、図３に示した単位画素５０と同様に、２つの光電変換部（光電変換部１０１Ａおよび１０１Ｂ）が配置されている単位画素５２の一例を示している。なお、図５においても、図３に示した単位画素５０と同様に、単位画素５２の各回路要素が対応する画素アレイ部４０の行を、それぞれの回路要素の符号の最後に付与した「Ａ」（奇数行）および「Ｂ」（偶数行）によって表している。従って、以下の説明においては、図３に示した単位画素５０と同様に、画素アレイ部４０の行を特定しないで説明を行う場合には、「Ａ」または「Ｂ」を示さずに、それぞれの回路要素の符号までを示して説明する。

【0084】

図５に示した単位画素５２と図３に示した単位画素５０との違いは、単位画素５０に備えていた画素共有トランジスタ１０２Ａおよび１０２Ｂをなくした点である。この違いによって、単位画素５２では、第１の増幅トランジスタ１０６Ａおよび１０６Ｂのそれぞれの出力端子（ソース端子）に接続されたノード（以下、「共有信号線２００」という）を介して基板間接続部１３と接続している。また、単位画素５２では、画素リセットトランジスタ１０５Ａおよび第１の増幅トランジスタ１０６Ａのドレイン端子と、画素リセットトランジスタ１０５Ｂおよび第１の増幅トランジスタ１０６Ｂのドレイン端子とを、それぞれパルス制御することができるように、垂直読出し制御回路２０から入力される制御信号φＶＤＡおよびφＶＤＢにそれぞれ接続している。これにより、画素リセットトランジスタ１０５Ａおよび第１の増幅トランジスタ１０６Ａと、画素リセットトランジスタ１０５Ｂおよび第１の増幅トランジスタ１０６Ｂとのバイアス電圧を、垂直読出し制御回路２０によってそれぞれ制御することができるようになる。単位画素５２のその他の構成要素は、図３に示した単位画素５０と同様である。

【0085】

画素リセットトランジスタ１０５Ａおよび１０５Ｂのそれぞれは、垂直読出し制御回路２０から入力された、対応する制御信号φＲＳＴ１ＡおよびφＲＳＴ１Ｂに応じて、単位画素５０内の光電変換信号を、ドレイン端子に接続された、垂直読出し制御回路２０からの対応する制御信号φＶＤＡおよびφＶＤＢに応じた電圧にリセットする。

【0086】

第１の増幅トランジスタ１０６Ａおよび１０６Ｂのそれぞれは、ドレイン端子に接続された、垂直読出し制御回路２０からの対応する制御信号φＶＤＡおよびφＶＤＢに応じた電圧に基づいて、ゲート端子に転送された光電変換信号、すなわち、ゲート端子に付随するノード容量ＦＤ１ＡおよびＦＤ１Ｂのそれぞれに蓄積された光電変換信号を増幅した信号電圧を出力する。

【0087】

単位画素５２では、垂直読出し制御回路２０が制御信号φＶＤＡおよびφＶＤＢをそれぞれ制御することによって、第１の増幅トランジスタ１０６Ａまたは１０６Ｂのいずれか一方の第１の増幅トランジスタ１０６から出力される信号電圧を、共有信号線２００を介して基板間接続部１３に出力する。すなわち、単位画素５２では、図３に示した単位画素５０に配置された画素共有トランジスタ１０２Ａおよび１０２Ｂの代わりに、垂直読出し制御回路２０が制御信号φＶＤＡおよびφＶＤＢをそれぞれ制御することによって、奇数行の光電変換部１０１Ａまたは偶数行の光電変換部１０１Ｂの光電変換信号の基板間接続部１３への読み出しを、選択的に行っている。これにより、光電変換部１０１Ａまたは１０１Ｂのいずれか一方の光電変換信号に応じた信号電圧が、基板間接続部１３を介して、第２の基板の蓄積回路１２に読み出される。

【0088】

このような構成によって単位画素５２は、２つの光電変換部１０１のそれぞれが入射した光を光電変換した光電変換信号に応じたそれぞれの信号電圧を、垂直読出し制御回路２０の制御によって選択的に１つの基板間接続部１３へ読み出し、ノイズ抑圧した後の信号（ノイズ除去処理した信号）を、それぞれの光電変換部１０１に対応した電荷蓄積部１１０に保持（蓄積）する。その後、単位画素５０は、それぞれの電荷蓄積部１１０に蓄積されたノイズ抑圧した後の信号（ノイズ除去処理した信号）に応じた信号電圧を、画素信号として垂直信号線９０に順次読み出しを行っている。

【0089】

なお、図５に示した単位画素５２では、２つの光電変換部（光電変換部１０１Ａおよび１０１Ｂ）が、１つの単位画素５２内に配置されている場合の一例を示したが、１つの単位画素の構成は、図３に示した単位画素５０と同様に、図５に示した構成に限定されるものではない。すなわち、１つの単位画素に、さらに多くの光電変換部および光電変換部に対応する回路要素を備えた構成にすることもできる。

【0090】

次に、本第２の実施形態の固体撮像装置１内の単位画素５２の駆動タイミングについて説明する。図６は、本第２の実施形態の固体撮像装置１の画素アレイ部４０内の単位画素５２を駆動するタイミングを示したタイミングチャートである。図６に示したタイミングチャートは、図４に示した第１の実施形態の単位画素５０の駆動タイミングと同様に、全ての単位画素５２を同時に露光し、各行の画素信号を垂直信号線９０に順次出力する画素アレイ部４０の動作において、垂直読出し制御回路２０によって制御される１つの単位画素５２のタイミングを示している。なお、単位画素５２は、図５に示したように、１つの単位画素５２内に２つの光電変換部１０１Ａおよび１０１Ｂが配置され、それぞれの光電変換部１０１に対応した２つの電荷蓄積部１１０Ａおよび１１０Ｂを備えている。このため、図６に示したタイミングチャートは、図４に示した第１の実施形態の単位画素５０の駆動タイミングと同様に、画素アレイ部４０の２行分を連続して処理するタイミングを示している。

【0091】

まず、時刻ｔ１において、画素アレイ部４０内の全ての単位画素５２をリセットする。より具体的には、時刻ｔ１において、垂直読出し制御回路２０は、制御信号φＶＤＡおよびφＶＤＢを制御して、画素リセットトランジスタ１０５Ａおよび第１の増幅トランジスタ１０６Ａのドレイン端子と、画素リセットトランジスタ１０５Ｂおよび第１の増幅トランジスタ１０６Ｂのドレイン端子とを、電源電圧ＶＤのレベルにする。その後、垂直読出し制御回路２０は、制御信号φＴＸ１ＡおよびφＴＸ１Ｂと、制御信号φＲＳＴ１ＡおよびφＲＳＴ１Ｂとを、同時に“Ｈ”レベルにして、転送トランジスタ１０３Ａおよび１０３Ｂと、画素リセットトランジスタ１０５Ａおよび１０５Ｂとをオン状態にする。これにより、画素アレイ部４０内の全ての単位画素５２に配置された光電変換部１０１Ａおよび１０１Ｂと、ノード容量ＦＤ１ＡおよびＦＤ１Ｂとが電源電圧ＶＤにリセットされる。

【0092】

その後、垂直読出し制御回路２０は、制御信号φＴＸ１ＡおよびφＴＸ１Ｂと、制御信号φＲＳＴ１ＡおよびφＲＳＴ１Ｂとを、同時に“Ｌ”レベルにして、画素アレイ部４０内の全ての単位画素５２のリセットを解除する。これにより、画素アレイ部４０内の全ての単位画素５２が同時に露光を開始する。すなわち、画素アレイ部４０内の全ての単位画素５２に配置された光電変換部１０１Ａおよび１０１Ｂが、入射した光を光電変換した光電変換信号の蓄積を開始する。また、垂直読出し制御回路２０は、制御信号φＶＤＡおよびφＶＤＢを制御して、画素リセットトランジスタ１０５Ａおよび第１の増幅トランジスタ１０６Ａのドレイン端子と、画素リセットトランジスタ１０５Ｂおよび第１の増幅トランジスタ１０６Ｂのドレイン端子との電圧レベルを、基準電圧ＧＮＤのレベルにする。

【0093】

続いて、一定の期間が経過した後、すなわち、任意の露光時間が経過した後に、時刻ｔ２から、画素アレイ部４０内のそれぞれの単位画素５２のリセットレベルの信号および光電変換信号の第２の基板の蓄積回路１２への読み出しと、リセットレベルの信号と光電変換信号との差分をとるノイズ除去処理を行う。

【0094】

より具体的には、時刻ｔ２において、垂直読出し制御回路２０は、制御信号φＶＤＡを制御して、画素リセットトランジスタ１０５Ａおよび第１の増幅トランジスタ１０６Ａのドレイン端子を、電源電圧ＶＤのレベルにする。これにより、第１の増幅トランジスタ１０６Ａから出力される信号電圧が、共有信号線２００および基板間接続部１３を介して、第２の基板の蓄積回路１２に出力される状態になる。その後、垂直読出し制御回路２０は、制御信号φＢＩＡＳを制御して、画素負荷トランジスタ１１２を第１の増幅トランジスタ１０６の負荷として動作させる。

【0095】

続いて、時刻ｔ３において、垂直読出し制御回路２０は、制御信号φＲＳＴ１Ａを“Ｈ”レベルにして、画素リセットトランジスタ１０５Ａをオン状態にし、ノード容量ＦＤ１Ａをリセットする。これにより、第１の増幅トランジスタ１０６Ａから光電変換部１０１Ａのリセットレベルの信号電圧が、共有信号線２００および基板間接続部１３を介して、画素内クランプ容量１１３に出力される。また、垂直読出し制御回路２０は、制御信号φＣＬＰ２Ａおよび制御信号φＳＨＰ２Ａを“Ｈ”レベルにして、画素内クランプトランジスタ１０９Ａおよび画素内サンプルホールドトランジスタ１０８Ａをオン状態にし、電荷蓄積部１１０Ａおよび画素内クランプ容量１１３をクランプする。

【0096】

その後、垂直読出し制御回路２０は、制御信号φＲＳＴ１Ａを“Ｌ”レベルにして、ノード容量ＦＤ１Ａのリセットを解除し、制御信号φＣＬＰ２Ａを“Ｌ”レベルにして、電荷蓄積部１１０Ａのクランプを解除する。

【0097】

続いて、時刻ｔ４において、垂直読出し制御回路２０は、制御信号φＴＸ１Ａを“Ｈ”レベルにして、転送トランジスタ１０３Ａをオン状態にし、光電変換部１０１Ａに蓄積された光電変換信号を、第１の増幅トランジスタ１０６Ａのゲート端子に転送する。このとき、転送トランジスタ１０３Ａによって転送された光電変換信号は、ノード容量ＦＤ１Ａに蓄積される。これにより、第１の増幅トランジスタ１０６Ａから光電変換部１０１Ａが発生した光電変換信号、すなわち、ノード容量ＦＤ１Ａに蓄積された光電変換信号に応じた信号電圧が、共有信号線２００および基板間接続部１３を介して、画素内クランプ容量１１３に出力される。そして、画素内クランプ容量１１３は、光電変換部１０１Ａのリセットレベルの信号電圧と、光電変換部１０１Ａが発生した光電変換信号に応じた信号電圧との差分、すなわち、ノイズ除去処理された信号電圧を出力する。

【0098】

その後、垂直読出し制御回路２０は、制御信号φＴＸ１Ａを“Ｌ”レベルにして、光電変換部１０１Ａが蓄積した光電変換信号の第１の増幅トランジスタ１０６Ａのゲート端子への転送を停止し、時刻ｔ５において、制御信号φＳＨＰ２Ａを“Ｌ”レベルにして、電荷蓄積部１１０Ａのサンプルホールドを停止する。これにより、電荷蓄積部１１０Ａは、画素内クランプ容量１１３が出力しているノイズ除去処理された信号電圧を保持（蓄積）する。

【0099】

続いて、時刻ｔ６において、垂直読出し制御回路２０は、制御信号φＶＤＡを制御して、画素リセットトランジスタ１０５Ａおよび第１の増幅トランジスタ１０６Ａのドレイン端子を、基準電圧ＧＮＤのレベルにする。そして、時刻ｔ７において、垂直読出し制御回路２０は、制御信号φＲＳＴ１Ａを“Ｈ”レベルにして、画素リセットトランジスタ１０５Ａをオン状態にする。これにより、ノード容量ＦＤ１Ａに蓄積されている光電変換部１０１Ａが発生した光電変換信号の電位、すなわち、すでに画素内クランプ容量１１３に出力した後のノード容量ＦＤ１Ａに残っている電位が、基準電圧ＧＮＤのレベルにクリアされ、第１の増幅トランジスタ１０６Ａのゲート端子の電位が低いレベルになる。これにより、第１の増幅トランジスタ１０６Ａから光電変換部１０１Ａが発生した光電変換信号に応じた信号電圧が出力されなくなり、第１の増幅トランジスタ１０６Ａを共有信号線２００と切り離した状態になる。その後、垂直読出し制御回路２０は、制御信号φＲＳＴ１Ａを“Ｌ”レベルにする。

【0100】

ここまでで、固体撮像装置１の全ての画素の内、半分の画素の光電変換部の光電変換信号、すなわち、画素アレイ部４０内の全ての単位画素５２に配置された光電変換部１０１の内、画素アレイ部４０の奇数行に対応した光電変換部１０１Ａの光電変換信号がノイズ除去処理されて、電荷蓄積部１１０Ａに保持（蓄積）されることになる。単位画素５２は、図５に示したように、１つの単位画素５２内に２つの光電変換部１０１Ａおよび１０１Ｂが配置されている。従って、垂直読出し制御回路２０は、引き続き、単位画素５２に配置された光電変換部１０１Ｂの光電変換信号を、ノイズ除去処理して、電荷蓄積部１１０Ｂに保持（蓄積）させる。

【0101】

より具体的には、時刻ｔ８において、垂直読出し制御回路２０は、制御信号φＶＤＢを制御して、画素リセットトランジスタ１０５Ｂおよび第１の増幅トランジスタ１０６Ｂのドレイン端子を、電源電圧ＶＤのレベルにする。これにより、第１の増幅トランジスタ１０６Ｂから出力される信号電圧が、共有信号線２００および基板間接続部１３を介して、第２の基板の蓄積回路１２に出力される状態になる。

【0102】

続いて、時刻ｔ９において、垂直読出し制御回路２０は、制御信号φＲＳＴ１Ｂを“Ｈ”レベルにして、画素リセットトランジスタ１０５Ｂをオン状態にし、ノード容量ＦＤ１Ｂをリセットする。これにより、第１の増幅トランジスタ１０６Ｂから光電変換部１０１Ｂのリセットレベルの信号電圧が、共有信号線２００および基板間接続部１３を介して、画素内クランプ容量１１３に出力される。また、垂直読出し制御回路２０は、制御信号φＣＬＰ２Ｂおよび制御信号φＳＨＰ２Ｂを“Ｈ”レベルにして、画素内クランプトランジスタ１０９Ｂおよび画素内サンプルホールドトランジスタ１０８Ｂをオン状態にし、電荷蓄積部１１０Ｂおよび画素内クランプ容量１１３をクランプする。

【0103】

その後、垂直読出し制御回路２０は、制御信号φＲＳＴ１Ｂを“Ｌ”レベルにして、ノード容量ＦＤ１Ｂのリセットを解除し、制御信号φＣＬＰ２Ｂを“Ｌ”レベルにして、電荷蓄積部１１０Ｂのクランプを解除する。

【0104】

続いて、時刻ｔ１０において、垂直読出し制御回路２０は、制御信号φＴＸ１Ｂを“Ｈ”レベルにして、転送トランジスタ１０３Ｂをオン状態にし、光電変換部１０１Ｂに蓄積された光電変換信号を、第１の増幅トランジスタ１０６Ｂのゲート端子に転送する。このとき、転送トランジスタ１０３Ｂによって転送された光電変換信号は、ノード容量ＦＤ１Ａに蓄積される。これにより、第１の増幅トランジスタ１０６Ｂから光電変換部１０１Ｂが発生した光電変換信号、すなわち、ノード容量ＦＤ１Ｂに蓄積された光電変換信号に応じた信号電圧が、共有信号線２００および基板間接続部１３を介して、画素内クランプ容量１１３に出力される。そして、画素内クランプ容量１１３は、光電変換部１０１Ｂのリセットレベルの信号電圧と、光電変換部１０１Ｂが発生した光電変換信号に応じた信号電圧との差分、すなわち、ノイズ除去処理された信号電圧を出力する。

【0105】

その後、垂直読出し制御回路２０は、制御信号φＴＸ１Ｂを“Ｌ”レベルにして、光電変換部１０１Ｂが蓄積した光電変換信号の第１の増幅トランジスタ１０６Ｂのゲート端子への転送を停止し、時刻ｔ１１において、制御信号φＳＨＰ２Ｂを“Ｌ”レベルにして、電荷蓄積部１１０Ｂのサンプルホールドを停止する。これにより、電荷蓄積部１１０Ｂは、画素内クランプ容量１１３が出力しているノイズ除去処理された信号電圧を保持（蓄積）する。

【0106】

続いて、時刻ｔ１２において、垂直読出し制御回路２０は、制御信号φＶＤＢを制御して、画素リセットトランジスタ１０５Ｂおよび第１の増幅トランジスタ１０６Ｂのドレイン端子を、基準電圧ＧＮＤのレベルにする。そして、時刻ｔ１３において、垂直読出し制御回路２０は、制御信号φＲＳＴ１Ｂを“Ｈ”レベルにして、画素リセットトランジスタ１０５Ｂをオン状態にする。これにより、ノード容量ＦＤ１Ｂに蓄積されている光電変換部１０１Ｂが発生した光電変換信号の電位、すなわち、すでに画素内クランプ容量１１３に出力した後のノード容量ＦＤ１Ｂに残っている電位が、基準電圧ＧＮＤのレベルにクリアされ、第１の増幅トランジスタ１０６Ｂのゲート端子の電位が低いレベルになる。これにより、第１の増幅トランジスタ１０６Ｂから光電変換部１０１Ｂが発生した光電変換信号に応じた信号電圧が出力されなくなり、第１の増幅トランジスタ１０６Ｂを共有信号線２００と切り離した状態になる。その後、垂直読出し制御回路２０は、制御信号φＲＳＴ１Ｂを“Ｌ”レベルにする。

【0107】

続いて、時刻ｔ１４において、垂直読出し制御回路２０は、制御信号φＢＩＡＳを制御して、画素負荷トランジスタ１１２の第１の増幅トランジスタ１０６の負荷としての動作を停止させる。

【0108】

ここまでで、固体撮像装置１の全ての画素の内、残りの半分の画素の光電変換部の光電変換信号、すなわち、画素アレイ部４０内の全ての単位画素５２に配置された光電変換部１０１の内、画素アレイ部４０の偶数行に対応した光電変換部１０１Ｂの光電変換信号がノイズ除去処理されて、電荷蓄積部１１０Ｂに保持（蓄積）されることになる。なお、単位画素５２に、さらに多くの光電変換部１０１および光電変換部１０１に対応する回路要素を備えた構成である場合には、同様に、他の（残りの）光電変換部１０１の光電変換信号をノイズ除去処理した信号電圧の、対応する電荷蓄積部１１０への保持（蓄積）を、引き続き行う。

【0109】

その後、垂直読出し制御回路２０は、制御信号φＳＥＬ２（本第２の実施形態においては、制御信号φＳＥＬ２ＡおよびφＳＥＬ２Ｂ）を１行ずつ順次制御して、電荷蓄積部１１０（本第２の実施形態においては、電荷蓄積部１１０Ａおよび１１０Ｂ）に保持（蓄積）されたノイズ除去処理された信号電圧を、順次、垂直信号線９０に出力させる。

【0110】

上記に述べたように、本第２の実施形態の固体撮像装置１内の画素アレイ部４０に備えた単位画素５２でも、第１の実施形態における単位画素５０と同様に、全ての単位画素５２に配置された光電変換部１０１の光電変換信号をノイズ除去処理して、電荷蓄積部１１０に保持（蓄積）し、ノイズ除去処理した信号電圧を、画素信号として順次、垂直信号線９０に出力することができる。また、本第２の実施形態の固体撮像装置１でも、第１の実施形態の固体撮像装置１と同様に、全ての単位画素５２に配置された光電変換部１０１からの光電変換信号の読み出し動作（本第２の実施形態においては、奇数行と偶数行との２回の読み出し動作）を、瞬時に行っている。これにより、本第２の実施形態の固体撮像装置１でも、第１の実施形態の固体撮像装置１と同様の効果を得ることができる。

【0111】

さらに、本第２の実施形態の固体撮像装置１内の画素アレイ部４０に備えた単位画素５２では、第１の実施形態における単位画素５０に備えていた画素共有トランジスタ１０２Ａおよび１０２Ｂをなくしている。すなわち、単位画素５２に備える回路要素の数を、単位画素５０に備える回路要素の数よりも減らしている。これにより、本第２の実施形態の固体撮像装置１内の画素アレイ部４０に備えた単位画素５２では、単位画素５２内に配置する光電変換部１０１の面積を、第１の実施形態の固体撮像装置１内の画素アレイ部４０に備えた単位画素５０よりも大きくすることができる。このことにより、本第２の実施形態の固体撮像装置１内の画素アレイ部４０に備えた単位画素５２では、出力する画素信号の信号品質を、第１の実施形態の固体撮像装置１内の画素アレイ部４０に備えた単位画素５０よりも、さらに向上させることができる。

【0112】

なお、本第２の実施形態における単位画素５２でも、第１の実施形態における単位画素５０と同様に、２つの光電変換部１０１を備え、さらにそれぞれの光電変換部１０１に対応する回路要素を２つずつ備えた構成の一例について説明した。しかし、１つの単位画素の構成は、本第２の実施形態における単位画素５２の構成に限定されるものではなく、第１の実施形態における単位画素５０と同様に、さらに多くの光電変換部と、それぞれの光電変換部に対応する回路要素とを備え、それぞれの第１の増幅トランジスタが共有信号線２００を共有する構成にすることもできる。この場合においても、本第２の実施形態の固体撮像装置１は、図６に示した時刻ｔ２〜時刻ｔ７、または時刻ｔ８〜時刻ｔ１３のような、光電変換部からの光電変換信号の読み出しと、ノイズ抑圧した後の信号（ノイズ除去処理した信号）の電荷蓄積部への保持（蓄積）の動作を、単位画素に配置した光電変換部の数分行うことによって、第１の実施形態の固体撮像装置１と同様の効果を得ることができる。

【0113】

上記に述べたように、本発明を実施するための形態によれば、固体撮像装置の画素アレイ部内のそれぞれの単位画素を、第１の基板と第２の基板とに分けて形成することによって、固体撮像装置のチップ面積の増大を避けることができる。

【0114】

また、本発明を実施するための形態による固体撮像装置のそれぞれの単位画素では、第１の基板に配置した光電変換部の光電変換信号をノイズ除去処理して、第２の基板に配置した電荷蓄積部に保持（蓄積）し、ノイズ除去処理した信号電圧を、画素信号として出力する。これにより、それぞれの単位画素では、電荷蓄積部に保持（蓄積）されたノイズ除去処理した信号電圧を画素信号として読み出すまでの待機期間中に、単位画素に入射する光に起因するノイズの影響を抑制することができる。このことにより、本発明を実施するための形態の固体撮像装置では、光に起因するノイズの影響による信号品質の劣化を抑えることができる。

【0115】

また、本発明を実施するための形態による固体撮像装置のそれぞれの単位画素では、光電変換部および光電変換部に対応する回路要素を複数配置し、第１の基板に配置された光電変換部の光電変換信号を、第２の基板に出力する際に、光電変換信号を増幅して出力する。これにより、それぞれの単位画素では、第２の基板に配置された電荷蓄積部で発生するリーク電流（暗電流）に起因するノイズを抑えることができる。さらに、それぞれの単位画素では、第１の基板から第２の基板に増幅した光電変換信号を出力する信号線を、画素アレイ部の複数の行の単位でまとめ、増幅した光電変換信号を、順次選択して第２の基板に出力する。これにより、それぞれの単位画素では、単位画素内に配置する基板間接続部や画素内クランプ容量の数を減らすことができ、第２の基板に配置する電荷蓄積部の面積を大きくすることによって、第２の基板に配置された電荷蓄積部で発生するリーク電流（暗電流）の影響をさらに抑圧することができる。このことにより、本発明を実施するための形態の固体撮像装置では、電荷蓄積部で発生するリーク電流（暗電流）に起因するノイズの影響による信号品質の劣化を抑えることができる。

【0116】

また、本発明を実施するための形態によれば、固体撮像装置の画素アレイ部内のそれぞれの単位画素において、第１の基板から増幅した光電変換信号を順次選択して第２の基板に出力する際に、第１の基板に配置されたそれぞれの光電変換部からの光電変換信号の読み出し動作を、瞬時に行っている。これにより、本発明を実施するための形態の固体撮像装置では、それぞれの単位画素で、読み出した光電変換信号を第２の基板に配置された電荷蓄積部に保持（蓄積）する際のタイミングを、従来のグローバルシャッタ機能を有する固体撮像装置と同等のタイミングにすることができる。これにより、本発明を実施するための形態の固体撮像装置でも、従来のグローバルシャッタ機能を有する固体撮像装置と同等の、光電変換信号の生成、蓄積の同時性を実現することができる。

【0117】

また、本発明を実施するための形態によれば、固体撮像装置の画素アレイ部内のそれぞれの単位画素において、第１の基板から第２の基板に増幅した光電変換信号を出力する信号線を、画素アレイ部の複数の行の単位でまとめているため、第１の基板と第２の基板とを接続する基板間接続部の数を、行単位でまとめた行数分、少なくすることができる。
これにより、本発明を実施するための形態の固体撮像装置では、画素アレイ部において隣り合う２つの基板間接続部の接続ピッチを広げることができ、第１の基板と第２の基板とを接続する際の歩留まりの減少を抑圧することができる。また、それぞれの基板間接続部の間の接続ピッチを広げることによって、基板間接続部の大きさを大きくし、さらに歩留まりの劣化を抑圧することができる。

【0118】

なお、本発明における具体的な構成は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更をすることができる。例えば、上述した、従来から一般的に知られている、複数の光電変換部を１つの単位画素内に配置する通常の方法に加えて、本発明の考え方を適用することもできる。

【0119】

＜第３の実施形態＞
ここで、従来から一般的に知られている複数の光電変換部を１つの単位画素内に配置する通常の方法に、本発明の考え方を適用した固体撮像装置の一例について説明する。本第３の実施形態の固体撮像装置における単位画素は、複数の増幅前の光電変換信号で１つの増幅トランジスタを共有する従来の方法で１つの単位画素内に複数の光電変換部を配置し、さらに、第１の基板から第２の基板に出力する信号線を画素アレイ部の複数の行の単位でまとめる第１の実施形態の考え方を適用したものである。

【0120】

上述したように、本第３の実施形態の固体撮像装置は、画素アレイ部に備える単位画素の回路構成が、図２に示した第１の実施形態の固体撮像装置１内の画素アレイ部４０に備えた単位画素５０の回路構成と異なっている。この単位画素の回路構成の違いにより、本第３の実施形態の固体撮像装置に備えた垂直読出し制御回路による単位画素の制御方法が、第１の実施形態の固体撮像装置１内の垂直読出し制御回路２０による単位画素の制御方法と異なる。しかし、本第３の実施形態の固体撮像装置に備えた垂直読出し制御回路における制御方法は、従来の制御方法と、第１の実施形態の固体撮像装置１に備えた垂直読出し制御回路２０による制御方法とを合わせることによって容易に理解することができるため、詳細な説明は省略する。

【0121】

また、本第３の実施形態の固体撮像装置のその他の構成要素は、第１の実施形態の固体撮像装置１と同様である。従って、本第３の実施形態の固体撮像装置の構成要素において、図２に示した第１の実施形態の固体撮像装置１と同様の構成要素には、同一の符号を付加して詳細な説明は省略する。なお、以下の説明においては、本第３の実施形態の固体撮像装置１内の画素アレイ部４０に備えた単位画素を、「単位画素５３」として説明する。

【0122】

図７は、本第３の実施形態の固体撮像装置１の画素アレイ部４０内の単位画素５３の概略構成を示した回路図である。単位画素５３は、図３に示した単位画素５０と同様に、入射した被写体光を画素信号に変換し、垂直読出し制御回路２０から入力された制御信号に応じて、入射した被写体光に応じた画素信号を、垂直信号線９０に出力する。図７には、１つの単位画素５３を示している。なお、本第３の実施形態の固体撮像装置１においても、図７に示したように、それぞれの単位画素５３内の各回路要素を、第１の基板の画素部１１と第２の基板の蓄積回路１２とに分けて配置している。以下の説明においては、単位画素５３の回路要素において、図３に示した単位画素５０の回路要素と同様の機能の回路要素には、同一の符号を付加して説明する。

【0123】

図７において、単位画素５３は、第１の基板の画素部１１に形成された光電変換部１０１Ａ〜１０１Ｄと、画素共有トランジスタ１０２ＡＢおよび１０２ＣＤと、転送トランジスタ１０３Ａ〜１０３Ｄと、画素リセットトランジスタ１０５ＡＢおよび１０５ＣＤと、第１の増幅トランジスタ１０６ＡＢおよび１０６ＣＤと、第２の基板の蓄積回路１２に形成された選択トランジスタ１０７Ａ〜１０７Ｄと、画素内サンプルホールドトランジスタ１０８Ａ〜１０８Ｄと、画素内クランプトランジスタ１０９Ａ〜１０９Ｄと、電荷蓄積部１１０Ａ〜１１０Ｄと、第２の増幅トランジスタ１１１Ａ〜１１１Ｄと、画素負荷トランジスタ１１２と、画素内クランプ容量１１３とから構成される。また、第１の基板の画素部１１と第２の基板の蓄積回路１２とは、基板間接続部１３によって接続される。

【0124】

図７では、４つの光電変換部（光電変換部１０１Ａ〜１０１Ｄ）が配置されている単位画素５３の一例を示している。なお、図７においては、単位画素５３の各回路要素が対応する画素アレイ部４０の行を、それぞれの回路要素の符号の数字に続いて付与した「Ａ」〜「Ｄ」によって表している。より具体的には、各回路要素の符号の数字に続いて付与した「Ａ」〜「Ｄ」の内、「Ａ」は画素アレイ部４０の１行目に配置された回路要素を表し、「Ｂ」は画素アレイ部４０の２行目に配置された回路要素を表し、「Ｃ」は画素アレイ部４０の３行目に配置された回路要素を表し、「Ｄ」は画素アレイ部４０の４行目に配置された回路要素を表している。また、各回路要素の符号の数字に続いて付与した「Ａ」〜「Ｄ」の内、２つが付与されている回路要素は、画素アレイ部４０の２行分に対応していることを表している。なお、以下の説明において、画素アレイ部４０の行を特定しないで説明を行う場合には、「Ａ」〜「Ｄ」を示さずに、それぞれの回路要素の符号の数字までを示して説明する。

【0125】

単位画素５３では、光電変換部１０１Ａと１０１Ｂとで、第１の増幅トランジスタ１０６ＡＢを共有し、光電変換部１０１Ｃと１０１Ｄとで、第１の増幅トランジスタ１０６ＣＤを共有している。すなわち、第１の増幅トランジスタ１０６ＡＢは、ゲート端子に転送された光電変換部１０１Ａまたは１０１Ｂの光電変換信号に応じた信号電圧を出力し、第１の増幅トランジスタ１０６ＣＤは、ゲート端子に転送された光電変換部１０１Ｃまたは１０１Ｄの光電変換信号に応じた信号電圧を出力する。なお、この構成が、従来から一般的に知られている、複数の光電変換部を１つの単位画素内に配置する通常の方法による構成である。

【0126】

また、単位画素５３では、画素共有トランジスタ１０２ＡＢと１０２ＣＤとで、共有信号線１００および基板間接続部１３を共有している。すなわち、画素共有トランジスタ１０２ＡＢおよび１０２ＣＤのそれぞれが、垂直読出し制御回路２０から入力された、対応する制御信号φＳＥＬ１ＡＢおよびφＳＥＬ１ＣＤに応じて、第１の増幅トランジスタ１０６ＡＢまたは１０６ＣＤのいずれか一方の第１の増幅トランジスタ１０６から出力される信号電圧を、共有信号線１００を介して基板間接続部１３に出力する。なお、この構成は、第１の基板から第２の基板に出力する信号線を画素アレイ部の複数の行の単位でまとめる第１の実施形態の考え方を適用した構成である。

【0127】

このような構成によって単位画素５３では、４つの光電変換部１０１Ａ〜１０１Ｄのそれぞれが入射した光を光電変換した光電変換信号に応じたそれぞれの信号電圧を、画素共有トランジスタ１０２ＡＢおよび１０２ＣＤによって選択的に１つの基板間接続部１３へ読み出す。そして、単位画素５３は、ノイズ抑圧した後の信号（ノイズ除去処理した信号）を、光電変換部１０１Ａ〜１０１Ｄのそれぞれに対応した電荷蓄積部１１０Ａ〜１１０Ｄに保持（蓄積）する。その後、単位画素５３は、それぞれの電荷蓄積部１１０に蓄積されたノイズ抑圧した後の信号（ノイズ除去処理した信号）に応じた信号電圧を、画素信号として垂直信号線９０に順次読み出す。

【0128】

上記に述べたように、本第３の実施形態の固体撮像装置１内の画素アレイ部４０に備えた単位画素５３でも、第１の実施形態における単位画素５０と同様に、全ての単位画素５２に配置された光電変換部１０１の光電変換信号をノイズ除去処理して、電荷蓄積部１１０に保持（蓄積）し、ノイズ除去処理した信号電圧を、画素信号として順次、垂直信号線９０に出力することができる。

【0129】

また、本第３の実施形態の固体撮像装置１内の画素アレイ部４０に備えた単位画素５２では、従来から一般的に知られている通常の方法で１つの増幅トランジスタを複数の増幅前の光電変換信号で共有することによって、単位画素５３に備える回路要素の数を、第１の実施形態における単位画素５０に備える回路要素の数よりも減らしている。これにより、本第３の実施形態における単位画素５３では、単位画素５３内に配置する光電変換部１０１の面積を、第１の実施形態における単位画素５０よりも大きくすることができる。このことにより、本第３の実施形態の固体撮像装置１内の画素アレイ部４０に備えた単位画素５３では、出力する画素信号の信号品質を、第１の実施形態における単位画素５０よりも、さらに向上させることができる。

【0130】

なお、図７に示した単位画素５３では、１つの単位画素内に複数の光電変換部を配置する従来の方法に、第１の実施形態の考え方を適用した構成の一例を示したが、第１の実施形態の考え方の代わりに、第２の実施形態の考え方を適用した構成にすることもできる。

【0131】

なお、１つの単位画素内に複数の光電変換部を配置する従来の方法に、第１の実施形態の考え方または第２の実施形態の考え方を適用する場合、従来の方法で１つの増幅トランジスタを共有する光電変換部の数は、増幅トランジスタのゲート端子に接続されたノードに付随する容量（図７においては、ノード容量ＦＤ１ＡＢまたはＦＤ１ＣＤ）の容量が大きくなりすぎない数にすることが望ましい。これは、増幅トランジスタのゲート端子に接続されたノードに付随する容量が大きくなることによって、それぞれの光電変換部で発生した光電変換信号の電圧が低くなり、ノイズが増大して信号品質が劣化してしまうことを避けるためである。なお、従来の方法で１つの増幅トランジスタを共有する光電変換部の数は、一般的に２つ〜４つであることが望ましく、それ以上の光電変換部を１つの単位画素に配置する場合には、図７に示した単位画素５３のように、増幅トランジスタで増幅した後の光電変換信号を共有する構成であることが望ましい。

【0132】

また、本発明における回路構成および駆動方法の具体的な構成は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更をすることができる。例えば、単位画素の回路要素や駆動方法が変わったことにより、固体撮像装置または単位画素の構成要素や回路構成が変更された場合や、垂直読出し制御回路による単位画素の制御方法が変更された場合でも、変更された駆動方法や制御方法に応じて、本発明の考え方を適用し、それぞれの構成要素を第１の基板と第２の基板とに適切に分けて配置することができる。

【0133】

また、単位画素の行方向および列方向の配置は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において単位画素を配置する行方向および列方向の数を変更することができる。

【0134】

以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。

【0135】

また、本発明の実施形態に係る固体撮像装置は、２枚の基板が接続部により接続されていてもよいし、３枚以上の基板が接続部で接続されていてもよい。３枚以上の基板が接続部で接続される固体撮像装置の場合、そのうちの２枚が請求項に係る第１の基板と第２の基板に相当する。

【符号の説明】

【0136】

１・・・固体撮像装置
２・・・レンズユニット部
３・・・画像信号処理装置
４・・・記録装置
５・・・カメラ制御装置
６・・・表示装置
７・・・デジタルカメラ（撮像装置）
１０・・・固体撮像装置制御信号発生回路
２０・・・垂直読出し制御回路（画素）
３０・・・水平読出し制御回路
４０・・・画素アレイ部（画素）
５０，５２，５３・・・単位画素（画素）
１１・・・画素部（第１の基板，光電変換素子，増幅回路）
１２・・・蓄積回路（第２の基板，信号蓄積回路，出力回路）
１３・・・基板間接続部（接続部）
１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄ・・・光電変換部（光電変換素子）
１０２Ａ，１０２Ｂ，１０２ＡＢ，１０２ＣＤ・・・画素共有トランジスタ（スイッチ）
１０３Ａ，１０３Ｂ，１０３Ｃ，１０３Ｄ・・・転送トランジスタ
１０５Ａ，１０５Ｂ，１０５ＡＢ，１０５ＣＤ・・・画素リセットトランジスタ（リセット回路）
１０６Ａ，１０６Ｂ，１０６ＡＢ，１０６ＣＤ・・・第１の増幅トランジスタ（増幅回路）
１０７Ａ，１０７Ｂ，１０７Ｃ，１０７Ｄ・・・選択トランジスタ（出力回路）
１０８Ａ，１０８Ｂ，１０８Ｃ，１０８Ｄ・・・画素内サンプルホールドトランジスタ（信号蓄積回路）
１０９Ａ，１０９Ｂ，１０９Ｃ，１０９Ｄ・・・画素内クランプトランジスタ（ノイズ低減回路）
１１０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄ・・・電荷蓄積部（信号蓄積回路）
１１１Ａ，１１１Ｂ，１１１Ｃ，１１１Ｄ・・・第２の増幅トランジスタ
１１２・・・画素負荷トランジスタ
１１３・・・画素内クランプ容量（ノイズ低減回路）
６０・・・カラム信号処理回路
７０・・・水平信号線
８０・・・出力アンプ
９０・・・垂直信号線
１００，２００・・・共有信号線（画素出力ノード）
ＦＤ１Ａ，ＦＤ１Ｂ・・・ノード容量

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】