特許 5965841 ＨＯＴ（ｈｙｂｒｉｄｏｒｉｅｎｔａｔｉｏｎｔｅｃｈｎｏｌｏｇｙ）を選択的エピタキシーに関連して用いて移動度を改善する方法およびそれに関連する装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5965841

(24)【登録日】2016年7月8日

(45)【発行日】2016年8月10日

(54)【発明の名称】ＨＯＴ（ｈｙｂｒｉｄｏｒｉｅｎｔａｔｉｏｎｔｅｃｈｎｏｌｏｇｙ）を選択的エピタキシーに関連して用いて移動度を改善する方法およびそれに関連する装置

(51)【国際特許分類】

   H01L 21/8238 20060101AFI20160728BHJP

   H01L 27/092 20060101ALI20160728BHJP

   H01L 27/08 20060101ALI20160728BHJP

   H01L 21/76 20060101ALI20160728BHJP

   H01L 27/12 20060101ALI20160728BHJP

   H01L 21/762 20060101ALI20160728BHJP

   H01L 29/786 20060101ALI20160728BHJP

   H01L 21/336 20060101ALI20160728BHJP

【ＦＩ】

   H01L27/08 321B

   H01L27/08 331A

   H01L21/76 E

   H01L27/12 F

   H01L27/12 L

   H01L21/76 D

   H01L21/76 L

   H01L29/78 613A

   H01L29/78 620

   H01L29/78 621

【請求項の数】20

【全頁数】17

(21)【出願番号】特願2012-534387(P2012-534387)

(86)(22)【出願日】2010年10月15日

(65)【公表番号】特表2013-508951(P2013-508951A)

(43)【公表日】2013年3月7日

(86)【国際出願番号】US2010052816

(87)【国際公開番号】WO2011047244

(87)【国際公開日】20110421

【審査請求日】2013年10月9日

(31)【優先権主張番号】12/589,027

(32)【優先日】2009年10月16日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】591150672

【氏名又は名称】ナショナル セミコンダクター コーポレーション

【氏名又は名称原語表記】ＮＡＴＩＯＮＡＬ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＯＲＰＯＲＡＴＩＯＮ

(74)【代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】アレクサンダー エイチ オーウェン

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開２００５−２９４８２８（ＪＰ，Ａ）

【文献】 特開２００８−３１１６７８（ＪＰ，Ａ）

【文献】 特開平０４−３７２１６６（ＪＰ，Ａ）

【文献】 国際公開第２００７／０７２８４４（ＷＯ，Ａ１）

【文献】 特開２００６−１０８３６５（ＪＰ，Ａ）

【文献】 特開２００８−１０８９９９（ＪＰ，Ａ）

【文献】 特開２００５−３１１３６７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／７６

Ｈ０１Ｌ ２１／７６２

Ｈ０１Ｌ ２７／０８

Ｈ０１Ｌ ２７／０９２

Ｈ０１Ｌ ２７／１２

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

半導体装置であって、
第１の基板と、
前記第１の基板の第１の部分の上に位置し、埋め込み層によって前記第１の基板から分離される第２の基板と、
少なくとも部分的に前記第２の基板内にある第１のトランジスタと、
前記第１の基板の第２の部分の上に位置し、前記第２の基板から隔離されるエピタキシャル層と、
前記エピタキシャル層の上に位置するキャップと、
少なくとも部分的に前記キャップ内及び前記エピタキシャル層の上にある第２のトランジスタと、
を含み、
前記第２の基板および前記エピタキシャル層が、異なる電子および正孔移動度を有するバルク特性を有し、
前記第１および第２のトランジスタの少なくとも１つが、少なくとも５Ｖの１つまたは複数の信号を受け取るように構成される、半導体装置。

【請求項2】

請求項１に記載の半導体装置であって、
前記第１のトランジスタがｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタを含み、
前記第２のトランジスタがｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタを含む、半導体装置。

【請求項3】

請求項１に記載の半導体装置であって、
前記第１の基板が第１の結晶面方位を有し、
前記第２の基板が第２の結晶面方位を有する、半導体装置。

【請求項4】

請求項３に記載の半導体装置であって、
前記エピタキシャル層が前記第１の結晶面方位を有する、半導体装置。

【請求項5】

請求項１に記載の半導体装置であって、
前記第１の基板及び前記キャップが共通の半導体材料を含む、半導体装置。

【請求項6】

請求項３に記載の半導体装置であって、
前記第１の基板が１００面の結晶面方位を有するｐ型シリコンを含み、
前記第２の基板が１１０面の結晶面方位を有するｎ型シリコンを含み、
前記キャップがｐ型シリコンを含む、半導体装置。

【請求項7】

請求項１に記載の半導体装置であって、
前記エピタキシャル層がシリコンゲルマニウムを含む、半導体装置。

【請求項8】

請求項７に記載の半導体装置であって、
前記シリコンゲルマニウムが１５％のゲルマニウム濃度を有する、半導体装置。

【請求項9】

装置であって、
第１の基板と、
前記第１の基板の第１の部分の上に位置し、埋め込み層によって前記第１の基板から分離される第２の基板と、
前記第１の基板の第２の部分の上に位置し、前記第２の基板から隔離されるエピタキシャル層であって、前記第２の基板が、前記エピタキシャル層よりも高い正孔移動度を有し、前記エピタキシャル層が、前記第２の基板よりも高い電子移動度を有し、前記正孔及び電子移動度がバルク特性である、前記エピタキシャル層と、
前記エピタキシャル層の上に位置するキャップと、
を含む基板構造、及び、
第１及び第２のトランジスタであって、前記第１のトランジスタが少なくとも部分的に前記第２の基板内にあり、前記第２のトランジスタが少なくとも部分的に前記キャップ内及び前記エピタキシャル層の上にあり、前記第１及び第２のトランジスタの少なくとも１つが、少なくとも５Ｖの１つまたは複数の信号を受け取るように構成される、前記第１及び第２のトランジスタ、
を含む、装置。

【請求項10】

請求項９に記載の装置であって、
前記第１のトランジスタがｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタを含み、
前記第２のトランジスタがｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタを含む、装置。

【請求項11】

請求項９に記載の装置であって、
前記第１の基板が第１の結晶面方位を有し、
前記第２の基板が第２の結晶面方位を有する、装置。

【請求項12】

請求項１１に記載の装置であって、
前記エピタキシャル層が前記第１の結晶面方位を有する、装置。

【請求項13】

請求項１１に記載の装置であって、
前記第１の基板が１００面の結晶面方位を有するｐ型シリコンを含み、
前記第２の基板が１１０面の結晶面方位を有するｎ型シリコンを含み、
前記キャップがｐ型シリコンを含む、装置。

【請求項14】

請求項９に記載の装置であって、
前記エピタキシャル層がシリコンゲルマニウムを含む、装置。

【請求項15】

方法であって、
第１の基板と、
前記第１の基板の第１の部分の上に位置し、埋め込み層によって前記第１の基板から分離される第２の基板と、
前記第１の基板の第２の部分の上に位置し、前記第２の基板から隔離されるエピタキシャル層であって、前記第２の基板が、前記エピタキシャル層よりも高い正孔移動度を有し、前記エピタキシャル層が、前記第２の基板よりも高い電子移動度を有し、前記正孔及び電子移動度がバルク特性である、前記エピタキシャル層と、
前記エピタキシャル層の上に位置するキャップと、
を含む基板構造を得ること、及び、
第１及び第２のトランジスタを形成すること、
を含み、
前記第１のトランジスタが少なくとも部分的に前記第２の基板内に形成され、前記第２のトランジスタが少なくとも部分的に前記キャップ内及び前記エピタキシャル層の上に形成され、前記第１及び第２のトランジスタの少なくとも１つが、少なくとも５Ｖの１つまたは複数の信号を受け取るように構成される、方法。

【請求項16】

請求項１５に記載の方法であって、
前記基板構造を得ることが、
第２の基板材料の一部を除去すること、
前記第２の基板の側部にスペーサを形成すること、及び
前記第２の基板材料が除去された領域に前記エピタキシャル層を形成すること、
を含む、方法。

【請求項17】

請求項１６に記載の方法であって、
前記基板構造を得ることがさらに、
前記第２の基板と前記エピタキシャル層とを隔離するためトレンチを形成すること、
を含む、方法。

【請求項18】

請求項１５に記載の方法であって、
前記第１の基板が第１の結晶面方位を有し、
前記第２の基板が第２の結晶面方位を有する、方法。

【請求項19】

請求項１８に記載の方法であって、
前記エピタキシャル層が前記第１の結晶面方位を有する、方法。

【請求項20】

請求項１８に記載の方法であって、
前記第１の基板が１００面の結晶面方位を有するｐ型シリコンを含み、
前記第２の基板が１１０面の結晶面方位を有するｎ型シリコンを含み、
前記エピタキシャル層がシリコンゲルマニウムを含み、さらに、
前記キャップがｐ型シリコンを含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、全体として、集積回路を対象とする。より詳細には、本開示は、ＨＯＴ（hybrid orientation technology）を選択的エピタキシーに関連して用いて移動度を改善する方法およびそれに関連する装置を対象とする。

【背景技術】

【0002】

相補型金属酸化物半導体（ＣＭＯＳ）回路は、しばしば、１００面の結晶面方位を有するシリコン基板上に形成される。ＨＯＴ（hybrid orientation technology）では、単一基板上で異なる結晶面方位を用いる。例えば、ＨＯＴでは、１００面の結晶面方位の基板と１１０面の結晶面方位の基板を同じ半導体ウエハ上で混在させることができる。これは、半導体デバイス内の正孔および電子移動度を改善する助けとするために一般的に行われる。

【図面の簡単な説明】

【0003】

本開示およびその特徴がよりよく理解されるように、以下の説明を添付の図面に関連させて参照する。

【0004】

【図1】本開示に従って、ＨＯＴ（hybrid orientation technology）を選択的エピタキシーに関連して用いる集積回路デバイスの例を示す図である。

【0005】

【図2A】本開示に従って、選択的エピタキシーに関連してＨＯＴを用いて集積回路デバイスを形成するための手法の例を示す図である。

【図2B】本開示に従って、選択的エピタキシーに関連してＨＯＴを用いて集積回路デバイスを形成するための手法の例を示す図である。

【図2C】本開示に従って、選択的エピタキシーに関連してＨＯＴを用いて集積回路デバイスを形成するための手法の例を示す図である。

【図2D】本開示に従って、選択的エピタキシーに関連してＨＯＴを用いて集積回路デバイスを形成するための手法の例を示す図である。

【図2E】本開示に従って、選択的エピタキシーに関連してＨＯＴを用いて集積回路デバイスを形成するための手法の例を示す図である。

【図2F】本開示に従って、選択的エピタキシーに関連してＨＯＴを用いて集積回路デバイスを形成するための手法の例を示す図である。

【図2G】本開示に従って、選択的エピタキシーに関連してＨＯＴを用いて集積回路デバイスを形成するための手法の例を示す図である。

【図2H】本開示に従って、選択的エピタキシーに関連してＨＯＴを用いて集積回路デバイスを形成するための手法の例を示す図である。

【図2I】本開示に従って、選択的エピタキシーに関連してＨＯＴを用いて集積回路デバイスを形成するための手法の例を示す図である。

【図2J】本開示に従って、選択的エピタキシーに関連してＨＯＴを用いて集積回路デバイスを形成するための手法の例を示す図である。

【図2K】本開示に従って、選択的エピタキシーに関連してＨＯＴを用いて集積回路デバイスを形成するための手法の例を示す図である。

【0006】

【図3A】本開示に従った集積回路デバイスにおける欠陥に関する例示の詳細を示す図である。

【図3B】本開示に従った集積回路デバイスにおける欠陥に関する例示の詳細を示す図である。

【図3C】本開示に従った集積回路デバイスにおける欠陥に関する例示の詳細を示す図である。

【図3D】本開示に従った集積回路デバイスにおける欠陥に関する例示の詳細を示す図である。

【図3E】本開示に従った集積回路デバイスにおける欠陥に関する例示の詳細を示す図である。

【図3F】本開示に従った集積回路デバイスにおける欠陥に関する例示の詳細を示す図である。

【図3G】本開示に従った集積回路デバイスにおける欠陥に関する例示の詳細を示す図である。

【0007】

【図4】本開示に従って、選択的エピタキシーに関連してＨＯＴを用いて形成されるトランジスタデバイスを有する回路の例を示す図である。

【0008】

【図5】本開示に従って、選択的エピタキシーに関連してＨＯＴを用いて集積回路デバイスを形成するための方法の例を示す図である。

【発明を実施するための形態】

【0009】

本明細書内の、以下に説明する図１〜図５、ならびに本発明の原理を説明するために用いる様々な実施形態は、単なる例示のためであり、本発明の範囲をいかなる形でも限定すると解釈すべきではない。本発明の原理は、適切に構成されたいかなるタイプのデバイスまたはシステムにおいても実装され得ることが当業者には理解されよう。

【0010】

図１に、本開示に従って、ＨＯＴ（hybrid orientation technology）を選択的エピタキシーに関連して用いる集積回路デバイス１００の例を示す。図１に示す集積回路デバイス１００の実施形態は単なる例示のためである。集積回路デバイス１００の他の実施形態を本開示の範囲から逸脱することなく用いることもできる。

【0011】

図１に示すように、集積回路デバイス１００はウエハ１０２を含む。ウエハ１０２は、集積回路デバイス１００の他の構成要素を担持または支持するために使用し得る任意の適切な半導体基板を表す。例えば、ウエハ１０２は、１００面の結晶面方位を有する３０Ω／ｃｍのＰ−基板を表し得る。

【0012】

ウエハ１０２の一部の上には埋め込み層１０４がある。埋め込み層１０４は、一般に、集積回路デバイス１００の他の構成要素を電気的に絶縁するための、酸化物や他の材料の薄い層を表す。埋め込み層１０４は、例えば、厚さが約１４５０Åまたは２０００Åのシリコン酸化物層またはその他の酸化物層を表し得る。

【0013】

埋め込み層１０４の上には基板１０６がある。基板１０６は、任意の適切な半導体基板を表し得る。例えば、基板１０６は、１１０面の結晶面方位を有する３０Ω／ｃｍで厚さが約２μｍ〜約５μｍのＮ−基板を表し得る。基板１０６とウエハ１０２は異なる結晶面方位を有することができ、それによって、ＨＯＴアプローチを実施する。説明の都合上、ウエハ１０２を「第１の半導体基板」と呼び、基板１０６を「第２の半導体基板」と呼ぶことがある。

【0014】

ウエハ１０２の上にはエピタキシャル層１０８もある。エピタキシャル層１０８は、任意の適切なエピタキシャル材料を表し得る。例えば、エピタキシャル層１０８は、Ｓｉ_０．８５Ｇｅ_０．１５などのシリコンゲルマニウムから形成し得る。エピタキシャル層１０８には、シリコンスズ（ＳｉＳｎ）または炭素ドープしたシリコンゲルマニウム（ＳｉＧｅＣ）などの他の材料を用いることもできる。いくつかの実施形態では、エピタキシャル層１０８は、１００面の面方位など、基板１０６の面方位とは異なる結晶面方位を有する。

【0015】

エピタキシャル層１０８の上にはキャップ１１０を形成することができる。キャップ１１０は、シリコンなどの１つまたは複数の半導体基板材料から形成し得る。特定の実施形態では、キャップ１１０は、厚さが約１０００Åで３０Ω／ｃｍのＰ−シリコンから形成し得る。他の実施形態ではキャップ１１０を省いてもよいことに留意されたい。

【0016】

この例では、トレンチ１１２ａ〜１１２ｃを用いてこの構造の異なる部分を電気的に絶縁する助けとする。トレンチ１１２ａ〜１１２ｃは、シャロートレンチアイソレーション（ＳＴＩ）構造などの任意の適切なアイソレーション構造を表し得る。トレンチ１１２ａ〜１１２ｃは、酸化物など任意の適切な材料から任意の適切な方法で形成し得る。また、スペーサ１１４が、エピタキシャル層１０８から基板１０６を分離することができる。スペーサ１１４は、酸化物など任意の適切な材料から任意の適切な方法で形成し得る。

【0017】

基板１０６を用いてｐチャネル金属酸化物半導体（ＰＭＯＳ）デバイス１１６が形成される。図１に示すように、ＰＭＯＳデバイス１１６は、ソース１１８、ドレイン１２０、オフセット１２２、およびゲート１２４を含む。ソース１１８、ドレイン１２０、およびオフセット１２２のそれぞれは、１つまたは複数のドーパントでドープされた基板１０６の領域を概して示す。例えば、ソース１１８およびドレイン１２０がｐ＋ドーパントを含み、オフセット１２２がｐ−ドーパントを含むようにし得る。ゲート１２４は、ＰＭＯＳデバイス１１６の動作を制御するために使用し得る導電領域、例えば、ポリシリコンから形成した領域、を概して示す。ゲート１２４は、典型的には、ゲート酸化物１２６によって基板１０６から分離される。これらの構成要素１１８〜１２６はそれぞれ、任意の適切な材料を用いて任意の適切な方法で形成し得る。

【0018】

キャップ１１０を用いてｎチャネル金属酸化物半導体（ＮＭＯＳ）デバイス１２８が形成される（ただし、他の実施形態では、ＮＭＯＳデバイス１２８はエピタキシャル層１０８内に形成される）。ＮＭＯＳデバイス１２８は、ソース１３０、ドレイン１３２、オフセット１３４、およびゲート１３６を含む。ゲート１３６は、ゲート酸化物１３８によってキャップ１１０から分離される。これらの構成要素１３０〜１３８は、ＰＭＯＳデバイス１１６内の対応する構成要素１１８〜１２６と同じまたは類似のものとしてもよいが、ＮＭＯＳデバイス１２８では異なるドーピングを用いる。例えば、ソース１３０およびドレイン１３２がｎ＋ドーパントを含み、オフセット１３４がｎ−ドーパントを含むようにし得る。これらの構成要素１３０〜１３８はそれぞれ、任意の適切な材料を用いて任意の適切な方法で形成し得る。ＰＭＯＳデバイス１１６およびＮＭＯＳデバイス１２８内の異なる構成要素の形成は同時に行うことができ、例えば、ゲート１２４および１３６を同じプロセスステップを用いて形成し得ることに留意されたい。ゲート酸化物１２６および１３８は、同じプロセスステップを用いて形成してもよいし、そうしなくてもよい。

【0019】

ＰＭＯＳデバイス１１６およびＮＭＯＳデバイス１２８の上に酸化物層１４０が形成される。酸化物層１４０は、典型的には、後続の処理ステップの間、下にある、集積回路デバイス１００の構成要素を保護するものである。酸化物層１４０は、任意の適切な酸化物材料を表し得、任意の適切な方法で形成し得る。

【0020】

いくつかの実施形態では、ＰＭＯＳデバイス１１６およびＮＭＯＳデバイス１２８は、５Ｖ＋（５Ｖ以上）のＰＭＯＳおよびＮＭＯＳデバイスなど、動作電圧が比較的高いデバイスを表し得る。このレベルの動作電圧は、従来のＣＭＯＳシステムを用いては得られないことが多い。また、本明細書の集積回路デバイス１００は、異なる材料および面方位を用いて、高い電子移動度および高い正孔移動度両方に対応する。例えば、基板１０６の１１０面の面方位は、正孔移動度を改善することができ、ゲルマニウム濃度が調整可能なエピタキシャル層１０８は、電子移動度を改善することができる。これらの構造はいずれも、同じ集積回路デバイス内で、かつ同じウエハ上で用いることができる。

【0021】

さらに、本明細書で説明する正孔および電子の改善された移動度はバルク特性であり、すなわち、応力のみによってもたらされるのではなく、この構造に固有の特性であることに留意されたい。このことは、混合信号アナログアプリケーションなどのアプリケーションで用いる高電圧デバイス（５Ｖ＋のＰＭＯＳおよびＮＭＯＳデバイスなど）を形成する際に有用である。この種のデバイスは、ディープサブミクロン手法を用いては製造されないことが多い。というのは、こうした手法がこの種のデバイスにもたらす利点がほとんどないからであり、そのため、こうした手法は通常、低電圧デバイスにしか用いられない。高電圧デバイスは、ディープサブミクロン寸法までには縮小されないことが多く、したがって、フォトリソグラフィにではなく、バルク材料特性に支配される。さらに、この方式で形成されるデバイスでは、トランジスタのオン抵抗（ＲＤＳ_ＯＮ）および相互コンダクタンスが改善され得、ダイのサイズを小さくし、コストを下げることができる。

【0022】

図１に選択的エピタキシーに関連してＨＯＴを用いる集積回路デバイス１００の一例を示したが、図１には様々な変更を加えることができる。例えば、図１の様々な構成要素の相対的なサイズおよび形状は単に例示を目的としている。また、図１の或る構成要素は特定の材料から形成されると上記で述べたが、図１の各構成要素は、任意の適切な材料から任意の適切な方法で形成し得る。さらに、製造プロセスによっては、集積回路デバイス１００内に様々な他の層または構造体を形成し得る。こうした他の層または構造体は、見易くするために図１では省いている。

【0023】

図２Ａ〜２Ｋに、本開示に従って、選択的エピタキシーに関連してＨＯＴを用いて集積回路デバイスを形成するための手法の例を示す。図２Ａ〜２Ｋに示す手法の実施形態は単なる例示のためである。本開示の範囲から逸脱することなく他の手法を用いてこの集積回路デバイスを形成することもできる。

【0024】

図２Ａに示すように、ＳＯＩ（Semiconductor-on-insulator）構造を形成するかまたは他の方法で調達する。この構造は、ウエハ２０２と、ウエハ２０２全体にわたって形成される埋め込み層２０４とを含む。ウエハ２０２は、１００面の面方位を有する３０Ω／ｃｍのＰ−基板を表し得る。埋め込み層２０４は、厚さが約１４５０Åまたは２０００Åのシリコン酸化物層またはその他の酸化物層を表し得る。埋め込み層２０４の上には、基板２０６がある。基板２０６は、例えば、１１０面の面方位を有する３０Ω／ｃｍで厚さが約２μｍ〜約５μｍのＮ−基板とする。特定の実施形態では、構成要素２０２〜２０６から形成されるＳＯＩ構造はベンダーから直接購入し得る。他の特定の実施形態では、ＳＯＩ構造は任意の適切な方法で製造し得る。

【0025】

基板２０６の上にスクリーン酸化物層２０８が形成される。スクリーン酸化物層２０８の形成は、スクリーン酸化洗浄プロセスと、基板２０６の一部を（例えば、１１００℃で約４９分間の乾燥酸化を用いることによって）酸化するスクリーン酸化プロセスと、酸化後オペレーションとを含み得る。特定の実施形態では、スクリーン酸化物層２０８は３５０ű３５Åの厚さを有する。

【0026】

図２Ｂに示すように、この構造の上にパッド酸化物層２１０が形成される。パッド酸化物層２１０の形成は、パッド酸化前洗浄（pre-cleaning）プロセスと、（例えば、９２０℃で約４０分間の乾燥酸化を用いることによる）パッド酸化プロセスと、酸化後オペレーションとを含み得る。特定の実施形態では、パッド酸化物層２１０は１１０ű１０Åの厚さを有する。パッド酸化物層２１０の上には窒化物層２１２が形成される。窒化物層２１２の形成は、ＮＨ_３／Ｎ_２／ＤＣＳ／ＨＣｌを温度７６０℃で約１６０分間用いる窒化物蒸着を含み得る。特定の実施形態では、窒化物層２１２は１６２５ű１５０Åの厚さを有する。

【0027】

図２Ｃに示すように、窒化物層２１２の上にフォトレジストマスク２１４が形成される。フォトレジストマスク２１４は、ＮＭＯＳデバイスを形成することになる領域の上が開口２１６になるようにパターニングされ得る。フォトレジストマスク２１４は、ＰＭＯＳデバイスを形成することになる領域を覆う。次いで、エッチングを行って、基板２０６の一部を取り除けばよい。このエッチングプロセスは、埋め込み層２０４に達すると停止するようになされるＮＭＯＳディープシリコンフォトエッチングプロセスを表し得る。このエッチングプロセス後にレジスト洗浄およびポリマー除去プロセスを行って、残りのフォトレジストマスク２１４を除去し得る。

【0028】

図２Ｄに示すように、基板２０６に対して酸化物スペーサ２１８が形成される。酸化物スペーサ２１８の形成は、この構造の上に酸化物の層（厚さ２０００Åまたは３０００Åの酸化物層など）を蒸着するためにスペーサ酸化物蒸着プロセスを実行することを含み得る。次いで、この酸化物の層がエッチングされて酸化物スペーサ２１８が形成される。このエッチングは、ウエハ２０２で停止するスペーサエッチバックプロセスを含み得る。あるいは、このエッチングは、埋め込み層２０４で停止するスペーサエッチバックプロセスを含んでいてもよく、この場合、その後エッチング（ＨＣｌウェットエッチングなど）により、埋め込み層２０４の露出された部分を除去し、ウエハ２０２を露出させる。

【0029】

図２Ｅに示すように、ウエハ２０２の露出された部分の上の開口２１６内に、エピタキシャル蒸着プロセスを用いるなどして、エピタキシャル層２２０が形成される。エピタキシャル層２２０は、１００面の面方位を有するＳｉ_０．８５Ｇｅ_０．１５などの勾配シリコンゲルマニウムから形成し得る。エピタキシャル層２２０の厚さは、約３μｍ±０．５μｍまたは約５μｍ±０．２μｍとし得る。エピタキシャル層２２０は、例えば、エピタキシャル層２２０の上面が窒化物層２１２の上面よりも約２０００Åだけ下にある場合などに、アンダーフィリングされ得る。エピタキシャル層２２０の上に、厚さが約１０００Åで３０Ω／ｃｍのＰ−シリコンの層を成長させるなどして、キャップ２２２を形成し得る。

【0030】

図２Ｆに示すように、窒化物層２１２および酸化物層２０８、２１０を除去する。これは、例えば、これらの窒化物層および酸化物層を取り除いて基板２０６を露出させることによって行うことができる。

【0031】

図２Ｇに示すように、この構造の上にパッド酸化物層２２３ａ〜２２３ｂが形成され、パッド酸化物層２２３ａ〜２２３ｂの上に窒化物スタック２２４ａ〜２２４ｂが形成される。窒化物スタック２２４ａ〜２２４ｂは、窒化物層およびシリコン酸化窒化物（ＳｉＯＮ）層を含み得る。パッド酸化物層２２３ａ〜２２３ｂの形成は、パッド酸化前洗浄プロセスと、（例えば、９２０℃で約４０分間の乾燥酸化を用いることによる）パッド酸化プロセスと、酸化後オペレーションとを含み得る。窒化物スタック２２４ａ〜２２４ｂ内の窒化物層の形成は、ＮＨ_３／Ｎ_２／ＤＣＳ／ＨＣｌを温度７６０℃で約１６０分間用いる窒化物蒸着を含み得る。窒化物スタック２２４ａ〜２２４ｂ内のＳｉＯＮ層の形成は、ＳｉＯＮを蒸着して反射防止被覆層を形成することを含み得る。特定の実施形態では、パッド酸化物層は１１０ű１０Åの厚さを有し、窒化物層は１６２５ű１５０Åの厚さを有し、ＳｉＯＮ層は３２０ű３２Åの厚さを有する。

【0032】

この構造に、トレンチ２２６ａ〜２２６ｃが任意の適切な手法を用いて形成される。例えば、この構造上にマスク（複合マスクなど）を形成し、パターニングして、トレンチ２２６ａ〜２２６ｃが形成される領域を露出させることができる。ＤＩＣＤ（Develop Inspection Critical Dimensions）プロセスを用いてマスクを検査し、例えば、このマスクが、幅０．２５μｍ±０．０２３μｍの開口を有することを保証することなどによって、このマスクが適切であることを保証し得る。エッチング（複合プラズマエッチングなど）を用いて、トレンチ２２６ａ〜２２６ｃ、例えば、５６００ű４００Åの深さを有するトレンチ、を形成し得る。次いで、例えば、Ｈ_２ＳＯ_４／Ｈ_２Ｏ_２にＳＣｌを加えた溶液を５分間用いることなどによって、マスクを除去し得る。ＦＩＣＤ（Final Inspection Critical Dimensions）プロセスを用いて、得られたトレンチ２２６ａ〜２２６ｃを検査し、例えば、トレンチの最小幅が０．２２μｍ±０．０２５μｍであることを保証することなどによって、これらのトレンチが適切であることを保証し得る。

【0033】

図２Ｈに示すように、トレンチ２２６ａ〜２２６ｃを充填してアイソレーショントレンチが形成される。フィールド前洗浄プロセスを実施することができ、各トレンチ内にトレンチライナを形成し得る。例えば、このトレンチライナは、シリコン２２８（４００Åまたは６００Åのシリコンなど）の選択的蒸着を用いた後に、トレンチライナ酸化物２３０を形成することによって形成し得る。トレンチライナ酸化物２３０は、インサイチュ蒸気生成（ＩＳＳＧ）を用いて厚さが２００ű２０Åの熱酸化物の層を形成することによって形成し得る。ライナ酸化物洗浄オペレーションの後、トレンチをアニールしてもよいし、しなくてもよい。この構造の上に酸化物層２３２が形成され、これが、トレンチ２２６ａ〜２２６ｃの残りを充填する。酸化物層２３２は、例えば、高密度プラズマ（ＨＤＰ）ＳＴＩ酸化物蒸着プロセスを用いて形成し得る。洗浄プロセスと、場合によっては急速熱アニール（ＲＴＡ）とを行うことができる。酸化物層２３２は、５９７６ű４２６Åの厚さを有し得る。ここでトレンチライナを用いると、接合漏れが少なくなり、酸化物層２３２の酸化物品質の向上の助けとなり得る。

【0034】

図２Ｉに示すように、酸化物層２３２の上に反転マスク２３４が形成され、パターニングされて、開口２３６、２３８が形成される。次いで、反転マスク２３４の下の酸化物層２３２がエッチングされる。反転マスク２３４は、例えば、反転マスクと反転マスクの重ね合わせを用い、反転マスクをエッチングし、２５０℃で７０秒間反転マスクをアッシングすることによって形成し得る。このエッチング後、反転マスク洗浄の間に反転マスク２３４を除去し得、この洗浄では、Ｈ_２ＳＯ_４／Ｈ_２Ｏ_２にＳＣｌを加えた溶液を１０分間用いることができる。

【0035】

図２Ｊに示すように、反転マスク２３４および酸化物層２３２の、窒化物スタック２２４ａ、２２４ｂの上に残っている部分が除去される。この処理は、化学機械研磨（ＣＭＰ）オペレーションを用いることを含み得る。トレンチ２２６ａ〜２２６ｃ内に酸化物層２３２の一部が残る。酸化物層２３２のこの部分は４０００ű４００Åの厚さを有し得る。

【0036】

図２Ｋに示すように、窒化物スタック２２４ａ〜２２４ｂおよびパッド酸化物層２２３ａ〜２２３ｂが除去される。これは、例えば、オープンマスクを形成し硬化させ、次いで、オープンマスクエッチングを実施することによって行うことができる。このエッチングは、２．５分間の緩衝酸化物エッチング（ＢＯＥ）および１０分間のＨ_２ＳＯ_４／Ｈ_２Ｏ_２にＳＣｌを加えたものを用いるウェットエッチングを行ってＳｉＯＮ層を除去することを含み得る。窒化物層は、１．５分間のＨＦを用いるウェットエッチングおよび１０分間のＨ_３ＰＯ_４にＳＣｌを加えたものを用いるウェットエッチングを用いて除去し得る。パッド酸化物を取り除くことによってパッド酸化物層を除去し得、これにより、構造上に極めて薄い（例えば８０ű５０Åの）酸化物が残ることもあるし、残らないこともある。この構造の上にゲート酸化物層２４０ａ〜２４０ｂを形成し得る。ゲート酸化物層２４０ａ〜２４０ｂは、例えば、１２０Ａ蒸気プロセスを用いて形成し得る。

【0037】

この時点で、図２Ｋに示す構造の第１の領域２４２にＰＭＯＳデバイスを形成することができ、図２Ｋに示す構造の第２の領域２４４にＮＭＯＳデバイスを形成することができる。第１の領域２４２は、正孔移動度を改善し得る第１の面方位（１１０面の面方位など）を有する基板材料を含む。第２の領域２４４は、電子移動度を改善するエピタキシャル材料（ＳｉＧｅなど）を含み、第２の面方位（１００面の面方位など）を有し得る。これらのＰＭＯＳおよびＮＭＯＳデバイスは、例えば標準のＣＭＯＳプロセスを用いて形成し得る。

【0038】

ＳＯＩ（Semiconductor-on-insulator）構造を用いると、熱放散の問題が生じ得ることに留意されたい。しかし、この問題は、例えば、構成要素を注意深くレイアウトすることによって、または、ウエハ２０２に熱が直接放散される伝導ストライプを用いることによって大きく軽減されるか、または全くなくなる。

【0039】

また、基板誘起歪みを利用して、形成されるＮＭＯＳデバイスの移動度を変えることができることにも留意されたい。基板誘起歪みは、エピタキシャル層２２０およびキャップ２２２を用いて生じさせることができる。エピタキシャル層２２０は、キャップ２２２に用いるシリコン又は他の材料と適合性がある歪み層を表し得る。そのため、エピタキシャル層２２０は、キャップ２２２の格子間隔を増加または低減させることができ、キャップ２２２は、エピタキシャル層２２０を形成するために用いる材料に依って引張または圧縮のいずれかの状態になる。ＮＭＯＳデバイスのソースおよびドレインはキャップ２２２内に形成することができ、キャップ２２２の引張または圧縮は、そのＮＭＯＳデバイスの動作に影響を及ぼすことがある。

【0040】

さらに、ＰＭＯＳおよびＮＭＯＳデバイスを形成するために用いられる後続のＣＭＯＳ処理ステップに注目すると、サーマルバジェット、ゲルマニウム含有量、およびキャップの厚さが増加するにつれて歪みの軽減が大きくなる。エピタキシャル層２２０およびキャップ２２２は、酸化物成長または活性化アニールなどの後続のオペレーションの間高温に曝されることがある。いくつかの実施形態では、エピタキシャル層２２０およびキャップ２２２を形成した後のサーマルサイクルをいずれも１０００℃未満に維持し、かつ、その時間を最小限にすることができ、ＩＳＳＧや急速熱処理（ＲＴＰ）などの手法をいつでも可能なときに用いることができる。

【0041】

さらに、このアプローチを実施する特定のデバイスを形成するときに以下のことを考慮してもよい。集積回路において、図２Ｋに示す構造の領域２４２〜２４４に形成されるＰＭＯＳおよびＮＭＯＳデバイスに加えて標準のＣＭＯＳトランジスタが必要とされる場合、これらのトランジスタを基板２０６内に形成することができる。また、ＰＭＯＳおよびＮＭＯＳデバイスの動作に関連する高電流および高密度のため、回路を設計する際にエレクトロマイグレーションの問題を考慮することもでき、ローカル相互接続を形成するのに使用するために（銅などの）適切な材料を選択することができる。さらに、ＰＭＯＳおよびＮＭＯＳデバイスの両方に共通のゲート酸化物を使用できない場合、デュアルポリ−デュアルゲート酸化物（ＤＰ−ＤＧＯ）アプローチを用いてＰＭＯＳおよびＮＭＯＳデバイスを形成することができる。

【0042】

図２Ａ〜２Ｋに選択的エピタキシーに関連してＨＯＴを用いて集積回路デバイスを形成するための手法の一例を示したが、図２Ａ〜２Ｋには様々な変更を加えることができる。例えば、これらの図は異なる製造段階での構造の例を示しているが、この集積回路デバイスを形成するには様々な手法を用いることができる。そのため、１つまたは複数のステップを省略、改変、または再編成することができ、また、さらなるステップを追加することができる。また、図２Ａ〜２Ｋに示す構造に様々な改変を加えることができる。さらに、或る構成要素は特定の材料から形成されると上記で説明したが、各構成要素は、任意の適切な材料から任意の適切な方法で形成し得る。特定の例として、エピタキシャル層２２０ではシリコンゲルマニウムを使用すると説明したが、他の材料（ＧａＮ、ＧａＡｓ、ＳｉＣ、ＡｌＮ、またはダイヤモンドなど）を用いることができる。また、これらの構成要素の相対的なサイズおよび形状も単なる例示のためである。

【0043】

図３Ａ〜３Ｇに、本開示に従った集積回路デバイスにおける欠陥に関する例示の詳細を示す。図３Ａ〜３Ｇに示す詳細は、単なる例示のためである。他の集積回路は、本開示の範囲を逸脱することなく、異なる欠陥特性を有し得る。

【0044】

図３Ａに、集積回路デバイスにおいて、図２Ｋに示す構造の領域２４４などに実装されるＮＭＯＳデバイスの断面図を示す。図３Ｂに、同じＮＭＯＳデバイスの長手方向の図を示す。これらの図に示すように、このＮＭＯＳデバイスは、緩和したＳｉ_０．８５Ｇｅ_０．１５エピタキシャル層を覆う７０ｎｍの歪みシリコンキャップを用いて実装されている。ミスフィット転位は、トランジスタデバイスで生じ得る一般的な欠陥である。図３Ａに示すように、ミスフィット転位は、Ｓｉ_０．８５Ｇｅ_０．１５エピタキシャル層に形成されることがある。図３Ｂに示すように、一連のミスフィット転位がＮＭＯＳデバイスの長さに沿って形成されることがある。

【0045】

図３Ｃは、標準のＮＭＯＳデバイスにおけるミスフィット転位３０２の影響を示す。ここで、ミスフィット転位３０２により、材料が周囲の基板に一層拡散し、そのため、トランジスタのソースおよびドレイン領域に水平ピーク３０４〜３０６が形成される。これらのピーク３０４〜３０６のせいで、トランジスタにおける接合漏れがより大きくなる。これに対して、図３Ｄは、緩和したＳｉ_０．８５Ｇｅ_０．１５エピタキシャル層の上の７０ｎｍの歪みシリコンキャップに形成されるＮＭＯＳデバイスにおけるミスフィット転位３５２の影響を示す。図３Ｄに示すように、水平ピーク３５４〜３５６が、やはり、トランジスタのソースおよびドレイン領域に形成されることがあるが、これらのピーク３５４〜３５６は、図３Ｃのピークよりも小さく、かつ、一層離れている。その結果、図３Ｄに示すトランジスタの接合漏れはより小さくなる。

【0046】

図３Ｅに示すように、エピタキシャル層内のゲルマニウム濃度とシリコンキャップの厚さとの関係は、異なる接合漏れに関連した異なる領域にマッピングすることができる。図３Ｅの白丸は漏れ電流が小さいことを表し、図３Ｅの黒丸は漏れ電流が過大であることを表す。図示するように、所望の漏れ電流のレベルまたは範囲が得られるように、特定のＮＭＯＳ設計についてシリコンキャップの厚さおよびエピタキシャル層のゲルマニウム濃度を選択することが可能である。キャップ内で異なる材料を、或いはエピタキシャル層内で異なる材料を用いるデバイスについても、同じタイプのチャートを描くことができることに留意されたい。

【0047】

図３Ｂに戻り、隣接するミスフィット転位間の距離をγで示すことができる。この距離γは、ゲルマニウム濃度、シリコンキャップの厚さ、サーマルバジェットなど、様々な因子の影響を受ける。図３Ｆに、所与のゲルマニウム濃度、所与のシリコンキャップの厚さ、所与のサーマルバジェットに対して、距離γを特徴付ける１つの可能なやり方を示す。このやり方では、ウエハ上に複数のアイランド３５０（それぞれシリコンキャップで覆われるＳｉＧｅエピタキシャル層を表す）を形成することができる。これらのアイランド３５０は、ウエハの横へ一定の幅と可変の間隔を有し、また、これらのアイランド３５０は、ウエハの下へ可変の幅と一定の間隔を有する。製造後、暗視野照明などを用いてこれらのアイランド３５０を光学的に検査して、ミスフィット転位の数が最小限となる特定のサイズと間隔の組合せを見つけることができる。このようにして、所与のゲルマニウム濃度／シリコンキャップの厚さ／サーマルバジェットの組合せについて、サイズと間隔の最良の組合せを見つけることができる。これを、異なるゲルマニウム濃度／シリコンキャップの厚さ／サーマルバジェットの組合せについて繰り返すことができる。

【0048】

所与の実装について距離γが決まると、図３Ｇに示すように回路をレイアウトすることができる。図３Ｇでは、複数のトランジスタ３８０は、ローカル相互接続３８４によって接続される複数のアイランド３８２を用いて形成される。これらのアイランド３８２はそれぞれ、先に求められた距離γに等しい、長さおよび幅寸法を有し得る。理想的には、こうすることが、これらのトランジスタ３８０におけるミスフィット転位が最小限となるかまたは全くなくなる助けになり得る。

【0049】

図３Ａ〜３Ｇに集積回路デバイスにおける欠陥に関する例示の詳細を示したが、図３Ａ〜３Ｇには様々な変更を加えることができる。例えば、他の手法を用いて許容可能な距離γを見つけることができる。また、他の任意の適切な方法でトランジスタ３８０を形成することもできる。

【0050】

図４に、本開示に従って、選択的エピタキシーに関連してＨＯＴを用いて形成されるトランジスタデバイスを有する回路４００の例を示す。図４に示す回路４００の実施形態は、単なる例示のためである。

【0051】

この特定の例では、回路４００は、パルス幅変調（ＰＷＭ）コントローラ４０２、ドライバ４０４、および２つのトランジスタ４０６、４０８を有するバックレギュレータを表す。ＰＷＭコントローラ４０２は、一般に、調整可能なパルス幅を有する信号を出力するように動作する。この出力信号により、ドライバ４０４は、制御信号をトランジスタ４０６、４０８のゲートに出力する。これらの制御信号により、トランジスタ４０６、４０８が繰り返しオンオフされる。トランジスタ４０６に供給される制御信号のパルスは、トランジスタ４０８に供給される制御信号のパルスよりも遅れることがある。オンになると、トランジスタ４０６はインダクタ４１０を入力電圧Ｖ_ＩＮに結合し、トランジスタ４０８はインダクタ４１０を接地に結合する。インダクタ４１０はコンデンサ４１２に結合されており、回路４００は負荷用の出力電圧Ｖ_ＯＵＴを生成する。Ｒ_Ｌは負荷抵抗４１４を示す。各トランジスタ４０６、４０８がオンオフされる時間量、ひいては出力電圧Ｖ_ＯＵＴのレベルは、ＰＷＭコントローラ４０２が出力する信号のパルス幅によって制御される。

【0052】

ＰＷＭコントローラ４０２は、信号のパルス幅を制御するための任意の適切な構造、例えば同期整流ＰＷＭコントローラなど、を含む。ドライバ４０４は、トランジスタを駆動するための任意の適切な構造を含む。トランジスタ４０６、４０８はそれぞれ、５Ｖ＋のＰＭＯＳおよびＮＭＯＳトランジスタを表し得る。トランジスタ４０６、４０８は、図１に示すように実装し得る。インダクタ４１０、コンデンサ４１２、および負荷抵抗４１４は、任意の適切な値を有し得る。

【0053】

特定の実施形態では、回路４００は、５Ｖの入力電圧Ｖ_ＩＮを受け取り、トランジスタ４０６、４０８のゲートを５Ｖで駆動し、２．４５Ｖの出力電圧Ｖ_ＯＵＴを生成する。回路４００のデッドタイムは２ｎｓ、出力電流は０．５Ａ、デューティサイクルは５０％、およびコンデンサ４１２は１μＦとし得る。回路４００は、全ゲート幅を５０ｍｍ、周波数範囲を１〜２０ＭＨｚとするか、あるいは、１０〜２００ｍｍの範囲のゲート幅、および周波数６ＭＨｚとしてもよい。

【0054】

図４に、選択的エピタキシーに関連してＨＯＴを用いて形成されるトランジスタデバイスを有する回路の４００の一例を示したが、図４には様々な変更を加えることができる。例えば、選択的エピタキシーに関連してＨＯＴを用いて形成されるトランジスタデバイスは、任意の他の適切な回路で用いることができる。

【0055】

図５に、本開示に従って、選択的エピタキシーに関連してＨＯＴを用いて集積回路デバイスを形成する方法５００の例を示す。図５に示す方法５００の実施形態は、単なる例示のためである。方法５００の他の実施形態も、本開示の範囲を逸脱することなく用いることができる。

【0056】

図５に示すように、ステップ５０２で、ＳＯＩ（Semiconductor-on-insulator）構造を製造するかまたは他の方法で調達する。このＳＯＩ構造は、第１の基板材料（ｐ型ウエハなど）と、第２の基板材料（ｎ型材料など）と、第１と第２の基板材料を分離する埋め込み層とを含み得る。第１および第２の基板材料は、異なる結晶面方位を有するものとし得る。例えば、第１の基板材料は１００面の面方位を有し、第２の基板材料は１１０面の面方位を有する。

【0057】

ステップ５０４で、第２の基板材料の一部をＳＯＩ構造から除去する。このステップは、例えば、ＳＯＩ構造をマスクし、ｎ型基板の一部を除去して下にあるｐ型ウエハを露出させることを含み得る。ステップ５０６で、第２の基板材料が除去された領域にエピタキシャル層を蒸着させる。このステップは、例えば、ｐ型ウエハの露出部分の上に勾配シリコンゲルマニウムエピタキシャル層を形成することを含み得る。ステップ５０８で、エピタキシャル層の上にキャップを形成する。このステップは、例えば、勾配シリコンゲルマニウムエピタキシャル層の上にシリコンキャップを形成することを含み得る。

【0058】

この時点で、この構造は２つの異なる領域を含む。一方の領域は元の第２の基板材料を有し、他方の領域はエピタキシャル層およびキャップを有する。ステップ５１０で、この構造のこれらの異なる領域が隔離される。このステップは、例えば、これらの異なる領域の周りおよび間にトレンチを形成することを含み得る。ステップ５１２で、これらの隔離された領域にＰＭＯＳおよびＮＭＯＳデバイスが形成される。例えば、ＰＭＯＳデバイスは元の第２の基板材料を含む領域に形成し得、ＮＭＯＳデバイスはエピタキシャル層およびキャップを有する領域に形成し得る。

【0059】

図５に選択的エピタキシーに関連してＨＯＴを用いて集積回路デバイスを形成するための方法５００の一例を示したが、図５には様々な変更を加えることができる。例えば、図５には一連のステップが示されているが、これらの様々なステップは、同時に行ってもよいし、並行して行ってもよく、または、異なる順序で行ってもよい。

【0060】

ここで、本明細書内で用いたある種の単語および語句の定義を説明することが有益であろう。図中の構造を参照する際に用いた「上」および「下」などの用語は、単に特定の方向から見たときのその構造の向きを指すものである。「結合」という用語およびその派生語は、２つ又はそれ以上の構成要素間の任意の直接的または間接的な連通を指し、これらの構成要素が物理的に互いに接触していてもよいし、していなくてもよい。「含む」および「含有する」という用語およびこれらの派生語は、制限なしでの包含を意味する。「または」という用語は包含的なものであり、「および／または」を意味する。「に関連する」および「それに関連する」という語句およびそれらの派生語は、「含む」、「に含まれる」、「と相互に結合する」、「包含する」、「に包含される」、「と又はで接続する」、「と通信可能である」、「と協働する」、「介挿する」、「並置する」、「に近接する」、「に又はと接合される」、「有する」、「の特性を有する」、「に又はと関係を有する」などを意味し得る。

【0061】

本開示では或る実施形態およびそれらに概ね関連する方法を説明してきたが、これらの実施形態および方法を改変したり入れ替えたりした形態が当業者には明らかであろう。したがって、実施形態の例の上記説明は、本発明を限定したり、制限したりするものではない。添付の特許請求の範囲で定義する本発明の趣旨および範囲から逸脱することなく、他の変更、置換、および改変も可能である。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図2I】

【図2J】

【図2K】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図4】

【図5】