特許 5967894 グラフェン電子素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5967894

(24)【登録日】2016年7月15日

(45)【発行日】2016年8月10日

(54)【発明の名称】グラフェン電子素子

(51)【国際特許分類】

   H01L 29/786 20060101AFI20160728BHJP

   B82Y 30/00 20110101ALI20160728BHJP

   H01L 51/05 20060101ALI20160728BHJP

   H01L 51/30 20060101ALI20160728BHJP

   H01L 29/06 20060101ALI20160728BHJP

【ＦＩ】

   H01L29/78 618C

   B82Y30/00

   H01L29/78 618B

   H01L29/78 618E

   H01L29/28 100A

   H01L29/28 250E

   H01L29/06 601N

【請求項の数】15

【全頁数】8

(21)【出願番号】特願2011-230617(P2011-230617)

(22)【出願日】2011年10月20日

(65)【公開番号】特開2012-119665(P2012-119665A)

(43)【公開日】2012年6月21日

【審査請求日】2014年10月6日

(31)【優先権主張番号】10-2010-0120614

(32)【優先日】2010年11月30日

(33)【優先権主張国】KR

(73)【特許権者】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】許 鎭盛

(72)【発明者】

【氏名】徐 順愛

(72)【発明者】

【氏名】李 晟熏

(72)【発明者】

【氏名】鄭 現鍾

(72)【発明者】

【氏名】梁 喜準

【審査官】 岩本 勉

(56)【参考文献】

【文献】 特開２００９−２７７８０３（ＪＰ，Ａ）

【文献】 特開平１０−１３９４１１（ＪＰ，Ａ）

【文献】 国際公開第２００８／０２３６６９（ＷＯ，Ａ１）

【文献】 米国特許出願公開第２００９／０２２１１３０（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１０／００２８６８１（ＵＳ，Ａ１）

【文献】 米国特許第０６０８３６２４（ＵＳ，Ａ）

【文献】 Bai et al.，'Graphene nanomesh'，Nature Nanotechnology，２０１０年，vol. 5，pp. 190-194

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｃ０１Ｂ ３１／００−３１／３６、

Ｈ０１Ｌ ２１／３３６、２９／７８６

(57)【特許請求の範囲】

【請求項1】

ゲート電極と、
前記ゲート電極上に配置されたゲート酸化物と、
前記ゲート酸化物上のグラフェンチャネル層と、
前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極とドレイン電極と、を備え、
前記グラフェンチャネル層には複数のナノホールが形成され、
前記複数のナノホールは、前記グラフェンチャネル層の幅方向に１列を形成し、
前記複数のナノホールは、１ｎｍ〜２０ｎｍのギャップを持って配列されたグラフェン電子素子。

【請求項2】

前記ゲート電極は、シリコン基板である請求項１に記載のグラフェン電子素子。

【請求項3】

前記グラフェンチャネル層の幅は、１００ｎｍ〜５μｍである請求項１に記載のグラフェン電子素子。

【請求項4】

前記複数のナノホールは、前記グラフェンチャネル層の長手方向に直交して配置された請求項１に記載のグラフェン電子素子。

【請求項5】

前記複数のナノホールは、前記グラフェンチャネル層の長手方向に傾いて配置された請求項１に記載のグラフェン電子素子。

【請求項6】

前記複数のナノホールは、前記グラフェンチャネル層の幅方向にジグザグに配置された請求項１に記載のグラフェン電子素子。

【請求項7】

前記複数のナノホールの各ナノホールは、１ｎｍ〜２０ｎｍの直径を持つ請求項１に記載のグラフェン電子素子。

【請求項8】

前記グラフェンチャネル層は、単層または二層のグラフェンからなる請求項１に記載のグラフェン電子素子。

【請求項9】

基板と、
前記基板上のグラフェンチャネル層と、
前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極とドレイン電極と、
前記グラフェンチャネル層を覆うゲート酸化物層と、
前記ゲート酸化物層上のゲート電極と、を備え、
前記グラフェンチャネル層には複数のナノホールが形成され、
前記複数のナノホールは、前記グラフェンチャネル層の幅方向に１列を形成し、
前記複数のナノホールは、１ｎｍ〜２０ｎｍのギャップをおいて配列されたグラフェン電子素子。

【請求項10】

前記グラフェンチャネル層の幅は、１００ｎｍ〜５μｍである請求項９に記載のグラフェン電子素子。

【請求項11】

前記複数のナノホールは、前記グラフェンチャネル層の長手方向に実質的に直交して配置された請求項９に記載のグラフェン電子素子。

【請求項12】

前記複数のナノホールは、前記グラフェンチャネル層の長手方向に傾いて配置された請求項９に記載のグラフェン電子素子。

【請求項13】

前記複数のナノホールは、前記グラフェンチャネル層の幅方向にジグザグに配置された請求項９に記載のグラフェン電子素子。

【請求項14】

前記複数のナノホールの各ナノホールは、１ｎｍ〜２０ｎｍの直径を持つ請求項９に記載のグラフェン電子素子。

【請求項15】

前記グラフェンチャネル層は、単層または二層のグラフェンからなる請求項９に記載のグラフェン電子素子。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ナノホールが形成されたグラフェンチャネル層を備えるグラフェン電子素子に関する。

【背景技術】

【0002】

２次元の６角形炭素構造を持つグラフェンは、半導体を代替できる新たな物質である。グラフェンは、ゼロギャップ半導体である。また、キャリア移動度が常温で１００，０００ｃｍ^２Ｖ^−１ｓ^−１であって、既存シリコンに比べて約１００倍高くて、高速動作素子、例えば、ＲＦ（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）素子に適用できる。

【0003】

グラフェンは、チャネル幅を１０ｎｍ以下に小さくしてグラフェンナノリボン（ｇｒａｐｈｅｎｅ ｎａｎｏ−ｒｉｂｂｏｎ）（ＧＮＲ）を形成する場合、サイズ効果によってバンドギャップが形成される。このようなＧＮＲを利用して常温で作動できる電界効果トランジスタを製作できる。

【0004】

グラフェン電子素子は、グラフェンを利用した電子素子であって、電界効果トランジスタ、ＲＦトランジスタなどをいう。

【0005】

グラフェンシートをパターニングしてグラフェンナノリボンを製造する過程でグラフェンナノリボンのエッジが不均一になり、これにより、グラフェンナノリボンをチャネル層として使用したトランジスタのキャリア移動度が低くなってトランジスタの性能が低下する。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明は、ナノホールが形成されたグラフェンチャネル層を使用したグラフェン電子素子を提供する。

【課題を解決するための手段】

【0007】

本発明の一実施形態によるグラフェン電子素子は、ゲート電極と、前記ゲート電極上に配置されたゲート酸化物と、前記ゲート酸化物上のグラフェンチャネル層と、前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極とドレイン電極と、を備え、前記グラフェンチャネル層には複数のナノホールが形成される。

【0008】

前記ゲート電極は、シリコン基板である。

【0009】

前記複数のナノホールは、前記グラフェンチャネル層の幅方向に一つの列を形成する。

【0010】

本発明の一側面によれば、前記複数のナノホールは、前記グラフェンチャネル層の長手方向に実質的に直交して配置される。

【0011】

本発明の他の側面によれば、前記複数のナノホールは、前記グラフェンチャネル層の長手方向に傾いて配置される。

【0012】

本発明のさらに他の側面によれば、前記複数のナノホールは、前記グラフェンチャネル層の幅方向にジグザグに配置される。

【0013】

前記複数のナノホールの各ナノホールは、ほぼ１ｎｍ〜２０ｎｍの直径を持つ。

【0014】

前記複数のナノホールは、ほぼ１ｎｍ〜２０ｎｍのギャップを持って配列される。

【0015】

前記グラフェンチャネル層の幅は、ほぼ１００ｎｍ〜５μｍである。

【0016】

前記グラフェンチャネル層は、単層または二層のグラフェンからなる。

【0017】

本発明の他の実施形態によるグラフェン電子素子は、基板と、前記基板上のグラフェンチャネル層と、前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極とドレイン電極と、前記グラフェンチャネル層を覆うゲート酸化物層と、前記ゲート酸化物層上のゲート電極と、を備え、前記グラフェンチャネル層には複数のナノホールが形成される。

【発明の効果】

【0018】

本発明の実施形態によるグラフェン電子素子は、グラフェンチャネル層に狭い間隔のナノホールを形成することで、グラフェンナノリボンのようにサイズ効果による半導体特性を持ちながらも、グラフェンチャネル層の幅が相対的に広いため、グラフェンチャネル層のパターニング過程におけるチャネル層の機能低下を回避できる。したがって、グラフェンチャネル層の移動度を向上させることができる。

【図面の簡単な説明】

【0019】

【図1】本発明の一実施形態によるグラフェン電子素子の構造を示す概略断面図である。

【図2】図１の平面図である。

【図3】本発明の他の変形例によるグラフェンチャネル層を示す平面図である。

【図4】本発明の他の変形例によるグラフェンチャネル層を示す平面図である。

【図5】本発明の実施形態によって製作された電界効果トランジスタの性能曲線を示すグラフである。

【図6】本発明の他の実施形態によるグラフェン電子素子の構造を示す概略断面図である。

【図7】図６の平面図である。

【発明を実施するための最良の形態】

【0020】

以下、添付した図面を参照して本発明の実施形態を詳細に説明する。この過程で図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されている。明細書にわたって実質的に同じ構成要素には同じ参照番号を使用し、詳細な説明は省略する。

【0021】

図１は、一実施形態によるグラフェン電子素子１００の構造を示す概略断面図であり、図２は、図１の平面図であり、便宜のためパッシベーション層を除外した。図１は、図２のＩ−Ｉ’線断面図である。

【0022】

図１を参照すれば、シリコン基板１１０上にゲート酸化物１２０が形成されている。ゲート酸化物１２０は、酸化シリコンでほぼ１００ｎｍ〜３００ｎｍの厚さに形成できる。シリコン基板１１０は導電性基板であって、ゲート電極とも称する。シリコン基板１１０の代りに他の導電性基板が使われることもある。

【0023】

ゲート酸化物１２０上にはグラフェンチャネル層１３０が配置される。グラフェンチャネル層１３０は、１層または２層のグラフェンからなりうる。

【0024】

図１及び図２を共に参照すれば、グラフェンチャネル層１３０には、グラフェンチャネル層１３０の幅方向に複数のナノホール１３２が配列されている。複数のナノホール１３２は一つの列を形成する。複数のナノホール１３２は、グラフェンチャネル層１３０の長手方向に対して実質的に直交するように配置されている。

【0025】

ナノホール１３２は、グラフェンのパターニング時に電子ビームリソグラフィ、集束イオンビームを利用して製造できる。

【0026】

各ナノホール１３２は、ほぼ１ｎｍ〜２０ｎｍの直径を持つ。ナノホール１３２間のギャップはほぼ１ｎｍ〜２０ｎｍでありうる。ナノホール１３２のギャップを１ｎｍ以下とする場合、隣接したナノホールが重畳しうる。ナノホール１３２のギャップを２０ｎｍ以上とする場合、サイズ効果によるバンドギャップの形成が困難になる。ナノホール１３２間の間隔が狭いので、グラフェンチャネル層１３０にはグラフェンナノリボンのようにサイズ効果によるバンドギャップが形成され、したがって、半導体の特性を持つ。

【0027】

グラフェンチャネル層１３０の幅Ｗはほぼ１００ｎｍ〜５μｍでありうる。グラフェンチャネル層１３０の幅Ｗはグラフェンナノリボンの幅より相対的に大きいので、グラフェンチャネル層１３０のパターニング時に、エッジの損傷がグラフェンチャネル層１３０に及ぶ影響が低減する。

【0028】

グラフェンチャネル層１３０の両端上には、それぞれソース電極１４２及びドレイン電極１４４が形成される。グラフェンチャネル層１３０上でソース電極１４２とドレイン電極１４４との間には、グラフェンチャネル層１３０を覆うパッシベーション層１５０がさらに形成されうる。パッシベーション層１５０は、酸化シリコンで形成できる。パッシベーション層１５０は、ほぼ５ｎｍ〜３０ｎｍの厚さに形成できる。

【0029】

図１のグラフェン電子素子１００は、バックゲートタイプ電界効果トランジスタである。グラフェンをチャネルとして使用する電界効果トランジスタ１００は常温で作動できる。

【0030】

図３及び図４は、他の変形例によるグラフェンチャネル層を示す平面図である。図１及び図２の構成要素と実質的に同じ構成要素には同じ参照番号を使用し、詳細な説明は省略する。

【0031】

図３を参照すれば、複数のナノホール１３３は、図２とは異なってグラフェンチャネル層１３０の長手Ｌ方向に対して傾いて配列されてもよい。また、複数のナノホール１３４は、グラフェンチャネル層１３０の幅Ｗ方向にジグザグ形状に配列されてもよい（図４参照）。

【0032】

図５は、前記実施形態によって製作された電界効果トランジスタの性能曲線である。

【0033】

図５を参照すれば、ＯＮ／ＯＦＦ比がほぼ１００以上と高く、特に、移動度が１０００ｃｍ^２／Ｖｓと非常に良好であった。

【0034】

前記実施形態によるグラフェン電界効果トランジスタは、グラフェンチャネル層に狭い間隔のナノホールを形成することで、グラフェンナノリボンのようにサイズ効果による半導体特性を持ちながらも、グラフェンチャネル層の幅が相対的に広いため、グラフェンチャネル層のパターニング過程におけるチャネル層の機能低下を回避できる。したがって、グラフェンチャネル層の移動度を向上させることができる。

【0035】

図６は、他の実施形態によるグラフェン電子素子２００の構造を示す概略断面図であり、図７は、図６の平面図であり、便宜のためグラフェンチャネル層上のゲート電極及びゲート酸化物を除外した。図６は、図７のＶＩ−ＶＩ’線断面図である。

【0036】

図６を参照すれば、シリコン基板２１０上に絶縁層２２０が形成されている。絶縁層２２０は、酸化シリコンであってほぼ１００ｎｍ〜３００ｎｍの厚さに形成できる。絶縁層２２０上にはグラフェンチャネル層２３０が配置される。グラフェンチャネル層２３０は、１層または２層のグラフェンからなりうる。

【0037】

図６及び図７を共に参照すれば、グラフェンチャネル層２３０には、グラフェンチャネル層２３０の幅方向に複数のナノホール２３２が配列されている。複数のナノホール２３２は一つの列を形成する。複数のナノホール２３２は、グラフェンチャネル層２３０の長手方向に対して実質的に直交するように配置されている。

【0038】

複数のナノホール２３２は、図７とは異なってグラフェンチャネル層２３０の長手方向に対して傾いて配列されてもよい。また、複数のナノホール２３２はジグザグ形状に配列されてもよい。

【0039】

各ナノホール２３２は、ほぼ１ｎｍ〜２０ｎｍの直径を持つ。ナノホール２３２間のギャップは、ほぼ１ｎｍ〜２０ｎｍでありうる。ナノホール２３２間の間隔が狭いので、グラフェンチャネル層２３０にはサイズ効果によるバンドギャップが形成され、したがって、半導体の特性を持つ。

【0040】

グラフェンチャネル層２３０の幅Ｗは、ほぼ１００ｎｍ〜５μｍでありうる。グラフェンチャネル層２３０の幅Ｗはグラフェンナノリボンの幅より相対的に大きいので、グラフェン層（図示せず）のパターニング時にエッジの損傷がグラフェンチャネル層２３０に及ぶ影響が低減する。

【0041】

グラフェンチャネル層２３０の両端上には、それぞれソース電極２４２及びドレイン電極２４４が形成される。グラフェンチャネル層２３０上でソース電極２４２とドレイン電極２４４との間には、ゲート酸化物層２５０がさらに形成されうる。ゲート酸化物層２５０は酸化シリコンからなる。

【0042】

ゲート酸化物層２５０上にはゲート電極２６０が配置される。ゲート電極２６０は、通常の金属、例えば、アルミニウムなどからなる。

【0043】

図６及び図７のグラフェン電子素子２００は、トップゲートタイプ電界効果トランジスタである。グラフェンをチャネルとして使用する電界効果トランジスタ２００は、常温で作動できる。

【0044】

本発明の実施形態によるグラフェン電子素子は、グラフェンチャネル層に狭い間隔のナノホールを形成することで、グラフェンナノリボンのようにサイズ効果による半導体特性を持ちながらも、グラフェンチャネル層の幅が相対的に広いため、グラフェンチャネル層のパターニング過程におけるチャネル層の機能低下を回避できる。したがって、グラフェンチャネル層の移動度を向上させることができる。

【0045】

以上、添付した図面を参照して説明された本発明の実施形態は例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるということを理解できるであろう。したがって、本発明の真の保護範囲は特許請求の範囲によって定められねばならない。

【産業上の利用可能性】

【0046】

本発明は、電子素子関連の技術分野に好適に用いられる。

【符号の説明】

【0047】

１００ グラフェン電子素子
１１０ シリコン基板
１２０ ゲート酸化物
１３０ グラフェンチャネル層
１３２ ナノホール
１４２ ソース電極
１４４ ドレイン電極
１５０ パッシベーション層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】