特許第5973893号(P5973893)IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5973893
(24)【登録日】2016年7月22日
(45)【発行日】2016年8月23日
(54)【発明の名称】サブレンジング型A/D変換器
(51)【国際特許分類】
   H03M 1/14 20060101AFI20160809BHJP
   H03M 1/36 20060101ALI20160809BHJP
【FI】
   H03M1/14 A
   H03M1/36
【請求項の数】5
【全頁数】19
(21)【出願番号】特願2012-260494(P2012-260494)
(22)【出願日】2012年11月29日
(65)【公開番号】特開2014-107769(P2014-107769A)
(43)【公開日】2014年6月9日
【審査請求日】2015年10月19日
(73)【特許権者】
【識別番号】591128453
【氏名又は名称】株式会社メガチップス
(74)【代理人】
【識別番号】100088672
【弁理士】
【氏名又は名称】吉竹 英俊
(74)【代理人】
【識別番号】100088845
【弁理士】
【氏名又は名称】有田 貴弘
(72)【発明者】
【氏名】山口 正人
【審査官】 小林 正明
(56)【参考文献】
【文献】 特開平5−110437(JP,A)
【文献】 特開平3−274918(JP,A)
【文献】 米国特許第5539406(US,A)
【文献】 特開2009−182513(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03M 1/14
H03M 1/36
(57)【特許請求の範囲】
【請求項1】
同一電圧差で離間した互いに異なる複数の第1の参照電圧を生成する第1の参照電圧生成回路と、該第1の参照電圧生成回路で生成された前記複数の個々の第1の参照電圧と入力電圧とを比較する複数の電圧比較器からなる電圧比較器アレーと、前記複数の電圧比較器の出力値を取り込んでビット数がM(Mは2以上の整数)の上位ビットのコードを生成する上位ビット用エンコーダと、を備える上位ビット決定用A/D変換器、
同一電圧差で離間した互いに異なる複数の第2の参照電圧を生成する第2の参照電圧生成回路と、該第2の参照電圧生成回路から生成された複数の個々の第2の参照電圧と前記入力電圧とを比較してその差電圧に応じた大きさと極性の電流を生成する複数の電圧電流変換器からなる電圧電流変換器アレーと、前記複数の電圧電流変換器のうちの2以上の電圧電流変換器の出力電流を前記複数の電圧比較器の出力値の組み合わせに応じて選択して加算して出力する電流加算回路と、を備える下位ビット用アナログ信号生成回路、
および、該下位ビット用アナログ信号生成回路で生成された下位ビット用アナログ信号を入力してビット数がL(Lは2以上の整数)の下位ビットのコードを生成する下位ビット決定用A/D変換器、
を有することを特徴とするサブレンジング型A/D変換器。
【請求項2】
請求項1に記載のサブレンジング型A/D変換器において、
前記複数の電圧電流変換器の個々の出力側と前記電流加算回路の入力側との間に個々に挿入され、又は前記電流加算回路の出力側と前記下位ビット決定用A/D変換器の入力側との間に挿入され、入力する電流を所定のクロック周期ごとに、第1の保持手段と第2の保持手段に交互に保持させ、前記第1の保持手段に電流を入力するときは前記第2の保持手段から電流を出力し、前記第2の保持手段に電流を入力するときは前記第1の保持手段から電流を出力する、電流サンプルホールド回路を備えたことを特徴とするサブレンジング型A/D変換器。
【請求項3】
請求項1又は2に記載のサブレンジング型A/D変換器において、
前記第2の参照電圧生成回路は、前記第1の参照電圧生成回路と共通又は独立に設けられると共に、前記第2の参照電圧の各電圧をそれぞれK個(Kは2以上の正の整数)に分割したK個のサブ参照電圧を生成するサブ参照電圧生成部分を備え、
前記電圧電流変換器は、前記サブ参照電圧が入力し出力が共通接続されたK個のサブ電圧電流変換器で構成されている、
ことを特徴とするサブレンジング型A/D変換器。
【請求項4】
請求項1、2又は3に記載のサブレンジング型A/D変換器において、
出力電流が加算されるよう選択される前記2以上の電圧電流変換器の個数を外部設定する設定回路を備えていることを特徴とするサブレンジング型A/D変換器。
【請求項5】
請求項1、2、3又は4に記載のサブレンジング型A/D変換器において、
前記下位ビット決定用A/D変換器は、前記ビット数Lに対して冗長ビットが設定されていることを特徴とするサブレンジング型A/D変換器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、回路規模、消費電流を増大させることなく、より高精度、高速化を達成するサブレンジング型A/D変換器に関する。
【背景技術】
【0002】
高速なA/D変換を達成するためには、一般的に、フラッシュ型と呼ばれる図16に示すような構成のA/D変換器を用いることが多い。これは、Nビットの出力デジタル信号を得る場合に、並列しておかれた複数個の電圧比較器からなる電圧比較器アレー20を同時に動かし、入力端子1に入力する入力電圧Vinと、電圧端子2の電圧Vref+と電圧端子3の電圧Vref−の間に接続された抵抗アレー10で生成される複数個の参照電圧とを同時に比較することで、入力電圧Vinがどの参照電圧の付近にいるかという情報を得て、これをエンコーダ30に入力し判定して、Nビットのデジタル信号に変換している。
【0003】
しかし、このフラッシュ型の構成は高精度なA/D変換を達成するのが難しいので、それを高精度化させた場合は、図17に示すような、サブレンジング型のA/D変換器が用いられる。これは、Nビットのうちの上位Mビットを前記した図16と同様の構成の第1のフラッシュ型A/D変換器(抵抗アレー10A、電圧比較器アレー20A、Mビットのデジタル信号を生成する上位ビット用エンコーダ30A)により確定する。そして、第2のフラッシュ型A/D変換器で下位Lビットのデジタル信号を生成するものである。
【0004】
第2のフラッシュ型A/D変換器では、抵抗アレー10Bのうちの1つの分割抵抗群10B1を上位Mビットのデジタル信号に応じて電圧セレクタ40で選択し、その選択した分割抵抗アレー10B1で生成される各サブ参照電圧とサンプリングホールド回路50で取り込んだ入力電圧Vinとを電圧比較器アレー20Bの各電圧比較器で比較して、その比較結果を下位ビット用エンコーダ30Bに取り込むことで、下位Lビットのデジタル信号を生成している。
【0005】
これによると、例えば、12ビットの分解能を持つA/D変換器をつくるためには、6ビットの分解能を持つフラッシュ型A/D変換器を2つ用意すればよいので、必要になる電圧比較器の数を劇的に削減することが可能となる。
【0006】
ところが、このサブレンジング型A/D変換器は、第2のフラッシュ型A/D変換器における抵抗アレー10Bのうちの1つの分割抵抗アレー10B1を選択して電圧比較器アレー20Bの各電圧比較器に参照電圧を与える際に時間がかかり、高速化が難しい。
【0007】
そこでこれを解決するため、特許文献1のような先行特許がある。これは、第2のフラッシュ型A/D変換器の部分の電圧比較器アレー20Bに与える参照電圧を、あらかじめそれに近い電圧にプリチャージしておくことで、当該参照電圧が落ち着くまでにかかる時間を削減するというものである。
【0008】
また、サブレンジング型A/D変換器の別の手法として、非特許文献1のような構成も提案されている。これは、決定された上位ビットにしたがって、異なる入力オフセットを持った電圧増幅器のうちの1つを選択し、下位ビットを決定する第2のA/D変換器の入力電圧を生成するというものである。これならば、従来のサブレンジング型で必要とされていた、下位ビットを決定するための第2のA/D変換器に参照電圧を配るという動作が必要なく、特許文献1を含め、従来のサブレンジング型で必要とされていたおびただしい数の参照電圧と、それを生成するための大規模な抵抗アレーを配置する必要がない。本発明は、この非特許文献1の技術に立脚し、さらなる改良を提案するものである。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2009−182513号公報
【非特許文献】
【0010】
【非特許文献1】P.Low “A Fully Differential,Vretically Structured and Compensated Subranging A/D-Converter” IMTC'94 May 10-12,Hamamatsu,pp890-893
【発明の概要】
【発明が解決しようとする課題】
【0011】
上記で紹介した従来技術の問題点を、下記にひとつずつ説明する。まず図16に示したような、フラッシュ型A/D変換器においては、たとえば8ビットの分解能のA/D変換器を作るためには、28−1(=255)個の異なる参照電圧と、それに対応する255個の電圧比較器を用意する必要がある。さらに分解能をあげるときは、必要な電圧比較器の個数が指数的に増大してしまう。このため、限られた回路規模と消費電力の要請の元では、高精度化が非常に難しい。また、高精度化を達成するためには、電圧比較器に許される入力換算オフセットも非常に小さなものにする必要があるので、この面からも高精度化はさらに困難となっている。
【0012】
また、図17で示したような従来のサブレンジング型のA/D変換器においては、下位ビットを決定するための第2のフラッシュ型A/D変換器へ、決定した上位ビットに応じて異なる参照電圧をサンプリング周期毎に与える必要がある。このため、参照電圧のセトリング時間を考えると、サンプリング周期を短くすることができず、高速化が難しいという問題がある。
【0013】
特許文献1は、上記の高精度化と高速化の2つの要求を同時にある程度満たす手法ではあるものの、下位ビットを決めるための第2のフラッシュ型A/D変換器に与える参照電圧のプリチャージのためにトラックホールド回路などの追加回路部品が必要となる。また参照電圧のプリチャージをしたとしても、参照電圧自身のセトリングの時定数を縮めることにはならないので、参照電圧生成部の時定数以上にA/D変換器を高速に動作させることはできない。
【0014】
サブレンジング型の別の手法としての非特許文献1に記した構成は、文献中のFig.1のWindow amplifiersには、その後段の下位ビットを決定するためのA/D変換器を高速にドライブするための駆動力が必要である。また下位ビットの最下位ビットにいたるまで正確に確定させるため、非常に小さい入力オフセット誤差しか許されない。
【0015】
つまり、たとえば上位6ビットと下位6ビットで合計12ビットの分解能を達成したい場合、Window amplifiersが64個必要であり、その1つ1つのWindow amplifierのサイズが、駆動力と入力オフセット精度の関係上、非常に大きくなる。このため、システムオンチップ用IPコアとして許される回路規模、消費電力にすることは、相当困難である。
【0016】
本発明の目的は、回路規模、消費電流を増大させることなく、より高精度化、高速化を実現できるサブレンジング型A/D変換器を提供することである。
【課題を解決するための手段】
【0017】
上記目的を達成するために、請求項1にかかる発明は、同一電圧差で離間した互いに異なる複数の第1の参照電圧を生成する第1の参照電圧生成回路と、該第1の参照電圧生成回路で生成された前記複数の個々の第1の参照電圧と入力電圧とを比較する複数の電圧比較器からなる電圧比較器アレーと、前記複数の電圧比較器の出力値を取り込んでビット数がM(Mは2以上の整数)の上位ビットのコードを生成する上位ビット用エンコーダと、を備える上位ビット決定用A/D変換器、同一電圧差で離間した互いに異なる複数の第2の参照電圧を生成する第2の参照電圧生成回路と、該第2の参照電圧生成回路から生成された複数の個々の第2の参照電圧と前記入力電圧とを比較してその差電圧に応じた大きさと極性の電流を生成する複数の電圧電流変換器からなる電圧電流変換器アレーと、前記複数の電圧電流変換器のうちの2以上の電圧電流変換器の出力電流を前記複数の電圧比較器の出力値の組み合わせに応じて選択して加算して出力する電流加算回路と、を備える下位ビット用アナログ信号生成回路、および、該下位ビット用アナログ信号生成回路で生成された下位ビット用アナログ信号を入力してビット数がL(Lは2以上の整数)の下位ビットのコードを生成する下位ビット決定用A/D変換器、を有することを特徴とする。
請求項2にかかる発明は、請求項1に記載のサブレンジング型A/D変換器において、前記複数の電圧電流変換器の個々の出力側と前記電流加算回路の入力側との間に個々に挿入され、又は前記電流加算回路の出力側と前記下位ビット決定用A/D変換器の入力側との間に挿入され、入力する電流を所定のクロック周期ごとに、第1の保持手段と第2の保持手段に交互に保持させ、前記第1の保持手段に電流を入力するときは前記第2の保持手段から電流を出力し、前記第2の保持手段に電流を入力するときは前記第1の保持手段から電流を出力する、電流サンプルホールド回路を備えたことを特徴とする。
請求項3にかかる発明は、請求項1又は2に記載のサブレンジング型A/D変換器において、前記第2の参照電圧生成回路は、前記第1の参照電圧生成回路と共通又は独立に設けられると共に、前記第2の参照電圧の各電圧をそれぞれK個(Kは2以上の正の整数)に分割したK個のサブ参照電圧を生成するサブ参照電圧生成部分を備え、前記電圧電流変換器は、前記サブ参照電圧が入力し出力が共通接続されたK個のサブ電圧電流変換器で構成されていることを特徴とする。
請求項4にかかる発明は、請求項1、2又は3に記載のサブレンジング型A/D変換器において、出力電流が加算されるよう選択される前記2以上の電圧電流変換器の個数を外部設定する設定回路を備えていることを特徴とする。
請求項5にかかる発明は、請求項1、2、3又は4に記載のサブレンジング型A/D変換器において、前記下位ビット決定用A/D変換器は、前記ビット数Lに対して冗長ビットが設定されていることを特徴とする。
【発明の効果】
【0018】
本発明によれば、複数の電圧電流変換器を配して、その複数の電圧電流変換器のうちから、下位ビット決定用A/D変換器を駆動する電圧電流変換器を2以上選択し、その出力電流を合計して下位ビット決定用A/D変換器を駆動するので、高速化が可能となる。また、2以上の電圧電流変換器の出力電流を加算するので、個々の電圧電流変換器がもつオフセットを平均化することができ、実効的に高精度化も可能となる。また、電圧電流変換器の許容入力電圧範囲を拡大することにより、原理的には相当数の電圧電流変換器の出力電流を合流させて下位ビット決定用A/D変換器を駆動できるので、更なる高速化、高精度化を達成することができる。しかも、複数の電圧電流変換器は、サブレンジング型A/D変換器を構成するために必然的に設けられているものであり、高精度化のために新たに追加が必要であった回路ではない。したがって、電圧電流変換器の増加による面積の増大は発生しない。
【図面の簡単な説明】
【0019】
図1】本発明のサブレンジング型A/D変換器の原理説明用のブロック図である。
図2】差動型の入力信号を扱う本発明のサブレンジング型A/D変換器の原理説明用のブロック図である。
図3】本発明の第1の実施例のサブレンジング型A/D変換器のブロック図である。
図4図3のサブレンジング型A/D変換器の下位ビット用の電圧生成の説明図である。
図5】本発明の第2の実施例のサブレンジング型A/D変換器のブロック図である。
図6図5のサブレンジング型A/D変換器の下位ビット用の電圧生成の説明図である。
図7図5のサブレンジング型A/D変換器の下位ビット用の電圧生成の説明図である。
図8】電圧電流変換器の説明図である。
図9】差動入力電圧範囲を拡張した電圧電流変換器の説明図である。
図10】差動入力電圧範囲を更に拡張した電圧電流変換器の説明図である。
図11】前段にプリアンプを接続した電圧電流変換器の回路図である。
図12】出力コモン電流を0にできるようにした電圧電流変換器の回路図である。
図13】オフセット調整機能を付加した電圧電流変換器の回路図である。である。
図14】電流サンプルホールド回路の回路図である。
図15】スイッチ選択信号生成回路の回路図である。
図16】従来のフラッシュ型A/D変換器のブロック図である。
図17】従来のサブレンジング型A/D変換器のブロック図である。
【発明を実施するための形態】
【0020】
本発明は、下位ビット決定用A/D変換器に入力する下位ビット用アナログ信号の生成回路部分に、入力電圧とそれぞれ異なる参照電圧とが接続されている、同一のトランスコンダクタンスの複数の電圧電流変換器をアレー配置する。そして、電圧比較器アレーの個々の電圧比較器の出力値の組み合わせに応じて、複数の電圧電流変換器のうちの2以上の電圧電流変換器の出力電流を選択して加算し、これを下位ビット用アナログ信号として、下位ビット決定用A/D変換器に入力させる。これにより、回路規模、消費電流を増大させることなく、より高精度、高速なA/D変換を達成する。
【0021】
このように、2以上の電圧電流変換器の出力電流を、同時に下位ビット決定用A/D変換器の駆動用に用いることで、全部の電圧電流変換器で消費される電流のうち、下位ビット決定用A/D変換器の駆動に実際使われる電流消費の割合を増やすことができる。つまり、より高速に下位ビット決定用A/D変換器を駆動することができる。
【0022】
また、2以上の電圧電流変換器の出力電流を加算することで、個々の電圧電流変換器が持つ入力換算オフセットを実効的に平均化でき、個々の電圧電流変換器に要求される入力オフセット精度を緩めることができる。
【0023】
また、1個の電圧電流変換器を複数のサブ電圧電流変換器の合成により構成する際に、その用途に応じてその個数を設定し、トランスコンダクタンスを広い入力電圧範囲にわたって一定にすることで、より数多くの電圧電流変換器を同時に下位ビット決定用A/D変換器に接続可能となり、同じ消費電力、回路規模に対して、より高速化、高精度化を実現することができる。
【0024】
<本発明の原理>
図1に本発明のサブレンジング型A/D変換器の構成を示す。図1において、100は2M−1個(Mは上位ビットのビット数)の参照電圧を生成するための複数の抵抗からなる抵抗アレー、200は抵抗アレー100で生成された互いに異なる個々の参照電圧と入力端子1の入力電圧Vinとを比較する2M−1個の電圧比較器からなる電圧比較器アレー、300は電圧比較器アレー200の出力値を入力して、上位Mビットのデジタル信号を生成する上位ビット用エンコーダである。抵抗アレー100は、高電圧端子2と低電圧端子3との間に接続され、両端子2,3の間の電圧を2M−1個に均等分圧した電圧を参照電圧として生成する参照電圧生成回路を構成する。以上の抵抗アレー100、電圧比較器アレー200、および上位ビット用エンコーダ300によって、フラッシュ型の上位ビット決定用A/D変換器が構成される。
【0025】
400は2M−1個の電圧電流変換器からなる電圧電流変換器アレー、500は電圧電流変換器アレー400の個々の電圧電流変換器の出力電流のうちの2以上の出力電流を取り出す2M−1個の電流スイッチからなる電流スイッチアレー、600は電流スイッチアレー500から出力する電流値を保持する電流サンプルホールド回路である。以上の抵抗アレー100、電圧電流変換器アレー400、電流スイッチアレー500、および電流サンプルホールド回路600は、下位ビット用アナログ信号生成回路を構成する。700は電流サンプルホールド回路600から出力する電流値から下位Mビットのデジタル信号を生成する下位ビット決定用A/D変換器である。電圧電流変換器アレー400の個々の電圧電流変換器は、同一のトランスコンダクタンスを有し、入力端子1の入力電圧Vinと抵抗アレー100で生成された参照電圧との電圧差に応じた大きさと極性の電流を出力する。電流スイッチアレー500は、電圧比較器アレー200の個々の電圧比較器の出力値の組み合わせに応じて上位ビット決定用エンコーダ300で生成されるスイッチ選択信号S1によって、2以上の電流スイッチをオンさせ、残りの電流スイッチをオフさせるよう働く電流加算回路を構成する。
【0026】
上位Mビットのコードは、電圧比較器アレー200のうちの出力が「1」を示す最も高い参照電圧に対応した第1の電圧比較器と当該第1の電圧比較器より参照電圧が1段だけ高い第2の電圧比較器(この電圧比較器は出力が「0」を示す)のアレー配置位置によって決まる。
【0027】
スイッチ選択信号S1は、上記した第1および第2の電圧比較器に対応する隣接する第1および第2の電圧電流変換器の出力電流が選択加算されるように、電流スイッチアレー500の2個の電流スイッチをONさせ、他をオフさせる。第1の電圧比較器に対応する第1の電圧電流変換器の出力電流は正の電流、第2の電圧比較器に対応する第2の電圧電流変換器の出力電流は負の電流となるので、両電流を加算すると、第1の電圧比較器に対応する参照電圧と第2の電圧比較器に対応する参照電圧の間における、入力電圧Vinに対応するレベルを示す電流を得ることができる。よって、このレベルの電流値をサンプルホールド回路600で保持してから、下位ビット決定用A/D変換器700でA/D変換すれば、下位Lビットを決定することができる。
【0028】
なお、電流サンプルホールド回路600は、電流スイッチアレー500の出力側と下位ビット決定用A/D変換器700の入力側との間に挿入しているが、複数の電圧電流変換器の個々の出力側と電流スイッチアレー500の入力側との間に個々に挿入してもよい。
【0029】
また、図1に示したサブレンジング型A/D変換器は、差動の入力電圧Vin+、Vin−が入力する場合には、図2に示すように差動型に構成することができる。非反転側には各符号にAを付け、反転側には各符号にBを付けた。S1Aは非反転側のスイッチ選択信号、S1Bは反転側のスイッチ選択信号である。演算器800によってN(=M+L)ビットのデジタル信号が生成される。ここで、抵抗アレー100A,100Bは共通にしてもよい。
【0030】
<第1の実施例>
図3に本発明の第1の実施例のサブレンジング型A/D変換器を示す。ここでは、上位ビット数を6、下位ビット数を4とし、全体で10ビットの分解能を達成するものとする。図4(a)〜(c)は、入力電圧Vinが入力端子1に入力することで、フラッシュ型の上位ビット決定用A/D変換器のうちの1番目〜31番目の電圧比較器20001〜20031の出力が「1」で、32番目〜63番目の電圧比較器20032〜20063の出力が「0」であるような例を示している。この場合は、31番目の電圧電流変換器40031の出力電流と32番目の電圧電流変換器40032の出力電流を、スイッチ選択信号S1により、電流スイッチアレー500のスイッチ50031,50032をONさせることで選択して加算し、電流サンプルホールド回路600で保持してから、下位ビット決定用A/D変換器700に入力する。なお、下位ビット決定用A/D変換器700は、520mV〜680mVの160mVの幅を、4ビット(1ステップが10mVで16ステップ)でデジタル化するものとする。なお、後述するが、下位の電圧範囲(520mV〜680mV)は便宜的なもので、実際の電圧値を示すものではない。
【0031】
ここで、図4(a),(b)で示したように、31番目の参照電圧Vref31=595mV、32番目の参照電圧Vref32=605mVで、入力電圧Vin=602.5mVの電圧値例を想定し、31番目と32番目の電圧電流変換器40031,40032のトランスコンダクタンスGm=40mA/Vで共通であるとする。この場合は、31番目の電圧電流変換器40031の出力電流は300μA[=(602.5mV−595mV)×40mA/V]の正の電流となり、32番目の電圧電流変換器40032は100μA[=(602.5mV−605mV)×40mA/V]の負の電流となる。
【0032】
電圧電流変換器40031,40032の出力電流を足し合わせると200μA(=300μA−100μA)となり、この電流を前記した520mV〜680mVの平均電圧であるコモン電圧(=600mV)に接続された抵抗R4(=200Ω)に流すと、下位ビット決定用A/D変換器700の入力電圧は、640mV(=600mV+200Ω×200μA)となる。これは、電圧電流変換器40031,40032の並列2つと抵抗R4とをあわせて、実効的に16倍のゲインを持つ電圧増幅器として捉えられる。
【0033】
この電圧増幅の様子を詳しく図示したものが図4(c)である。31番目の参照電圧Vref31=595mVから32番目の参照電圧Vref32=605mVまでの電圧範囲が、電圧電流変換器40031,40032によってゲインが拡張される。つまり、595mVから605mVまでの電位差10mVの範囲を、下位ビット決定用A/D変換器700でさらに細かい分解能でセンスするのではなく、コモン電圧の600mVはそのままに、上下に線形に8倍づつ、つまり全体として、16倍拡大されて、見かけ上、520mVから680mVまでの電圧範囲に射影され、それが下位ビット決定用A/D変換器700に入力されることで、下位ビットのコードが特定され、入力電圧値602.5mVが特定される。
【0034】
非特許文献1では、複数設けられたWindow Amplifiersの内、1つのみが、Comparators Decoding-logicの出力に応じて選択される。これは、本実施例では、電圧電流変換器40031,40032の一方のみを選択し、動作させることに相当する。この場合、例えば、入力電圧Vinが595mVから605mVまでの範囲で変化したときに、電圧電流変換器40031の出力電流は0〜400μAの範囲で変化する。電圧電流変換器40032の出力電流は−400μA〜0μAの範囲で変化する。すなわち、電圧電流変換器40031、40032のいずれを選択した場合でも、出力電流の変化の幅は400μAである。
【0035】
これに対して、本実施例のように、電圧電流変換器40031と40032の両方を動作させた場合、合計の出力電流は−400μA〜400μAの範囲で変化し、一方のみを動作させた場合の2倍の800μAに変化幅が得られる。これにより、出力電流を抵抗R4に流して、下位ビット決定用A/D変換器700の入力電圧を生成するために必要な時間を短縮し、高速化することが可能である。
【0036】
また、2以上の電圧電流変換器の出力を加算することにより、個々の電圧電流変換器が持つ入力オフセット電圧が平均化され、高精度化される。
【0037】
ここで、同時に動作させる電圧電流変換器40031,40032は、サブレンジング型A/D変換器を構成するために設けられたものであり、電流供給能力を高めるために追加されたものではない。すなわち、非特許文献1では複数設けられた電圧電流変換器のうちの1つのみを選択して動作させるのに対して、本発明では、同様に複数設けられた電圧電流変換器から2以上を選択して同時に動作させる。従って、本発明のサブレンジング型A/D変換器では、非特許文献1に比較して、回路規模や面積を増大させるこどなく高速化を実現することができる。
【0038】
このように、電圧電流変換器40031と40032の両方を動作させることにより、電圧電流変換器アレー400に設けられた複数の電圧電流変換器の全体を動作させた場合の電流消費に対する、実際に動作する霞圧電流変換器による電流消費に対する比率が大きくなる。これによって、高速化を実現していると考えることもできる。
【0039】
図4(c)には、入力電圧Vinが31番目の参照電圧Vref31=595mVと32番目の参照電圧Vref32=605mVとの間にある例を示した。この場合、2つの参照電圧の平均電圧は600mVである。また、下位ビット決定用A/D変換器700のコモン電圧も600mVであり、2つの参照電圧の平均電圧と一致している。しかし、2つの参照電圧の平均電圧は入力電圧に応じて変化する。従って、一般的には、2つの参照電圧の平均電圧と下位ビット決定用A/D変換器700のコモン電圧とは一致しない。
【0040】
また、同時に動作させる電圧電流変換器の個数を3以上とすることにより、さらなる高速化、高精度化が可能になる。ただし、同時に動作させる電圧電流変換器の個数を増やすと、消費電流が増大する。従って、必要とされる速度および精度と、許容される消費電流とに応じて、適切な同時動作個数を選択することが好ましい。
【0041】
また、同時に動作させる電圧電流変換器の個数を増やすことによって精度を高めるためには、それぞれの電圧電流変換器が一定のトランスコンダクタンスを有する入力電圧範囲を広げる必要がある。これによって、トランスコンダクタンスが低下し、動作速度を高める効果が得られにくくなる可能性がある。この点も考慮して、適切な同時動作個数を選択することが好ましい。
【0042】
また、具体的な利用形態として、システムオンチップ用IPコアとして本発明のサブレンジング型A/D変換器を用意し、製品仕様(許容される消費電力と、要求される変換速度)に応じて、同時に選択する電圧電流変換器の個数を設定することにより、製品ごとにA/D変換器を設計し直すことを不要にすることができる。
【0043】
また、本発明のサブレンジング型A/D変換器を備えた集積回路を、同時に動作させる電圧電流変換器の個数を外部信号(もしくはレジスタに格納する設定値)によって外部設定する設定回路を設けて、ユーザが要求仕様に応じた個数の同時動作個数を設定すること、もしくは、動作環境(ノイズレベル、電源電圧、等)に応じて同時動作個数を設定することもできる。
【0044】
<第2の実施例>
ところで、上記したように、スイッチ選択信号S1によって31番目と32番目の電流電圧変換器30031,30032が選択されたとき、参照電圧はそれぞれVref31=595mV、Vref32=605mVであるが、仮に、このとき入力電圧Vin=592.5mVであった場合、本実施例では、参照電圧はそれぞれVref30=585mV、Vref31=595mVとなる筈である。しかしながら抵抗素子の特性や、電圧比較器アレーなどの出来の変動など実際の回路特性の変動による影響から、参照電圧が入力電圧を挟む範囲とは異なる範囲が上位A/D変換器によって選択される場合がある。例えば1つ上隣Vref31=595mV,Vref32=605mVが選択される、といった状況である。このとき、その入力電圧が、参照電圧Vref31,Vref32の範囲内から外れているので、下位ビット決定用A/D変換器700では正しくA/D変換ができない。
【0045】
そこで、これに対する対策として、図5に示すように、下位ビット決定用A/D変換器700をビット数に冗長ビットを持たせ5ビットの下位ビット決定用A/D変換器700Aに置き換え、隣の上位ビット判定で扱える入力電圧範囲とオーバーラップを持たせる。
【0046】
このように、入力電圧Vin=592.5mVが31番目の参照電圧Vref31=595mVと32番目の参照電圧Vref32=605mVの間に無いにもかかわらず、電流スイッチアレー500によって、31番目の電圧電流変換器40031と32番目の電圧電流変換器40032が選択されてしまった場合に、冗長ビットを持たせることによって、問題なく出力できることを確認してみる。
【0047】
この場合は、参照電圧Vref31とVref32の間を、拡張分の1ビットも含めて、5ビット(32ステップ)に区分し、最低電圧を440mV、最大電圧を760mVとすると、その中間電圧はやはり600mVである。このときは、図6(a)に示すように、31番目の電圧電流変換器40031の出力電流は100μA[=(592.5mV−595mV)×40mA/V]の負の電流となり、32番目の電圧電流変換器40032は500μA[=(592.5mV−605mV)×40mA/V]の負の電流となるので、抵抗R4を流れる電流は逆方向の600μAとなる。よって、下位ビット決定用A/D変換器700Aの入力電圧は、480mV(=600mV−200Ω×600μA)となる。
【0048】
図6(b)を見ると分かるように、下位ビット決定用A/D変換器700Aのビット拡張によって、下位ビット決定用A/D変換器700Aが受ける電圧が、その下位ビット決定用A/D変換器700Aを飽和させることなく、正しく扱われている。
【0049】
以上のようにして、入力電圧Vinが下位ビット決定用A/D変換器700Aの入力レンジに収まるが、これを具体的にどのようにデコードするのかを簡単に説明するために、同じ入力電圧Vin=592.5mVを想定した2つのケースを図6(b)と図7(a)で比較してみる。図7(a)は、入力電圧Vin=592.5mVは本来どの電圧電流変換器の出力電流を使ってA/D変換するべきかを説明するものである。入力電圧Vin=592.5mVなので、本来選択されるべき電圧電流変換器は40030と、40031であり、その参照電圧は、それぞれVref30=585mV、Vref31=595mVの2つであることを示している。
【0050】
ところで図6(b)と図7(a)は同じ入力電圧Vin=592.5mVであるので、同じA/D変換結果が得られなければならない。このためには、図6(b)において、下位ビット決定用A/D変換器700Aの入力レンジ冗長性により助かった状態を、図7(a)という通常の状態(冗長性がなくても大丈夫なケース)に翻訳すればよいことが分かる。そこで、図6(b)と図7(a)の違いに着目して、図6(b)の状態を図7(a)に翻訳するやり方を示したものが図7(b)である。
【0051】
ここでは、下位ビット決定用A/D変換器700Aの出力コードを、ちょうど1つの参照電圧の範囲である160mV分繰り上げて、その代わり使った2個の電圧電流変換器の参照電圧を、10mVだけ下げると、図6(b)が図7(b)に変換されることが理解できる。なお、実際の回路では、拡張した最上位ビットの1ビットは上位ビットの最下位ビットと重なる。下位5ビットを出力後には、下位の最上位ビットと上位A/D変換出力の最下位ビットを加算(または減算)して出力すればよく、加算器(または減算器)900に類する回路を設ける以外に特別な回路は必要としない。たとえば、下位ビット決定用A/D変換器700Aの出力コードを、520mV〜680mVの間を「00000」〜「01000」とし、440mV〜520mVを「−01000」〜「00000」とし、680mV〜760mVを「01000」〜「11000」とすれば、上位6ビットに下位4ビットの「0」を補い、下位の5ビット目を加算するという構成で良い。このように、下位ビット決定用A/D変換器700Aの入力レンジに冗長性を持たせたケースにおいても、冗長性のない通常のデジタルコード算出方法を用いたデジタルコード算出が可能となる。
【0052】
<電圧電流変換器について>
図8(a)にNMOSトランジスタM1〜M3からなる一対の差動回路で構成した最も簡単な電圧電流変換器410を示す。図8(b)はその電圧電流変換器410の電圧電流変換特性を示し、図8(c)はその電圧電流変換器410のトランスコンダクタンス特性を示す。
【0053】
ところで、一般的なCMOSテクノロジーにおいて、この電圧電流回路410のトランスコングクタンスGmが1%以内の精度で一定となるための許容される差動入力電圧範囲は、10mVにも満たないケースが多い。
【0054】
本発明のサブレンジング型A/D変換器では、入力電圧Vinに応じて、2つもしくはそれ以上の電圧電流変換器を動作させ、その出力電流を加算して、下位ビット決定用A/D変換器700の入力電圧を生成する。従って、入力電圧Vinの電圧を正確に反映する下位ビット決定用A/D変換器700の入力電圧を正確に生成するためには、同時に動作する2つもしくはそれ以上の電圧電流変換器が、想定される入力電圧Vinの範囲全体にわたって、実質的に同一かつ一定のトランスコンダクタンスを有している必要がある。
【0055】
例えば、第1の実施例の場合には、それぞれの電圧電流変換器は±10mV、すなわち、参照電圧の間隔の2倍の幅の入力電圧範囲において、実質的に一定のトランスコンダクタンスを有する必要がある。3つ以上の電圧電流変換器を同時に動作させる場合には、参照電圧の間隔の同時に動作させる個数倍の幅の入力電圧範囲において、実質的に同一のトランスコンダクタンスを有する必要がある。第2の実施例の場合には30mV、すなわち、第1の実施例の場合よりも参照電圧の間隔だけ広い入力電圧範囲において、実質的に一定のトランスコンダクタンスを有する必要がある。
【0056】
また、奇数(例えば3)の電圧電流変換器を同時に動作させる場合には、入力電圧の範囲を+側と−側とで同一にするためには、電圧電流変換器の参照電圧は、上位ビット決定用A/D変換器が利用する参照電圧間の中央に設定するのが適当である。
【0057】
そこで、図9(a)のようなNMOSトランジスタM11〜M18からなる2対の差動回路を並列接続して構成した電圧電流変換器420を採用する。この電圧電流変換器420は、非反転入力端子にゲートを接続したトランジスタM11(小サイズ)と反転入力端子にゲートを接続したトランジスタM12,M13(大サイズ)と電流源トランジスタM17からなる第1の差動回路、および反転入力端子にゲートを接続したトランジスタM14(小サイズ)と非反転入力端子にゲートを接続したトランジスタM15,M16(大サイズ)と電流源トランジスタM18からなる第2の差動回路とで構成され、第1および第2の差動回路の出力端子が並列接続されている。このように、2対の差動回路の相互で意図的に差動回路のトランジスタサイズをアンバランスにして、入力オフセットを持たせることで、図9(c)に示すように、トランスコンダクタンスGmの平坦な領域を拡大して、許容差動入力電圧範囲を拡張することができる。図9(b)は電圧電流変換器420の電圧電流変換特性を示す。
【0058】
図10(a)に、さらに差動許容入力電圧範囲を拡張させるための構成を示す。1個の電圧電流変換器430をK個の小さなサイズのサブ電圧電流変換器4301〜430Kに分割し、そのそれぞれのサブ電圧電流変換器4301〜430Kに与えるサブ参照電圧VrefA1〜VrefAKの平均値が、元々の参照電圧VrefAに等しくなるように、そのサブ参照電圧VrefA1〜VrefAKを設定することで、さらに広い差動入力電圧範囲において、一定のトランスコンダクタンスを達成することができる。図10(b)に、そのの電圧電流変換器430のトランスコンダクタンス特性を示している。これはK=4の場合の例である。
【0059】
また、電圧電流変換器を実際に設計するときには、トランスコングクタンスGmの値をなるべく稼ぎたいので、新たに電圧増幅器を初段に設置する場合が考えられる。たとえば図11のように、電圧電流変換器420の前段にNMOSトランジスタM21〜M28と負荷抵抗R1,R2からなるプリアンプ440を配置した設計例が考えられる。図12は、図11の電圧電流変換器420の負荷側に同じ電流値の電流源I1,I2を接続して出力コモン電流を0にできるようにした電圧電流変換器450の設計例、図13は電圧電流変換器450を改善して、2個の電流源I1,I2をオフセット補正信号S2で制御できるようにして、オフセットキャンセルのためのオフセット調整機能を付加した電圧電流変換器460の設計例である。
【0060】
<電流サンプルホールド回路について>
図14(a)に電流サンプルホールド回路600の基本構成を示す。この電流サンプルホールド回路600は、ゲートとドレインが共通接続されたNMOSトランジスタM31と、そのトランジスタM31のドレインがスイッチ610によって選択的にゲートに接続され、入力電流をゲート容量に電圧として保持する第1,第2の電流保持手段としてのNMOSトランジスタM32,M33と、そのトランジスタM32,M33の一方のドレイン電流を取り出すスイッチ620とで構成されている。スイッチ610と620は、逆相でクロックCLKの周期毎に切り替わり、そのたびに入力電流をその周期毎にサンプリングした出力電流が切り替わる。
【0061】
図14(b)に電流サンプルホールド回路600の具体回路を示す。スイッチ610はアナログスイッチ611,612で構成され、スイッチ620はアナログスイッチ621,622で構成される。アナログスイッチ631は帯域補償用MOS抵抗として働く。アナログスイッチ641,642はスイッチ610のOFF時のゲート電荷を吸収するチャージインジェクション補償用である。各アナログスイッチ611,612,621,622,641,642はクロックCLKと反転クロックCLKBでON/OFFする。
【0062】
例えば、クロックCLKがHである期間に、1つ目の入力電圧Vinを上位ビット決定用A/D変換器に入力し、電圧電流変換器の出力電流を第2の電流保持手段であるトランジスタM33に保持する。次に、反転クロックCLKBがHになる期間に、トランジスタM33のドレインから電流を取り出して抵抗R4(図4(b)参照)に流して電圧に変換し、下位ビット決定用A/D変換器700に入力する。
【0063】
そして、これと同時に、2つ目の入力電圧Vinを上位ビット決定用A/D変換器に入力する。これにより、クロック周波数の2倍のサンプルレートでA/D変換を行うことができる。なお、サンプルホールドを、電圧電流変換器の出力電流を抵抗に流して電圧に変換してから行う以前の、電流の状態で行うことにより、より高速のクロックCLKで動作させることが可能になる。
【0064】
<スイッチ選択信号生成回路について>
図15に、スイッチ選択信号S1を生成するスイッチ選択信号生成回路310を示す。311は一方の入力を反転してから論理和をとる2入力アンドゲート、312は2入力アンドゲート、313は2入力オアゲートである。この例では、図10に示した場合と同様に、広い差動入力電圧範囲において、一定のトランスコンダクタンスを達成するため、サブ電圧電流変換器を4つ選択している。すなわち、「1」(=ON)となる電流スイッチは必ず4つ選択される。例えば、図15の回路では、−1番目〜36番目の電圧比較器出力が「1」で、37番目〜65番目の電圧比較器出力が「0」の場合、−1番目〜34番目の電流スイッチと39番目〜68番目の電流スイッチが「0」で、35から38番目の4つの電流スイッチが「1」になる。このように、「1」から「0」への変化位置(電流スイッチ36,37)とその上下(電流スイッチ35,38)の電流スイッチを「1」にする回路になっている。
【0065】
しかしながら、図15では、選択されてONされる電流スイッチは必ずしも隣接していない。選択の方法としては、なるべく下位ビットを決定する上位エンコーダ300が受ける入力が「0」に近い値になるような、つまり下位ビット用アナログ信号生成回路の電圧電流変換器の出力について対象となる出力付近のスイッチをONとするように、電圧比較器出力の「1」と「0」の境界付近になるような、アルゴリズムが適当であり、その意味では選択されてONされる電流スイッチは必ずしも隣り合うものにはならない。
【0066】
電圧比較器出力が「0」で連続している領域と「1」で連続している領域の境界は、通常は一箇所である。しかし、図15に示すように、34番目の電圧比較器出力が「1」を、35番目の電圧比較器出力が「0」を出力しているにも関わらず、抵抗素子の特性や、電圧比較器アレーなどのデバイスの出来の変動など実際の回路特性による影響から、36番目の電圧比較器出力では「0」ではなく「1」を出力しているようなケースがあり得る。このように、電圧比較器出力が「0」の領域と出力が「1」の領域の境界が複数あるケースを「バブル」と呼んでおり、このような状況下であっても、電流スイッチの選択を問題なく行うことが要求される。
【0067】
図15では、バブル発生時においても電流スイッチの選択について下記の要領を満たしていることが確認できる。その1つは「1」(=ON)となる電流スイッチの個数は4つであること、もう1つは「1」となって選択された4つの電流スイッチの中心位置はバブル発生ポイント(35番目と36番目の電流スイッチの間)と同じであることである。
【0068】
図15では、バブル発生下においては、「1」となって選択された電流スイッチの4つの位置は連続していないが、もちろんバブル発生時においても、選択する電圧電流変換器4つが連続したものになるような組み合わせ回路を組んでもよい。また、同時選択される電流スイッチの数は、この例において4つとしたが、これも電圧電流変換器の許容入力差動電圧範囲次第で、8つや、その他もっと大きな数を指定することもできる。
【0069】
このスイッチ選択信号生成回路310の条件として大事なことは、電流スイッチの選択個数が複数であること、選択された電流スイッチの中心位置は電圧比較器出力が「0」の領域と「1」の領域の境界付近になること、を満たすことである。
【0070】
また、下位ビットのコードを生成するときには、下記の2つの情報が必要になる。その1つはスイッチ選択信号生成回路310の出力(どの電流スイッチが選択されるかの情報)、もう1つは選択された電圧電流変換器による2段目の下位ビットのA/D変換器700の出力である。ここで注意すべきは、上位ビット決定用エンコーダ300の出力は必ずしも必要ないということである。あくまで、どの電流スイッチがいくつONしているか、という情報があればよい。
【符号の説明】
【0071】
100,100A,100B:抵抗アレー
200,200A,200B:電圧比較器アレー
300,300A,300B:上位ビット用エンコーダ、310:スイッチ選択信号生成回路
400,400A,400B:電圧電流変換器アレー、410,420,430,450,460:電圧電流変換器、440:プリアンプ
500,500A,500B:電流スイッチアレー
600:電流サンプルホールド回路、610,620:スイッチ
700,700A:下位ビット決定用A/D換器
800:演算器
900:加算器
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
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