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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5975992
(24)【登録日】2016年7月29日
(45)【発行日】2016年8月23日
(54)【発明の名称】異なる閾値電圧を備えたＣＭＯＳトランジスタ製造
(51)【国際特許分類】
H01L 21/8238 20060101AFI20160809BHJP
H01L 27/092 20060101ALI20160809BHJP
H01L 21/265 20060101ALI20160809BHJP
H01L 21/76 20060101ALI20160809BHJP
【ＦＩ】
H01L27/08 321B
H01L21/265 F
H01L21/76 L
【請求項の数】16
【全頁数】11
(21)【出願番号】特願2013-524959(P2013-524959)
(86)(22)【出願日】2011年8月17日
(65)【公表番号】特表2013-537718(P2013-537718A)
(43)【公表日】2013年10月3日
(86)【国際出願番号】US2011048072
(87)【国際公開番号】WO2012024391
(87)【国際公開日】20120223
【審査請求日】2014年7月9日
(31)【優先権主張番号】12/857,954
(32)【優先日】2010年8月17日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ株式会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】ワイゼ シオン
(72)【発明者】
【氏名】グレッグ シー ボールドウィン
【審査官】
宇多川 勉
(56)【参考文献】
【文献】
特開２００１−２９１７７９（ＪＰ，Ａ）
【文献】
特開２００１−０８５５３３（ＪＰ，Ａ）
【文献】
特開２０１０−０７３７３９（ＪＰ，Ａ）
【文献】
特開２００３−２４９５７０（ＪＰ，Ａ）
【文献】
特開２００３−０５１５５２（ＪＰ，Ａ）
【文献】
国際公開第２００４／０９３１９２（ＷＯ，Ａ１）
【文献】
米国特許出願公開第２０１０／０１４０７２０（ＵＳ，Ａ１）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／８２３８
Ｈ０１Ｌ ２１／２６５
Ｈ０１Ｌ ２１／７６
Ｈ０１Ｌ ２７／０９２
(57)【特許請求の範囲】
【請求項1】
ＣＭＯＳトランジスタを製造する方法であって、
ロジックＮＭＯＳトランジスタとロジックＰＭＯＳトランジスタとＩ／Ｏ ＮＭＯＳトランジスタとＩ／Ｏ ＰＭＯＳトランジスタとの隔離された領域を含む半導体基板を提供することと、
前記Ｉ／Ｏ ＮＭＯＳトランジスタにＰ型ドーパントを注入することにより前記Ｉ／Ｏ ＮＭＯＳトランジスタの閾値電圧（ＶＴ）を設定することと、
前記ロジックＮＭＯＳトランジスタと前記Ｉ／Ｏ ＰＭＯＳトランジスタとの双方にディープＮウェルを形成するために前記ロジックＰＭＯＳトランジスタと前記Ｉ／Ｏ ＮＭＯＳトランジスタとをマスクして前記ロジックＮＭＯＳトランジスタと前記Ｉ／Ｏ ＰＭＯＳトランジスタにＮ型ドーパントを注入することにより前記Ｉ／Ｏ ＰＭＯＳトランジスタの閾値電圧（ＶＴ）を設定することと、
前記ロジックＰＭＯＳトランジスタにＮウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタとの双方をマスクすることと、
前記ロジックＮＭＯＳトランジスタにＰウェルを形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタとの双方をマスクすることと、
を含む、方法。
ロジックＮＭＯＳトランジスタとロジックＰＭＯＳトランジスタとＩ／Ｏ ＮＭＯＳトランジスタとＩ／Ｏ ＰＭＯＳトランジスタとの隔離された領域を含む半導体基板を提供することと、
前記Ｉ／Ｏ ＮＭＯＳトランジスタにＰ型ドーパントを注入することにより前記Ｉ／Ｏ ＮＭＯＳトランジスタの閾値電圧（ＶＴ）を設定することと、
前記ロジックＮＭＯＳトランジスタと前記Ｉ／Ｏ ＰＭＯＳトランジスタとの双方にディープＮウェルを形成するために前記ロジックＰＭＯＳトランジスタと前記Ｉ／Ｏ ＮＭＯＳトランジスタとをマスクして前記ロジックＮＭＯＳトランジスタと前記Ｉ／Ｏ ＰＭＯＳトランジスタにＮ型ドーパントを注入することにより前記Ｉ／Ｏ ＰＭＯＳトランジスタの閾値電圧（ＶＴ）を設定することと、
前記ロジックＰＭＯＳトランジスタにＮウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタとの双方をマスクすることと、
前記ロジックＮＭＯＳトランジスタにＰウェルを形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタとの双方をマスクすることと、
を含む、方法。
【請求項2】
請求項１に記載の方法であって、
前記Ｉ／Ｏ ＮＭＯＳトランジスタの閾値電圧（ＶＴ）を設定することが、前記ロジックＮＭＯＳトランジスタと前記ロジックＰＭＯＳトランジスタと前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記Ｉ／Ｏ ＰＭＯＳトランジスタとの各々にＰ型ドーパントを包括的に注入することを更に含む、方法。
前記Ｉ／Ｏ ＮＭＯＳトランジスタの閾値電圧（ＶＴ）を設定することが、前記ロジックＮＭＯＳトランジスタと前記ロジックＰＭＯＳトランジスタと前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記Ｉ／Ｏ ＰＭＯＳトランジスタとの各々にＰ型ドーパントを包括的に注入することを更に含む、方法。
【請求項3】
請求項２に記載の方法であって、
前記Ｐ型ドーパントを包括的に注入することが、３００ＫｅＶ〜５００ＫｅＶの範囲のエネルギーで１×ｅ１２ａｔｍ／ｃｍ２〜１×ｅ１３ａｔｍ／ｃｍ２の範囲の注入量を使用する、方法。
前記Ｐ型ドーパントを包括的に注入することが、３００ＫｅＶ〜５００ＫｅＶの範囲のエネルギーで１×ｅ１２ａｔｍ／ｃｍ２〜１×ｅ１３ａｔｍ／ｃｍ２の範囲の注入量を使用する、方法。
【請求項4】
請求項２に記載の方法であって、
前記Ｐ型ドーパントの付加的な表面注入により前記Ｉ／Ｏ ＮＭＯＳトランジスタの設定されたＶＴを調整することを更に含む、方法。
前記Ｐ型ドーパントの付加的な表面注入により前記Ｉ／Ｏ ＮＭＯＳトランジスタの設定されたＶＴを調整することを更に含む、方法。
【請求項5】
請求項２に記載の方法であって、
前記Ｉ／Ｏ ＮＭＯＳトランジスタの前記ＶＴが０．２Ｖ〜１．０Ｖの範囲に設定される、方法。
前記Ｉ／Ｏ ＮＭＯＳトランジスタの前記ＶＴが０．２Ｖ〜１．０Ｖの範囲に設定される、方法。
【請求項6】
請求項１に記載の方法であって、
前記ディープＮウェルを形成することが、５００ＫｅＶ〜７００ＫｅＶの範囲のエネルギーで１×ｅ１３ａｔｍ／ｃｍ２〜２×ｅ１３ａｔｍ／ｃｍ２の範囲の注入量を使用する、方法。
前記ディープＮウェルを形成することが、５００ＫｅＶ〜７００ＫｅＶの範囲のエネルギーで１×ｅ１３ａｔｍ／ｃｍ２〜２×ｅ１３ａｔｍ／ｃｍ２の範囲の注入量を使用する、方法。
【請求項7】
請求項１に記載の方法であって、
前記Ｎ型ドーパントの付加的な表面注入により前記Ｉ／Ｏ ＰＭＯＳトランジスタの前記設定されたＶＴを調整することを更に含む、方法。
前記Ｎ型ドーパントの付加的な表面注入により前記Ｉ／Ｏ ＰＭＯＳトランジスタの前記設定されたＶＴを調整することを更に含む、方法。
【請求項8】
請求項１に記載の方法であって、
前記Ｉ／Ｏ ＰＭＯＳトランジスタの前記ＶＴが−０．２Ｖ〜−１．０Ｖの範囲に設定される、方法。
前記Ｉ／Ｏ ＰＭＯＳトランジスタの前記ＶＴが−０．２Ｖ〜−１．０Ｖの範囲に設定される、方法。
【請求項9】
請求項１に記載の方法であって、
前記ロジックＰＭＯＳトランジスタに前記Ｎウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタと前記ロジックＮＭＯＳトランジスタとをマスクすることを更に含む、方法。
前記ロジックＰＭＯＳトランジスタに前記Ｎウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタと前記ロジックＮＭＯＳトランジスタとをマスクすることを更に含む、方法。
【請求項10】
請求項１に記載の方法であって、
前記ロジックＮＭＯＳトランジスタに前記Ｐウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタと前記ロジックＰＭＯＳトランジスタとをマスクすることを更に含む、方法。
前記ロジックＮＭＯＳトランジスタに前記Ｐウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタと前記ロジックＰＭＯＳトランジスタとをマスクすることを更に含む、方法。
【請求項11】
ＣＭＯＳトランジスタを製造する方法であって、
ロジックＮＭＯＳトランジスタとロジックＰＭＯＳトランジスタとＩ／Ｏ ＮＭＯＳトランジスタとＩ／Ｏ ＰＭＯＳトランジスタとの隔離された領域を含む半導体基板を提供することと、
１×ｅ１２ａｔｍ／ｃｍ２より大きく２×ｅ１３ａｔｍ／ｃｍ２までの範囲の注入量を用いて前記Ｉ／Ｏ ＮＭＯＳトランジスタの閾値電圧（ＶＴ）を０．３Ｖ〜１．０Ｖに設定するために前記半導体基板の各隔離された領域にＰ型ドーパントを包括的に注入することと、
前記ロジックＰＭＯＳトランジスタと前記Ｉ／Ｏ ＮＭＯＳトランジスタとの双方をマスクすることと、
前記Ｉ／Ｏ ＰＭＯＳトランジスタの閾値電圧（ＶＴ）を設定するために前記Ｉ／Ｏ ＰＭＯＳトランジスタにＮ型ドーパントを注入することであって、前記ロジックＮＭＯＳトランジスタにディープＮウェルを形成することを含む、前記Ｎ型ドーパントを注入することと、
前記ロジックＰＭＯＳトランジスタにＮウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタと前記ロジックＮＭＯＳトランジスタとをマスクすることと、
前記ロジックＮＭＯＳトランジスタにＰウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタと前記ロジックＰＭＯＳトランジスタとをマスクすることと、
を含む、方法。
ロジックＮＭＯＳトランジスタとロジックＰＭＯＳトランジスタとＩ／Ｏ ＮＭＯＳトランジスタとＩ／Ｏ ＰＭＯＳトランジスタとの隔離された領域を含む半導体基板を提供することと、
１×ｅ１２ａｔｍ／ｃｍ２より大きく２×ｅ１３ａｔｍ／ｃｍ２までの範囲の注入量を用いて前記Ｉ／Ｏ ＮＭＯＳトランジスタの閾値電圧（ＶＴ）を０．３Ｖ〜１．０Ｖに設定するために前記半導体基板の各隔離された領域にＰ型ドーパントを包括的に注入することと、
前記ロジックＰＭＯＳトランジスタと前記Ｉ／Ｏ ＮＭＯＳトランジスタとの双方をマスクすることと、
前記Ｉ／Ｏ ＰＭＯＳトランジスタの閾値電圧（ＶＴ）を設定するために前記Ｉ／Ｏ ＰＭＯＳトランジスタにＮ型ドーパントを注入することであって、前記ロジックＮＭＯＳトランジスタにディープＮウェルを形成することを含む、前記Ｎ型ドーパントを注入することと、
前記ロジックＰＭＯＳトランジスタにＮウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタと前記ロジックＮＭＯＳトランジスタとをマスクすることと、
前記ロジックＮＭＯＳトランジスタにＰウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタと前記ロジックＰＭＯＳトランジスタとをマスクすることと、
を含む、方法。
【請求項12】
請求項１１に記載の方法であって、
前記Ｉ／Ｏ ＰＭＯＳトランジスタの前記ＶＴを設定するために前記Ｉ／Ｏ ＰＭＯＳトランジスタに前記Ｎ型ドーパントを注入することが、５００ＫｅＶ〜７００ＫｅＶの範囲のエネルギーで１×ｅ１３ａｔｍ／ｃｍ２〜２×ｅ１３ａｔｍ／ｃｍ２の範囲の注入量を使用する、方法。
前記Ｉ／Ｏ ＰＭＯＳトランジスタの前記ＶＴを設定するために前記Ｉ／Ｏ ＰＭＯＳトランジスタに前記Ｎ型ドーパントを注入することが、５００ＫｅＶ〜７００ＫｅＶの範囲のエネルギーで１×ｅ１３ａｔｍ／ｃｍ２〜２×ｅ１３ａｔｍ／ｃｍ２の範囲の注入量を使用する、方法。
【請求項13】
請求項１１に記載の方法であって、
前記Ｉ／Ｏ ＰＭＯＳトランジスタの閾値電圧（ＶＴ）が−０．２Ｖ〜−１．０Ｖの範囲に設定される、方法。
前記Ｉ／Ｏ ＰＭＯＳトランジスタの閾値電圧（ＶＴ）が−０．２Ｖ〜−１．０Ｖの範囲に設定される、方法。
【請求項14】
請求項１１に記載の方法であって、
前記ロジックＮＭＯＳトランジスタに前記Ｐウェル領域を形成するために５×ｅ１２ａｔｍ／ｃｍ２以上の注入量を用いることを更に含む、方法。
前記ロジックＮＭＯＳトランジスタに前記Ｐウェル領域を形成するために５×ｅ１２ａｔｍ／ｃｍ２以上の注入量を用いることを更に含む、方法。
【請求項15】
ＣＭＯＳトランジスタを製造する方法であって、
ロジックＮＭＯＳトランジスタとロジックＰＭＯＳトランジスタとＩ／Ｏ ＮＭＯＳトランジスタとＩ／Ｏ ＰＭＯＳトランジスタとの隔離された領域を含む半導体基板を提供することと、
前記Ｉ／Ｏ ＮＭＯＳトランジスタの閾値電圧（ＶＴ）を設定するために前記半導体基板の各隔離された領域にボロンを包括的に注入することと、
表面ボロン注入により前記Ｉ／Ｏ ＮＭＯＳトランジスタの前記設定されたＶＴを任意に調整することと、
前記ロジックＰＭＯＳトランジスタと前記Ｉ／Ｏ ＮＭＯＳトランジスタとの双方をマスクし、前記Ｉ／Ｏ ＰＭＯＳトランジスタの閾値電圧（ＶＴ）を設定するために前記ロジックＮＭＯＳトランジスタと前記Ｉ／Ｏ ＰＭＯＳトランジスタとの双方にディープＮウェルを形成することと、
表面Ｎ型注入により前記Ｉ／Ｏ ＰＭＯＳトランジスタの前記設定されたＶＴを任意に調整することと、
前記ロジックＰＭＯＳトランジスタにＮウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタと前記ロジックＮＭＯＳトランジスタとをマスクすることと、
前記ロジックＮＭＯＳトランジスタにＰウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタと前記ロジックＰＭＯＳトランジスタとをマスクすることと、
を含む、方法。
ロジックＮＭＯＳトランジスタとロジックＰＭＯＳトランジスタとＩ／Ｏ ＮＭＯＳトランジスタとＩ／Ｏ ＰＭＯＳトランジスタとの隔離された領域を含む半導体基板を提供することと、
前記Ｉ／Ｏ ＮＭＯＳトランジスタの閾値電圧（ＶＴ）を設定するために前記半導体基板の各隔離された領域にボロンを包括的に注入することと、
表面ボロン注入により前記Ｉ／Ｏ ＮＭＯＳトランジスタの前記設定されたＶＴを任意に調整することと、
前記ロジックＰＭＯＳトランジスタと前記Ｉ／Ｏ ＮＭＯＳトランジスタとの双方をマスクし、前記Ｉ／Ｏ ＰＭＯＳトランジスタの閾値電圧（ＶＴ）を設定するために前記ロジックＮＭＯＳトランジスタと前記Ｉ／Ｏ ＰＭＯＳトランジスタとの双方にディープＮウェルを形成することと、
表面Ｎ型注入により前記Ｉ／Ｏ ＰＭＯＳトランジスタの前記設定されたＶＴを任意に調整することと、
前記ロジックＰＭＯＳトランジスタにＮウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタと前記ロジックＮＭＯＳトランジスタとをマスクすることと、
前記ロジックＮＭＯＳトランジスタにＰウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタと前記ロジックＰＭＯＳトランジスタとをマスクすることと、
を含む、方法。
【請求項16】
請求項１５に記載の方法であって、
前記Ｉ／Ｏ ＰＭＯＳトランジスタの前記ＶＴを設定するために前記ロジックＮＭＯＳトランジスタと前記Ｉ／Ｏ ＰＭＯＳトランジスタとの双方に前記ディープＮウェルを形成することが、１×ｅ１３ａｔｍ／ｃｍ２〜２×ｅ１３ａｔｍ／ｃｍ２の範囲の注入量を使用し、前記ロジックＮＭＯＳトランジスタに形成された前記Ｐウェル領域が、５×ｅ１３ａｔｍ／ｃｍ２以上の注入量を使用する、方法。
前記Ｉ／Ｏ ＰＭＯＳトランジスタの前記ＶＴを設定するために前記ロジックＮＭＯＳトランジスタと前記Ｉ／Ｏ ＰＭＯＳトランジスタとの双方に前記ディープＮウェルを形成することが、１×ｅ１３ａｔｍ／ｃｍ２〜２×ｅ１３ａｔｍ／ｃｍ２の範囲の注入量を使用し、前記ロジックＮＭＯＳトランジスタに形成された前記Ｐウェル領域が、５×ｅ１３ａｔｍ／ｃｍ２以上の注入量を使用する、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、デュアル電圧ＣＭＯＳトランジスタデバイスのために閾値電圧（ＶＴ）を設定することを含む、半導体デバイス製造の方法に関連する。
【背景技術】
【0002】
相補型金属酸化物半導体（ＣＭＯＳ）製造技術を用いる半導体デバイスの製造は、典型的に、単一ダイ基板上に高電圧及び低電圧オペレーショントランジスタを形成することに関与する。
【0003】
典型的にロジック又はコアトランジスタである低供給電圧トランジスタは、チップの内部に用いられる。ロジックトランジスタは通常、ダイ又はチップ（後述では「チップ」）の中央部にあり、高パッキング密度及び性能のため最適化される。ロジックトランジスタは、より小さく、かつ、低電圧で速度を最大化するため薄いゲート酸化物層を有する。
【0004】
高供給電圧トランジスタは通常、外部デバイス／チップと通信するために用いられ、そのため、入力／出力（Ｉ／Ｏ）トランジスタと呼ばれる。これらのトランジスタは、より大きく、かつ、信頼性の高い高電圧オペレーションのためより厚いゲート酸化物層を有する。２つの異なる供給電圧の利用は、２つの異なるゲート酸化物厚みを必要とする。例えば、Ｉ／Ｏトランジスタは大抵、ロジックトランジスタより２〜４倍厚いゲート酸化物厚みを有し得る。
【0005】
ロジックトランジスタ及びＩ／Ｏトランジスタが受ける注入間の変動は、マスクの２つの個別のセットの利用を必要とする。両方のセットを最適化することは、４〜５個の付加的なマスクを必要とする。低電圧及び高電圧トランジスタ両方のために同一の注入を用いるテストは、製造観点から好ましいが、必要な寿命及び性能要件を満たす高電圧トランジスタを提供しない。ロジックトランジスタに必要な高ドーピングは、たとえこれらのトランジスタのために酸化物厚みが増大されるとしても、周辺Ｉ/Ｏトランジスタに高過ぎる電界を持たせる。その結果、ロジックトランジスタ閾値電圧（ＶＴ）は目標値にあるが、Ｉ／Ｏトランジスタ閾値電圧（ＶＴ）は高過ぎとなりＩ／Ｏトランジスタの性能が悪くなる。
【0006】
図２Ａ〜図２Ｄは、ロジックＮＭＯＳトランジスタ、ロジックＰＭＯＳトランジスタ、Ｉ／Ｏ ＮＭＯＳトランジスタ、及びＩ／Ｏ ＰＭＯＳトランジスタの隔離された領域を有する半導体デバイスを形成するための従来の方法を示す。図２Ａにおいて、Ｉ／Ｏ ＮＭＯＳトランジスタの閾値電圧（ＶＴ）を設定するように包括的Ｐ型基板注入４０が実行される。図２Ｂにおいて、従来のＩ／Ｏ ＰＭＯＳトランジスタ、ロジックＰＭＯＳトランジスタ、及びＩ／Ｏ ＮＭＯＳトランジスタは、フォトレジスト５０により覆われて、ロジックＮＭＯＳトランジスタにおいて５５でＤＮウェルを形成するようにロジックＮＭＯＳ領域のみを露出させる。
【0007】
図２Ｃにおいて、ロジックＰＭＯＳトランジスタを形成するように標準的なＮウェルパターニングが実行される（６５参照）とき、Ｉ／Ｏ ＰＭＯＳトランジスタもフォトレジスト６０によりによるＮウェル注入に晒される。図２Ｄにおいて、フォトレジスト７０を用いて従来のロジックＮＭＯＳトランジスタにおいてＰウェルパターニングが実行される（７５参照）とき、Ｉ／Ｏ ＮＭＯＳトランジスタもＰウェル注入に晒される。Ｉ／Ｏ ＮＭＯＳトランジスタのこの露出は、図２Ａで予め設定されたＩ／Ｏ ＮＭＯＳトランジスタの閾値電圧に影響を及ぼし得る。
【0008】
そのため、適切なＩ／Ｏトランジスタ閾値電圧（ＶＴ）を備えるが、付加的なマスクを用いることなく、ＣＭＯＳデバイス製造するための方法を提供することが求められている。
【発明の概要】
【0009】
ＣＭＯＳトランジスタを製造する記載される例示の方法は、ロジックＮＭＯＳトランジスタ、ロジックＰＭＯＳトランジスタ、Ｉ／Ｏ ＮＭＯＳトランジスタ、及びＩ／Ｏ ＰＭＯＳトランジスタの隔離された領域を含む半導体基板を提供することを含む。その後、Ｉ／Ｏ ＮＭＯＳトランジスタ内にＰ型ドーパントを注入することによりＩ／Ｏ ＮＭＯＳトランジスタの閾値電圧（ＶＴ）が設定され得、Ｉ／Ｏ ＰＭＯＳトランジスタにＮ型ドーパントを注入することによりＩ／Ｏ ＰＭＯＳトランジスタの閾値電圧（ＶＴ）が設定され得る。設定されたＶＴを備えたＩ／Ｏ ＮＭＯＳトランジスタ及び設定されたＶＴを備えたＩ／Ｏ ＰＭＯＳトランジスタ両方をマスキングすることにより、その後、ロジックＰＭＯＳトランジスタ内にＮウェル領域が形成され得、ロジックＮＭＯＳトランジスタ内にＰウェル領域が形成され得る。
【0010】
記載される例示のＣＭＯＳトランジスタが、ロジックＮＭＯＳトランジスタ、ロジックＰＭＯＳトランジスタ、Ｉ／Ｏ ＮＭＯＳトランジスタ、及びＩ／Ｏ ＰＭＯＳトランジスタの隔離された領域を含む半導体基板内に形成され得る。半導体基板の各隔離された領域においてＰ型ドーパントの包括的注入が実行され得、Ｉ／Ｏ ＮＭＯＳトランジスタの閾値電圧（ＶＴ）を設定する。ロジックＰＭＯＳトランジスタ及びＩ／Ｏ ＮＭＯＳトランジスタ両方がマスクされた状態でＩ／Ｏ ＰＭＯＳトランジスタにＮ型ドーパントを注入することにより、Ｉ／Ｏ ＰＭＯＳトランジスタの閾値電圧（ＶＴ）が設定され得る。設定されたＶＴを備えたＩ／Ｏ ＮＭＯＳトランジスタ、設定されたＶＴを備えたＩ／Ｏ ＰＭＯＳトランジスタ、及びロジックＮＭＯＳトランジスタはその後、ロジックＰＭＯＳトランジスタ内にＮウェル領域を形成するためにマスクされ得る。この後、設定されたＶＴを備えたＩ／ＯＮＭＯＳトランジスタ、設定されたＶＴを備えたＩ／Ｏ ＰＭＯＳトランジスタ、及びロジックＰＭＯＳトランジスタをマスクすることが続き、ロジックＮＭＯＳトランジスタ内にＰウェル領域を形成する。
【0011】
記載される例示のＣＭＯＳトランジスタが、ロジックＮＭＯＳトランジスタ、ロジックＰＭＯＳトランジスタ、Ｉ／Ｏ ＮＭＯＳトランジスタ、及びＩ／Ｏ ＰＭＯＳトランジスタの隔離された領域を含む半導体基板に形成され得る。半導体基板の各隔離された領域においてボロンの包括的注入が実行され得、Ｉ／Ｏ ＮＭＯＳトランジスタの閾値電圧（ＶＴ）を設定する。Ｉ／Ｏ ＮＭＯＳトランジスタの設定されたＶＴは、任意で表面ボロン注入により調節され得る。ロジックＰＭＯＳトランジスタ及びＩ／Ｏ ＮＭＯＳトランジスタ両方をマスキングすることにより、Ｉ／Ｏ ＰＭＯＳトランジスタの閾値電圧（ＶＴ）を設定するためロジックＮＭＯＳトランジスタ及びＩ／Ｏ ＰＭＯＳトランジスタ両方においてディープＮウェルが形成され得る。Ｉ／Ｏ ＰＭＯＳトランジスタの設定されたＶＴは任意で表面Ｎ型注入により調節され得る。設定されたＶＴを備えたＩ／Ｏ ＮＭＯＳトランジスタ、設定されたＶＴを備えたＩ／Ｏ ＰＭＯＳトランジスタ、及びロジックＮＭＯＳトランジスタをマスキングすることにより、Ｎウェル領域をロジックＰＭＯＳトランジスタ内に形成することができる。設定されたＶＴを備えたＩ／Ｏ ＮＭＯＳトランジスタ、設定されたＶＴを備えたＩ／Ｏ ＰＭＯＳトランジスタ、及びロジックＰＭＯＳトランジスタをマスキングすることにより、ロジックＮＭＯＳトランジスタ内にＰウェル領域を形成することができる。
【図面の簡単な説明】
【0012】
例示の実施例を添付の図面を参照して説明する。
【0013】
【0014】
【発明を実施するための形態】
【0015】
記載される例示の実施例は、所望のＩ／Ｏトランジスタ閾値電圧を得るためデュアル供給電圧ＣＭＯＳデバイスを製造するための方法を示す。デュアル供給電圧ＣＭＯＳデバイスは、ロジックＮＭＯＳトランジスタ、ロジックＰＭＯＳトランジスタ、Ｉ／Ｏ ＮＭＯＳトランジスタ、及びＩ／Ｏ ＰＭＯＳトランジスタのための隔離された領域を含む半導体基板内に製造され得る。デュアル供給電圧ＣＭＯＳデバイスの製造はまず、Ｉ／Ｏ ＮＭＯＳトランジスタ及びＩ／Ｏ ＰＭＯＳトランジスタの各々の閾値電圧（ＶＴ）を所望のレベルまで設定及び／又は調節することを含み得る。その後、Ｉ／Ｏ ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタがマスクされた状態で、これらのＩ／Ｏトランジスタの設定／調節されたＶＴに影響を与えることなく、ロジックＮＭＯＳトランジスタ及びロジックＰＭＯＳトランジスタが成形され得る。
【0017】
図１Ａに示すように、例示の製造プロセスが、例えばシリコン基板である、半導体基板１１０内の隔離構造１２０の形成で始まる。隔離構造１２０は、ＬＯＣＯＳ（シリコンの局所酸化）酸化、シャロートレンチアイソレーション（ＳＴＩ）、又はその他の隔離構造であり得る。図１Ａ〜図１Ｄは、代表的な例示の構造として、ＳＴＩ構造を示す。図１Ａの基板１１０は、ロジックＮＭＯＳトランジスタ、ロジックＰＭＯＳトランジスタ、Ｉ／Ｏ ＮＭＯＳトランジスタ、及びＩ／Ｏ ＰＭＯＳトランジスタの１つ又は複数のための、隔離された領域を含み得る。開示したＣＭＯＳデバイスを形成するための後続の注入の間基板１１０の例示のシリコン表面を保護するため、薄いディスポーザブル酸化物層１３０が成長されてもよい。
【0018】
実施例では、Ｉ／Ｏ ＮＭＯＳトランジスタにおいてＩ／Ｏ ＮＭＯＳ ＶＴ注入が実行されて、Ｉ／Ｏ ＮＭＯＳトランジスタの閾値電圧（ＶＴ）を設定する。一実施例において、図１Ａの１４０で、半導体基板１１０の各隔離された領域において、例えば、包括的Ｐウェルボロン注入である、包括的Ｐ型注入が実行される。例示の包括的Ｐ型注入は、Ｉ／Ｏ ＮＭＯＳトランジスタの後に形成されるＮウェルを、ロジックＮＭＯＳトランジスタのＮウェルから隔離するためにも用いられ得る。Ｉ／Ｏ ＮＭＯＳトランジスタ及びロジックＮＭＯＳトランジスタにおけるＮウェル形成は、当業者に知られているような従来の手順を用いることができる。
【0019】
図１Ａ及び図２Ａの両方の場合において包括的Ｐ型基板注入１４０が実行され得るが、開示したデバイス（図１Ａ参照）の注入量、エネルギー、及び／又は深さは、従来のデバイス（図２Ａ参照）とは異なっていてもよいことに留意されたい。例えば、従来のＩ／Ｏ ＮＭＯＳ ＶＴ注入のための図２ＡのＰ型基板注入４０は、約０．１Ｖ〜約０．２Ｖで従来のＩ／Ｏ ＮＭＯＳトランジスタの閾値電圧ＶＴに設定するため、約３００ＫｅＶ〜約５００ＫｅＶのエネルギーで約１×ｅ１１ａｔｍ／ｃｍ２〜約１×ｅ１２ａｔｍ／ｃｍ２の注入量のボロンを有し得る。これに対し、開示したＩ／Ｏ ＮＭＯＳＶＴに対する図１Ａの包括的Ｐ型基板注入１４０は、開示したＩ／Ｏ ＮＭＯＳトランジスタのＶＴを所望のＶＴレベルに又はそのレベル近辺まで設定するように、約３００ＫｅＶ〜約５００ＫｅＶのエネルギーで約１×ｅ１２ａｔｍ／ｃｍ２〜約１×ｅ１３ａｔｍ／ｃｍ２の注入量のボロンを有し得る。
【0020】
幾つかの実施例において、１４０での包括的Ｐ型注入により設定されたＩ／Ｏ ＮＭＯＳトランジスタのＶＴを調節するように、付加的な表面Ｐ型注入が実行されてもよい。実施例において、Ｉ／Ｏ ＮＭＯＳトランジスタの閾値電圧（ＶＴ）は、約０．２Ｖ〜約１．０Ｖ、又は約０．２Ｖ〜約０．７Ｖ、又は約０．３〜約１．０Ｖの範囲の所望のレベルまで設定及び／又は調節され得る。
【0021】
図１Ａに示すように、ロジックＰＭＯＳトランジスタ及び／又はＩ／Ｏ ＰＭＯＳトランジスタもＰ型注入を受け得るが、これらのＰ型注入は、例えば、図１Ｂ及び図１Ｃに示すように、後続のＮ型注入で補償され得る。
【0022】
実施例において、例えば、Ｉ／Ｏ ＰＭＯＳトランジスタにおけるＩ／Ｏ ＰＭＯＳＶＴ注入により、Ｉ／Ｏ ＰＭＯＳトランジスタの閾値電圧（ＶＴ）が設定及び／又は調節され得る。一実施例において、図１Ｂに示すように、フォトレジスト１５０が堆積され、ロジックＰＭＯＳトランジスタ及びＩ／Ｏ ＮＭＯＳトランジスタを覆うように、かつ、Ｉ／Ｏ ＰＭＯＳトランジスタ及びロジックＮＭＯＳトランジスタを露出するように、パターニングされる。その後、Ｉ／Ｏ ＰＭＯＳトランジスタ及びロジックＮＭＯＳトランジスタの露出された領域に、１５５でＮ型注入が適用される。その結果、従来のトリプルウェルＣＭＯＳプロセスにおいて実行されるのと同様に、ロジックＮＭＯＳトランジスタ内にディープＮウェル（即ち、ＤＮウェル）が形成され得る。実施例において、ディープＮウェル注入は、軽い補償Ｎ型注入であり得、これは、その後続くロジックＮＭＯＳトランジスタにおける重いＰ型ウェル／チャネルストップ注入により補償され得る。
【0023】
従来のように既存のＤＮウェルマスクを用いることにより、フォトレジスト１５０は更に、Ｉ／Ｏ ＰＭＯＳトランジスタにＤＮウェル形成を開口することもできる。これは、ロジックＰＭＯＳトランジスタ及びＩ／Ｏ ＮＭＯＳトランジスタだけでなく従来のＩ／Ｏ ＰＭＯＳトランジスタもフォトレジスト５０により覆われ、ロジックＮＭＯＳトランジスタ内にＤＮウェルを形成するようにロジックＮＭＯＳ領域のみを露出させる、図２Ｂに示す対応する従来の製造工程とは異なる。
【0024】
本明細書に開示するように、ディープＮウェル注入は、Ｉ／Ｏ ＰＭＯＳトランジスタのＶＴを所望のＶＴレベルまで設定するためのＩ／Ｏ ＰＭＯＳＶＴ注入であり得る。例えば、ディープＮウェル注入は、約５００ＫｅＶ〜約７００ＫｅＶの範囲のエネルギーで１×ｅ１３ａｔｍ／ｃｍ２〜約２×ｅ１３ａｔｍ／ｃｍ２の範囲の量で実行され得る。ＤＮウェル注入は、Ｉ／Ｏ ＰＭＯＳトランジスタを所望のＶＴまで設定するのに充分であるよう選択され得る。一方、このＤＮウェル注入は、Ｉ／Ｏ ＮＭＯＳトランジスタ、ロジックＰＭＯＳトランジスタ、及び／又はロジックＮＭＯＳトランジスタを含むチップ内の他のトランジスタの閾値電圧に全く又はわずかしか影響を与えないよう充分に軽く選択され得る。例えば、Ｉ／Ｏ ＰＭＯＳトランジスタ及びロジックＮＭＯＳトランジスタ（図１Ｂ参照）内にＤＮウェルを形成するために用いられる注入量は、その後ロジックＮＭＯＳトランジスタ内にＰウェル及び／又はＰチャネル（図１Ｄ参照）を形成するための注入量により著しく低くし得る。具体的には、図１Ｄに関連して後に説明するように、ロジックＮＭＯＳ基板内の後続のＰウェル形成は、約５×ｅ１２ａｔｍ／ｃｍ２又はそれ以上の注入量を用いることができる。
【0025】
幾つかの実施例において、図１ＢのＤＮウェル注入により設定されるＩ／Ｏ ＰＭＯＳトランジスタのＶＴを調節するように、付加的な表面Ｎ型注入が実行され得る。実施例において、Ｉ／Ｏ ＰＭＯＳトランジスタの閾値電圧（ＶＴ）は、約−０．２Ｖ〜約−１．０Ｖ、又は−０．２Ｖ〜約−０．７Ｖ、又は−０．３Ｖ〜約−１．０Ｖの範囲の所望のレベルまで設定及び／又は調節され得る。
【0026】
このようにして、Ｉ／Ｏ ＮＭＯＳトランジスタ及びＩ／Ｏ ＰＭＯＳトランジスタの各々のための閾値電圧ＶＴは、如何なる付加的なマスクを用いることなく、望ましいレベルまで設定及び／又は調節され得る。各々適切なＶＴを備えたＩ／Ｏ ＮＭＯＳトランジスタ及びＩ／Ｏ ＰＭＯＳトランジスタはその後、開示したデュアル供給電圧ＣＭＯＳデバイスのその後の形成の間、マスクされ得る。このように、ロジックトランジスタの形成及びＶＴ制御は、Ｉ／Ｏトランジスタから離され得る。例えば、従来のマスキング及び注入プロセスにより、但し、例示として図１Ｃ〜図１Ｄに示すように、Ｉ／Ｏトランジスタがマスクされた状態で、ロジックＮＭＯＳ及びＰＭＯＳトランジスタ内にチャネル及びウェルを形成することができる。
【0027】
図１Ｃにおいて、フォトレジスト１５０を取り除いた後、別のフォトレジスト１６０が堆積され得、例えば、Ｉ／Ｏ ＮＭＯＳトランジスタ、Ｉ／Ｏ ＰＭＯＳトランジスタ、及びロジックＮＭＯＳトランジスタを覆うようにパターニングされる。フォトレジスト１６０は、ロジックＰＭＯＳトランジスタのＰ領域において標準的なＮウェルパターニングを実行するように、ロジックＰＭＯＳトランジスタを露出させることができる。
【0028】
図２Ｃに示される従来の方式と比較されるように、ロジックＰＭＯＳトランジスタを形成するために標準のＮウェルパターニングが実行されるとき、フォトレジスト６０によりＩ／Ｏ ＰＭＯＳトランジスタもＮウェル注入に晒される。
【0029】
図１Ｄにおいて、図１ＣのＮウェルパターニングのためのフォトレジスト１６０を取り除いた後、第３のフォトレジスト１７０が堆積され得、例えば、Ｉ／Ｏ ＮＭＯＳトランジスタ、Ｉ／Ｏ ＰＭＯＳトランジスタ、及びロジックＰＭＯＳトランジスタを覆うようにパターニングされ得る。フォトレジスト１７０は、ロジックＮＭＯＳトランジスタ内のディープＮウェル領域において標準的なＰウェルパターニングを実行するようにロジックＮＭＯＳを露出させることができる。
【0030】
比較のため、図２Ｄに示すフォトレジスト７０を用いることにより従来のロジックＮＭＯＳトランジスタにおいてＰウェルパターニングが実行されるとき、Ｉ／Ｏ ＮＭＯＳトランジスタもＰウェル注入に晒される。Ｉ／Ｏ ＮＭＯＳトランジスタのこの露出は、既に設定又は調節されたＩ／Ｏ ＮＭＯＳトランジスタの閾値電圧に影響を及ぼし得る。
【0031】
実施例では、開示されるデュアル電源ＣＭＯＳデバイスの形成を完了するため、酸化物層１３０のロジックトランジスタに関連する部分がその後エッチングにより除かれる。ゲート誘電体、酸化物又は窒化された酸化物のいずれか、が成長され得る。ポリシリコン又は金属ゲートがその後形成され得る。一般的に、全てのゲートがポリシリコンの単一層であってよいが、ＰＭＯＳ及びＮＭＯＳゲートを形成するために、異なってドープされた層を用いることができる。
【0032】
実施例において、トランジスタの形成は、当業者に知られているように、チャネル注入、側壁スペーサ形成、ソース／ドレイン注入、ゲート上及びソース／ドレインエリア上のシリサイド形成、誘電体の堆積及び／又はメタライゼーションなどを含むよう継続され得る。
【0033】
実施例では、Ｎ型注入又はＮウェル形成は、例えば、リン、シリコン、ゲルマニウム、セレン、硫黄、及び／又はテルルを含む種々のドーパントを用いることができ、Ｐ型注入又はＰウェル形成は、例えば、ボロン、ベリリウム、ストロンチウム、バリウム、亜鉛、及び／又はマグネシウムを含むドーパントを用いることができる。その他のドーパントを用いることもできる。実施例において、Ｎ型及びＰ型領域の位置及び／又は形成順は、開示したＣＭＯＳデバイスとは逆にされてもよい。
【0034】
当業者であれば、他の多くの実施例及び変形が本願の特許請求の範囲に包含されること、及び、簡潔さ或いは平易さのため、特徴又は工程は、例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明したが、説明した一つ又は複数の特徴又は工程の異なる組み合わせを有する実施例も、本明細書に包含されることが理解されるであろう。