特許 5983122 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5983122

(24)【登録日】2016年8月12日

(45)【発行日】2016年8月31日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20160818BHJP

   H01L 29/78 20060101ALI20160818BHJP

   H01L 21/8234 20060101ALI20160818BHJP

   H01L 27/088 20060101ALI20160818BHJP

【ＦＩ】

   H01L29/78 301D

   H01L27/08 102C

【請求項の数】10

【全頁数】27

(21)【出願番号】特願2012-158405(P2012-158405)

(22)【出願日】2012年7月17日

(65)【公開番号】特開2014-22487(P2014-22487A)

(43)【公開日】2014年2月3日

【審査請求日】2015年4月2日

(73)【特許権者】

【識別番号】308014341

【氏名又は名称】富士通セミコンダクター株式会社

(74)【代理人】

【識別番号】100087479

【弁理士】

【氏名又は名称】北野 好人

(72)【発明者】

【氏名】小野田 道広

【審査官】 小堺 行彦

(56)【参考文献】

【文献】 特開２０１０−１４７１８１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００７／００９０４５４（ＵＳ，Ａ１）

【文献】 特開平０９−２８９３０５（ＪＰ，Ａ）

【文献】 特開２０１２−１０４６７８（ＪＰ，Ａ）

【文献】 特開平０９−２９３８５９（ＪＰ，Ａ）

【文献】 特開平０２−１３８７７３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

第１導電型の半導体基板と、
前記半導体基板内に形成された、前記第１導電型と反対の第２導電型の第１領域と、
前記第１領域内に形成された前記第１導電型の第２領域と、
前記第２領域内に形成された前記第２導電型のソース領域と、
前記第２領域内に形成された前記第１導電型のタップ領域と、
前記第１領域内に形成された前記第２導電型のドレイン領域と、
前記第１領域と前記第２領域との境界の、前記ドレイン領域側の一部を有する第１接合部と、
前記第１接合部とは異なる位置の、前記第１領域と前記第２領域との境界の一部を有する第２接合部と、
前記第１接合部の上方に形成されたゲート電極と、
前記第２接合部の上方に形成され、前記ソース領域、前記タップ領域、前記ドレイン領域及び前記ゲート電極から電気的に独立した導電体とを有し、
前記半導体基板、前記第１領域、前記第２領域及び前記導電体によるトランジスタがオフするように前記ソース領域、前記タップ領域、前記ドレイン領域、前記半導体基板及び前記導電体に電圧が印加される
ことを特徴とする半導体装置。

【請求項2】

請求項１記載の半導体装置において、
前記導電体は、前記半導体基板に電気的に接続されている
ことを特徴とする半導体装置。

【請求項3】

請求項１記載の半導体装置において、
前記ゲート電極は、第１の幅を有し、
前記導電体は、前記第１の幅よりも太い第２の幅を有する
ことを特徴とする半導体装置。

【請求項4】

請求項１記載の半導体装置において、
前記ゲート電極及び前記導電体は、前記第２領域を囲むように環状に配置されている
ことを特徴とする半導体装置。

【請求項5】

請求項１記載の半導体装置において、
前記導電体は、前記ゲート電極の近傍に位置する第１の部分と、前記第１の部分に接続された第２の部分とを有し、
前記第１の部分の幅は、前記第２の部分の幅よりも細い
ことを特徴とする半導体装置。

【請求項6】

請求項１記載の半導体装置において、
前記導電体は、素子分離絶縁膜を介して前記第２接合部の上方に形成されている
ことを特徴とする半導体装置。

【請求項7】

請求項１記載の半導体装置において、
前記ソース領域は、前記第１接合部から第１の距離を離れて位置し、
前記ドレイン領域は、前記第１接合部から前記第１の距離よりも長い第２の距離を離れて位置している
ことを特徴とする半導体装置。

【請求項8】

請求項１記載の半導体装置において、
前記ゲート電極と前記導電体とは、同一の材料により形成されている
ことを特徴とする半導体装置。

【請求項9】

請求項１記載の半導体装置において、
前記半導体基板及び前記導電体に第１の電圧が印加され、
前記第２領域に前記第１の電圧よりも低い第２の電圧が印加され、
前記第１領域に前記第２の電圧よりも高い第３の電圧が印加される
ことを特徴とする半導体装置。

【請求項10】

請求項９記載の半導体装置において、
前記第３の電圧は、前記第１の電圧に等しい
ことを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

高電圧で動作するトランジスタの一つとして、横方向二重拡散型ＭＯＳトランジスタ（ＬＤＭＯＳトランジスタ：lateral double-diffused metal-oxide-semiconductor transistor）が知られている。ＬＤＭＯＳトランジスタは、ドレイン拡散層と同一導電型の低濃度の拡散層（ドリフト領域）をゲート電極とドレイン拡散層との間に配置してドレイン−ゲート間の電界強度を緩和し、ドレイン耐圧を向上したトランジスタである。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００９−１７０４６８号公報

【特許文献2】特開２０１１−０９６９６７号公報

【特許文献3】特開２０１２−１０４６７８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、ＬＤＭＯＳトランジスタでは、その構造、例えば基板内に含まれる拡散層とゲート電極との配置関係や、使用態様によっては、所望の耐圧を確保することができない場合があった。そのため、そのような構造のトランジスタ及びそのような構造のトランジスタを含む装置の性能低下を招く虞があった。

【0005】

本発明の目的は、様々な使用目的において所望の耐圧を実現しうるＬＤＭＯＳトランジスタを有する高性能の半導体装置を提供することにある。

【課題を解決するための手段】

【0006】

実施形態の一観点によれば、第１導電型の半導体基板と、前記半導体基板内に形成された、前記第１導電型と反対の第２導電型の第１領域と、前記第１領域内に形成された前記第１導電型の第２領域と、前記第２領域内に形成された前記第２導電型のソース領域と、前記第２領域内に形成された前記第１導電型のタップ領域と、前記第１領域内に形成された前記第２導電型のドレイン領域と、前記第１領域と前記第２領域との境界の、前記ドレイン領域側の一部を有する第１接合部と、前記第１接合部とは異なる位置の、前記第１領域と前記第２領域との境界の一部を有する第２接合部と、前記第１接合部の上方に形成されたゲート電極と、前記第２接合部の上方に形成され、前記ソース領域、前記タップ領域、前記ドレイン領域及び前記ゲート電極から電気的に独立した導電体とを有し、前記半導体基板、前記第１領域、前記第２領域及び前記導電体によるトランジスタがオフするように前記ソース領域、前記タップ領域、前記ドレイン領域、前記半導体基板及び前記導電体に電圧が印加される半導体装置が提供される。

【発明の効果】

【0007】

開示の半導体装置によれば、ドレイン耐圧を向上するとともに、負耐圧の低下をも抑制することができる。これにより、一般的なＬＤＭＯＳトランジスタとしての使用のほか、負耐圧ＬＤＭＯＳトランジスタとしての使用など、幅広い使用目的において所望の耐圧を実現することができ、半導体装置の性能の向上を図ることができる。

【図面の簡単な説明】

【0008】

【図1】図１は、一実施形態による半導体装置の構造を示す平面図（その１）である。

【図2】図２は、一実施形態による半導体装置の構造を示す概略断面図である。

【図3】図３は、第１参考例による半導体装置の構造を示す平面図及び断面図である。

【図4】図４は、ドリフト長、ドレイン耐圧及びＲｏｎ・Ａの関係を示すグラフである。

【図5】図５は、ドレイン耐圧のドリフト長依存性をシミュレーションした結果と実測した結果を示すグラフである。

【図6】図６は、シミュレーションに用いた二次元断面構造を示す図である。

【図7】図７は、第１参考例による半導体装置におけるブレークダウン時の空乏層の広がりを説明する図である。

【図8】図８は、第２参考例による半導体装置の構造を示す平面図及び断面図である。

【図9】図９は、第２参考例による半導体装置におけるブレークダウン時の空乏層の広がりを説明する図（その１）である。

【図10】図１０は、第２参考例による半導体装置におけるブレークダウン時の空乏層の広がりを説明する図（その２）である。

【図11】図１１は、負耐圧ｎチャネル型ＬＤＭＯＳトランジスタを用いた回路の例を示す図である。

【図12】図１２は、第２参考例による半導体装置における課題を説明する図である。

【図13】図１３は、一実施形態による半導体装置の効果を説明する図である。

【図14】図１４は、一実施形態による半導体装置の構造を示す平面図（その２）である。

【図15】図１５は、一実施形態による半導体装置の構造を示す平面図（その３）である。

【図16】図１６は、一実施形態、第１参考例及び第２参考例による半導体装置のドレイン耐圧と負耐圧を示すグラフである。

【図17】図１７は、一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。

【図18】図１８は、一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。

【図19】図１９は、一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。

【図20】図２０は、一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。

【図21】図２１は、一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。

【図22】図２２は、一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。

【図23】図２３は、一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。

【図24】図２４は、一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。

【図25】図２５は、一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。

【図26】図２６は、一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。

【図27】図２７は、一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。

【図28】図２８は、一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。

【図29】図２９は、一実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。

【図30】図３０は、一実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。

【図31】図３１は、一実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。

【図32】図３２は、一実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。

【図33】図３３は、一実施形態の変形例による半導体装置の構造を示す平面図である。

【図34】図３４は、図１５のレイアウトによる効果を説明する図（その１）である。

【図35】図３５は、図１５のレイアウトによる効果を説明する図（その２）である。

【図36】図３６は、図１５のレイアウトによる効果を説明する図（その３）である。

【発明を実施するための形態】

【0009】

一実施形態による半導体装置及びその製造方法について図１乃至図３６を用いて説明する。

【0010】

はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。

【0011】

図１は、本実施形態による半導体装置の構造を示す平面図である。図２は、本実施形態による半導体装置の構造を示す概略断面図である。図２（ａ）は図１のＡ−Ａ′線断面図であり、図２（ｂ）は図１のＢ−Ｂ′線断面図である。

【0012】

はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。

【0013】

図１は本実施形態による半導体装置の構造を示す平面図であり、図２（ａ）は図１のＡ−Ａ′線断面図であり、図２（ｂ）は図１のＢ−Ｂ′線断面図である。

【0014】

シリコン基板１０の表面から所定の深さの領域には、ｎ型ドリフト領域１８が形成されている。ｎ型ドリフト領域１８内の、シリコン基板１０の表面からｎ型ドリフト領域１８の底面よりも浅い領域には、ｐ型ボディ領域２６が形成されている。ｐ型ボディ領域２６の底面及び側面は、ｎ型ドリフト領域１８により囲まれている。ｎ型ドリフト領域１８とｐ型ボディ領域２６の側面との間には、ｐｎ接合部１０２が形成されている。また、ｎ型ドリフト領域１８とｐ型ボディ領域２６の底面の間には、ｐｎ接合部１０４が形成されている。ｎ型ドリフト領域１８よりも外側の領域には、ｎ型ドリフト領域１８を囲うように配置された環状のｐウェル２８が、ｎ型ドリフト領域１８から離間して形成されている。

【0015】

シリコン基板１０の表面部には、活性領域２０ａ，２０ｂ，２０ｃ，２０ｄを画定する素子分離絶縁膜２０が形成されている。活性領域２０ａは、ｎ型ドリフト領域１８が形成された領域のシリコン基板１０の一部を露出するように形成されている。活性領域２０ｂは、ｐｎ接合部１０２上方の一部の領域を露出するように形成されている。活性領域２０ｃは、ｐ型ボディ領域２６が形成された領域のシリコン基板１０の一部を露出するように形成されている。活性領域２０ｄは、ｐウェル２８が形成された領域のシリコン基板１０を環状に露出するように形成されている。活性領域２０ｂは、活性領域２０ａと活性領域２０ｃとの間に位置している。

【0016】

活性領域２０ｂ上には、ゲート絶縁膜３２を介してゲート電極３６が形成されている。ゲート電極３６は、活性領域２０ｂ内に位置するｐｎ接合部１０２上方を覆うように形成されている。活性領域２０ｂ内のｐ型ボディ領域２６の一部はゲート電極３６により覆われておらず、この領域の活性領域２０ｂの表面部には、ｎ型ソース領域６０が形成されている。活性領域２０ａの表面部には、ｎ型ドレイン領域５８が形成されている。活性領域２０ｃの表面部には、ｐ型タップ領域６２が形成されている。活性領域２０ｄの表面部には、ｐ型コンタクト領域６４が形成されている。

【0017】

ｐｎ接合部１０２の上方であって、ゲート電極３６により覆われていない領域上には、素子分離絶縁膜２０を介して導電体パターン３８が形成されている。すなわち、平面的にみて環状をなすｐｎ接合部１０２の上方には、ゲート電極３６と導電体パターン３８とがこれらによって環状をなすように配置されている。ゲート電極３６と導電体パターン３８とは、電気的に分離されている。

【0018】

このように、本実施形態による半導体装置は、ｎ型ドリフト領域１８、ｐ型ボディ領域２６、ｎ型ドレイン領域５８、ｎ型ソース領域６０、ｐ型タップ領域６２、ゲート電極３６、導電体パターン３８等を含むｎチャネル型ＬＤＭＯＳトランジスタである。

【0019】

ｎチャネル型ＬＤＭＯＳトランジスタが形成されたシリコン基板１０上には、層間絶縁膜７４が形成されている。層間絶縁膜７４上には、層間絶縁膜７４に埋め込まれたコンタクトプラグ７６を介してｎチャネル型ＬＤＭＯＳトランジスタの各端子に接続された配線層７８が形成されている。

【0020】

導電体パターン３８は、図１に示すように、配線７８、ｐ型コンタクト領域６４等を介して、ｐウェル２８に電気的に接続されている。また、ｎ型ソース領域６０とｐ型タップ領域６２とは、図２に示すように、配線層７８によって互いに接続されている。

【0021】

本実施形態による半導体装置では、例えば、ｐ型タップ領域６２及びｎ型ソース領域６０が負側の電源電圧Ｖｓｓに接続される。そして、ゲート電極３６とｎ型ソース領域６０の間に、例えば比較的低い正の電圧Ｖｇｓが印加され、ｎ型ドレイン領域５８に比較的高い電圧Ｖｄｓが印加される。ゲート電極３６に閾値電圧Ｖｔｈ以上の電圧Ｖｇｓを印加することで、ｎ型ソース領域６０からｎ型ドレイン領域５８に電子が流れるようになる。電子の伝播経路となるｎ型ドリフト領域５８を比較的低い不純物濃度としておくことで、ｎ型ドリフト領域１８内に空乏層が広がり、ｎ型ドレイン領域５８に高電圧が印加できるようになる。

【0022】

ｎ型ドレイン領域５８に印加できる電圧の上限（ドレイン耐圧）には、例えば、ｎ型ドリフト領域１８とｐ型ボディ領域２６との間の接合耐圧が影響する。この接合耐圧の値には、空乏層の幅が影響し、空乏層の幅には、ｎ型ドリフト領域１８の不純物濃度及びｐ型ボディ領域２６（ｐｎ接合部１０２）からｎ型ドレイン領域５８までの距離（ドリフト長）Ｄが影響する。すなわち、ｎ型ドリフト領域１８を低濃度化し、ドリフト長Ｄを長くするほど、ｎ型ドレイン領域５８に高電圧を印加できるようになる。ただし、このようにｎ型ドリフト領域１８を低濃度化し、ドリフト長Ｄを長くした場合には、トランジスタのオン抵抗Ｒｏｎが増加するため、例えば、そのような点を考慮してドリフト長Ｄ、ｎ型ドリフト領域１８の濃度が設定される。

【0023】

また、本実施形態による半導体装置では、ゲート電極３６、ｐ型タップ領域６２、ｎ型ソース領域６０及びｎ型ドレイン領域５８のいずれにも高電圧が印加される場合がある。その場合、ｐ型ボディ領域２６とシリコン基板１０との間のパンチスルーをｎ型ドリフト領域１８が抑制する。ただし、ｎ型ドリフト領域１８が低濃度化するほどパンチスルーは生じ易くなる（パンチスルー耐圧が低下する）ため、例えば、ドレイン耐圧、オン抵抗Ｒｏｎのほか、そのような点も考慮してｎ型ドリフト領域１８の濃度が設定される。

【0024】

なお、ここでは、ｎ型ドレイン領域５８及びｎ型ソース領域６０を、それぞれ別個の活性領域２０ａ，２０ｂ内に設け、ｎ型ドレイン領域５８とｎ型ソース領域６０との間に素子分離絶縁膜２０を設ける場合を例示している。これにより、ゲート電極３６の端でのゲート絶縁膜３２の破壊が抑制される等の効果が得られる。半導体装置の動作条件、ドリフト長Ｄ、ｎ型ドリフト領域１８の濃度等によっては、必ずしも、このようにｎ型ドレイン領域５８とｎ型ソース領域６０との間に素子分離絶縁膜２０を設けることを要しない。その場合、ｎ型ドレイン領域５８、ｎ型ソース領域６０、並びに、ｎ型ドレイン領域５８とｎ型ソース領域６０との間のｎ型ドリフト領域１８及びｐ型ボディ領域２６を露出する活性領域が設けられる。その活性領域では、ｎ型ドリフト領域１８とｐ型ボディ領域２６とのｐｎ接合部１０２に沿ってゲート電極３６が設けられ、ｎ型ドリフト領域１８内にゲート電極３６から離間してｎ型ドレイン領域５８が設けられ、ｐ型ボディ領域２６内にｎ型ソース領域６０が設けられる。

【0025】

また、ここでは、ｎ型ソース領域６０及びｐ型タップ領域６２を、それぞれ別個の活性領域２０ｂ，２０ｃ内に設ける場合を例示しているが、必ずしも、ｎ型ソース領域６０及びｐ型タップ領域６２の間に素子分離絶縁膜２０を設けることは要しない。ｎ型ソース領域６０及びｐ型タップ領域６２は、同じ活性領域に形成してもよい。

【0026】

上述のように、本実施形態による半導体装置では、ｎ型ドリフト領域１８とｐ型ボディ領域２６との間のｐｎ接合部１０２の上方を覆うようにゲート電極３６及び導電体パターン３８を環状に配置している。本実施形態による半導体装置では、そのような位置にゲート電極３６及び導電体パターン３８を設けることによって、高耐圧化が図られている。以下、この点について、より詳細に説明する。

【0027】

そこで、まず比較のため、上記のような導電体パターン３８を有しない半導体装置として、第１参考例による半導体装置について、図３乃至図７を用いて説明する。

【0028】

図３は、第１参考例による半導体装置の構造を示す平面図及び断面図である。図４は、ドリフト長、ドレイン耐圧及びＲｏｎ・Ａの関係を示すグラフである。図５は、ドレイン耐圧のドリフト長依存性をシミュレーションした結果と実測した結果を示すグラフである。図６は、シミュレーションに用いた二次元断面構造を示す図である。図７は、第１参考例による半導体装置におけるブレークダウン時の空乏層の広がりを説明する図である。

【0029】

図３は、第１参考例による半導体装置の構造を示す図である。図３（ａ）は平面図であり、図３（ｂ）は図３（ａ）のＡ−Ａ′線断面図である。

【0030】

第１参考例による半導体装置は、図３に示すように、導電体パターン３８を有していない点で、図１及び図２に示した本実施形態による半導体装置１０と相違している。

【0031】

高耐圧トランジスタの特性を決める要素には、前述のようなドレイン耐圧のほか、トランジスタのオン抵抗Ｒｏｎと占有面積Ａとの積で表される値（Ｒｏｎ・Ａ）がある。オン抵抗Ｒｏｎとは、ドレインに０．１Ｖ程度の小さな電圧を与え、このドレイン電圧を、ゲートをオンしたときにドレインに流れる電流で割った値である。Ｒｏｎ・Ａが小さいほど、トランジスタの特性は良い。このＲｏｎ・Ａは、例えば、ドリフト長Ｄに応じて変化し、ドリフト長Ｄが長いほど、オン抵抗Ｒｏｎは大きくなり、占有面積Ａも大きくなる。即ち、ドリフト長Ｄ、ドレイン耐圧、Ｒｏｎ・Ａの間には、図４に示すような関係が成立し得る。図４に示した関係の場合、ドリフト長Ｄを長くしてドレイン耐圧を高くするとＲｏｎ・Ａが大きくなり、ドリフト長Ｄを短くしてＲｏｎ・Ａを小さくするとドレイン耐圧が低くなる。高耐圧トランジスタの回路設計時には、例えば、このような関係を考慮して、所望の特性が決められる。

【0032】

図４の関係によれば、図３に示した半導体装置の場合にも、ドリフト長Ｄを長くするに従い、ドレイン耐圧が高くなることが予想される。しかし、実際の図３に示したような半導体装置の構造では、ドリフト長Ｄが所定長さ以上になると、ドレイン耐圧がドリフト長Ｄに応じて高くならない場合がある。

【0033】

図５に、ドレイン耐圧のドリフト長依存性をシミュレーションした結果と実測した結果を示す。シミュレーションは、いわゆるＴＣＡＤ（Technology Computer Aided Design）を用い、図６に示す二次元断面構造について行った。実測は、図３に示したような半導体装置を実際に作製して行った。

【0034】

図５に示すように、図６の二次元断面構造を用いたシミュレーションは、ドリフト長Ｄを長くするに従い、ドレイン耐圧が高くなることを示している。一方、実際に作製した半導体装置を用いた実測では、ドリフト長Ｄが１．５μｍ程度までは、その長さに応じてドレイン耐圧が上昇するが、それより長い場合には、ドレイン耐圧が４０Ｖ程度でほぼ一定の値となっている。このように、実際に作製した半導体装置では、ドリフト長Ｄを所定値以上に長くしても、４０Ｖ程度よりも高いドレイン耐圧を得ることができない。これには以下のような理由が考えられる。

【0035】

図７は第１参考例による半導体装置におけるブレークダウン時の空乏層の広がりを説明する図である。図７（ａ）は平面図であり、図７（ｂ）は図７（ａ）のＡ−Ａ′線断面図であり、図７（ｃ）は図７（ａ）のＢ−Ｂ′線断面図である。また、図７では、空乏層端Ｅを点線で模式的に図示している。

【0036】

ここでは、ドリフト長Ｄが３．０μｍであり、ゲート電極３６、ｎ型ソース領域６０、ｐ型タップ領域６２及びシリコン基板１０への印加電圧が０Ｖであり、ｎ型ドレイン領域５８への印加電圧がドレイン耐圧の値である場合を想定している。ドリフト長Ｄの３μｍは、図５に示したように、シミュレーションでは耐圧が５５Ｖ以上あるが、実測では４０Ｖ程度しか得られていない長さに相当する。

【0037】

ゲート電極３６が配置されている部分には、図７（ａ）及び図７（ｂ）に示すように、ゲート電極３６に沿って幅（空乏層幅）Ｗａの空乏層が広がる。これは、ゲート電極３６に０Ｖが印加されているためである。一方、ゲート電極３６が配置されていない部分には、図７（ｃ）に示すように、ｎ型ドリフト領域１８とｐ型ボディ領域２６の濃度で決まってくる幅（空乏層幅）Ｗｂの空乏層が広がる。この図７に示す例では、空乏層幅Ｗａが空乏層幅Ｗｂよりも広くなっている。

【0038】

ブレークダウンは、空乏層が狭い部分で発生し易い。空乏層が狭い部分の方が、電界が高くなるためである。したがって、第１参考例による半導体装置では、より狭い空乏層幅Ｗｂの部分でブレークダウンが発生し易い。空乏層幅Ｗｂの部分は、空乏層幅Ｗａの部分とは異なり、耐圧がドリフト長Ｄに依存せず、ｎ型ドリフト領域１８とｐ型ボディ領域２６の濃度で決まってくる部分である。この空乏層幅Ｗｂの部分の耐圧が４０Ｖ程度であったために、実測の条件では、図５に示したように、ドリフト長Ｄを所定値以上に長くしても、トランジスタとしての耐圧が４０Ｖ程度で一定となり、それ以上は上昇しなくなると考えられる。

【0039】

空乏層幅Ｗａの部分の、ｎ型ドリフト領域１８側の空乏層端Ｅは、ｎ型ドレイン領域５８によって広がりが抑えられるため、ドリフト長Ｄが短く、空乏層幅Ｗａが空乏層幅Ｗｂよりも狭くなる場合がある。この場合、ドレイン耐圧は、ドリフト長Ｄに依存する。図５に示した実測データのうち、ドリフト長Ｄが１．５μｍ未満のときに見られる傾向がこれに該当し、ドレイン耐圧がドリフト長Ｄの増加に伴って上昇している。

【0040】

図５に示したシミュレーションでドレイン耐圧がドリフト長Ｄに依存したのは、このシミュレーションが図６に示したような二次元断面構造についてのものであるためである。すなわち、図７に示したようなトランジスタ部以外の空乏層幅Ｗｂの部分、つまり、ゲート電極３６が配置されていない領域の、ｎ型ドリフト領域１８とｐ型ボディ領域２６との間のｐｎ接合部１０２が、シミュレーションする構造内に含まれていなかったためである。

【0041】

次に、更に比較のため、ｎ型ドリフト領域１８とｐ型ボディ領域２６との間のｐｎ接合部１０２に沿って、環状のゲート電極３６を設けた半導体装置として、第２参考例による半導体装置について、図８乃至図１２を用いて説明する。

【0042】

図８は、第２参考例による半導体装置の構造を示す平面図及び断面図である。図９及び図１０は、第２参考例による半導体装置におけるブレークダウン時の空乏層の広がりを説明する図である。図１１は、負耐圧ｎチャネル型ＬＤＭＯＳトランジスタを用いた回路の例を示す図である。図１２は、第２参考例による半導体装置における課題を説明する図である。

【0043】

図８は、第２参考例による半導体装置の構造を示す図である。図８（ａ）は平面図であり、図８（ｂ）は図８（ａ）のＡ−Ａ′線断面図である。

【0044】

第２参考例による半導体装置は、図８に示すように、ゲート電極３６がｐｎ接合部１０２に沿って環状に配置されている点で、図１及び図２に示した本実施形態による半導体装置１０と相違している。

【0045】

図９は、第２参考例による半導体装置におけるブレークダウン時の空乏層の広がりを説明する図である。図９（ａ）は平面図であり、図９（ｂ）は図９（ａ）のＡ−Ａ′線断面図であり、図９（ｃ）は図９（ａ）のＢ−Ｂ′線断面図である。また、図９では、空乏層端Ｅを点線で模式的に図示している。

【0046】

ここでは、ゲート電極３６、ｎ型ソース領域６０、ｐ型タップ領域６２及びシリコン基板１０への印加電圧が０Ｖであり、ｎ型ドレイン領域５８への印加電圧がドレイン耐圧の値である場合を想定している。

【0047】

ｐｎ接合部１０２に沿って環状のゲート電極３６を設けることにより、ｎ型ドレイン領域５８とｎ型ソース領域６０とが対向していない部分に生じる空乏層幅Ｗｂが、第１参考例による半導体装置のように島状のゲート電極３６を設けていた場合に比べて広くなる。すなわち、第２参考例による半導体装置では、トランジスタ部以外の部分にも、トランジスタ部に生じる空乏層の幅Ｗａと同等の幅Ｗｂの空乏層が広がるようになる。これは、そのようなトランジスタ部以外の部分にも、０Ｖに印加された環状のゲート電極３６が配置され、その電界により、ｎ型ドリフト領域１８とｐ型ボディ領域２６との濃度で決まる空乏層幅以上に空乏層が広がるためである。

【0048】

このように第２参考例による半導体装置では、環状のゲート電極３６を設けることにより、ｐｎ接合部１０２の周囲の空乏層を広げ、空乏層幅が部分的に狭くなるのを抑え、ｐｎ接合部１０２の周囲でブレークダウンが発生するのを抑えることが可能になる。そのため、上記の第１参考例による半導体装置のような構造に比べて、ドレイン耐圧を向上させることが可能になる。

【0049】

ここで、第２参考例による半導体装置のゲート電極３６の幅について、更に述べる。

【0050】

図９に示すように、ｎ型ドレイン領域５８とｎ型ソース領域６０とに挟まれた部分のゲート電極３６の、ｐ型ボディ領域２６からゲート電極３６の外周部までの幅をＬａとする。また、それ以外の部分のゲート電極３６の、ｐ型ボディ領域２６からゲート電極３６の外周部までの幅をＬｂとする。

【0051】

図９には、Ｌａ＝Ｌｂとなるようにゲート電極３６を設けた場合を例示している。Ｌａ＝Ｌｂとなるようにゲート電極３６を設けた場合には、ｎ型ドレイン領域５８とｎ型ソース領域６０とが対向しているトランジスタ部の空乏層幅Ｗａと、トランジスタ部以外の部分の空乏層幅Ｗｂとを、同等にすることが可能になる。そのため、ｐｎ接合部１０２の周囲で空乏層幅が部分的に狭くなるのを抑えることができ、ブレークダウンの発生を抑えることができる。

【0052】

また、ゲート電極３６は、次の図１０に示すように、Ｌａ＜Ｌｂとなるように設けることもできる。

【0053】

図１０は、第２参考例による半導体装置の別例を示す図であって、図１０（ａ）は平面図であり、図１０（ｂ）は図１０（ａ）のＡ−Ａ′線断面図であり、図１０（ｃ）は図１０（ａ）のＢ−Ｂ′線断面図である。

【0054】

図１０には、ブレークダウン時の空乏層の広がりを併せて図示している。ここでは、ゲート電極３６、ｎ型ソース領域６０、ｐ型タップ領域６２及びシリコン基板１０への印加電圧が０Ｖであり、ｎ型ドレイン領域５８への印加電圧がドレイン耐圧の値である場合を想定している。図１０では、空乏層端Ｅを点線で模式的に図示している。また、図１０（ａ）では、便宜上、素子分離領域２０の図示を省略し、また、ゲート電極３６及びゲート絶縁膜３２の下のｐｎ接合部１０２を実線で図示している。

【0055】

図１０に示す半導体装置のように、環状のゲート電極３６は、Ｌａ＜Ｌｂとなるように設計してもよい。この場合、ｎ型ドレイン領域５８とｎ型ソース領域６０との間の部分、すなわちトランジスタ部の空乏層幅Ｗａは、それ以外の部分の空乏層幅Ｗｂよりも狭くなる。そのため、ｐｎ接合部１０２の周囲においては、トランジスタ部が、それ以外の部分に比べて、より低い電圧でブレークダウンし易くなる。つまり、ゲート電極３６を、Ｌａ＜Ｌｂとなるように設計すれば、トランジスタのドレイン耐圧が、そのドリフト長Ｄによって変化するようになり、回路設計時には、ドレイン耐圧を、ドリフト長Ｄを用いて見積もることが可能になる。

【0056】

なお、ここではゲート電極３６をＬａ＝Ｌｂとする場合、及びＬａ＜Ｌｂとする場合について述べたが、Ｌａ＞Ｌｂとなるようにゲート電極３６を設けることも可能である。ゲート電極３６をＬａ＞Ｌｂとする場合であっても、ゲート電極３６を環状としない場合に比べれば、トランジスタ部以外の部分の空乏層幅Ｗｂを広げることができるため、ブレークダウンの発生を抑えることが可能になる。

【0057】

ところで、一般的なｎチャネル型ＬＤＭＯＳトランジスタの使用態様ではｐ型ボディ領域２６にシリコン基板１０よりも負の電圧が印加されることはないが、このような電圧関係となる回路構成でｎチャネル型ＬＤＭＯＳトランジスタが用いられることもある。例えば図１１に示す回路では、ｎチャネル型ＬＤＭＯＳトランジスタのドレインＤに０Ｖの電圧が印加されるのに対して、ｎチャネル型ＬＤＭＯＳトランジスタのソースＳ及びバックゲートＢには−１６Ｖ〜＋１８Ｖの電圧が印加される。このような回路に用いられるｎチャネル型ＬＤＭＯＳトランジスタは、負耐圧ｎチャネル型ＬＤＭＯＳトランジスタと呼ばれることがある。

【0058】

第２参考例による半導体装置において負耐圧ｎチャネル型ＬＤＭＯＳトランジスタとしての動作を想定すると、トランジスタの各端子には例えば図１２に示すような電圧が印加される。すなわち、ゲート電極３６、ｎ型ソース領域６０及びｐ型タップ領域６２には、例えば−１６Ｖが印加され、ｎ型ドレイン領域５８及びシリコン基板１０（ｐ型コンタクト領域６４）には例えば０Ｖが印加される。

【0059】

このとき、図１２において点線で囲った部分には、シリコン基板１０をソース領域、ｐ型ボディ領域２６をドレイン領域、ｎ型ドリフト領域１８をバックゲート、ゲート電極３６をゲート電極とするｐ型寄生トランジスタ１１０が形成されている。上述のような駆動電圧を印加した場合、このｐ型寄生トランジスタ１１０のゲート電極及びドレイン領域には−１６Ｖが印加され、ソース領域及びバックゲートには０Ｖが印加されることになる。ｐ型寄生トランジスタ１１０のフィールド閾値電圧は−７Ｖ程度であることから、上記駆動電圧の印加によってｐ型寄生トランジスタ１１０がオン状態となり、シリコン基板１０とｐ型ボディ領域２６との間には電流が流れる。この結果、シリコン基板１０とｐ型ボディ領域２６との間の耐圧が低下し、ひいてはドリフト長Ｄを用いて見積もられるドレイン耐圧よりも低い印加電圧でブレークダウンが生じることになる。

【0060】

このような観点から、本実施形態による半導体装置では、第２参考例による半導体装置における環状のゲート電極を、ゲート電極として本質的に作用する活性領域２０ｂ上に延在する部分と、素子分離絶縁膜２０上に延在する部分とに分割している。すなわち、環状のゲート電極を、活性領域２０ｂ上に延在する部分に形成されたゲート電極３６と、素子分離絶縁膜２０上に延在する部分に形成された導電体パターン３８とに分割している。そして、素子分離絶縁膜２０上に延在する導電体パターン３８をシリコン基板１０に電気的に接続することで、負耐圧ｎチャネル型ＬＤＭＯＳトランジスタとして駆動する際にｐ型寄生トランジスタ１１０がオンしないようにしている。

【0061】

本実施形態による半導体装置において負耐圧ｎチャネル型ＬＤＭＯＳトランジスタとしての動作を想定すると、トランジスタの各端子には例えば図１３に示すような電圧が印加される。すなわち、ゲート電極３６、ｎ型ソース領域６０及びｐ型タップ領域６２には、例えば−１６Ｖが印加され、導電体パターン３８、ｎ型ドレイン領域５８及びシリコン基板１０（ｐ型コンタクト領域６４）には例えば０Ｖが印加される。

【0062】

このとき、図１３において点線で囲った部分のｐ型寄生トランジスタ１１０は、ゲート電極に相当する導電体パターン３８への印加電圧が０Ｖのためオン状態にはならず、シリコン基板１０とｐ型ボディ領域２６との間に電流は流れない。この結果、シリコン基板１０とｐ型ボディ領域２６との間の耐圧が低下することはなく、ドリフト長Ｄを用いて見積もられるドレイン耐圧よりも低い印加電圧でブレークダウンが生じるのを防止することができる。

【0063】

本実施形態による半導体装置を負耐圧ｎチャネル型ＬＤＭＯＳトランジスタではない通常のｎチャネル型ＬＤＭＯＳトランジスタとして動作する場合は、前述の第２参考例による半導体装置の場合と同様である。すなわち、図９及び図１０を用いて説明した第２参考例による半導体装置の効果は、本実施形態による半導体装置においても達成される。すなわち、本実施形態による半導体装置の導電体パターン３８が、第２参考例による半導体装置のゲート電極３６のうち、素子分離絶縁膜２０上に延在する部分と同様に作用する。導電体パターン３８によってトランジスタ部以外の部分の空乏層幅Ｗｂを広げることができるため、ドリフト長Ｄを用いて見積もられるドレイン耐圧よりも低い印加電圧でブレークダウンが生じるのを防止することができる。Ｌａ＜Ｌｂの関係とすることは、例えば、導電体パターン３８の幅をゲート電極３６の幅よりも広くすることにより実現できる。

【0064】

図１４及び図１５は、本実施形態による半導体装置におけるより具体的なレイアウト例を示す平面図である。図１５は、図１４の点線で囲った部分の拡大図である。図中、■はコンタクト領域である。

【0065】

図１４に示すように、ｎ型ドレイン領域５８は、第１層目の配線層７８ａを介して引き出され、第２層目の配線層８０ａに接続されている。ｎ型ソース領域６０とｐ型タップ領域６２とは、第１層目の配線層７８ｂによって引き出され且つ互いに接続され、第２層目の配線層８０ｂに接続されている。ｐ型コンタクト領域６４は、第１層目の配線層７８ｃに接続されている。配線層７８ｃは、ｐ型コンタクト領域６４に沿って環状に設けられている。ゲート電極３６は、第１層目の配線層７８ｄを介して引き出され、第２層目の配線層８０ｄに接続されている。導電体パターン３８は、配線層７８ｃに接続されている。

【0066】

ゲート電極３６と導電体パターン３８との間隙部分は、例えば図１５に示すようにレイアウトすることができる。図中、Ａは、ゲート電極３６の素子分離絶縁膜２０上へのオーバーラップ長であり、設計基準から規定され、例えば１．６μｍ程度である。図中、Ｃは、ゲート電極３６と導電体パターン３８との間隔であり、設計基準から規定され、例えば０．２６μｍ程度である。図中、Ｂは、ドレイン耐圧の観点から規定され、ドレイン耐圧を向上するためにはより長くすることが望ましい。Ｃの設計基準を満たしたうえでＢの長さを長くしてドレイン耐圧を向上するためには、図１５に示すように、ゲート電極３６に対向する導電体パターン３８の辺に段差を設け、ゲート電極３６から離間した部分の導電体パターン３８の幅を広げることが望ましい。ゲート電極３６から離間した部分の導電体パターン３８の幅Ｂは、例えば６．２μｍ程度である。

【0067】

ｎ型ドレイン領域５８とｐｎ接合部１０２との間の距離は、ｎ型ソース領域６０とｐｎ接合部１０２との間の距離よりも長くなっている。

【0068】

なお、導電体パターン３８のゲート電極３６に近接する部分には、必ずしも図１５に示すような切り欠き部分を設ける必要はなく、例えば図３３に示すように、ゲート電極３６との間隙部分から真っ直ぐ伸ばすようにしてもよい。

【0069】

ただし、導電体パターン３８のゲート電極３６に近接する部分に切り欠き部分を設けることには、以下のような効果がある。

【0070】

図３３に示すレイアウトにおいて、ゲート電極３６の幅をＷ１、導電体パターン３８の幅をＡとする（図３４参照）。ここで、ＬＤＭＯＳが配置される領域の面積（ゲート電極３６及び導電体パターン３８の外周部で規定される面積）を維持したまま、ドレイン耐圧向上のために幅Ａを所望の幅Ｂまで広げることを考慮する。この場合、図３３に示すレイアウトを維持したままであると、幅Ａを幅Ｂまで広げるに伴い、ゲート電極３６の幅Ｗ１は幅Ｗ２まで狭くしなければならない（図３５参照）。

【0071】

この点、図１５に示すレイアウトによれば、ゲート電極３６の幅Ｗ１を維持したままで導電体パターン３８の幅を幅Ｂまで広げることができ、所望のドレイン耐圧が得られるという効果を奏することができる。また、別の観点からみれば、導電体パターン３８の幅を太くしてもＬＤＭＯＳの専有面積の増加を抑制できるという効果もある。

【0072】

図１６は、上述の各構造についてドレイン耐圧及び負耐圧の測定を行った結果をまとめたグラフである。図中、◆印のプロットがドレイン耐圧ＢＶｄｓを表し、■印のプロットが負耐圧を表す。

【0073】

なお、ドレイン耐圧ＢＶｄｓは、Ｖｇ＝Ｖｓ＝Ｖｂ＝Ｖｐｓｕｂ＝０ＶとしてＶｄを０Ｖから１００Ｖまで掃引したときに、Ｉｄが１００ｎＡになるときのＶｄとして定義した。また、負耐圧は、Ｖｄ＝Ｖｐｓｕｂ＝０ＶとしてＶｇ，Ｖｓ，Ｖｂを０Ｖから−１００Ｖまで掃引したときに、Ｉｂ＋Ｉｓ＋Ｉｇが１００ｎＡとなるときのＶｂとして定義した。ここで、Ｖｇは、ゲート電極３６に印加するゲート電圧である。Ｖｓは、ｎ型ソース領域６０に印加するソース電圧である。Ｖｄは、ｎ型ドレイン領域５８を介してｎ型ドリフト領域１８に印加するドレイン電圧である。Ｖｂは、ｐ型タップ領域６２を介してｐ型ボディ領域２６に印加するバックゲート電圧である。Ｖｐｓｕｂは、ｐ型コンタクト領域６４を介してシリコン基板１０に印加する基板電圧である。Ｉｄ，Ｉｂ，Ｉｓ，Ｉｇは、それぞれ、ドレイン電流、基板電流、ソース電流、ゲート電流である。

【0074】

図１６に示すように、第１参考例による半導体装置では、ドレイン耐圧が４０Ｖ程度であり、負耐圧が−３８Ｖ程度であった。また、第２参考例による半導体装置では、ドレイン耐圧を５２Ｖ程度まで向上できる一方、負耐圧が−７Ｖ程度まで低下した。

【0075】

これに対し、本実施形態による半導体装置では、ドレイン耐圧を第２参考例による半導体装置と同等の５２Ｖ程度まで向上できることに加え、負耐圧も第１参考例による半導体装置と同等の−３７Ｖ程度に維持することができた。

【0076】

次に、本実施形態による半導体装置の製造方法について図１７乃至図３２を用いて説明する。

【0077】

図１７乃至図３２は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１７乃至図２２は、図１のＡ−Ａ′線断面に沿った工程断面図である。図２３乃至図２８は、図１のＢ−Ｂ′線断面に沿った工程断面図である。図２９乃至図３２は、周辺トランジスタの製造方法を示す工程断面図である。

【0078】

まず、ｐ型の半導体基板、例えばｐ型のシリコン基板１０上に、例えば熱酸化法により、犠牲酸化膜としてのシリコン酸化膜１２を形成する。

【0079】

次いで、フォトリソグラフィにより、ｎ型ドリフト領域１８の形成予定領域を露出するフォトレジスト膜１４を形成する。

【0080】

次いで、フォトレジスト膜１４をマスクとして、ｎ型ドリフト領域１８の形成予定領域に燐（Ｐ）や砒素（Ａｓ）等のｎ型不純物をイオン注入し、ｎ型不純物領域１６を形成する（図１７（ａ）、図２３（ａ））。例えば、燐イオンを、加速エネルギーが例えば２ＭｅＶ、注入量が例えば５×１０^１２ｃｍ^−２の条件でイオン注入し、ｎ型不純物領域１６を形成する。

【0081】

次いで、例えばアッシングにより、フォトレジスト膜１４を除去する。

【0082】

次いで、不活性雰囲気、例えば窒素雰囲気中で、例えば１１５０℃、６時間の熱処理を行いｎ型不純物領域１６の不純物を拡散及び活性化し、ｎ型ドリフト領域１８を形成する（図１７（ｂ）、図２３（ｂ））。

【0083】

次いで、ｎ型ドリフト領域１８を形成したシリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離絶縁膜２０を形成する。素子分離絶縁膜２０の深さは、特に限定されるものではないが、２００ｎｍ〜４００ｎｍ程度、例えば３００ｎｍとする。

【0084】

これにより、シリコン基板１０の表面に、素子分離絶縁膜２０により、活性領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇ，２０ｈ等を画定する（図１８（ａ）、図２４（ａ）、図２９（ａ））。なお、素子分離絶縁膜２０の形成方法は特に限定されるものではなく、ＳＴＩ法のほか、例えばＬＯＣＯＳ（LOCal Oxidation of Silicon）法を用いて形成してもよい。

【0085】

活性領域２０ａ，２０ｂ，２０ｃは、それぞれ、ｎチャネル型ＬＤＭＯＳトランジスタのｎ型ドレイン領域、ｎ型ソース領域及びチャネル領域、ｐ型タップ領域に相当し、ｎ型ドリフト領域１８内に形成される。活性領域２０ｄは、ｎチャネル型ＬＤＭＯＳトランジスタの形成領域を囲うように配置された基板タップ領域に相当する。活性領域２０ｅは、ｎ型低電圧トランジスタの形成領域に相当する。活性領域２０ｆは、ｎ型低電圧トランジスタが形成されるｐウェルのｐ型コンタクト領域に相当する。活性領域２０ｇは、ｐ型低電圧トランジスタの形成領域に相当する。活性領域２０ｈは、ｐ型低電圧トランジスタが形成されるｎウェルのｎ型コンタクト領域に相当する。

【0086】

なお、素子分離絶縁膜２０の形成後に活性領域２０ａ〜２０ｈ上を覆っている膜は、厳密にはシリコン酸化膜１２と同一ではなく、素子分離絶縁膜２０の形成の際に形成する別のシリコン酸化膜であるが、ここでは簡略化のためにシリコン酸化膜１２として説明する。

【0087】

次いで、フォトリソグラフィにより、ｐ型ボディ領域２６の形成予定領域を露出するフォトレジスト膜２２を形成する。フォトレジスト膜２２の開口部は、図１８（ｂ）及び図２４（ｂ）に示すように、活性領域２０ｃと活性領域２０ｂの一部とを含む。

【0088】

次いで、フォトレジスト膜２２をマスクとして、ｐ型ボディ領域の形成予定領域に硼素（Ｂ）等のｐ型不純物をイオン注入し、ｐ型不純物領域２４を形成する（図１８（ｂ）、図２４（ｂ））。例えば、硼素イオンを、加速エネルギーが例えば１５０ｋｅＶ〜５００ｋｅＶ、注入量が例えば１×１０^１２ｃｍ^−２〜３×１０^１３ｃｍ^−２の条件でイオン注入する。このイオン注入は、異なる加速エネルギーで複数回に分けて行ってもよい。また、トランジスタの閾値電圧制御用に、加速エネルギーが例えば５ｋｅＶ〜３０ｋｅＶ、注入量が例えば１×１０^１３ｃｍ^−２の条件でイオン注入する。

【0089】

次いで、例えばアッシングにより、フォトレジスト膜２２を除去する。

【0090】

次いで、不活性雰囲気、例えば窒素雰囲気中で、例えば１０５０℃、３０分間の熱処理を行いｐ型不純物領域２４不純物を拡散及び活性化し、ｐ型ボディ領域２６を形成する（図１９（ａ）、図２５（ａ））。

【0091】

次いで、同様の手法により、ｎ型低電圧トランジスタの形成領域にｐウェル２８を、ｐ型低電圧トランジスタの形成領域にｎウェル３０を、それぞれ形成する。ｐウェル２８は、ｎチャネル型ＬＤＭＯＳトランジスタの形成領域を囲う基板タップ領域（活性領域２０ｄ）にも、ｎ型ドリフト領域１８から離間して形成する（図１９（ｂ）、図２５（ｂ）、図２９（ｂ））。

【0092】

なお、ｐウェル２８及びｎウェル３０を形成する際の熱処理は、ｐ型ボディ領域２６を形成する際の熱処理と兼用してもよい。また、ｎ型ドリフト領域１８は、ｐ型ボディ領域２６と同様、素子分離絶縁膜２０の形成後に形成するようにしてもよい。

【0093】

次いで、例えば弗酸水溶液を用いたウェットエッチングにより、活性領域２０ａ〜２０ｈの表面に形成されているシリコン酸化膜１２を除去する。

【0094】

次いで、例えば熱酸化法により、ｎチャネル型ＬＤＭＯＳトランジスタの形成領域に、例えば膜厚１６ｎｍのシリコン酸化膜を成長し、ゲート絶縁膜３２を形成する（図２０（ａ）、図２６（ａ））。また、低電圧トランジスタ形成領域にシリコン酸化膜を成長し、ゲート絶縁膜３４を形成する（図３０（ａ））。なお、ゲート絶縁膜３２，３４の膜厚は、各トランジスタの動作電圧に基づいて決定される。

【0095】

なお、ゲート絶縁膜３２，３４の形成方法は、熱酸化法に限定されるものではなく、例えばＣＶＤ法等により堆積するようにしてもよい。

【0096】

次いで、全面に、例えばＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚１８０ｎｍのポリシリコン膜を堆積する。

【0097】

次いで、フォトリソグラフィ及びドライエッチングにより、堆積したポリシリコン膜をパターニングし、ｎチャネル型ＬＤＭＯＳトランジスタのゲート電極３６、導電体パターン３８及び低電圧トランジスタのゲート電極４０を形成する（図２０（ｂ）、図２６（ｂ）、図３０（ｂ））。

【0098】

次いで、フォトリソグラフィにより、活性領域２０ａ，２０ｂ，２０ｅ，２０ｈを露出するフォトレジスト膜４２を形成する。

【0099】

次いで、フォトレジスト膜４２及びフォトレジスト膜４２から露出するゲート電極３６及び素子分離絶縁膜２０をマスクとしてｎ型不純物をイオン注入する。これにより、ｎ型トランジスタのＬＤＤ領域となるｎ型不純物領域４４を形成する（図２１（ａ）、図２７（ａ）、図３１（ａ））。例えば、燐イオンを、加速エネルギーが１０ｋｅＶ〜５０ｋｅＶ、注入量が１×１０^１３ｃｍ^−２〜１×１０^１４ｃｍ^−２の条件でイオン注入し、ｎ型不純物領域４４を形成する。

【0100】

次いで、例えばアッシングにより、フォトレジスト膜４２を除去する。

【0101】

同様にして、活性領域２０ｃ，２０ｄ，２０ｆ，２０ｇを露出するフォトレジスト膜（図示せず）及びこのフォトレジスト膜から露出するゲート電極３６及び素子分離絶縁膜２０をマスクとしてｐ型不純物をイオン注入する。これにより、ｐ型低電圧トランジスタのＬＤＤ領域となるｐ型不純物領域４６を形成する。例えば、硼素イオンを、加速エネルギーが５ｋｅＶ〜２０ｋｅＶ、注入量が１×１０^１３ｃｍ^−２〜１×１０^１４ｃｍ^−２の条件でイオン注入し、ｐ型不純物領域４６を形成する。

【0102】

次いで、ｐ型不純物領域４６の形成に用いたフォトレジスト膜（図示せず）を、例えばアッシングにより除去する。

【0103】

なお、上述の例では、トランジスタのソース／ドレイン領域のみならず、コンタクト領域である活性領域２０ａ，２０ｃ，２０ｄ，２０ｆ，２０ｈにもＬＤＤ領域用の不純物拡散領域を形成しているが、必ずしも形成する必要はない。

【0104】

次いで、例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をエッチバックし、ゲート電極３６，４０及び導電体パターン３８の側壁部分に、サイドウォール絶縁膜４８を形成する。

【0105】

次いで、フォトリソグラフィにより、活性領域２０ａ，２０ｂ，２０ｅ，２０ｈを露出するフォトレジスト膜５０を形成する。

【0106】

次いで、フォトレジスト膜５０及びフォトレジスト膜５０から露出するゲート電極３６，４０、サイドウォール絶縁膜４６及び素子分離絶縁膜２０をマスクとしてｎ型不純物をイオン注入する。これにより、活性領域２０ａ，２０ｂ，２０ｅ，２０ｈに、ｎ型不純物領域５２を形成する（図２１（ｂ）、図２７（ｂ）、図３１（ｂ））。

【0107】

次いで、例えばアッシングにより、フォトレジスト膜５０を除去する。

【0108】

次いで、フォトリソグラフィにより、活性領域２０ｃ，２０ｄ，２０ｆ，２０ｇを露出するフォトレジスト膜５４を形成する。

【0109】

次いで、フォトレジスト膜５４及びフォトレジスト膜５４から露出する素子分離絶縁膜２０をマスクとしてｐ型不純物をイオン注入する。これにより、活性領域２０ｃ，２０ｄ，２０ｆ，２０ｇに、ｐ型不純物領域５６を形成する（図２２（ａ）、図２８（ａ）、図３２（ａ））。

【0110】

次いで、例えばアッシングによりフォトレジスト膜５４を除去する。

【0111】

次いで、不活性雰囲気、例えば窒素雰囲気中で熱処理を行い、イオン注入した不純物を活性化する。これにより、活性領域２０ａの表面部に、ｎ型不純物領域５２よりなるｎ型ドレイン領域５８を形成する。また、活性領域２０ｂの表面部に、ｎ型不純物領域５２よりなるｎ型ソース領域６０を形成する。また、活性領域２０ｃの表面部に、ｐ型不純物領域５６よりなるｐ型タップ領域６２を形成する。また、活性領域２０ｄの表面部に、ｐ型不純物領域５６よりなるｐ型コンタクト領域６４を形成する。また、活性領域２０ｅに、ｎ型不純物領域５２よりなるｎ型ソース／ドレイン領域６６を形成する。また、活性領域２０ｆの表面部に、ｐ型不純物領域５６よりなるｐ型コンタクト領域６８を形成する。また、活性領域２０ｇに、ｐ型不純物領域５６よりなるｐ型ソース／ドレイン領域７０を形成する。また、活性領域２０ｈの表面部に、ｎ型不純物領域５２よりなるｎ型コンタクト領域７２を形成する。

【0112】

このようにして、シリコン基板１０上の所定領域に所望のトランジスタを形成する。

【0113】

次いで、トランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法により絶縁膜を堆積し、層間絶縁膜７４を形成する。

【0114】

次いで、周知の配線形成プロセスにより、層間絶縁膜７４に埋め込まれたコンタクトプラグ７６、コンタクトプラグ７６を介してトランジスタの各端子に接続された第１層目の配線層７８を形成する。コンタクトプラグ７６には、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いることができる。また、そのようなメタルの拡散を抑えるバリアメタルとして、チタン（Ｔｉ）、タンタル（Ｔａ）等を用いることができる。また、配線層７８には、タングステン、アルミニウム、銅等、更に、それらのバリアメタルとしてチタン、タンタル等を用いることができる。

【0115】

この後、必要に応じて、第２層目以降の配線層の形成等、所望のバックエンドプロセスを行い、半導体装置を完成する。

【0116】

このように、本実施形態によれば、ドレイン耐圧を向上するとともに、負耐圧の低下をも抑制することができる。これにより、一般的なＬＤＭＯＳトランジスタとしての使用のほか、負耐圧ＬＤＭＯＳトランジスタとしての使用など、幅広い使用目的において所望の耐圧を実現することができ、半導体装置の性能の向上を図ることができる。

【0117】

上記実施形態に限らず種々の変形が可能である。

【0118】

例えば、上記実施形態では、ｎチャネル型ＬＤＭＯＳトランジスタの例を示したが、ｎ，ｐの導電型を反転し、ｐチャネル型ＬＤＭＯＳトランジスタを形成してもよい。この場合にも、上記と同様の効果を得ることができる。

【0119】

また、上記実施形態に記載した半導体装置の各構成部分の平面及び断面形状、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。

【符号の説明】

【0120】

１０…シリコン基板
１２…シリコン酸化膜
１４，２２，４２，５０，５４…フォトレジスト膜
１６，４４，５２…ｎ型不純物領域
１８…ｎ型ドリフト領域
２０…素子分離絶縁膜
２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇ，２０ｈ…活性領域
２４，４６，５６…ｐ型不純物領域
２６…ｐ型ボディ領域
２８…ｐウェル
３０…ｎウェル
３２，３４…ゲート絶縁膜
３６，４０…ゲート電極
３８…導電体パターン
４８…サイドウォール絶縁膜
５８…ｎ型ドレイン領域
６０…ｎ型ソース領域
６２，６８…ｐ型タップ領域
６４…ｐ型コンタクト領域
６６…ｎ型ソース／ドレイン領域
７０…ｐ型ソース／ドレイン領域
７２…ｎ型コンタクト領域
７４…層間絶縁膜
７６…コンタクトプラグ
７８，７８ａ，７８ｂ，７８ｃ，７８ｄ，８０，８０ａ，８０ｂ，８０ｄ…配線層
１０２，１０４…ｐｎ接合部
１１０…ｐ型寄生トランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】