特許 5983402 短縮装置及び変換装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5983402

(24)【登録日】2016年8月12日

(45)【発行日】2016年8月31日

(54)【発明の名称】短縮装置及び変換装置

(51)【国際特許分類】

   H02M 3/155 20060101AFI20160818BHJP

【ＦＩ】

   H02M3/155 C

【請求項の数】6

【全頁数】22

(21)【出願番号】特願2012-288750(P2012-288750)

(22)【出願日】2012年12月28日

(65)【公開番号】特開2014-131442(P2014-131442A)

(43)【公開日】2014年7月10日

【審査請求日】2014年12月25日

(73)【特許権者】

【識別番号】395011665

【氏名又は名称】株式会社オートネットワーク技術研究所

(73)【特許権者】

【識別番号】000183406

【氏名又は名称】住友電装株式会社

(73)【特許権者】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(74)【代理人】

【識別番号】100114557

【弁理士】

【氏名又は名称】河野 英仁

(74)【代理人】

【識別番号】100078868

【弁理士】

【氏名又は名称】河野 登夫

(72)【発明者】

【氏名】陳 登

【審査官】 ▲桑▼原 恭雄

(56)【参考文献】

【文献】 特開２０１１−０９１８８８（ＪＰ，Ａ）

【文献】 特開２００５−１９２３１２（ＪＰ，Ａ）

【文献】 特開２０１０−１１０１９３（ＪＰ，Ａ）

【文献】 特開２０１１−２３９５２２（ＪＰ，Ａ）

【文献】 特開２０１１−０３５９４８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ３／１５５

(57)【特許請求の範囲】

【請求項1】

パルス信号のパルス幅を短縮する短縮装置において、
前記パルス信号におけるデューティの大小に応じて高低となる閾値電圧を生成する生成部と、
入力電圧、及び、前記生成部が生成した閾値電圧を用いて、前記パルス幅から短縮すべき短縮幅を決定する決定部と
を備え、
前記パルス幅を前記決定部が決定した短縮幅だけ短縮するように構成してあること
を特徴とする短縮装置。

【請求項2】

前記生成部は、
ピーク値が前記デューティの大小に応じて高低となる鋸歯状の電圧波形を生成する生成回路と、
該生成回路が生成した電圧波形のピーク値を保持することによって前記閾値電圧を生成するピークホールド回路と
を有することを特徴とする請求項１に記載の短縮装置。

【請求項3】

前記生成回路は、
前記パルス信号の極性を反転する反転器と、
該反転器が極性を反転したパルス信号に基づいてオン／オフされるスイッチと、
一方の端子が該スイッチの一方の端子に接続される第１抵抗と、
一方の端子が該第１抵抗の一方の端子に接続される第２抵抗と、
該第２抵抗及びスイッチ夫々の他方の端子の間に接続されるコンデンサと
を有し、
前記スイッチ及び第１抵抗夫々の他方の端子間に所定電圧が印加され、
前記ピークホールド回路は、前記コンデンサの両端子間の電圧波形のピーク値を保持するように構成してあること
を特徴とする請求項２に記載の短縮装置。

【請求項4】

前記決定部は、
ピーク値が前記入力電圧の高低に応じて高低となる鋸歯状の電圧波形を生成する第２の生成回路を有し、
該第２の生成回路が生成した電圧波形が１周期中に前記閾値電圧以上である時間の幅を前記短縮幅に決定するように構成してあること
を特徴とする請求項１から請求項３のいずれか１つに記載の短縮装置。

【請求項5】

前記第２の生成回路は、
前記パルス信号の極性を反転する第２の反転器と、
該第２の反転器が極性を反転したパルス信号に基づいてオン／オフされる第２のスイッチと、
一方の端子が該第２のスイッチの一方の端子に接続される第３抵抗と、
一方の端子が該第３抵抗の一方の端子に接続される第４抵抗と、
該第４抵抗及び第２のスイッチ夫々の他方の端子の間に接続される第２のコンデンサと
を有し、
前記第２のスイッチ及び第３抵抗夫々の他方の端子の間に入力電圧が印加され、
前記決定部は、前記第２のコンデンサの両端子間の電圧波形が１周期中に前記閾値電圧以上である時間の幅を前記短縮幅に決定するように構成してあること
を特徴とする請求項４に記載の短縮装置。

【請求項6】

コイルと、
一方の端子が前記コイルに接続される複数のスイッチと、
夫々の端子が前記複数のスイッチ中の一又は複数のスイッチ夫々における他方の端子に接続される端子対と、
前記端子対間に印加された印加電圧の大きさに応じたパルス信号を生成する生成手段と、
請求項１から請求項５のいずれか１つに記載の短縮装置と
を備え、
前記複数のスイッチを各別にオン／オフすることによって前記印加電圧を変換し、
前記生成部は、前記生成手段が生成したパルス信号におけるデューティの大小に応じて高低となる閾値電圧を生成し、
前記決定部は、変換された前記印加電圧と、前記生成部が生成した閾値電圧とを用いて、前記パルス信号のパルス幅から短縮すべき短縮幅を決定し、
前記パルス幅を前記決定部が決定した短縮幅だけ短縮したパルス信号を用いて前記複数のスイッチ夫々をオン／オフするように構成してあること
を特徴とする変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、パルス信号のパルス幅を短縮する短縮装置、及び、該短縮装置を備え、端子対間に印加された印加電圧を変換する変換装置に関する。

【背景技術】

【0002】

バッテリによって入力端子対間に印加された印加電圧の昇圧及び降圧を行うことによって印加電圧を変換し、変換した印加電圧を、出力電圧として出力端子対から負荷に印加する変換装置が提案されている（例えば、特許文献１）。

【0003】

特許文献１に記載の変換装置は、コイルと、第１、第２、第３及び第４スイッチと、制御部とを備えている。第１及び第２スイッチ夫々の一方の端子はコイルの一方の端子に接続され、第３及び第４スイッチ夫々の一方の端子はコイルの他方の端子に接続されている。

【0004】

第１スイッチの他方の端子は入力端子対の一方の端子に接続され、第４スイッチの他方の端子は出力端子対の一方の端子に接続されている。入力端子対の他方の端子は、第２スイッチ、第３スイッチ及び出力端子対夫々の他方の端子に接続されている。

【0005】

制御部は、Ｈｉｇｈ及びＬｏｗの２値で構成される２つのＰＷＭ（Pulse Width Modulation）信号夫々を用いて第１及び第３スイッチをオン／オフする。制御部は、第１スイッチのオン／オフ制御に用いるＰＷＭ信号のＨｉｇｈ及びＬｏｗを反転したＰＷＭ信号を用いて第２スイッチをオン／オフし、第３スイッチをオン／オフ制御に用いるＰＷＭ信号のＨｉｇｈ及びＬｏｗを反転したＰＷＭ信号を用いて第４スイッチをオン／オフする。

【0006】

制御部は、以上のように第１、第２、第３及び第４スイッチをオン／オフすることによって内部に流れる電流の経路を制御し、電流の経路の制御によってコイルに流れる電流の量を調整して入力端子対間に印加された印加電圧を変換する。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２００５−１９２３１２号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

特許文献１に記載されているような変換装置では、何らかの要因、例えば負荷の抵抗値の変化によって出力電圧が所定電圧以上に上昇する可能性がある。出力電圧が所定電圧以上に上昇した場合、負荷の故障を防ぐため、即時に出力電圧を低下させることによって、所定電圧以上の出力電圧が長期間負荷に印加されること防止する必要がある。

【0009】

出力電圧を即時に低下させる方法として、出力端子間から負荷に印加される出力電圧が所定電圧以上である場合に、第１及び第３スイッチのオン／オフするために制御部が出力した２つのＰＷＭ信号夫々のパルス幅を短縮する方法が考えられる。

【0010】

この方法では、パルス幅が短縮された２つのＰＷＭ信号と、この２つのＰＷＭ信号夫々のＨｉｇｈ及びＬｏｗを反転した２つのＰＷＭ信号とを用いて第１、第２、第３及び第４スイッチ夫々がオン／オフされるので、昇圧による入力電圧の上昇幅の減少、及び／又は、降圧による入力電圧の下降幅の増加を行うことが可能となる。

【0011】

ここで、上昇幅の減少及び／又は下降幅の増加を適切に行うためには、第１及び第３スイッチをオン／オフするために制御部が出力した２つのＰＷＭ信号、即ち、２つのパルス信号夫々について、パルス幅をデューティに応じて適切に短縮する必要がある。

【0012】

また、複数のＰＷＭ信号を用いて複数のスイッチをオン／オフする装置においても同様に、複数のＰＷＭ信号、即ち、複数のパルス信号夫々について、パルス幅をデューティに応じて適切に短縮する必要がある。

【0013】

本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、パルス信号のパルス幅を該パルス信号のデューティに応じて適切に短縮することができる短縮装置、及び、該短縮装置を備える変換装置を提供することにある。

【課題を解決するための手段】

【0014】

本発明に係る短縮装置は、パルス信号のパルス幅を短縮する短縮装置において、前記パルス信号におけるデューティの大小に応じて高低となる閾値電圧を生成する生成部と、入力電圧、及び、前記生成部が生成した閾値電圧を用いて、前記パルス幅から短縮すべき短縮幅を決定する決定部とを備え、前記パルス幅を前記決定部が決定した短縮幅だけ短縮するように構成してあることを特徴とする。

【0015】

本発明にあっては、パルス信号におけるデューティの大小に応じて高低となる閾値電圧を生成し、生成した閾値電圧と入力電圧とを用いて、パルス信号のパルス幅から短縮すべき短縮幅を決定する。そして、決定した短縮幅だけパルス信号のパルス幅を短縮する。

【0016】

従って、外部から与えられたパルス信号のデューティに応じた閾値電圧を生成し、生成した閾値電圧と入力電圧とから短縮幅を決定するので、パルス信号のパルス幅は、該パルス信号のデューティに応じて適切に短縮される。

【0017】

本発明に係る短縮装置は、前記生成部は、ピーク値が前記デューティの大小に応じて高低となる鋸歯状の電圧波形を生成する生成回路と、該生成回路が生成した電圧波形のピーク値を保持することによって前記閾値電圧を生成するピークホールド回路とを有することを特徴とする。

【0018】

本発明にあっては、閾値電圧は、パルス信号のデューティの大小に応じてピーク値が高低となる鋸歯状の電圧波形を生成し、生成した電圧波形のピーク値を保持することによって生成される。
これにより、デューティの大小に応じた閾値電圧が容易に生成される。

【0019】

本発明に係る短縮装置は、前記生成回路は、前記パルス信号の極性を反転する反転器と、該反転器が極性を反転したパルス信号に基づいてオン／オフされるスイッチと、一方の端子が該スイッチの一方の端子に接続される第１抵抗と、一方の端子が該第１抵抗の一方の端子に接続される第２抵抗と、該第２抵抗及びスイッチ夫々の他方の端子の間に接続されるコンデンサとを有し、前記スイッチ及び第１抵抗夫々の他方の端子間に所定電圧が印加され、前記ピークホールド回路は、前記コンデンサの両端子間の電圧波形のピーク値を保持するように構成してあることを特徴とする。

【0020】

本発明にあっては、生成回路では、第１抵抗の一方の端子は、第２抵抗及びスイッチ夫々の一方の端子に接続され、コンデンサは、第２抵抗及びスイッチ夫々の他方の端子の間に接続されている。スイッチ及び第１抵抗夫々の他方の端子間に所定電圧が印加される。スイッチは、反転器によって極性が反転されたパルス信号に基づいてオン／オフされる。

【0021】

スイッチがオフである場合、所定電圧の印加によってコンデンサに電荷が蓄積され、コンデンサの両端子間の電圧が時間の経過と共に上昇する。該電圧のピーク値は、スイッチがオフである期間の長短、即ち、反転器によって極性が反転される前のパルス信号のデューティの大小に応じて高低となる。

【0022】

スイッチがオンである場合、所定電圧の印加によって電流が第１抵抗及びスイッチの順に流れてコンデンサに電荷が蓄積されることはない。更に、スイッチがオンである場合、コンデンサから電流が第２抵抗及びスイッチの順に流れ、コンデンサは放電する。このため、所定電圧の印加によってコンデンサに電荷が蓄積されることがない状態で、コンデンサに蓄積されていた電荷は放出され、コンデンサの両端子間の電圧はゼロとなる。

【0023】

反転器が極性を反転したパルス信号に基づいてスイッチをオン／オフすることによって、コンデンサの両端子間の電圧波形は、鋸歯状の電圧波形となる。ピークホールド回路は、コンデンサの両端子間の電圧波形のピーク値を保持することによって閾値電圧を生成する。

【0024】

本発明に係る短縮装置は、前記決定部は、ピーク値が前記入力電圧の高低に応じて高低となる鋸歯状の電圧波形を生成する第２の生成回路を有し、該第２の生成回路が生成した電圧波形が１周期中に前記閾値電圧以上である時間の幅を前記短縮幅に決定するように構成してあることを特徴とする。

【0025】

本発明にあっては、ピーク値が入力電圧の高低に応じて高低となる鋸歯状の電圧波形を生成し、生成した電圧波形が１周期中に閾値電圧以上である時間の幅を短縮幅に決定する。これにより、適切な短縮幅が容易に決定される。

【0026】

本発明に係る短縮装置は、前記第２の生成回路は、前記パルス信号の極性を反転する第２の反転器と、該第２の反転器が極性を反転したパルス信号に基づいてオン／オフされる第２のスイッチと、一方の端子が該第２のスイッチの一方の端子に接続される第３抵抗と、一方の端子が該第３抵抗の一方の端子に接続される第４抵抗と、該第４抵抗及び第２のスイッチ夫々の他方の端子の間に接続される第２のコンデンサとを有し、前記第２のスイッチ及び第３抵抗夫々の他方の端子の間に入力電圧が印加され、前記決定部は、前記第２のコンデンサの両端子間の電圧波形が１周期中に前記閾値電圧以上である時間の幅を前記短縮幅に決定するように構成してあることを特徴とする。

【0027】

本発明にあっては、第２の生成回路では、第３抵抗の一方の端子は、第４抵抗及び第２のスイッチ夫々の一方の端子に接続され、第２のコンデンサは、第３抵抗及び第２のスイッチ夫々の他方の端子の間に接続されている。第２スイッチ及び第３抵抗夫々の他方の端子の間に入力電圧が印加される。第２のスイッチは、第２の反転器によって極性が反転されたパルス信号に基づいてオン／オフされる。

【0028】

第２のスイッチがオフである場合、入力電圧の印加によって第２のコンデンサに電荷が蓄積され、第２のコンデンサの両端子間の電圧が時間の経過と共に上昇する。該電圧のピーク値は、入力電圧が高い程、第２のコンデンサに電荷が素早く蓄積されて第２のコンデンサの両端子間の電圧が素早く上昇するため、入力電圧の高低に応じて高低となる。

【0029】

第２のスイッチがオンである場合、入力電圧の印加によって電流が第３抵抗及び第２のスイッチの順に流れてコンデンサに電荷が蓄積されることはない。更に、第２のスイッチがオンである場合、第２のコンデンサからも電流が第４抵抗及び第２のスイッチの順に流れ、第２のコンデンサは放電する。このため、入力電圧の印加によって第２のコンデンサに電荷が蓄積されることがない状態で、第２のコンデンサに蓄積されていた電荷は放出され、第２のコンデンサの両端子間の電圧はゼロとなる。

【0030】

第２の反転器が極性を反転したパルス信号に基づいて第２のスイッチを繰り返しオン／オフすることによって、第２のコンデンサの両端子間の電圧波形は、鋸歯状の電圧波形となる。
決定部は、第２のコンデンサの両端子間の電圧波形が１周期中に閾値電圧以上である時間の幅を短縮幅に決定する。

【0031】

本発明に係る変換装置は、コイルと、一方の端子が前記コイルに接続される複数のスイッチと、夫々の端子が前記複数のスイッチ中の一又は複数のスイッチ夫々における他方の端子に接続される端子対と、前記端子対間に印加された印加電圧の大きさに応じたパルス信号を生成する生成手段と、前述の短縮装置とを備え、前記複数のスイッチを各別にオン／オフすることによって前記印加電圧を変換し、前記生成部は、前記生成手段が生成したパルス信号におけるデューティの大小に応じて高低となる閾値電圧を生成し、前記決定部は、変換された前記印加電圧と、前記生成部が生成した閾値電圧とを用いて、前記パルス信号のパルス幅から短縮すべき短縮幅を決定し、前記パルス幅を前記決定部が決定した短縮幅だけ短縮したパルス信号を用いて前記複数のスイッチ夫々をオン／オフするように構成してあることを特徴とする。

【0032】

本発明にあっては、複数のスイッチ夫々の一方の端子はコイルに接続され、端子対の端子夫々は複数のスイッチ中の一又は複数のスイッチ夫々における他方の端子に接続される。複数のスイッチを各別にオン／オフすることによって、端子対間に印加された印加電圧を変換する。端子対間に印加された印加電圧の大きさに応じたパルス信号を生成する。

【0033】

短縮装置では、生成したパルス信号におけるデューティの大小に応じて高低となる閾値電圧を生成し、生成した閾値電圧と、変換された印加電圧とを用いて、前記パルス信号のパルス幅から短縮すべき短縮幅を決定し、該パルス幅を、決定した短縮幅だけ短縮する。そして、パルス幅が短縮されたパルス信号を用いて複数のスイッチをオン／オフする。

【0034】

これにより、変換された印加電圧が所定電圧以上となった場合に、該印加電圧と、パルス信号のデューティに応じて生成される閾値電圧とを用いて該パルス信号のパルス幅は適切に短縮され、端子対間に印加された印加電圧を即時に低下させることが可能となる。

【発明の効果】

【0035】

本発明によれば、パルス信号におけるデューティに応じた閾値電圧を生成し、生成した閾値電圧と入力電圧とを用いてパルス幅から短縮すべき短縮幅を決定するので、パルス信号のパルス幅を該パルス信号のデューティに応じて適切に短縮することができる。

【図面の簡単な説明】

【0036】

【図1】本発明に係る変換装置の要部構成を示す回路図である。

【図2】変換装置が行う動作の概要を説明するための説明図である。

【図3】短縮装置の要部構成を示す回路図である。

【図4】生成部による閾値電圧の生成を説明するための説明図である。

【図5】生成回路による鋸歯状の電圧波形の生成を説明するための説明図である。

【図6】短縮装置によるパルス幅の短縮を説明するための説明図である。

【発明を実施するための形態】

【0037】

以下、本発明をその実施の形態を示す図面に基づいて詳述する。
図１は本発明に係る変換装置の要部構成を示す回路図である。この変換装置１は、車両に好適に搭載され、入力端子Ｔ１，Ｔ２及び出力端子Ｔ３，Ｔ４を備える。入力端子Ｔ１にはバッテリ２の正極端子が接続され、入力端子Ｔ２にはバッテリ２の負極端子が接続され、出力端子Ｔ３，Ｔ４間には負荷３が接続されている。

【0038】

変換装置１は、バッテリ２によって入力端子Ｔ１，Ｔ２間に印加された印加電圧の昇圧及び降圧を行い、印加電圧を変換する。入力端子Ｔ１，Ｔ２は端子対として機能する。

【0039】

変換装置１は、入力端子Ｔ１，Ｔ２間に印加された印加電圧が第１電圧未満である場合、印加電圧の昇圧を反復し、昇圧した印加電圧を出力端子Ｔ３，Ｔ４から負荷３に印加する。

【0040】

変換装置１は、入力端子Ｔ１，Ｔ２間に印加された印加電圧が、第１電圧よりも高い第２電圧以上である場合、印加電圧の降圧を反復し、降圧した印加電圧を出力端子Ｔ３，Ｔ４から負荷３に印加する。

【0041】

変換装置１は、入力端子Ｔ１，Ｔ２間に印加された印加電圧が、第１電圧以上第２電圧未満である場合、印加電圧の昇圧及び降圧を交互に行い、昇圧の上昇幅と降圧の下降幅とを調整することによって、印加電圧を出力端子Ｔ３，Ｔ４から負荷３に印加すべき目標電圧に調整する。目標電圧は第１電圧以上第２電圧未満である。

【0042】

変換装置１は、入力端子Ｔ１，Ｔ２及び出力端子Ｔ３，Ｔ４の他に、Ｎチャネル型のＦＥＴ（Field Effect Transistor）１１，１２，１３，１４、反転器１５，１６、制御部１７、短縮装置４，５、コンデンサＣ１及びコイルＬ１を備える。

【0043】

コイルＬ１の一方の端子には、ＦＥＴ１１のソース、及び、ＦＥＴ１２のドレインが接続され、コイルＬ１の他方の端子には、ＦＥＴ１３のドレイン、及び、ＦＥＴ１４のソースが接続されている。ＦＥＴ１１のドレインは入力端子Ｔ１に接続し、ＦＥＴ１４のドレインはコンデンサＣ１の一方の端子、及び、出力端子Ｔ３に接続している。入力端子Ｔ２は、ＦＥＴ１２，１３夫々のソース、コンデンサＣ１の他方の端子、及び、出力端子Ｔ４に接続されている。
以上のように、入力端子Ｔ１は、ＦＥＴ１１，１２，１３，１４中のＦＥＴ１１のドレインに接続され、入力端子Ｔ２は、ＦＥＴ１１，１２，１３，１４中のＦＥＴ１２，１３夫々のソースに接続されている。

【0044】

ＦＥＴ１１のゲートは、反転器１５の入力端子、及び、短縮装置４に接続し、ＦＥＴ１２のゲートは反転器１５の出力端子に接続している。また、ＦＥＴ１３のゲートは、反転器１６の入力端子、及び、短縮装置５に接続し、ＦＥＴ１４のゲートは反転器１６の出力端子に接続している。短縮装置４，５夫々は出力端子Ｔ３にも接続している。

【0045】

制御部１７及び短縮装置４の間には、制御部１７が、Ｈｉｇｈ及びＬｏｗの２値で構成されたＰＷＭ信号であってパルス信号として機能する信号４ａを短縮装置４に与える経路と、制御部１７が基準電圧を短縮装置４に与える経路とが設けられている。

【0046】

制御部１７及び短縮装置５の間には、制御部１７が、信号４ａと同様に、Ｈｉｇｈ及びＬｏｗの２値で構成されるＰＷＭ信号であってパルス信号として機能する信号５ａを短縮装置５に与える経路と、制御部１７が基準電圧を短縮装置５に与える経路とが設けられている。
制御部１７は、更に入力端子Ｔ１に接続されている。また、出力端子Ｔ４、短縮装置４，５及び制御部１７は接地されている。

【0047】

ＦＥＴ１１，１２，１３，１４夫々について、ゲートに一定の電圧以上の電圧が印加された場合、ドレインからソースに電流が流れ、スイッチとしてオンとなり、ゲートに印加されている電圧が一定の電圧未満である場合、ドレインからソースに電流が流れず、スイッチとしてオフとなる。ＦＥＴ１１，１２，１３，１４は複数のスイッチとして機能する。

【0048】

ＦＥＴ１１，１２，１３，１４夫々のゲートには、Ｈｉｇｈ及びＬｏｗの２値で構成されるＰＷＭ信号が印加される。ＦＥＴ１１，１２，１３，１４夫々は、ゲートに印加されたＰＷＭ信号がＨｉｇｈであった場合、一定の電圧以上の電圧がゲートに印加されるためにオンとなり、ゲートに印加されたＰＷＭ信号がＬｏｗであった場合、ゲートに印加される電圧が一定の電圧未満であるためにオフとなる。

【0049】

変換装置１では、ＦＥＴ１１，１２，１３，１４は各別にオン／オフされる。これにより、変換装置１では、ＦＥＴ１１，１３夫々がオンであり、かつ、ＦＥＴ１２，１４夫々がオフである第１状態、ＦＥＴ１１，１４夫々がオンであり、かつ、ＦＥＴ１２，１３夫々がオフである第２状態、ＦＥＴ１２，１４夫々がオンであり、かつ、ＦＥＴ１１，１３夫々がオフである第３状態が作り出される。

【0050】

変換装置１では第１状態から第２状態に遷移することによって入力端子Ｔ１，Ｔ２間に印加された印加電圧は昇圧される。
第１状態が作り出された場合、電流は、バッテリ２の正極端子から入力端子Ｔ１、ＦＥＴ１１、コイルＬ１、ＦＥＴ１３及び入力端子Ｔ２の順に流れ、バッテリ２の負極端子に戻る。このとき、コイルＬ１に、多量の電流が流れてエネルギーが蓄積される。

【0051】

第１状態から第２状態に遷移した場合、電流は、バッテリ２の正極端子から入力端子Ｔ１、ＦＥＴ１１、コイルＬ１、ＦＥＴ１４、出力端子Ｔ３、負荷３、出力端子Ｔ４、入力端子Ｔ２の順に流れ、バッテリ２の負極端子に戻る。

【0052】

このとき、バッテリ２は、直列に接続されているコイルＬ１及び負荷３に電圧を印加するため、コイルＬ１に流れる電流の量が低下する。コイルＬ１は自身に流れる電流の量を維持すべく、入力端子Ｔ１，Ｔ２間に印加された印加電圧を昇圧する。昇圧された印加電圧はコンデンサＣ１によって平滑化され、平滑化された印加電圧は、出力端子Ｔ３，Ｔ４から負荷３に印加される。
以上のように、入力端子Ｔ１，Ｔ２間の印加電圧は昇圧され、第１状態が作り出されている期間の長短に応じて、コイルＬ１に流れる電流の量は大小となり、昇圧による印加電圧の上昇幅は大小となる。

【0053】

変換装置１では第３状態から第２状態に遷移することによって入力端子Ｔ１，Ｔ２間に印加された印加電圧を降圧する。
第３状態が作り出された場合、コイルＬ１は、蓄積してあるエネルギーを放出することによって電流を変換装置１内に流し、電流は、コイルＬ１からＦＥＴ１４、出力端子Ｔ３、負荷３、出力端子Ｔ４及びＦＥＴ１２の順に流れてコイルＬ１に戻る。この電流の量は、コイルＬ１に蓄積してあるエネルギーが減少するにつれて低下し、入力端子Ｔ１，Ｔ２間に印加された印加電圧は降圧される。降圧された印加電圧はコンデンサＣ１によって平滑化され、平滑化された印加電圧は、出力端子Ｔ３，Ｔ４から負荷３に印加される。

【0054】

第３状態から第２状態に遷移した場合、電流は、バッテリ２の正極端子から入力端子Ｔ１、ＦＥＴ１１、コイルＬ１、ＦＥＴ１４、出力端子Ｔ３、負荷３、出力端子Ｔ４、入力端子Ｔ２の順に流れ、バッテリ２の負極端子に戻る。

【0055】

これにより、バッテリ２によって入力端子Ｔ１，Ｔ２間に印加された印加電圧がコイルＬ１を介して、コンデンサＣ１の両端子間に印加され、コンデンサＣ１によって平滑化される。コンデンサＣ１によって平滑化された印加電圧は出力端子Ｔ３，Ｔ４から負荷３に印加される。また、ＦＥＴ１１，１２，１３，１４が第２状態である間、コイルＬ１には電流が流れてエネルギーが蓄積される。
以上のように、入力端子Ｔ１，Ｔ２間に印加された印加電圧は降圧され、第３状態が作り出されている期間の長短に応じて、コイルＬ１に流れる電流の量は小大となり、降圧による印加電圧の下降幅は大小となる。

【0056】

ＦＥＴ１１，１２，１３，１４夫々をオン／オフするためのＰＷＭ信号は制御部１７によって出力される。
制御部１７は、入力端子Ｔ１，Ｔ２間の印加電圧が第１電圧未満である場合、ＦＥＴ１１，１２，１３，１４を第１状態から第２状態へ繰り返し遷移させてＦＥＴ１１，１２，１３，１４に昇圧を反復させるための信号４ａ，５ａを生成し、生成した信号４ａ，５ａ夫々を短縮装置４，５に与える。

【0057】

制御部１７は、入力端子Ｔ１，Ｔ２間の印加電圧が第２電圧以上である場合、ＦＥＴ１１，１２，１３，１４を第３状態から第２状態へ繰り返し遷移させてＦＥＴ１１，１２，１３，１４に降圧を反復させるための信号４ａ，５ａを生成し、生成した信号４ａ，５ａ夫々を短縮装置４，５に与える。

【0058】

制御部１７は、入力端子Ｔ１，Ｔ２間の印加電圧が第１電圧以上第２電圧未満である場合、ＦＥＴ１１，１２，１３，１４を第１、第２、第３及び第２状態の順に繰り返し遷移させてＦＥＴ１１，１２，１３，１４に昇圧及び降圧を反復させるための信号４ａ，５ａを生成し、生成した信号４ａ，５ａ夫々を短縮装置４，５に与える。
以上のように、制御部１７は、入力端子Ｔ１，Ｔ２間に印加された印加電圧の大きさに応じた信号４ａ，５ａを生成し、生成手段として機能する。

【0059】

制御部１７は、更に、共通の基準電圧を短縮装置４，５夫々に与える。この基準電圧は、コイルＬ１に流れる電流の量の上限値、又は、出力端子Ｔ３，Ｔ４間から負荷３に印加される電圧の上限値等に基づいて設定された一定の電圧である。

【0060】

短縮装置４は、制御部１７から与えられた信号４ａ及び基準電圧と、出力端子Ｔ３から入力された入力電圧とを用いて、信号４ａのパルス幅を短縮し、信号４ａのパルス幅を短縮した信号４ｂを生成する。
ただし、入力電圧が十分に低い場合、短縮装置４はパルス幅を短縮しないので、信号４ｂは信号４ａと一致している。また、信号４ｂは、信号４ａのパルス幅を短縮した信号であるため、信号４ａと同様に、Ｈｉｇｈ及びＬｏｗの２値で構成されるＰＷＭ信号である。

【0061】

短縮装置４は、生成した信号４ｂをＦＥＴ１１のゲートに印加し、生成した信号４ｂを反転器１５の入力端子に入力する。
反転器１５は、入力端子に入力された信号４ｂの極性、即ち、Ｈｉｇｈ及びＬｏｗを反転したＰＷＭ信号を生成し、生成したＰＷＭ信号を出力端子からＦＥＴ１２のゲートに印加する。

【0062】

短縮装置５は、短縮装置４と同様に、制御部１７から与えられた信号５ａ及び基準電圧と、出力端子Ｔ３から入力された入力電圧とを用いて、信号５ａのパルス幅を短縮し、信号５ａのパルス幅を短縮した信号５ｂを生成する。
ただし、入力電圧が十分に低い場合、短縮装置５はパルス幅を短縮することはなく、信号５ｂは信号５ａと一致している。また、信号５ｂは、信号５ａのパルス幅を短縮した信号であるため、信号５ａと同様に、Ｈｉｇｈ及びＬｏｗの２値で構成されるＰＷＭ信号である。

【0063】

短縮装置５は、生成した信号５ｂをＦＥＴ１３のゲートに印加し、生成した信号５ｂを反転器１６の入力端子に入力する。
反転器１６は、入力端子に入力された信号５ｂの極性、即ち、Ｈｉｇｈ及びＬｏｗを反転したＰＷＭ信号を生成し、生成したＰＷＭ信号を出力端子からＦＥＴ１４のゲートに印加する。

【0064】

図２は、変換装置１が行う動作の概要を説明するための説明図である。図２には、入力端子Ｔ１，Ｔ２間に印加された印加電圧の昇圧及び降圧を反復する場合に短縮装置４がＦＥＴ１１，１３夫々のゲートに印加する信号４ｂ，５ｂと、反転器１５，１６夫々がＦＥＴ１２，１４のゲートに印加するＰＷＭ信号とが示され、Ｈｉｇｈ及びＬｏｗ夫々を「Ｈ」及び「Ｌ」で示している。

【0065】

更に、図２では、短縮装置４，５夫々が信号４ａ，５ａのパルス幅を短縮していない場合、即ち、信号４ａ，４ｂが一致し、かつ、信号５ａ，５ｂが一致している場合における信号４ｂ、反転器１５が出力したＰＷＭ信号、信号５ｂ、及び、反転器１６が出力したＰＷＭ信号夫々が実線で示されている。また、短縮装置４，５夫々が信号４ａ，５ａのパルス幅を短縮した場合における信号４ｂ，反転器１５が出力したＰＷＭ信号、信号５ｂ、及び、反転器１６が出力したＰＷＭ信号夫々が破線で示されている。

【0066】

短縮装置４，５夫々がパルス幅を短縮しなかった場合と、短縮装置４，５夫々がパルス幅を短縮した場合とにおいて、信号４ｂ、反転器１５が出力したＰＷＭ信号、信号５ｂ、及び、反転器１６が出力したＰＷＭ信号夫々の波形が重なる部分は実線で示されている。

【0067】

制御部１７は、実線で示されている信号４ｂ，５ｂからわかるように、信号４ａがＨｉｇｈである期間に、信号５ａがＨｉｇｈである期間が重なるタイミングで信号４ａ，５ａ夫々を短縮装置４，５に与える。

【0068】

ＦＥＴ１１，１２，１３，１４夫々は、前述したように、ゲートに印加されたＰＷＭ信号がＨｉｇｈである場合にオンであり、ゲートに印加されたＰＷＭ信号がＬｏｗである場合にオフである。

【0069】

短縮装置４，５夫々がパルス幅を短縮していない場合、図２に示すように、ＦＥＴ１１，１２，１３，１４は、左側から第２、第１、第２及び第３状態の順に遷移して、第１、第２、第３及び第２状態の遷移を繰り返し、昇圧及び降圧を反復している。

【0070】

前述したように、ＦＥＴ１１，１２，１３，１４が第１状態である期間の長短に応じて昇圧による印加電圧の上昇幅は大小となり、ＦＥＴ１１，１２，１３，１４が第３状態である期間の長短に応じて降圧による印加電圧の下降幅は大小となる。

【0071】

従って、１周期中に信号５ｂがＨｉｇｈである期間の長短、即ち、信号５ｂのデューティの大小に応じて、コイルＬ１に流れる電流の量は大小となり、昇圧による印加電圧の上昇幅も大小となる。また、１周期中に信号４ｂがＬｏｗである期間の長短、即ち、信号４ｂのデューティの小大に応じて、コイルＬ１に流れる電流の量が小大となり、降圧による印加電圧の下降幅は大小となる。
ここで、デューティは１周期中のＨｉｇｈである期間の割合であり、ゼロ以上１以下の値である。

【0072】

制御部１７は、入力端子Ｔ１，Ｔ２間の印加電圧が第１電圧以上第２電圧未満である場合において、印加電圧が目標電圧よりも低いとき、「信号５ｂのデューティ」が「１から信号４ｂのデューティを引いた値」よりも大きい信号４ａ，５ａを生成し、生成した信号４ａ，５ａ夫々を短縮装置４，５に与える。

【0073】

制御部１７は、入力端子Ｔ１，Ｔ２間の印加電圧が第１電圧以上第２電圧未満である場合において、印加電圧が目標電圧よりも高いとき、「信号５ｂのデューティ」が「１から信号４ｂのデューティを引いた値」よりも小さい信号４ａ，５ａを生成し、生成した信号４ａ，５ａ夫々を短縮装置４，５に与える。

【0074】

短縮装置４は、入力電圧が一定の電圧を超えた場合、信号４ａのパルス幅を短縮し、図２の破線で示す信号４ｂを出力する。これにより、第３状態が作り出されている期間が長くなるので、コイルＬ１に流れる電流の量が小さくなり、降圧による印加電圧の下降幅が大きくなる。

【0075】

また、短縮装置５は、短縮装置４と同様に、入力電圧が一定の電圧を超えた場合、信号５ａのパルス幅を短縮し、図２の破線で示す信号５ｂを出力する。これにより、第１状態が作り出されている期間が短くなるので、コイルＬ１に流れる電流の量が小さくなり、昇圧による印加電圧の上昇幅が小さくなる。

【0076】

信号４ａ，５ａ夫々のパルス幅から短縮すべき短縮幅は、短縮装置４，５によって各別に決定され、信号４ｂ，５ｂ夫々のパルス幅は、短縮装置４，５によって各別に調整される。

【0077】

以上のように、入力電圧が一定の電圧以上である場合、昇圧による印加電圧の上昇幅と降圧による印加電圧の下降幅とが大きくなるため、出力端子Ｔ３，Ｔ４から負荷３に印加される電圧が即時に低下する。短縮装置４，５を用いることによって、コイルＬ１に流れる電流の量が制限され、出力端子Ｔ３，Ｔ４から負荷３に印加される電圧が制限される。
これにより、一定の電圧以上の電圧が出力端子Ｔ３，Ｔ４から負荷３に長期間印加されることがなく、負荷３の故障が防止される。

【0078】

なお、制御部１７は、入力端子Ｔ１，Ｔ２間に印加された印加電圧が第１電圧未満であって該印加電圧の昇圧を反復する場合、デューティが１である信号４ａ、言い換えると、常にＨｉｇｈである信号４ａを生成し、生成した信号４ａを短縮装置４に与える。制御部１７は、印加電圧の昇圧を反復する場合、印加電圧の昇圧及び降圧を反復する場合と同様に、デューティがゼロを超えて１未満である信号５ａを生成し、生成した信号５ａを短縮装置５に与える。

【0079】

このとき、短縮装置４は、信号４ａのパルス幅を短縮しないように構成してあり、信号４ｂは信号４ａと一致する。このため、ＦＥＴ１１に印加される信号４ｂは常にＨｉｇｈであり、反転器１５がＦＥＴ１２に印加するＰＷＭ信号は常にＬｏｗである。

【0080】

従って、ＦＥＴ１１，１２，１３，１４は第１及び第２状態の遷移を繰り返し、入力端子Ｔ１，Ｔ２間に印加された印加電圧の昇圧が反復される。制御部１７は、印加電圧が第１電圧未満である場合、印加電圧及び第１電圧の差の大小に応じてデューティが大小となる信号５ａを短縮装置５に与え、昇圧による印加電圧の上昇幅を大小に調整する。
昇圧を反復する場合、短縮装置５は、昇圧及び降圧を反復する場合と同様に信号５ａのパルス幅を短縮し、信号５ａのパルス幅を短縮した信号５ｂを出力する。

【0081】

また、制御部１７は、入力端子Ｔ１，Ｔ２間に印加された印加電圧が第２電圧以上であって該印加電圧の降圧を反復する場合、デューティがゼロである信号５ａ、言い換えると、常にＬｏｗである信号５ａを生成し、生成した信号５ａを短縮装置５に与える。制御部１７は、印加電圧の降圧を反復する場合、印加電圧の昇圧及び降圧を反復する場合と同様に、デューティがゼロを超えて１未満である信号４ａを生成し、生成した信号４ａを短縮装置４に与える。

【0082】

このとき、短縮装置５は、信号５ａのパルス幅を短縮しないように構成してあり、信号５ｂは信号５ａと一致する。このため、ＦＥＴ１３に印加される信号５ｂは常にＬｏｗであり、反転器１６がＦＥＴ１４に印加するＰＷＭ信号は常にＨｉｇｈである。

【0083】

従って、ＦＥＴ１１，１２，１３，１４は第３及び第２状態の遷移を繰り返し、入力端子Ｔ１，Ｔ２間に印加された印加電圧の降圧が反復される。制御部１７は、印加電圧が第２電圧以上である場合、印加電圧及び第２電圧の差の大小に応じてデューティが小大となる信号４ａを短縮装置４に与え、降圧による印加電圧の下降幅を大小に調整する。
降圧を反復する場合、短縮装置４は、昇圧及び降圧を反復する場合と同様に信号４ａのパルス幅を短縮し、信号４ａのパルス幅を短縮した信号４ｂを出力する。

【0084】

図３は短縮装置５の要部構成を示す回路図である。以下では、短縮装置５の構成及び作用を説明する。短縮装置４の構成及び作用は短縮装置５と同様であるため、その詳細な説明を省略する。

【0085】

短縮装置５は、生成部５１、決定部５２及びＡＮＤ回路５３を有する。生成部５１は、制御部１７及び短縮装置５間に設けられた２つの経路の中で、一方の経路を通じて制御部１７から基準電圧を与えられ、他方の経路を通じて制御部１７が生成した信号５ａが与えられる。決定部５２は、出力端子Ｔ３、制御部１７及び生成部５１に各別に接続されている。ＡＮＤ回路５３は２つの入力端子と１つの出力端子とを有し、ＡＮＤ回路５３の２つの入力端子夫々は制御部１７及び決定部５２に接続され、ＡＮＤ回路５３の出力端子はＦＥＴ１３のゲートと反転器１６の入力端子とに接続されている。

【0086】

生成部５１は、制御部１７によって与えられた基準電圧及び信号５ａを用いて、信号５ａにおけるデューティの大小に応じて高低となる閾値電圧を生成し、生成した閾値電圧を決定部５２に与える。
決定部５２は、出力端子Ｔ３から入力された入力電圧、即ち、変換装置１で変換された印加電圧と、生成部５１が生成した閾値電圧とを用いて、信号５ａのパルス幅から短縮すべき短縮幅を決定する。

【0087】

ＡＮＤ回路５３は、制御部１７から信号５ａが入力され、入力された信号５ａのパルス幅を、決定部５２が決定した短縮幅だけ短縮し、信号５ｂを生成する。ＡＮＤ回路５３は、生成した５ｂをＦＥＴ１３のゲートに印加し、生成した信号５ｂを反転器１６の入力端子に入力する。

【0088】

これにより、ＦＥＴ１３は信号５ｂのＨｉｇｈ及びＬｏｗに応じてオン／オフされ、反転器１５によってＨｉｇｈ及びＬｏｗが反転された信号５ｂのＨｉｇｈ及びＬｏｗに応じてＦＥＴ１４はオン／オフされる。
このように、ＦＥＴ１３，１４夫々は、パルス幅を短縮幅だけ短縮した信号５ｂを用いてオン／オフされる。

【0089】

生成部５１は、遅延回路６１、生成回路６２及びピークホールド回路６３を有する。遅延回路６１は制御部１７及び生成回路６２に各別に接続されている。生成回路６２は、遅延回路６１の他に、制御部１７及びピークホールド回路６３に各別に接続され、ピークホールド回路６３は更に決定部５２に接続している。

【0090】

遅延回路６１は、制御部１７から信号５ａを与えられ、与えられた信号５ａの時間遅延を行うことによって信号５ａの位相シフトを行い、位相シフトを行った信号５ａを生成回路６２に与える。
生成回路６２は、制御部１７から基準電圧を与えられ、遅延回路６１から位相シフトが行われた信号５ａを与えられる。生成回路６２は、制御部１７及び遅延回路６１夫々から与えられた基準電圧及び信号５ａを用いて、ピーク値が信号５ａのデューティの大小に応じて高低となる鋸歯状の電圧波形を生成し、生成した電圧波形をピークホールド回路６３に与える。

【0091】

ピークホールド回路６３は、生成回路６２が生成した電圧波形のピーク値を保持することによって閾値電圧を生成し、生成した閾値電圧を決定部５２に与える。

【0092】

生成回路６２は、反転器７１、Ｎチャネル型のＦＥＴ７２、コンデンサＣ１及び抵抗Ｒ１，Ｒ２を有する。反転器７１の入力端子は遅延回路６１に接続され、反転器７１の出力端子はＦＥＴ７２のゲートに接続されている。第１抵抗として機能する抵抗Ｒ１の一方の端子はＦＥＴ７２のドレインに接続され、抵抗Ｒ１の他方の端子は制御部１７に接続されている。第２抵抗として機能する抵抗Ｒ２の一方の端子は、抵抗Ｒ１の一方の端子、及び、ＦＥＴ７２のドレインに接続され、抵抗Ｒ２の他方の端子はコンデンサＣ１の一方の端子、及び、ピークホールド回路６３に接続されている。ＦＥＴ７２のソース、及び、コンデンサＣ１の他方の端子夫々は接地されている。
このように、コンデンサＣ１は、抵抗Ｒ２の他方の端子、及び、ＦＥＴ７２のソース間に接続されている。

【0093】

反転器７１の入力端子には、遅延回路６１から位相シフトが行われた信号５ａが入力され、反転器７１は、入力端子に入力された信号５ａの極性、即ち、Ｈｉｇｈ及びＬｏｗを反転し、Ｈｉｇｈ及びＬｏｗを反転したＰＷＭ信号を出力端子からＦＥＴ７２のゲートに印加する。

【0094】

ＦＥＴ７２は、ＦＥＴ１１，１２，１３，１４夫々と同様にスイッチとして機能する。ＦＥＴ７２のゲートに一定の電圧以上の電圧が印加された場合、ドレインからソースに電流が流れ、ＦＥＴ７２はオンとなる。ＦＥＴ７２のゲートに印加されている電圧が一定の電圧未満である場合、ドレインからソースに電流が流れず、ＦＥＴ７２はオフとなる。

【0095】

反転器７１が出力端子からＦＥＴ７２のゲートに印加したＰＷＭ信号がＨｉｇｈである場合、ＦＥＴ７２のゲートには一定の電圧以上の電圧が印加されてＦＥＴ７２はオンとなる。反転器７１が出力端子からＦＥＴ７２のゲートに印加したＰＷＭ信号がＬｏｗである場合、ＦＥＴ７２のゲートに印加されている電圧は一定の電圧未満であり、ＦＥＴ７２はオフとなる。

【0096】

ＦＥＴ７２は、反転器７１が出力端子からＦＥＴ７２のゲートに印加したＰＷＭ信号のＨｉｇｈ及びＬｏｗに従ってオン／オフされる。このように、ＦＥＴ７２は、反転器７１が極性を反転した信号５ａに基づいてオン／オフされる。

【0097】

制御部１７は抵抗Ｒ１の他方の端子に基準電圧を印加する。詳細に述べると、制御部１７、及び、ＦＥＴ７２のソース夫々は接地されているので、制御部１７は、ＦＥＴ７２のソース、及び、抵抗Ｒ１の他方の端子間に基準電圧を印加する。

【0098】

図４は、生成部５１による閾値電圧の生成を説明するための説明図である。図４には、制御部１７から遅延回路６１に与えられる信号５ａと、反転器７１がＦＥＴ７２のゲートに印加するＰＷＭ信号と、生成回路６２が生成する電圧波形と、ピークホールド回路６３が決定部５２に与える閾値電圧とが上から順に示されている。図４でも、図２と同様に、Ｈｉｇｈ及びＬｏｗ夫々を「Ｈ」及び「Ｌ」で示している。
ここで、生成回路６２が生成した電圧波形は、コンデンサＣ１の両端子間の電圧波形である。

【0099】

制御部１７が遅延回路６１に与えた信号５ａは、図４に示すように、遅延回路６１によって時間遅延が行われた後、反転器７１によってＨｉｇｈ及びＬｏｗが反転される。
反転器７１がＦＥＴ７２のゲートに印加したＰＷＭ信号がＬｏｗである場合、ＦＥＴ７２はオフであって制御部１７がＦＥＴ７２のソース、及び、抵抗Ｒ１の他方の端子間に基準電圧を印加しているので、コンデンサＣ１に電荷が蓄積され、コンデンサＣ１の両端子間の電圧が時間の経過と共に上昇する。従って、生成回路６２が生成した図４の電圧波形が示すように、反転器７１がＦＥＴ７２のゲートに印加したＰＷＭ信号がＬｏｗである間、コンデンサＣ１の両端子間の電圧が時間の経過と共に上昇する。

【0100】

反転器７１がＦＥＴ７２のゲートに印加したＰＷＭ信号がＬｏｗからＨｉｇｈに切換わった場合、ＦＥＴ７２はオンとなる。この場合、基準電圧の印加によって、電流は、制御部１７から抵抗Ｒ１及びＦＥＴ７２の順に流れ、コンデンサＣ１に流れず、コンデンサＣ１に電荷が蓄積されることはない。このとき、更に、電流がコンデンサＣ１から抵抗Ｒ２及びＦＥＴ７２の順に流れてコンデンサＣ１は放電しており、コンデンサＣ１に蓄積してあった電荷がなくなるので、図４に示すように、コンデンサＣ１の両端子間の電圧はゼロに低下する。

【0101】

以上のように、コンデンサＣ１の両端子間の電圧は、反転器７１がＦＥＴ７２のゲートに印加したＰＷＭ信号のＨｉｇｈ及びＬｏｗに応じて上昇及び低下を繰り返し、生成回路６２が生成した電圧波形は鋸歯状の電圧波形となる。

【0102】

生成回路６２が生成した電圧波形のピーク値は、反転器７１がＦＥＴ７２のゲートに印加したＰＷＭ信号がＬｏｗである期間が長い程、コンデンサＣ１に多くの電荷が蓄積されてコンデンサＣ１の両端子間の電圧が高くなるため、高い。反転器７１がＦＥＴ７２のゲートに印加したＰＷＭ信号がＬｏｗである期間は、制御部１７が生成した信号５ａがＨｉｇｈである期間に相当し、制御部１７が生成した信号５ａがＨｉｇｈである期間の長短、即ち、信号５ａのデューティの大小に応じて、生成回路６２が生成した電圧波形のピーク値は高低となる。

【0103】

ピークホールド回路６３は、生成回路６２が生成した電圧波形、即ち、コンデンサＣ１の両端子間の電圧波形のピーク値を保持することによって、図４に示すような閾値電圧を生成する。ピークホールド回路６３は、図示しないコンデンサを有し、該コンデンサはコンデンサＣ１の両端子間の電圧が一定の電圧以上である場合に電荷を蓄積して、決定部５２に与える閾値電圧を上昇させる。

【0104】

コンデンサＣ１の両端子間の電圧が一定の電圧未満である場合、ピークホールド回路６３が有するコンデンサの放電によって、ピークホールド回路６３は、生成回路６２が生成した電圧波形のピーク値を保持する。このため、コンデンサＣ１の両端子間の電圧が一定の電圧未満である間、コンデンサＣ１に蓄積してある電荷の放出と共に、ピークホールド回路６３が出力する閾値電圧は徐々に低下する。

【0105】

信号５ａのデューティが１であって信号５ａが常にＨｉｇｈである場合、反転器７１がＦＥＴ７２のゲートに印加するＰＷＭ信号は常にＬｏｗであり、ＦＥＴ７２はオフを維持する。この場合、コンデンサＣ１の両端子間の電圧は基準電圧と等しくなり、ピークホールド回路６３が決定部５２に与える閾値電圧は、基準電圧となり、非常に高い。

【0106】

また、信号５ａのデューティがゼロであって信号５ａが常にＬｏｗである場合、反転器７１がＦＥＴ７２のゲートに印加するＰＷＭ信号は常にＨｉｇｈであり、ＦＥＴ７２はオンを維持する。この場合、コンデンサＣ１に電荷が蓄積されることはなく、コンデンサＣ１の両端子間の電圧はゼロに維持され、ピークホールド回路６３が比較器８２に与える閾値電圧は常にゼロである。

【0107】

次に、決定部５２について説明する。決定部５２は生成回路８１及び比較器８２を有する。生成回路８１は、出力端子Ｔ３、制御部１７及び比較器８２に各別に接続されている。比較器８２は、生成部５１のピークホールド回路６３、及び、ＡＮＤ回路５３の一方の入力端子にも接続されている。

【0108】

生成回路８１は制御部１７から信号５ａを与えられる。生成回路８１は、出力端子Ｔ３から入力される入力電圧と、制御部１７から与えられた信号５ａとを用いて、ピーク値が入力電圧の高低に応じて高低となる鋸歯状の電圧波形を生成し、第２の生成回路として機能する。生成回路８１は、生成した電圧波形を比較器８２に与える。

【0109】

比較器８２は、ピークホールド回路６３から閾値電圧を与えられ、生成回路８１が生成した電圧波形が１周期中に閾値電圧以上である時間の幅を、信号５ａのパルス幅を短縮すべき短縮幅に決定する。

【0110】

生成回路８１は、反転器９１、Ｎチャネル型のＦＥＴ９２、コンデンサＣ２及び抵抗Ｒ３，Ｒ４を有する。反転器９１の入力端子は制御部１７に接続され、反転器９１の出力端子はＦＥＴ９２のゲートに接続されている。第３抵抗として機能する抵抗Ｒ３の一方の端子はＦＥＴ９２のドレインに接続され、抵抗Ｒ３の他方の端子は出力端子Ｔ３に接続されている。第４抵抗として機能する抵抗Ｒ４の一方の端子は、抵抗Ｒ３の一方の端子、及び、ＦＥＴ９２のドレインに接続され、抵抗Ｒ４の他方の端子は、第２のコンデンサとして機能するコンデンサＣ２の一方の端子、及び、比較器８２に接続されている。ＦＥＴ９２のソース、及び、コンデンサＣ２の他方の端子夫々は接地されている。
このように、コンデンサＣ２は、抵抗Ｒ４の他方の端子、及び、ＦＥＴ９２のソース間接続され、第２のコンデンサとして機能する。

【0111】

反転器９１の入力端子には、制御部１７から信号５ａが入力され、反転器９１は、入力端子に入力された信号５ａの極性、即ち、Ｈｉｇｈ及びＬｏｗを反転し、Ｈｉｇｈ及びＬｏｗを反転したＰＷＭ信号を出力端子からＦＥＴ９２のゲートに印加する。反転器９１は第２の反転器として機能する。

【0112】

ＦＥＴ９２は、ＦＥＴ１１，１２，１３，１４，７２夫々と同様にスイッチとして機能する。ＦＥＴ９２のゲートに一定の電圧以上の電圧が印加された場合、ドレインからソースに電流が流れ、ＦＥＴ９２はオンとなる。ＦＥＴ９２のゲートに印加されている電圧が一定の電圧未満である場合、ドレインからソースに電流が流れず、ＦＥＴ９２はオフとなる。ＦＥＴ９２は第２のスイッチとして機能する。

【0113】

反転器９１が出力端子からＦＥＴ９２のゲートに印加したＰＷＭ信号がＨｉｇｈである場合、ＦＥＴ９２のゲートには一定の電圧以上の電圧が印加されてＦＥＴ９２はオンとなる。反転器９１が出力端子からＦＥＴ９２のゲートに印加したＰＷＭ信号がＬｏｗである場合、ＦＥＴ９２のゲートに印加されている電圧は一定の電圧未満であり、ＦＥＴ９２はオフとなる。

【0114】

ＦＥＴ９２は、反転器９１が出力端子からＦＥＴ９２のゲートに印加したＰＷＭ信号のＨｉｇｈ及びＬｏｗに従ってオン／オフされる。このように、ＦＥＴ９２は、反転器９１が極性を反転した信号５ａに基づいてオン／オフされる。

【0115】

抵抗Ｒ３の他方の端子には入力電圧が入力される。詳細に述べると、入力電圧は出力端子Ｔ３，Ｔ４間の電圧であり、出力端子Ｔ４、及び、ＦＥＴ９２のソース夫々は接地されているので、入力電圧は、ＦＥＴ９２のソース、及び、抵抗Ｒ３の他方の端子間に印加される。

【0116】

図５は、生成回路８１による鋸歯状の電圧波形の生成を説明するための説明図である。図５には、制御部１７から反転器９１の入力端子に入力される信号５ａと、反転器９１がＦＥＴ９２のゲートに印加するＰＷＭ信号と、生成回路８１が生成する電圧波形とが上から順に示されている。図５でも、図２及び図４と同様に、Ｈｉｇｈ及びＬｏｗ夫々を「Ｈ」及び「Ｌ」で示している。
ここで、生成回路８１が生成した電圧波形は、コンデンサＣ２の両端子間の電圧波形である。

【0117】

制御部１７が反転器９１の入力端子に入力した信号５ａは、図５に示すように、反転器９１によってＨｉｇｈ及びＬｏｗが反転される。
反転器９１がＦＥＴ９２のゲートに印加したＰＷＭ信号がＬｏｗである場合、ＦＥＴ９２のソース、及び、抵抗Ｒ３の他方の端子間に入力電圧が印加されているので、コンデンサＣ２に電荷が蓄積され、コンデンサＣ２の両端子間の電圧が時間の経過と共に上昇する。従って、生成回路８１が生成した図５の電圧波形が示すように、反転器９１がＦＥＴ９２のゲートに印加したＰＷＭ信号がＬｏｗである間、コンデンサＣ２の両端子間の電圧が時間の経過と共に上昇する。

【0118】

反転器９１がＦＥＴ９２のゲートに印加したＰＷＭ信号がＬｏｗからＨｉｇｈに切換わった場合、ＦＥＴ９２はオンとなる。この場合、入力電圧の印加によって、電流は、出力端子Ｔ３から抵抗Ｒ３及びＦＥＴ９２の順に流れ、コンデンサＣ２に流れず、コンデンサＣ２に電荷が蓄積されることはない。このとき、更に、電流がコンデンサＣ２から抵抗Ｒ４及びＦＥＴ９２の順に流れてコンデンサＣ２は放電しており、コンデンサＣ２に蓄積してあった電荷がなくなるので、図５に示すように、コンデンサＣ２の両端子間の電圧はゼロに低下する。

【0119】

以上のように、コンデンサＣ２の両端子間の電圧は、反転器９１がＦＥＴ９２のゲートに印加したＰＷＭ信号のＨｉｇｈ及びＬｏｗに応じて上昇及び低下を繰り返し、生成回路８１が生成した電圧波形は鋸歯状の電圧波形となる。

【0120】

生成回路８１が生成した電圧波形のピーク値は、入力電圧が高い程、コンデンサＣ１に素早く電荷が蓄積されてコンデンサＣ１の両端子間の電圧が素早く上昇するため、高い。従って、入力電圧の高低に応じて、生成回路６２が生成した電圧波形のピーク値は高低となる。

【0121】

図６は、短縮装置５によるパルス幅の短縮を説明するための説明図である。図６には、ピークホールド回路６３が出力する閾値電圧、及び、生成回路８１が生成した電圧波形を併記した電圧波形と、比較器８２がＡＮＤ回路５３に与える信号と、信号５ａ，５ｂとが上から順に示されている。図６でも、図２、図４及び図５と同様に、Ｈｉｇｈ及びＬｏｗ夫々を「Ｈ」及び「Ｌ」で示している。

【0122】

比較器８２は、前述したように、ピークホールド回路６３及び生成回路８１夫々から閾値電圧及び電圧波形を与えられる。比較器８２は、図６に示すように、電圧波形が閾値電圧未満である期間がＨｉｇｈであり、電圧波形が閾値電圧以上である期間がＬｏｗである信号をＡＮＤ回路５３に出力する。後述するように、生成回路８１が生成した電圧波形の１周期中に、比較器８２が出力した信号がＬｏｗである時間の幅が短縮幅となる。
従って、比較器８２は、生成回路８１が生成した電圧波形、即ち、コンデンサＣ２の両端子間の電圧波形が１周期中に閾値電圧以上である時間の幅を、信号５ａのパルス幅から短縮すべき短縮幅に決定する。

【0123】

遅延回路６１による信号５ａの時間遅延によって、生成回路８１が生成した電圧波形のピーク値が、閾値電圧の徐々に低下して値が比較的に安定している期間に位置するように調整されている。これにより、比較器８２は適正な短縮幅を決定することができる。

【0124】

出力端子Ｔ３から生成回路８１に入力される入力電圧が十分に小さい場合、生成回路８１が生成した電圧波形が閾値電圧を超えることはなく、比較器８２は常にＨｉｇｈである信号をＡＮＤ回路５３に与える。

【0125】

ＡＮＤ回路５３は、比較器８２が出力した信号と信号５ａとが共にＨｉｇｈで一致する場合にＨｉｇｈを出力し、他の場合にはＬｏｗを出力する。これにより、信号５ａがＨｉｇｈである時間、即ち、信号５ａのパルス幅は、比較器８２が出力した信号がＬｏｗである時間の幅だけ短縮され、ＡＮＤ回路５３は、信号５ａのパルス幅を短縮した信号５ｂをＦＥＴ１３のゲートに印加し、信号５ｂを反転器１６の入力端子に入力する。

【0126】

これにより、ＦＥＴ１１，１２，１３，１４が第１状態である期間が短くなり、昇圧による印加電圧の上昇幅が小さくなり、出力端子Ｔ３，Ｔ４から負荷３に印加している電圧が即時に低下する。
比較器８２が常にＨｉｇｈである信号をＡＮＤ回路５３に与えている場合、信号５ａのパルス幅は短縮されることなく、信号５ａ，５ｂは一致する。

【0127】

なお、信号５ａのデューティが１であって信号５ａが常にＨｉｇｈである場合、前述したように、ピークホールド回路６３は、制御部１７が生成回路６２に与えた基準電圧と一致する非常に高い閾値電圧を比較器８２に与える。このため、生成回路８１が生成した電圧波形が閾値電圧以上となることなく、比較器８２は常にＨｉｇｈである信号をＡＮＤ回路５３に与える。従って、信号５ａのデューティが１である場合、ＡＮＤ回路５３によって、信号５ａのパルス幅が短縮されることはなく、デューティが１である信号５ｂがＡＮＤ回路５３から出力される。

【0128】

また、信号５ａのデューティがゼロであって信号５ａが常にＬｏｗである場合、ＡＮＤ回路５３は、制御部１７から常にＬｏｗである信号５ａが入力されるため、比較器８２によって与えられる信号のＨｉｇｈ及びＬｏｗに無関係に、常にＬｏｗであって信号５ａと同じ信号５ｂを出力する。このため、ＡＮＤ回路５３は、信号５ａが常にＬｏｗである信号である場合、信号５ａのパルス幅を短縮することはない。

【0129】

短縮装置４は、前述したように、短縮装置５と同様に構成され、短縮装置４では、信号５ａの代わりに信号４ａが用いられる。また、短縮装置４によって、信号４ａのパルス幅が短縮された信号４ｂはＦＥＴ１１のゲートに印加され、信号４ｂは反転器１５の入力端子に入力される。
このため、ＦＥＴ１１，１２夫々は、短縮装置４の図示しない決定部が決定した短縮幅だけ信号４ａのパルス幅を短縮した信号４ｂを用いてオン／オフされる。

【0130】

信号４ａのパルス幅が短縮された場合、前述したように、ＦＥＴ１１，１２，１３，１４が第３状態である期間が長くなるため、降圧による印加電圧の下降幅が大きく、出力端子Ｔ３，Ｔ４から負荷３に印加している電圧が低下する。

【0131】

以上のように構成された短縮装置５（又は短縮装置４）では、信号５ａ（又は信号４ａ）のデューティに応じた閾値電圧を生成し、生成した閾値電圧と入力電圧とから短縮幅を決定するので、信号５ａ（又は信号４ａ）のパルス幅を信号５ａ（又は信号４ａ）のデューティに応じて適切に短縮することができる。

【0132】

また、生成回路６２は、信号５ａのデューティの大小に応じてピーク値が高低となる鋸歯状の電圧波形を生成し、ピークホールド回路６３は、生成回路６２が生成した電圧波形のピーク値を保持することによって閾値電圧を生成する。このため、生成部５１は、信号５ａのデューティの大小に応じた閾値電圧を容易に生成することができる。
短縮装置４が有する図示しない生成部についても同様の効果が得られる。

【0133】

また、生成回路８１は、ピーク値が入力電圧の高低に応じて高低となる鋸歯状の電圧波形を生成し、比較器８２は、生成回路８１が生成した電圧波形が１周期中に閾値電圧以上である期間の幅を短縮幅に決定する。このため、決定部５２は、適切な短縮幅を容易に決定することができる。
短縮装置４が有する決定部についても同様の効果が得られる。

【0134】

なお、生成回路６２の構成は、反転器７１、ＦＥＴ７２、抵抗Ｒ１，Ｒ２及びコンデンサＣ１を有する構成に限定されず、ピーク値が信号５ａのデューティの大小に応じて高低となる鋸歯状の電圧波形を生成する構成であればよい。
短縮装置４が有する生成部の図示しない生成回路についても、生成回路６２の構成と同様に構成してもよい。

【0135】

更に、生成部５１の構成は、遅延回路６１、生成回路６２及びピークホールド回路６３を有する構成に限定されず、信号５ａにおけるデューティの大小に応じて高低となる閾値電圧を生成する構成であればよい。
短縮装置４が有する生成部についても、生成部５１の構成と同様に構成してもよい。

【0136】

また、生成回路８１の構成は、反転器９１、ＦＥＴ９２、抵抗Ｒ３，Ｒ４及びコンデンサＣ２を有する構成に限定されず、ピーク値が入力電圧の高低に応じて高低となる鋸歯状の電圧波形を生成する構成であればよい。
短縮装置４が有する決定部の図示しない生成回路についても、生成回路８１の構成と同様に構成してもよい。

【0137】

更に、決定部５２の構成は、生成回路８１と比較器８２とを有する構成に限定されず、入力電圧、及び、生成部５１が生成した閾値電圧を用いて、信号５ａのパルス幅から短縮すべき短縮幅を決定する構成であればよい。
短縮装置４が有する決定部についても、決定部５２の構成と同様に構成してもよい。

【0138】

また、３つ以上のＰＷＭ信号を生成する変換装置では、生成されるＰＷＭ信号の数と同じ数だけ、短縮装置４又は短縮装置５を備えればよい。これにより、変換装置１と同様に各ＰＷＭ信号のパルス幅を各別に調整することができる。

【0139】

短縮装置４，５夫々が搭載される装置は、入力端子Ｔ１，Ｔ２間に印加された昇圧及び降圧を行う変換装置に限定されない。短縮装置４，５夫々は、パルス信号を用いてスイッチをオン／オフする装置、特に、複数のパルス信号を用いて複数のスイッチをオン／オフする装置に搭載してもよい。この場合であっても、短縮装置４，５夫々が適切にパルス幅を短縮し、パルス幅が短縮されたパルス信号を用いてスイッチが適切にオン／オフされる。

【0140】

また、変換装置１は、コイルＬ１の一方の端子に、ＦＥＴ１１のソース、及び、ＦＥＴ１２のドレインが接続され、コイルＬ１の他方の端子にＦＥＴ１３のドレイン、及び、ＦＥＴ１４のソースが接続される構成に限定されない。変換装置１では、ＦＥＴ１２の代わりに、カソードがコイルＬ１の一方の端子に、アノードが入力端子Ｔ２及び出力端子Ｔ４に接続されるダイオードを用い、ＦＥＴ１４の代わりに、カソードが出力端子Ｔ３に、アノードがコイルＬ１の他方の端子に接続されるダイオードを用いてもよい。この場合、変換装置１は反転器１５，１６を備えず、短縮装置４は、生成した信号４ｂをＦＥＴ１１のゲートに印加し、短縮装置５は、生成した信号５ｂをＦＥＴ１３のゲートに印加する。

【0141】

ＦＥＴ１１，１２，１３，１４，７１，９１は、Ｎチャネル型に限定されず、Ｐチャネル型でもよい。また、変換装置１では、ＦＥＴ１１，１２，１３，１４，７１，９１の代わりにバイポーラトランジスタでもよい。

【0142】

また、制御部１７が検出する端子Ｔ１，Ｔ２間の電圧は、端子Ｔ１，Ｔ２間に印加される印加電圧に限定されず、端子Ｔ１を流れる電流に対応する電圧であってもよい。また、短縮装置４，５夫々が出力端子Ｔ３から入力される入力電圧は、端子Ｔ３，Ｔ４間の電圧に限定されず、端子Ｔ３に流れる電流に対応する電圧であってもよい。

【0143】

開示された実施の形態は、全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上述の説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。

【符号の説明】

【0144】

１ 変換装置
１１，１２，１３，１４，７２，９２ ＦＥＴ
１７ 制御部
４，５ 短縮装置
４ａ，５ａ 信号
５１ 生成部
５２ 決定部
５３ ＡＮＤ回路
６２，８１ 生成回路
６３ ピークホールド回路
７１，９１ 反転器
８２ 比較器
Ｃ１，Ｃ２ コンデンサ
Ｌ１ コイル
Ｒ１，Ｒ２，Ｒ３，Ｒ４ 抵抗
Ｔ１，Ｔ２ 入力端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】