特許 5985789 超接合半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5985789

(24)【登録日】2016年8月12日

(45)【発行日】2016年9月6日

(54)【発明の名称】超接合半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20160823BHJP

   H01L 29/78 20060101ALI20160823BHJP

   H01L 29/06 20060101ALI20160823BHJP

【ＦＩ】

   H01L29/78 658A

   H01L29/78 658E

   H01L29/78 652H

   H01L29/06 301D

【請求項の数】1

【全頁数】10

(21)【出願番号】特願2010-58069(P2010-58069)

(22)【出願日】2010年3月15日

(65)【公開番号】特開2011-192824(P2011-192824A)

(43)【公開日】2011年9月29日

【審査請求日】2013年2月14日

【審判番号】不服2015-11650(P2015-11650/J1)

【審判請求日】2015年6月22日

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100161562

【弁理士】

【氏名又は名称】阪本 朗

(72)【発明者】

【氏名】大井 明彦

(72)【発明者】

【氏名】岩谷 将伸

(72)【発明者】

【氏名】矢嶋 理子

(72)【発明者】

【氏名】栗林 均

【合議体】

【審判長】 鈴木 匡明

【審判官】 須藤 竜也

【審判官】 河口 雅英

(56)【参考文献】

【文献】 特開２００１−１１９０２２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

IPC H01L29/78,H01L21/336,H01L29/739

(57)【特許請求の範囲】

【請求項1】

高濃度第１導電型半導体基板の主面に垂直方向に長い形状であって、主面に平行方向では交互に隣接配置される第１導電型領域と第２導電型領域からなる超接合構造部をドリフト層として形成する超接合半導体装置の製造方法において、
前記高濃度第１導電型半導体基板上に第１導電型半導体層をエピタキシャル成長する層形成工程を備え、
前記層形成工程の後に、
前記第１導電型半導体層の上面にエピタキシャル層を成長させ、該エピタキシャル層の全面に第１導電型の不純物のイオン注入を行う全面イオン注入工程と、
前記全面イオン注入工程後に前記エピタキシャル層上面にレジストマスクを形成し、第２導電型の不純物のイオン注入を選択的に行う選択的イオン注入工程と、
前記選択的イオン注入工程後に前記レジストマスクを除去する除去工程と、を複数回繰り返す積層工程を備え、
前記複数回繰り返す積層工程後に熱処理により前記第１導電型の不純物と前記第２導電型の不純物を熱拡散して前記第１導電型領域および第２導電型領域を形成する熱拡散工程と、を備え、
前記第１導電型領域および第２導電型領域にそれぞれイオン注入する総不純物量が等しく、
前記複数回繰り返す前記全面イオン注入工程および前記選択的イオン注入工程では、イオン注入された前記第１導電型の不純物と前記第２導電型の不純物のそれぞれの不純物濃度ピーク位置が前記エピタキシャル層の表面から一致する深さになるような加速エネルギーでイオン注入を行い、
前記それぞれの不純物濃度ピーク位置は前記エピタキシャル層の表面から０．２μｍの深さより深いことを特徴とする超接合半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ドリフト層として半導体基板の主面に垂直方向に、複数配置されるｎ型カラムおよびｐ型カラムを主面に平行方向に交互に隣接させる超接合（スーパージャンクション）構造部を有する超接合半導体装置の製造方法に関する。

【背景技術】

【0002】

一般に半導体装置（以降、半導体素子または単に素子と言うこともある）は、半導体基板の片面に電極をもつ横型素子と、半導体基板の両面に電極をもつ縦型半導体装置（縦型素子）とに大別される。縦型素子は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層が延びる方向とが同じである。たとえば、通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴの場合、高抵抗のｎ⁻ドリフト層の部分は、ＭＯＳＦＥＴがオン状態の時は縦方向にドリフト電流を流す領域として働き、オフ状態の時は空乏化して耐圧を高める。この高抵抗のｎ⁻ドリフト層の電流経路を短くすることは、ドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗を下げる効果に繋がるものの、逆にｐベース領域とｎ⁻ドリフト領域との間のｐｎ接合から進行するドレイン−ベース間空乏層の広がる幅が狭く、シリコンの臨界電界強度に速く達するため、耐圧が低下する。逆に耐圧の高い素子では、ｎ⁻ドリフト層が厚くなるため必然的にオン抵抗が大きくなり、損失が増すことになる。このようなオン抵抗と耐圧との間の関係をトレードオフ関係と言う。このトレードオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体素子においても同様に成立することが知られている。また、この関係は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアスによる空乏層の延びる方向が異なる横型半導体素子についても共通である。

【0003】

この問題に対する解決法として、図７、図８に示すように、ドリフト層を、半導体基板の主面に垂直方向では、層状またはカラム状の形状であって、通常のドリフト層よりも不純物濃度を高めた複数のｎ型のドリフト領域（ｎ型カラム）４とｐ型の仕切領域（ｐ型カラム）５とし、主面に平行方向では交互に繰り返し隣接するように配置した並列ｐｎ領域からなる超接合構造部１０とした超接合半導体装置（超接合ＭＯＳＦＥＴ）が知られている。この超接合半導体装置は、オフ状態の時は前記超接合構造部１０が空乏化して耐圧を負担するドリフト層の機能を有する。

【0004】

前記超接合ＭＯＳＦＥＴと通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴとの構造上の大きな違いは、ドリフト層が、単一の導電型で一様の不純物濃度の層ではなく、前述のような並列ｐｎ領域からなる超接合構造部１０にされていることである。この超接合構造部１０では、それぞれのｐ型の仕切り領域（ｐ型カラム）５とｎ型のドリフト領域（ｎ型カラム）４の不純物濃度（以降、単に濃度と表記することがある）が同耐圧クラスの通常の素子よりも高くても、オフ状態では超接合構造部１０内の並列ｐｎ接合から空乏層が両側に広がってドリフト層全体を低い電界強度で空乏化するため、高耐圧化を図ることができる。

【0005】

図７に示す、前記並列ｐｎ領域からなる超接合構造部１０を備える超接合ＭＯＳＦＥＴの周縁耐圧構造部２００では、周縁耐圧構造部２００内の超接合構造部１０の基板表面側（上層）に一様な不純物濃度を有する低濃度ｎ⁻エピタキシャル層３を配置する構成を必要とする。さらに、超接合半導体装置の周縁耐圧構造部２００には、超接合構造部１０の上層に設けられる前記低濃度ｎ⁻エピタキシャル層３の表層に基板表面に沿ってｐ型ガードリング７が、所要の設計耐圧に応じて、所要の間隔で離間するように複数設けられる。またさらに、この周縁耐圧構造部２００は、このｐ型ガードリング７表面と、最外周のｐ型ガードリング７ａ表面とに相互に電気的に接続される導電性プレート９を備える。さらに、ｐ型チャネルストッパー領域１１（もしくはｎ型チャネルストッパー領域でもよい）にも電気的に接続される導電性プレート１２が設けられる。

【0006】

一方、超接合半導体装置の素子活性部１００内では並列ｐｎ領域からなる超接合構造部１０の上層に、通常の半導体装置と同様に、ｐベース領域１３とこのｐベース領域１３内の表層にｎエミッタ領域１４を備え、ｎエミッタ領域１４とｎドリフト領域（ｎ型カラム）４に挟まれる前記ｐベース領域１３表面にゲート絶縁膜１５を介してゲート電極１６を備え、前記ｎエミッタ領域１４表面とｐベース領域１３の高濃度表面とに接触するエミッタ電極１７が設けられる。

【0007】

そのような超接合構造部１０を作製する方法として、エピタキシャル成長とイオン注入を多数回繰り返すことにより、一回のエピタキシャル成長とイオン注入毎に形成される厚さの薄い前記並列ｐｎ領域を順次上下に積み重ねて垂直方向に長い形状にする方法（多段エピタキシャル法）はよく知られている。

【0008】

この多段エピタキシャル法による超接合構造部の製造工程の一例について説明する。前記エピタキシャル成長とイオン注入は、高濃度ｎ^＋Ｓｉ基板１上に、厚さ１２μｍの低濃度ｎ⁻エピタキシャル層２を形成し、マスク合わせ用のアライメントマーカー（図示せず）を形成する。２５ｎｍ厚さのスクリーン酸化膜（図示せず）形成後、全面にリンイオンを１００ｋｅＶの加速エネルギーによりドーズ量１×１０^１２ｃｍ^−２〜９×１０^１２ｃｍ^−２で、イオン注入する。フォトリソグラフィ工程後ボロンイオンを選択的にリンイオンと同じ総不純物量となるようにイオン注入する。レジストと酸化膜除去後、水素アニールした後、ノンドープのエピタキシャル層を形成する。その後、前述のリンとボロンのイオン注入工程以降を繰り返して所要の厚さの並列ｐｎ領域からなる超接合構造部１０とする。

【0009】

たとえば、前述の製造工程で作製された超接合構造部１０を備える超接合半導体装置では、ｎ型カラム４とｐ型カラム５とのチャージバランスが重要であり、同じであることが望ましい。また、前述の耐電荷性を備える周縁耐圧構造部２００を形成するためには、多段エピタキシャル法で複数回のエピタキシャル層形成とイオン注入により並列ｐｎ領域からなる超接合構造を形成した後、該超接合構造の上層に低濃度ｎ⁻エピタキシャル層３を作製し、載置することにより形成される。別の言い方をすると、この低濃度ｎ⁻エピタキシャル層３は、素子活性部ではイオン注入することにより前記超接合構造部の上層を構成するが、周縁耐圧構造部２００ではイオン注入をせずに低濃度ｎ⁻エピタキシャル層３のままとすることにより作製される。前記低濃度ｎ⁻エピタキシャル層３の厚さは１５μｍ前後以上必要であるので、１回のエピタキシャル成長の厚さを１０μｍ以下とすると、必要な段数（エピタキシャル成長の回数）は２段以上となる。

【0010】

以上説明した超接合構造部の製造工程では、リンとボロンのイオン注入によって並列ｐｎ領域からなる超接合構造部を作製したが、ボロンのイオン注入のみにより前述と同様の超接合構造部を作製する製造方法については既に知られている（特許文献１）。

【0011】

また、イオン注入飛程Ｒｐを変えて超接合構造部を作製することにより、エピタキシャル成長とイオン注入の繰り返し回数を減らして、製造効率を改善する超接合半導体装置の製造方法についても公開されている（特許文献２）。

【0012】

また、前述の超接合構造部のように、深さ方向に長い形状の不純物添加領域を形成するための気相エピタキシャル成長方法に関する文献が公開されている。この文献には「気相成長工程は、硼素注入層及び燐注入層からの横方向オートドープを抑制するために、まず封止用の薄いエピタキシャルシリコン層を気相成長してから第二エピタキシャル層の本成長を行う複数段階処理とすることが望ましい。」という記載のように、エピタキシャルシリコン層のソースガスを先に処理する方法が示されている（特許文献３）。

【先行技術文献】

【特許文献】

【0013】

【特許文献1】特開２００１−１１９０２２号公報

【特許文献2】特開２００７−１２８５８号公報

【特許文献3】特許第４０１６３７１号公報（００９６段落）

【発明の概要】

【発明が解決しようとする課題】

【0014】

超接合半導体装置では、超接合構造部を構成する並列ｐｎ領域のそれぞれの総不純物量にアンバランスが生じると耐圧のばらつきが大きくなり、耐圧良品率が低下する。しかしながら、前記イオン注入した不純物は、エピタキシャル成長時に再蒸発することは避けられない。エピタキシャル成長は具体的に、昇温過程、水素アニール、エピタキシャル成長、降温過程からなるが、不純物の再蒸発は前記昇温過程や水素アニール時の熱により発生するものと考えられている。再蒸発した不純物は半導体基板やエピタキシャル成長中の膜に取り込まれるオートドーピングと呼ばれる現象を引き起こす。エピタキシャル成長プロセスにおけるウエハ内およびウエハ間に温度ばらつきが存在すると、前述のような再蒸発やオートドープ現象によって、前記並列ｐｎ領域に、たとえ同ドーズ量をイオン注入したとしても、チャージアンバランスをもたらして耐圧ばらつきが大きくなり、耐圧良品率低下の原因となる。

【0015】

本発明は前述した点に鑑みてなされたものである。本発明の目的は、ｎ型カラムとｐ型カラムのチャージバランスばらつきを低減し、耐圧良品率の高い超接合半導体装置の製造方法を提供することである。

【課題を解決するための手段】

【0016】

本発明では、前記発明の目的を達成するため、高濃度第１導電型半導体基板高濃度第１導電型半導体基板の主面に垂直方向に長い形状であって、主面に平行方向では交互に隣接配置される第１導電型領域と第２導電型領域からなる超接合構造部をドリフト層として形成する超接合半導体装置の製造方法において、前記高濃度第１導電型半導体基板上に第１導電型半導体層をエピタキシャル成長する層形成工程を備え、前記層形成工程の後に、前記第１導電型半導体層の上面にエピタキシャル層を成長させ、該エピタキシャル層の全面に第１導電型の不純物のイオン注入を行う全面イオン注入工程と、前記全面イオン注入工程後に前記エピタキシャル層上面にレジストマスクを形成し、第２導電型の不純物のイオン注入を選択的に行う選択的イオン注入工程と、前記選択的イオン注入工程後に前記レジストマスクを除去する除去工程と、を複数回繰り返す積層工程を備え、前記複数回繰り返す積層工程後に熱処理により前記第１導電型の不純物と前記第２導電型の不純物を熱拡散して前記第１導電型領域および第２導電型領域を形成する熱拡散工程と、を備え、前記第１導電型領域および第２導電型領域にそれぞれイオン注入する総不純物量が等しく、前記複数回繰り返す前記全面イオン注入工程および前記選択的イオン注入工程では、イオン注入された前記第１導電型の不純物と前記第２導電型の不純物のそれぞれの不純物濃度ピーク位置が前記エピタキシャル層の表面から一致する深さになるような加速エネルギーでイオン注入を行い、前記それぞれの不純物濃度ピーク位置が、前記エピタキシャル層の表面から０．２μｍの深さより深くすることを特徴とする。

【発明の効果】

【0019】

本発明によれば、超接合構造部を構成するｎ型カラムとｐ型カラムのチャージバランスばらつきを低減することができ、耐圧良品率の高い超接合半導体装置の製造方法とすることができる。

【図面の簡単な説明】

【0020】

【図1】本発明の超接合半導体装置の製造方法にかかる超接合構造部の断面模式図である。

【図2】本発明の超接合半導体装置の製造方法にかかる製造工程を示す半導体基板の要部断面図（その１）である。

【図3】本発明の超接合半導体装置の製造方法にかかる製造工程を示す半導体基板の要部断面図（その２）である。

【図4】本発明の超接合半導体装置の製造方法にかかる製造工程を示す半導体基板の要部断面図（その３）である。

【図5】ボロンとリンの再蒸発量の不純物濃度ピーク深さ依存性を示す関係図である。

【図6】不純物濃度ピーク深さに対する再蒸発割合とばらつきの間の関係図である。

【図7】本発明にかかる超接合ＭＯＳＦＥＴの要部断面図である。

【図8】本発明にかかる超接合ＭＯＳＦＥＴの素子活性部の模式的断面斜視図である。

【発明を実施するための形態】

【0021】

以下、本発明の超接合半導体装置の製造方法にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。以下に説明する実施例では、第１導電型をｎ型、第２導電型をｐ型として説明する。

【実施例1】

【0022】

次に、本発明の超接合半導体装置の製造方法について、特には超接合構造部の作製方法について、図面を参照して説明する。図１は本発明にかかる実施例１、２、３で説明する超接合半導体装置の超接合構造部の断面模式図である。図７は本発明の実施例１、２、３にかかる超接合ＭＯＳＦＥＴの要部断面模式図である。図８は本発明の実施例１、２、３にかかる超接合ＭＯＳＦＥＴの素子活性部の模式的断面斜視図である。

【0023】

本発明にかかる超接合半導体装置は図７に示すようなｎ^＋Ｓｉ基板１およびｎ⁻層２上にｎ型カラム４およびｐ型カラム５が交互に配置された超接合構造部１０を備える構成となっている。さらに、通常のＭＯＳＦＥＴと同様に、素子活性部１００内には、ｐベース領域１３、ｎエミッタ領域１４、ゲート絶縁膜１５、ゲート電極１６、エミッタ電極１７、周縁耐圧構造部２００内に、ガードリング７、フィールド絶縁膜８、チャネルストッパー領域１１、チャネルストッパー電極１２を備えている。またさらに、超接合半導体装置の周縁耐圧構造部２００内の超接合構造部１０の上層には、低濃度ｎ⁻エピタキシャル層３が設けられている。

【0024】

図２から図４は、図１に示す超接合半導体装置の超接合構造部の製造工程を段階ごとに示す半導体基板の要部断面模式図である。図２に示すように、ｎ^＋Ｓｉ基板１上にｎ⁻層２をドープドエピタキシャル成長により、たとえば１２μｍ程度の厚みで形成し、その上にノンドープ層３ａをエピタキシャル成長により、たとえば３μｍの厚みで形成した後、フォトリソグラフィ工程で、各段ごとの重ね合わせの際に必要となるアライメントマーカー（図示しない）を形成する。

【0025】

図３に示すように、ｎ型不純物４ａ、たとえばリンを全面にイオン注入し、ｐ型不純物５ａ、たとえばボロンを、レジストマスク６で選択的にマスクした開口部にイオン注入する。この時、後の熱拡散工程を考慮してレジストマスク６の開口幅は残し幅の１／４程度とし、それに応じてボロンイオンの注入量（ドーズ量）はリンの４倍程度とする。その後、図４に示すように、ノンドープ層３ｂをエピタキシャル成長により、たとえば７μｍの厚みで形成する。再度前述と同様にｎ型不純物４ａおよびｐ型不純物５ａのイオン注入を行う。その後、設計耐圧に関係する所望の厚さになるまでこれらエピタキシャル成長とイオン注入を繰り返し行う。最後に、たとえば５μｍ程度の厚さのノンドープ層でキャップした後、熱処理により不純物の熱拡散を行って図１に示す超接合構造部１０を形成する。

【0026】

ここで、ｎ型カラム４およびｐ型カラム５を形成する際のイオン注入において、イオン注入したボロンおよびリンの再蒸発量を制御し、ｎ型カラム４およびｐ型カラム５間のチャージバランスを保持することが超接合構造部１０によるばらつきの小さい耐圧特性を確保する上で重要である。ｎ型カラム４およびｐ型カラム５間のイオン注入による不純物量はイオン注入時に同ドーズ量に設定しても、結果的にはばらつきを生じることが多いことが分かっている。

【0027】

そこで、前記ばらつきの原因の一つにイオン注入した不純物の蒸発があると考え、ボロンとリンのイオン注入の際の加速エネルギーを変化させてイオン注入の飛程Ｒｐを変え、すなわち、イオン注入による注入深さを変えたときの再蒸発量を測定した。その結果を図５に示す。図５より、飛程Ｒｐが同じであれば、すなわち、深さ方向の不純物濃度ピーク位置が同じであれば、ボロンとリンとでドーズ量に対する再蒸発する量が同じであることがわかる。ｐ型不純物５ａとｎ型不純物４ａの蒸発量が同じであれば、蒸発があったとしてもチャージバランスは保持できる。また、図６では、さらに不純物濃度ピーク位置が基板表面から０．２μｍより深い場合に前記蒸発のばらつきが抑制できることを示している。従って、深さ方向の不純物濃度ピーク位置は基板表面から０．２μｍより深いことが好ましい。

【0028】

本発明の超接合半導体装置の製造方法にかかる実施の一形態として、超接合構造部を形成するためのプロセス条件として、リンを２００ｋｅＶで、ボロンを８０ｋｅＶの加速エネルギーのイオン注入条件で行った、このときのイオン注入後の飛程Ｒｐ（ピーク深さ）は約０．２５μｍであった。この結果、前記超接合構造部における並列ｐｎ領域の再蒸発量を抑制することができ、さらにボロンとリンの再蒸発量を同じにすることができ、並列ｐｎ領域間のチャージアンバランスによる耐圧ばらつきは低減できることが分かった。

【実施例2】

【0029】

実施例２にかかる超接合半導体装置の超接合構造部の作製方法について説明する。実施例２では、前記図１〜図４に示すようなｎ^＋Ｓｉ基板上へのエピタキシャル層の形成を、前処理としての水素アニール温度（１０００℃で２分間の水素アニール）とエピタキシャル成長温度とを１１００℃未満の温度で行うことを特徴とする。しかし、この作製方法の場合、単に温度を下げただけでは、前処理温度が低く十分なシリコン表面の清浄化ができず、成長温度も低いので結晶性が低下することが懸念される。その結果、結晶性の低下によるアライメントマーカーの形状崩れによりパターン合わせが不正確になり、超接合構造部の形成におけるエピタキシャル層の正確な積み重ねが困難になるという問題が発生する。そのため、実施例２では、前述の問題が起きないような製造条件を加えた上で超接合構造部を作製する。以下、そのような超接合構造部の製造条件について説明する。

【0030】

前記ｎ^＋Ｓｉ基板上にエピタキシャル層を成長させる前処理として、水素アニール処理を行うが、その直前にさらに、過酸化水素液にアンモニア水との混合液を用いるいわゆるＲＣＡ洗浄を加える。その理由は、ｎ^＋Ｓｉ基板の表面にケミカルオキサイドを形成した直後に水素アニール処理を行うことでシリコン清浄表面が低温でも得られ易くなるからである。この表面清浄化方法によれば、結晶性の良いエピタキシャル成長が可能になる。またさらに、エピタキシャル成長も１１００℃未満の低温で行うことにより、Ｓｉ基板からの外方拡散を抑えオートドープを抑えやすくなる。ただし、前記１１００℃未満という低い温度でのエピタキシャル成長を全部行うと、アライメントマーカーの形状崩れが大きくなる問題があるので、前記低温でのエピタキシャル成長はオートドープを抑えるのに必要な最低厚みのエピタキシャル成長にとどめる。その後、所要の厚みまで、アライメントマーカーの形状崩れを抑えることのできる１１００℃以上に昇温してエピタキシャル成長を行う方法とする。このような超接合構造部の作製方法とすることにより、超接合構造部におけるエピタキシャル成長の際にオートドープを抑えることができるので、１１００℃未満の低温でも、結晶性のよい並列ｐｎ領域からなる超接合構造部を作製することができ、超接合半導体装置を高い耐圧良品率で製造することができる。

【実施例3】

【0031】

実施例３にかかる超接合半導体装置の超接合構造部の作製方法について説明する。実施例３では、前記図１〜図４に示すようなｎ^＋Ｓｉ基板上のエピタキシャル層の形成を前処理としての水素アニール温度とエピタキシャル成長温度を１０００℃以下の温度で行うことを特徴とする製造方法である。

【0032】

水素アニール処理無しで、エピタキシャル成長を１０００℃以下の温度で行うこともできる。この場合は、エピタキシャル成長のための９５０℃までの昇温過程でシリコン表面の清浄化機能をエピタキシャル成長の前処理として利用する方法である。しかし、シリコン表面の清浄化が充分にはできなくて前記実施例２と同様に、結晶性が低下することが懸念される。その結果、結晶性の低下によるアライメントマーカーの形状崩れによりパターン合わせが不正確になり、超接合構造部の形成におけるエピタキシャル層の正確な積み重ねが困難になる問題が発生する。そのため、実施例３では、前述の問題が起きないような製造条件をさらに加えた上で超接合構造部を作製する。以下、そのような超接合構造部の製造条件について説明する。

【0033】

前記ｎ^＋Ｓｉ基板１上にエピタキシャル層を成長させる前処理として、水素アニール処理をせずに、前述のＲＣＡ洗浄にさらに希釈フッ酸処理を加える。この希釈フッ酸処理によりＳｉ基板表面を水素終端した状態でエピタキシャル成長を行う。エピタキシャル成長は９５０℃以下の温度で行う。ｎ^＋Ｓｉ基板１表面は、９５０℃以下の所定温度まで昇温する際に水素が脱離して清浄なシリコン表面が得られる。このことにより９５０℃以下の低温でも結晶性の良いエピタキシャル成長が可能になる。エピタキシャル成長も前述のような低温で行うことによりＳｉ基板からの外方拡散を抑えオートドープを抑えやすくなる。ただし、実施例２と同様に実施例３でも、アライメントマーカーの形状崩れが大きくなってしまうので、前記低温ではオートドープを抑えるのに必要な最低限の厚みのエピタキシャル成長を９５０℃でまず行う。その後、所要の厚みまで、アライメントマーカーの形状崩れを抑えることのできる１１００℃以上に昇温してエピタキシャル成長を行う方法とする。

【0034】

実施例３によれば、エピタキシャル成長する表面を低温で清浄化することで、低温のエピタキシャル成長の結晶性を改善することができる。オートドープを抑えるために低温でエピタキシャル成長する。しかし膜厚はオートドープを防ぐ最小限の厚み（たとえば、１μｍ程度）とする。このことで、マーク形状崩れを抑えることができる。その後昇温して１１００℃で目的の所定の厚みまで結晶性のよい条件でエピタキシャル成長を行う。このことで、オートドープを抑えつつ、結晶性を悪化させずにアライメントマーカーの形状崩れを抑えることが可能になる。オートドープを抑えることで、高精度の並列ｐｎ領域からなる超接合構造部の不純物濃度のコントロールが可能になり、並列ｐｎ領域のチャージバランスを保持できるので、超接合半導体装置の耐圧良品率の向上等による低コスト化が可能になる。

【符号の説明】

【0035】

１ ｎ^＋Ｓｉ基板
２ ｎ⁻層
３ 低濃度ｎ−エピタキシャル層
４ ｎ型カラム
４ａ ｎ型不純物
５ ｐ型カラム
５ａ ｐ型不純物
６ レジストマスク
１０ 超接合構造部
１００ 素子活性部
２００ 周縁耐圧構造部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】