特許 5986119 アナログデジタル変換器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5986119

(24)【登録日】2016年8月12日

(45)【発行日】2016年9月6日

(54)【発明の名称】アナログデジタル変換器

(51)【国際特許分類】

   H03M 1/10 20060101AFI20160823BHJP

   H03M 1/56 20060101ALI20160823BHJP

   H03M 1/38 20060101ALI20160823BHJP

   H04N 5/378 20110101ALI20160823BHJP

   H04N 5/374 20110101ALI20160823BHJP

【ＦＩ】

   H03M1/10 A

   H03M1/56

   H03M1/38

   H04N5/335 780

   H04N5/335 740

【請求項の数】1

【全頁数】14

(21)【出願番号】特願2014-4225(P2014-4225)

(22)【出願日】2014年1月14日

(62)【分割の表示】特願2012-11163(P2012-11163)の分割

【原出願日】2012年1月23日

(65)【公開番号】特開2014-75847(P2014-75847A)

(43)【公開日】2014年4月24日

【審査請求日】2015年1月20日

(73)【特許権者】

【識別番号】504157024

【氏名又は名称】国立大学法人東北大学

(73)【特許権者】

【識別番号】000000376

【氏名又は名称】オリンパス株式会社

(74)【代理人】

【識別番号】100118913

【弁理士】

【氏名又は名称】上田 邦生

(74)【代理人】

【識別番号】100112737

【弁理士】

【氏名又は名称】藤田 考晴

(72)【発明者】

【氏名】須川 成利

【審査官】 及川 尚人

(56)【参考文献】

【文献】 特開２０１２−０５４９１３（ＪＰ，Ａ）

【文献】 特開平０２−１３５８２０（ＪＰ，Ａ）

【文献】 特開２０１１−２０５２３０（ＪＰ，Ａ）

【文献】 特開２００８−２９４６１３（ＪＰ，Ａ）

【文献】 国際公開第２０１０／１０９８１６（ＷＯ，Ａ１）

【文献】 特開２００８−２４４７１６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ １／００−１／８８

Ｈ０４Ｎ ５／３７４

Ｈ０４Ｎ ５／３７８

(57)【特許請求の範囲】

【請求項1】

クロック信号を所定の方向へカウントし、カウント信号を出力するカウンタと、
前記カウント信号に基づきランプ波形信号を発生するランプ波形信号発生部と、
複数の信号変換部と、
該信号変換部を制御する制御部とを備え、
前記信号変換部の各々は、
入力されてきた信号の電圧をサンプリングして保持するサンプルホールド回路と、
２倍ごとに容量値が異なる所定の数の容量を有し、これらの容量の接続を変更することによりレベルの異なるバイアス電圧を出力する逐次比較容量群と、
前記ランプ波形信号の電圧および前記バイアス電圧の一方が選択された選択電圧と、前記サンプルホールド回路で保持された電圧および所定の参照電圧の一方とを加算した加算電圧を出力する電圧加算部と、
前記サンプルホールド回路で保持された電圧および前記所定の参照電圧のうち他方である非加算対象電圧と前記加算電圧とを比較する比較部とを備え、
前記制御部が、
前記バイアス電圧を前記選択電圧として前記電圧加算部で加算された前記加算電圧と前記非加算対象電圧とを前記容量の前記所定の数の接続組合せにおいて前記比較部によって比較した結果に基づき生成された第１のデジタルデータと、前記ランプ波形信号の電圧を前記選択電圧として前記電圧加算部で加算された前記加算電圧と前記非加算対象電圧とを前記比較部で比較した結果に基づき生成された第２のデジタルデータとに基づき、前記サンプルホールド回路に保持された電圧をデジタル変換するとともに、
前記逐次比較容量群の前記容量の接続組合せと、前記ランプ波形信号発生部が発生する信号とに基づき、前記逐次比較容量群を構成する全ての前記容量の各々について、大きな容量値を有する前記容量から順にキャリブレーション用データを取得し、
キャリブレーション用データを取得する際に、対象とする前記容量のみに同一の大きさの基準電圧を印加し、他の全ての前記容量にグランド電圧を印加することを特徴とするアナログデジタル変換器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、アナログデジタル変換器に関するものである。

【背景技術】

【0002】

従来、動作方式の異なる複数種類のアナログデジタル変換器が知られている。そのような動作方式としては、いわゆるカウンタ・ランプ方式や逐次比較方式が知られている。カウンタ・ランプ方式においては、電圧値が一定の傾きで変化するランプ電圧とアナログ信号とをコンパレータで比較し、これらの２つの電圧が一致するまでのカウント数からアナログ信号のデジタル値が得られる。逐次比較方式においては、複数の容量の組み合わせによって生成される参照電圧とアナログ信号とをコンパレータで比較しながら参照電圧をアナログ信号に漸近させ、そのときのコンパレータの出力がアナログ信号のデジタル値として得られる。

【0003】

また、アナログ信号を上位ビットと下位ビットとに分けて２段階でデジタル変換するアナログデジタル変換器が知られている（例えば、特許文献１参照。）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００７−２４３３２４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１のように複数の動作方式を組み合わせる場合、アナログデジタル変換器の高速化を図るためには逐次比較方式が好適である。しかしながら、逐次比較方式で用いられる容量の容量値には製造誤差によってばらつきが生じやすい。これによりバイアス電圧の電圧値が不正確になると、正確なデジタルデータが得られないという問題がある。

【0006】

本発明は、上述した事情に鑑みてなされたものであって、複数段階でアナログデジタル変換処理を行うアナログデジタル変換器において、逐次比較方式を採用しつつ正確なデジタルデータを得ることができるアナログデジタル変換器を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記目的を達成するため、本発明は以下の手段を提供する。
本発明は、クロック信号を所定の方向へカウントし、カウント信号を出力するカウンタと、前記カウント信号に基づきランプ波形信号を発生するランプ波形信号発生部と、複数の信号変換部と、該信号変換部を制御する制御部とを備え、前記信号変換部の各々は、入力されてきた信号の電圧をサンプリングして保持するサンプルホールド回路と、２倍ごとに容量値が異なる所定の数の容量を有し、これらの容量の接続を変更することによりレベルの異なるバイアス電圧を出力する逐次比較容量群と、前記ランプ波形信号の電圧および前記バイアス電圧の一方が選択された選択電圧と、前記サンプルホールド回路で保持された電圧および所定の参照電圧の一方とを加算した加算電圧を出力する電圧加算部と、前記サンプルホールド回路で保持された電圧および前記所定の参照電圧のうち他方である非加算対象電圧と前記加算電圧とを比較する比較部とを備え、前記制御部が、前記バイアス電圧を前記選択電圧として前記電圧加算部で加算された前記加算電圧と前記非加算対象電圧とを前記容量の前記所定の数の接続組合せにおいて前記比較部によって比較した結果に基づき生成された第１のデジタルデータと、前記ランプ波形信号の電圧を前記選択電圧として前記電圧加算部で加算された前記加算電圧と前記非加算対象電圧とを前記比較部で比較した結果に基づき生成された第２のデジタルデータとに基づき、前記サンプルホールド回路に保持された電圧をデジタル変換するとともに、前記逐次比較容量群の前記容量の接続組合せと、前記ランプ波形信号発生部が発生する信号とに基づき、前記逐次比較容量群を構成する全ての容量の各々について、大きな容量値を有する前記容量から順にキャリブレーション用データを取得し、キャリブレーション用データを取得する際に、対象とする前記容量のみに同一の大きさの基準電圧を印加し、他の全ての前記容量にグランド電圧を印加することを特徴とするアナログデジタル変換器を提供する。

【0008】

本発明によれば、サンプルホールド回路が保持する電圧は、逐次比較容量群が生成する複数のバイアス電圧と比較部によって比較されることにより一部が逐次比較方式によってデジタル変換され、また、ランプ波形信号発生部が発生するランプ波形信号と比較部によって比較されることにより他の部分がカウンタ・ランプ方式によってデジタル変換される。これら２つのデジタルデータからサンプルホールド回路に入力された信号の電圧のデジタル信号が得られる。

【0009】

この場合に、ランプ波形信号発生部が発生する電圧値が既知の電圧と逐次比較容量群の容量が発生するバイアス電圧とを比較部によって比較することにより、各容量の容量値のばらつきの情報を含むキャリブレーション用のデータが得られる。このキャリブレーション用データを用いて逐次比較方式によって変換されたデジタルデータを補償することにより、正確なデジタルデータを得ることができる。

【発明の効果】

【0011】

本発明によれば、複数段階でアナログデジタル変換処理を行うアナログデジタル変換器において、逐次比較方式を採用しつつ正確なデジタルデータを得ることができるという効果を奏する。

【図面の簡単な説明】

【0012】

【図1】本発明の一実施形態に係るアナログデジタル変換器およびこれを備える固体撮像装置の構成を示す平面図である。

【図2】図１の信号変換回路の構成を示す平面図である。

【図3】図２のＤＡＣ回路の構成を示す平面図である。

【図4】図１のアナログデジタル変換器の動作の一例を説明する図である。

【図5】図２の信号変換回路による上位ビットのデジタル変換の動作の一例を示す図である。

【図6】図２の信号変換回路による上位ビットのデジタル変換の動作のもう１つの例を示す図である。

【図7】図３のＤＡＣ回路の変形例の構成を示す平面図である。

【図8】図７のＤＡＣ回路を備える変形例に係る固体撮像装置のキャリブレーション動作を示すフローチャートである。

【図9】図８のフローチャートの容量２６校正ルーチンを示すフローチャートである。

【図10】図８のフローチャートの容量２５校正ルーチンを示すフローチャートである。

【図11】図１の固体撮像装置の変形例の構成を示す平面図である。

【図12】図１の固体撮像装置の動作の変形例を示すタイミングチャートである。

【発明を実施するための形態】

【0013】

以下に、本発明の一実施形態に係るアナログデジタル（ＡＤ）変換器１およびこれを備える固体撮像装置１００について図面を参照して説明する。
本実施形態に係る固体撮像装置１００は、図１に示されるように、複数の画素２が行列方向に配列されてなる画素アレイ（画素部）３と、画素２から信号電圧を読み出す垂直シフトレジスタ４および水平シフトレジスタ５と、これらのシフトレジスタ４，５によって読み出された信号電圧をデジタル変換するＡＤ変換器１と、該ＡＤ変換器１の周辺に設けられた周辺回路とを備えている。

【0014】

これらの構成のうち、画素アレイ３および２つのシフトレジスタ４，５は１つの半導体基板１００ａに形成され、他の構成はもう１つの半導体基板１００ｂに形成されている。これらの半導体基板１００ａ，１００ｂは、その板圧方向に積層される。このようにすることで、１つの半導体基板に全ての回路を形成した場合と比べて半導体基板１００ａ，１００ｂの面積を縮小し、固体撮像装置１が搭載される装置の小型化を図ることができる。

【0015】

符号６は、一方の半導体基板１００ａ上の水平シフトレジスタ５から、他方の半導体基板１００ｂ上のＡＤ変換器１が備えるサンプルホールド回路１２（後述）に信号を伝達する配線を示している。配線６は、画素アレイ３の各列と対応して列の数と同じ数が設けられていてもよい。または、配線６は、複数の列と対応して設けられ、複数の列の画素２の信号が同一の配線６で伝達されてもよい。

【0016】

固体撮像装置１００は、以下のような動作により画素２の信号電圧をデジタル信号として外部に出力する。
まず、垂直シフトレジスタ４が、画素アレイ３のうち１行目の画素２を選択する。水平シフトレジスタ５は、垂直シフトレジスタ４によって選択された１行目の画素２から信号電圧を受け取り、ＡＤ変換器１に出力する。ＡＤ変換器１によって信号電圧から変換された１行分の画素２のデジタル信号はメモリ回路７に記憶され後にパラレルシリアル変換回路８によってパラレル信号からシリアル信号に変換され、ＬＶＤＳのようなシリアルデジタル出力回路９から図示しない外部の回路に出力される。これにより、１行目の画素２の信号電圧をデジタル信号として外部に出力する。

【0017】

固体撮像装置１００は、垂直シフトレジスタ４によって選択する画素アレイ３の行を１行ずつずらしながら、１行分ずつ画素２の信号電圧をデジタル信号として外部に出力する。
図中、符号１０は電源回路、符号１１は各回路を駆動するためのパルスを発生するパルス発生回路を示している。

【0018】

次に、本実施形態に係るＡＤ変換器１の構成および作用について詳細に説明する。
ＡＤ変換器１は、画素２からの信号電圧の上位ビットを逐次比較方式によりデジタル変換する構成と、下位ビットをカウンタ・ランプ方式を用いてデジタル変換する構成とを備えている。具体的には、ＡＤ変換器１は、画素アレイ３の各列に対応して設けられた複数のサンプルホールド回路（信号変換部）１２および信号変換回路（信号変換部）１３と、これらの信号変換回路１３にランプ電圧（ランプ波形信号）を供給するランプ波形発生回路（ランプ波形信号発生部）１４と、クロック信号をカウントするカウンタ回路（カウンタ）１５とを備えている。

【0019】

なお、図１には、サンプルホールド回路１２および信号変換回路１３が、画素アレイ３の各列に対して１つずつ設けられた構成が示されているが、これに代えて、サンプルホールド回路１２および信号変換回路１３が画素アレイ３の複数の列に対して１つずつ設けられていてもよい。

【0020】

図２は、各信号変換回路１３の構成を示す平面図である。信号変換回路１３は、図２に示されるように、ＤＡＣ回路（逐次比較容量群、電圧加算部）１６と、コンパレータ（比較部）１７と、制御回路（制御部）１８とを備えている。各信号変換回路１３の入力端はスイッチＳＷｉｎを介して対応するサンプルホールド回路１２に接続されている。

【0021】

コンパレータ１７は、ＤＡＣ回路１６からの出力電圧Ｖｄａｃが反転端子に入力され、参照電圧Ｖ_０が非反転端子に入力される。参照電圧Ｖ_０は、例えば、０Ｖである。コンパレータ１７は、これら２つの電圧Ｖｄａｃ，Ｖ_０の大きさを比較する。比較の結果、コンパレータ１７の出力は、電圧Ｖｄａｃが参照電圧Ｖ_０よりも小さい場合には「ｈｉｇｈ」となり、電圧Ｖｄａｃが参照電圧Ｖ_０よりも大きい場合には「ｌｏｗ」となる。コンパレータ１７から出力された信号レベルはラッチ回路１９によってラッチされる。ラッチ回路１９は、ラッチした信号レベルを制御回路１８および各信号変換回路１３の後段に設けられたメモリ回路７に出力する。

【0022】

カウンタ回路１５は、制御回路１８からの指示に基づき、図示しないクロック回路が発生したクロック信号のカウント動作を開始する。
ランプ波形発生回路１４は、カウンタ回路１５のカウント動作の開始に同期して、時間軸方向に一定の傾きで電圧値が小さくなるランプ電圧Ｖｒａｍｐを発生してＤＡＣ回路１６に出力する。

【0023】

図３は、ＤＡＣ回路１６の構成を示す平面図である。図３には、５ビットのデジタルデータを生成する構成が例示されている。この構成において、ＤＡＣ回路１６は、７つの容量２０〜２６と、各容量２０〜２６に対応して設けられたスイッチＳＷ０〜ＳＷ６とを備えている。容量２０〜２６の容量値はそれぞれ、最も小さい容量２０，２１の容量値をＣとしたときに、Ｃ、Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃおよび３２Ｃ（Ｃは正の定数）である。

【0024】

容量２０〜２６の上側電極は、スイッチＳＷｉｎおよびコンパレータ１７の反転入力端子に並列に接続されている。最も小さい容量値Ｃを有する一方の容量２０の下側電極は、スイッチＳＷ０の切り替えにより、ランプ波形発生回路１４からランプ電圧Ｖｒａｍｐが入力されるランプ入力端子またはグランド電圧ＧＮＤに接続される。他の容量２１〜２７の下側電極は、スイッチＳＷ１〜ＳＷ６の切り替えにより、基準電圧Ｖｒｅｆまたはグランド電圧ＧＮＤに接続される。スイッチＳＷ０〜ＳＷ６の切り替えは、制御回路１８によって制御される。

【0025】

次に、このように構成されたＡＤ変換器１の作用について、図４に示される例を用いて説明する。
水平シフトレジスタ５が読み出した１行分の画素２の信号電圧Ｖｉｎは、対応する列のサンプルホールド回路１２に入力されて該サンプルホールド回路１２に保持される。次に、スイッチＳＷｉｎが閉じられることにより、各サンプルホールド回路１２は後段の対応する列の信号変換回路１３に信号電圧Ｖｉｎを出力する。このときに、制御回路１８によりスイッチＳＷ０〜ＳＷ６はグランド電圧ＧＮＤ側に切り替えられる。これにより、ＤＡＣ回路１６の出力電圧Ｖｄａｃは信号電圧Ｖｉｎと等しくなる。この後、スイッチＳＷｉｎが開放されることにより、ＤＡＣ回路１６の出力電圧ＶｄａｃはＶｉｎに保持される。

【0026】

次に、制御回路１８は、ラッチ回路１９から受け取った信号に基づいてＳＷ１〜ＳＷ６を切り替え、コンパレータ１７により電圧Ｖｄａｃと参照電圧Ｖ_０とを比較することにより、信号電圧Ｖｉｎの上位５ビット分をデジタル変換する。

【0027】

具体的には、まず、最も大きい容量値３２Ｃを有する容量２６のスイッチＳＷ６を基準電圧Ｖｒｅｆ側に切り替える。これにより、ＤＡＣ回路１６の出力電圧ＶｄａｃはＶｉｎ−Ｖｒｅｆ／２となる。コンパレータ１７は、出力電圧Ｖｄａｃと参照電圧Ｖ_０とを比較する。図４においては、Ｖｄａｃ＞Ｖ_０、すなわち、Ｖｉｎ＜Ｖｒｅｆ／２＋Ｖ_０であり、コンパレータ１７の出力信号は「ｌｏｗ」になり、最上位ビットのデジタル値として「０」が得られる。ラッチ回路１９は、この信号レベルをラッチし、制御回路１８とメモリ回路７に出力する。

【0028】

次に、制御回路１８は、ラッチ回路１９からの「ｌｏｗ」の入力を受けて、スイッチＳＷ６を基準電圧Ｖｒｅｆ側に接続したままとし、スイッチＳＷ５を基準電圧Ｖｒｅｆ側に切り替える。これにより、ＤＡＣ回路１６の出力電圧ＶｄａｃはＶｉｎ−（Ｖｒｅｆ／２＋Ｖｒｅｆ／４）となる。コンパレータ１７は、出力電圧Ｖｄａｃと参照電圧Ｖ_０とを比較する。図４においては、Ｖｄａｃ＜Ｖ_０、すなわち、Ｖｉｎ＜Ｖｒｅｆ／２＋Ｖｒｅｆ／４＋Ｖ_０であり、コンパレータの出力信号は「ｈｉｇｈ」になり、上位２ビット目のデジタル値として「１」が得られる。ラッチ回路１９は、信号レベルをラッチし、制御回路１８とメモリ回路７に出力する。

【0029】

次に、制御回路１８は、ラッチ回路１９からの「ｈｉｇｈ」の入力を受けて、スイッチＳＷ５をグランド電圧ＧＮＤ側に切り替え、スイッチＳＷ４を基準電圧Ｖｒｅｆ側に切り替える。これにより、ＤＡＣ回路１６の出力電圧ＶｄａｃはＶｉｎ−（Ｖｒｅｆ／２＋Ｖｒｅｆ／８）となる。コンパレータ１７は、出力電圧Ｖｄａｃと参照電圧Ｖ_０とを比較する。図４においては、Ｖｄａｃ＞Ｖ_０、すなわち、Ｖｉｎ＜Ｖｒｅｆ／４＋Ｖｒｅｆ／８＋Ｖ_０であり、コンパレータ１７の出力信号は「ｌｏｗ」になり、上位３ビット目のデジタル値として「０」が得られる。

【0030】

このように、制御回路１８は、直前のコンパレータ１７による比較結果に応じて基準電圧Ｖｒｅｆ側に切り替えるスイッチＳＷ１〜６の組み合わせを変更することにより、容量によって生成されるバイアス電圧を、Ｖｒｅｆ／２，Ｖｒｅｆ／２＋Ｖｒｅｆ／４，Ｖｒｅｆ／２＋Ｖｒｅｆ／８，…と信号電圧Ｖｉｎに漸近するように変化させる。そして、信号電圧Ｖｉｎと各バイアス電圧との比較結果である「０」または「１」をそのビットのデジタル値とすることにより上位５ビット目までのデジタル値を得る。

【0031】

ここで、制御回路１８は、図５および図６に示されるように、コンパレータ１７の出力が「０」であったときのＤＡＣ回路１６のデジタルコード（図中、黒塗りライン参照。）を記憶し、上位５ビット分のコンパレータ１７による比較が終了した後に、最後に記憶したデジタルコードに対応する出力電圧Ｖｄａｃをもう一度生成させる。これにより、逐次比較方式によるデジタル変換動作は、出力電圧Ｖｄａｃが参照電圧Ｖ_０よりも大きい状態で終了することとなる。なお、図５および図６には、４ビットをデジタル変換する場合が例示されている。

【0032】

次に、制御回路１８は、信号電圧Ｖｉｎの下位ビットをカウンタ・ランプ方式によってデジタル変換する。具体的には、制御回路１８は、最も小さい容量値Ｃを有する容量２０のスイッチＳＷ０をランプ入力端子側に切り替える。これと共に、制御回路１８は、カウンタ回路１５にクロック信号のカウント開始を指示する。ランプ波形発生回路１４は、カウンタ回路１５のカウント動作開始を受けて、初期値を基準電圧Ｖｒｅｆとし、一定の傾きで小さくなるランプ電圧Ｖｒａｍｐを出力する。コンパレータ１７は、反転入力端子に入力される電圧Ｖｄａｃを参照電圧Ｖ_０と比較し、Ｖｄａｃ＞Ｖｒｅｆの間は「ｌｏｗ」を出力する。

【0033】

カウンタ回路１５は、ラッチ回路１９から「ｌｏｗ」が入力されている間、クロック信号の数をカウントし続け、ラッチ回路１９からの入力が「ｈｉｇｈ」に変化したときにカウントを停止する。カウンタ回路１５がカウントしたクロック信号のカウント数を、信号電圧Ｖｉｎの下位ビットのデジタルデータとして得られる。カウンタ回路１５は、カウント数をメモリ回路７に出力する。
以上の２段階で生成された上位ビットのデジタルデータと下位ビットのデジタルデータを結合することにより、信号電圧Ｖｉｎのデジタル信号が得られる。

【0034】

このように、本実施形態によれば、高速動作に適した逐次変換方式を採用しつつ、下位のデジタル変換に回路構成が簡素なカウンタ・ランプ方式を採用することにより、全体に占める面積および消費電力の割合が比較的大きい容量２０〜２６の数を削減し、回路の小型化および低消費電力化を図ることができる。

【0035】

また、逐次比較方式による上位ビットのデジタル変換においてＤＡＣ回路１６が出力する最後の電圧Ｖｄａｃが参照電圧Ｖ_０より大きくなるようにすることで、この後に行われるカウンタ・ランプ方式によるデジタル変換において経時的に減少するランプ電圧Ｖｒａｍｐは参照電圧Ｖ_０と確実に交差することとなる。これにより、下位ビットのデジタル変換動作を確実に実行することができる。

【0036】

次に、本実施形態に係るＡＤ変換器１のキャリブレーション動作について説明する。キャリブレーション動作は、ＡＤ変換器１が信号電圧Ｖｉｎのデジタル変換を実行する度に実行されてもよく、固体撮像装置１００の電源が投入されたときや温度等の環境が変化したとき等のタイミングで実行されてもよい。

【0037】

まず、ランプ波形発生回路１４から電圧値が既知の校正電圧Ｖｃａｌが、ランプ入力端子側に切り替えられたスイッチＳＷ０を介して容量２０の下側極板に印加される。このときに、他の容量２１〜２６の下側極板は、スイッチＳＷ１〜６によりグランド電圧ＧＮＤに接続される。これにより、コンパレータ１７の反転入力端子には電圧Ｖｄａｃ＝−Ｖｃａｌが入力される。校正電圧Ｖｃａｌは、前述した逐次比較方式による信号電圧Ｖｉｎの上位ビットのデジタル変換と同様にしてデジタル変換される。同様に、電圧値の異なる複数の校正電圧Ｖｃａｌがデジタル変換される。

【0038】

デジタル変換して得られた校正電圧Ｖｃａｌのデジタル信号は容量２０〜２６のキャリブレーション用データとして用いられる。すなわち、容量２０〜２６の容量値に製造誤差によるばらつきが存在する場合、校正電圧Ｖｃａｌを実際にデジタル変換して得られたデジタル信号は、校正電圧Ｖｃａｌから理論的に算出されるデジタル信号と異なる。そこで、これら２つのデジタル信号を対応付けたテーブルを、例えば、固体撮像装置１００の外部に設けられた図示しない記憶装置に記憶しておく。これにより、ＡＤ変換器１によって得られた上位ビットのデジタル信号をテーブルに基づいて正しいデジタル信号に補償することができる。

【0039】

このように本実施形態によれば、信号電圧Ｖｉｎの下位ビットのデジタル変換に用いられるランプ波形発生回路１４を、校正電圧Ｖｃａｌの生成にも用いることにより、従来別途備えられていた校正電圧を生成するための構成が不要となる。これにより、さらなる小型化を図ることができる。

【0040】

なお、本実施形態においては、下位ビットのデジタル変換において、電圧値が経時的に小さくなるランプ電圧Ｖｒａｍｐを用いることとしたが、これに代えて、電圧値が経時的に大きくなるランプ電圧を用いることとしてもよい。この場合には、上位ビットのデジタル変換において、ＤＡＣ回路１６が最後に出力する電圧Ｖｄａｃが参照電圧Ｖ_０よりも小さくなるようにすればよい。すなわち、制御回路１８は、コンパレータ１７の出力が「ｈｉｇｈ」であったときのＤＡＣ回路１６のデジタルコードを記憶し、上位５ビット分のコンパレータ１７による比較が終了した後に、最後に記憶したデジタルコードに対応する電圧Ｖｄａｃをもう一度生成させればよい。

【0041】

また、図７に示すような回路形態により、キャリブレーションを行ってもよい。この実施形態では、図８のフローチャートに示すように、キャリブレーション動作が開始されると、スイッチＳＷｉｎｐｕｔを「２」側、スイッチＳＷｃａｌを「２」側へ切り替え（ステップＳ１）、最も大きな容量値３２Ｃを有する容量２６から順番に校正を行う（ステップＳ２〜Ｓ７）。

【0042】

図９は、図８の容量２６校正ルーチンＳ２を示している。図９に示すように、まず、スイッチＳＷ６をグランド電圧ＧＮＤに接続し、スイッチＳＷ０〜ＳＷ５を基準電圧Ｖｒｅｆに接続する（ステップＳ２１）。このときのコンパレータ１７の反転端子に入力される電圧Ｖ２６１を、ランプ波形発生回路１４から電圧値が既知の校正電圧ＶｃａｌをスイッチＳＷｃａｌから入力することにより求める（ステップＳ２２）。

【0043】

次に、スイッチＳＷ６を基準電圧Ｖｒｅｆに接続し、スイッチＳＷ０〜ＳＷ５をグランド電圧ＧＮＤに接続する（ステップＳ２３）。このときのコンパレータ１７の反転端子に入力される電圧Ｖ２６２を、ランプ波形発生回路１４から電圧値が既知の校正電圧ＶｃａｌをスイッチＳＷｃａｌから入力することにより求める（ステップＳ２４）。

【0044】

次に、ステップＳ２２，Ｓ２４において取得された電圧２６１，２６２から容量２６の校正データを演算する（ステップＳ２５）。具体的には、容量２０〜２６の容量値の和をＣｔｏｔとし、容量２６の容量値をＣｔｏｔ／２＋ΔＣ２６、容量２０〜２５の容量値の和をＣｔｏｔ／２―ΔＣ２６とすると、電圧Ｖ２６１，Ｖ２６２は以下の式によってそれぞれ表わされる。
Ｖ２６１＝ＶｒｅｆＸ（Ｃｔｏｔ／２−ΔＣ２６）／Ｃｔｏｔ
Ｖ２６２＝ＶｒｅｆＸ（Ｃｔｏｔ／２＋ΔＣ２６）／Ｃｔｏｔ
これにより、電圧Ｖ２６１と電圧Ｖ２６２との差は以下となる。
Ｖ２６２−Ｖ２６１＝ＶｒｅｆＸ（２ＸΔＣ２６／Ｃｔｏｔ）
よって、容量２６の製造誤差による変換誤差は、（Ｖ２６２−Ｖ２６１）／２と求められ、これを容量２６による変換時の校正データとして用いる。

【0045】

続いて、図８の容量２５校正ルーチンＳ３により容量２５の校正を行う。図１０に示すように、まず、スイッチＳＷ６およびスイッチＳＷ５をグランド電圧ＧＮＤに接続し、スイッチＳＷ０〜４を基準電圧Ｖｒｅｆに接続する（ステップＳ３１）。このときのコンパレータ１７の反転端子に入力される電圧Ｖ２５１を、ランプ波形発生回路１４から電圧値が既知の校正電圧ＶｃａｌをスイッチＳＷｃａｌから入力することにより求める（ステップＳ３２）。

【0046】

次に、スイッチＳＷ５を基準電圧Ｖｒｅｆに接続し、スイッチＳＷ０〜４をグランド電圧ＧＮＤに接続する（ステップＳ３３）。このときのコンパレータ１７の反転端子に入力される電圧Ｖ２５２を、ランプ波形発生回路１４から電圧値が既知の校正電圧ＶｃａｌをスイッチＳＷｃａｌから入力することにより求める（ステップＳ３４）。

【0047】

次に、ステップＳ３２，Ｓ３４において取得された電圧２５１，２５２から容量２５の校正データを演算する（ステップＳ３５）。具体的には、容量２５の容量値をＣｔｏｔ／４−ΔＣ２６／２＋ΔＣ２５、容量２０〜２４の容量値の和をＣｔｏｔ／４−ΔＣ２６／２―ΔＣ２５とすると、電圧Ｖ２５１，Ｖ２５２は以下の式によってそれぞれ表わされる。
Ｖ２５１＝ＶｒｅｆＸ（３ＸＣｔｏｔ／４−ΔＣ２６／２−ΔＣ２５）／Ｃｔｏｔ
Ｖ２５２＝ＶｒｅｆＸ（３ＸＣｔｏｔ／４−ΔＣ２６／２＋ΔＣ２５）／Ｃｔｏｔ

【0048】

これにより、電圧Ｖ２５１と電圧Ｖ２５２との差は以下となる。
Ｖ２５２−Ｖ２５１＝ＶｒｅｆＸ（２ＸΔＣ２５／Ｃｔｏｔ）
よって、容量２５の製造誤差による変換誤差は、（Ｖ２５２−Ｖ２５１）／２と求められ、これを容量２５による変換時の校正データとして用いる。
同様にして容量２４〜２１についても容量２５，２６と同様の容量で処理を行って校正データを得た後、スイッチＳＷｉｎｐｕｔを「１」側、スイッチＳＷｃａｌを「１」側へ切り替え、キャリブレーションを終了する（ステップＳ８）。

【0049】

また、本実施形態においては、固体撮像装置１００を構成する回路が、２つの半導体基板１００ａ，１００ｂに分けて形成されていることとしたが、これに代えて、図１１に示されるように、１つの半導体基板１００ｃに形成されていることとしてもよい。
図１１に示される例では、水平シフトレジスタ５が省略され、各列の画素２からの信号電圧Ｖｉｎが直接サンプルホールド回路１２に入力されるようになっている。

【0050】

また、本実施形態においては、画素２の信号電圧Ｖｉｎをデジタル変換する動作についてのみ説明したが、信号電圧Ｖｉｎのデジタル変換に先立って画素２のノイズ電圧をデジタル変換することとしてもよい。

【0051】

画素２が有する信号電圧Ｖｉｎをゼロにリセットする際にこのリセット動作に伴ってノイズ電圧が発生し、該ノイズ電圧がリセットされた後の画素２に保存される。したがって、次に画素２が受光して生成した信号電圧Ｖｉｎはノイズ電圧に重畳され、これらの和が水平シフトレジスタ５によって読み出されることとなる。そこで、画素２をリセットした後にノイズ電圧を読み出し、その後に画素２が受光して生成された信号電圧Ｖｉｎをノイズ電圧とともに読み出し、これらの差分から信号電圧Ｖｉｎを算出することができる。

【0052】

ここで、固体撮像装置１００は、図１２に示されるように動作することとしてもよい。すなわち、画素アレイ３に配列されたｍ列の画素２のうち、１〜２／ｍ列目の画素２について、水平シフトレジスタ５からサンプルホールド回路１２への電圧の出力動作、デジタル変換動作およびデジタル信号の出力動作を行う。そして、残りのｍ／２＋１〜ｍ列目の画素２については、１〜２／ｍ列目の画素２よりも１ステップずつ遅れて動作を行う。

【0053】

図中、Ｒは画素２の電圧をゼロにリセットする期間、Ｎはリセット後の画素２のノイズ電圧を水平シフトレジスタ５に読み出す期間、Ｔは画素２が備えるフォトダイオードが蓄積した信号電荷を信号電圧Ｖｉｎに変換する期間、Ｓは画素２の信号電圧Ｖｉｎとノイズ電圧とを水平シフトレジスタ５に読み出す期間を示している。
このように画素２を列によって半分に分けて時間差で処理することにより、途切れなく処理を行うことができる。

【符号の説明】

【0054】

１ アナログデジタル変換器
２ 画素
３ 画素アレイ（画素部）
４ 垂直シフトレジスタ
５ 水平シフトレジスタ
６ 配線
７ メモリ回路
８ パラレルシリアル変換回路
９ シリアルデジタル出力回路
１０ 電源回路
１１ パルス発生回路
１２ サンプルホールド回路（信号変換部）
１３ 信号変換回路（信号変換部）
１４ ランプ波形発生回路（ランプ波形信号発生部）
１５ カウンタ回路（カウンタ）
１６ ＤＡＣ回路（逐次比較容量群、電圧加算部）
１７ コンパレータ（比較部）
１８ 制御回路（制御部）
１９ ラッチ回路
２０〜２６ 容量
１００ 固体撮像装置
１００ａ，１００ｂ，１００ｃ 半導体基板
ＳＷｉｎ，ＳＷ０〜ＳＷ６ スイッチ
Ｖｉｎ 信号電圧
Ｖｒｅｆ 基準電圧
Ｖ_０ 参照電圧
Ｖｒａｍｐ ランプ電圧（ランプ波形信号）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】