特許 5986384 単一のプロセスを用いて高性能ロジックおよびアナログ回路をイネーブルするプロセス／設計方法論

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5986384

(24)【登録日】2016年8月12日

(45)【発行日】2016年9月6日

(54)【発明の名称】単一のプロセスを用いて高性能ロジックおよびアナログ回路をイネーブルするプロセス／設計方法論

(51)【国際特許分類】

   H01L 21/822 20060101AFI20160823BHJP

   H01L 27/04 20060101ALI20160823BHJP

   H01L 21/8238 20060101ALI20160823BHJP

   H01L 27/092 20060101ALI20160823BHJP

   H03F 3/343 20060101ALI20160823BHJP

【ＦＩ】

   H01L27/04 G

   H01L27/08 321B

   H01L27/08 321L

   H03F3/343 A

【請求項の数】10

【外国語出願】

【全頁数】15

(21)【出願番号】特願2012-3044(P2012-3044)

(22)【出願日】2012年1月11日

(62)【分割の表示】特願2011-529119(P2011-529119)の分割

【原出願日】2009年9月17日

(65)【公開番号】特開2012-119701(P2012-119701A)

(43)【公開日】2012年6月21日

【審査請求日】2012年1月11日

【審判番号】不服2014-10723(P2014-10723/J1)

【審判請求日】2014年6月6日

(31)【優先権主張番号】12/241,706

(32)【優先日】2008年9月30日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】597154922

【氏名又は名称】アルテラ コーポレイション

【氏名又は名称原語表記】Ａｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ

(74)【代理人】

【識別番号】100078282

【弁理士】

【氏名又は名称】山本 秀策

(74)【代理人】

【識別番号】100113413

【弁理士】

【氏名又は名称】森下 夏樹

(72)【発明者】

【氏名】シャン チ

(72)【発明者】

【氏名】アルバート ラトナクマー

(72)【発明者】

【氏名】ジェフリー シャオチ タン

(72)【発明者】

【氏名】ウェイチ ディン

【合議体】

【審判長】 鈴木 匡明

【審判官】 飯田 清司

【審判官】 加藤 浩一

(56)【参考文献】

【文献】 特開２００１−１５６２６１（ＪＰ，Ａ）

【文献】 特開平１０−１５４７５６（ＪＰ，Ａ）

【文献】 特開平１１−２８４４４３（ＪＰ，Ａ）

【文献】 特開２０００−２４３８５１（ＪＰ，Ａ）

【文献】 特開２００５−１３６３２２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

H01L 27/04

H01L 21/82

(57)【特許請求の範囲】

【請求項1】

アナログ回路の性能を向上させる方法であって、該方法は、
複数のトランジスタを有する回路を提供することであって、該複数のトランジスタは、ＮＭＯＳトランジスタのセットおよびＰＭＯＳトランジスタのセットを含む、ことと、
該ＮＭＯＳトランジスタのセットを第１の電圧ソースに連結することと、
該ＰＭＯＳトランジスタのセットを第２の電圧ソースに連結することと、
各選択されたＮＭＯＳトランジスタのボディ端子に対して該第１の電圧ソースを適用することによって、該ＮＭＯＳトランジスタのセットの一部を選択的にバイアスし、各選択されたＰＭＯＳトランジスタのボディ端子に対して該第２の電圧ソースを適用することによって、該ＰＭＯＳトランジスタのセットの一部を選択的にバイアスすることと
を包含し、
該第１の電圧ソースおよび該第２の電圧ソースは、順方向バイアスおよび逆方向バイアスを提供するように修正可能であり、
該第１の電圧ソースおよび該第２の電圧ソースは、該ＮＭＯＳトランジスタまたは該ＰＭＯＳトランジスタのそれぞれのセットからトランジスタの一部を選択するように修正可能であり、
該回路の通常動作モードにおいて、該第１の電圧ソースは、該ＮＭＯＳトランジスタのセットの第１のサブセットのそれぞれのボディ端子に順方向バイアスを提供することにより、該ＮＭＯＳトランジスタの該第１のサブセットの閾値電圧を該ＮＭＯＳトランジスタの第２のサブセットの閾値電圧に整合するように修正可能であり、該第２の電圧ソースは、該ＰＭＯＳトランジスタのセットの第１のサブセットのそれぞれのボディ端子に順方向バイアスを提供することにより、該ＰＭＯＳトランジスタの該第１のサブセットの閾値電圧を該ＰＭＯＳトランジスタの第２のサブセットの閾値電圧に整合するように修正可能であり、
該回路の電力セーブモードにおいて、該第１の電圧ソースおよび該第２の電圧ソースは、該複数のトランジスタのそれぞれの該ボディ端子に逆方向バイアスを提供することにより、該複数のトランジスタをオフにし、これにより、該回路をディセーブルするように修正可能である、方法。

【請求項2】

前記第１の電圧ソースおよび前記第２の電圧ソースから前記複数のトランジスタに電圧を供給することをさらに包含し、該供給された電圧は、ボディ−ソース接合を順方向バイアスする、請求項１に記載の方法。

【請求項3】

均一にドーピングされたレトログレードウェルを有する前記複数のトランジスタのそれぞれのチャネルをドーピングすることと、
該複数のトランジスタのそれぞれのソースおよびドレインの近くにポケットインプラントを埋め込むことと
をさらに包含し、該ポケットインプラントは、対応するトランジスタのチャネルのドーピングレベルよりも１桁未満高いドーピングレベルを有する、請求項１に記載の方法。

【請求項4】

前記アナログ回路は、混合信号集積回路の一部である、請求項１に記載の方法。

【請求項5】

低減されたトランジスタ不整合と、向上させられたアナログ性能とを有する回路であって、該回路は、ＮＭＯＳトランジスタのセットとＰＭＯＳトランジスタのセットとを含み、該ＮＭＯＳトランジスタのセットは、第１の電圧ソースに接続されており、該ＰＭＯＳトランジスタのセットは、第２の電圧ソースに接続されており、
該回路は、
該第１の電圧ソースを各ＮＭＯＳトランジスタのボディ端子に提供することによって、該ＮＭＯＳトランジスタのセットの一部にバイアスを選択的に適用し、該第２の電圧ソースを各ＰＭＯＳトランジスタのボディ端子に提供することによって、該ＰＭＯＳトランジスタのセットの一部にバイアスを選択的に適用することであって、該第１の電圧ソースおよび該第２の電圧ソースは、順方向バイアスおよび逆方向バイアスを提供するように修正可能であり、該第１の電圧ソースおよび該第２の電圧ソースは、該ＮＭＯＳトランジスタまたは該ＰＭＯＳトランジスタのそれぞれのセットからトランジスタの一部を選択するように修正可能である、ことと
を包含するステップによって動作され、
該回路の通常動作モードにおいて、該第１の電圧ソースは、該ＮＭＯＳトランジスタのセットの第１のサブセットのそれぞれのボディ端子に順方向バイアスを提供することにより、該ＮＭＯＳトランジスタの該第１のサブセットの閾値電圧を該ＮＭＯＳトランジスタの第２のサブセットの閾値電圧に整合するように修正可能であり、該第２の電圧ソースは、該ＰＭＯＳトランジスタのセットの第１のサブセットのそれぞれのボディ端子に順方向バイアスを提供することにより、該ＰＭＯＳトランジスタの該第１のサブセットの閾値電圧を該ＰＭＯＳトランジスタの第２のサブセットの閾値電圧に整合するように修正可能であり、
該回路の電力セーブモードにおいて、該第１の電圧ソースおよび該第２の電圧ソースは、該ＮＭＯＳトランジスタのセットおよび該ＰＭＯＳトランジスタのセットのそれぞれの該ボディ端子に逆方向バイアスを提供することにより、該ＮＭＯＳトランジスタのセットおよび該ＰＭＯＳトランジスタのセットをオフにし、これにより、該回路をディセーブルするように修正可能である、回路。

【請求項6】

前記ステップは、前記第１の電圧ソースおよび前記第２の電圧ソースから前記ＮＭＯＳトランジスタのセットおよび前記ＰＭＯＳトランジスタのセットにそれぞれ電圧を提供することをさらに包含し、該提供された電圧は、ボディ−ソース接合を順方向バイアスする、請求項５に記載の回路。

【請求項7】

前記アナログ回路は、混合信号集積回路の一部である、請求項５に記載の回路。

【請求項8】

減少させられた出力コンダクタンスおよびトランジスタ不整合を有する回路であって、
複数のトランジスタであって、該複数のトランジスタは、ＮＭＯＳトランジスタのセットおよびＰＭＯＳトランジスタのセットを含み、該複数のトランジスタのそれぞれのチャネルは、均一にドーピングされたレトログレードウェルを有する、複数のトランジスタと、
第１の電圧ソースおよび第２の電圧ソースであって、該第１の電圧ソースは、該ＮＭＯＳトランジスタのセットのそれぞれのボディ端子に連結され、該第１の電圧ソースは、順方向バイアスおよび逆方向バイアスを提供するように修正可能であり、該第２の電圧ソースは、該ＰＭＯＳトランジスタのセットのそれぞれのボディ端子に連結され、該第２の電圧ソースは、順方向バイアスおよび逆方向バイアスを提供するように修正可能である、第１の電圧ソースおよび第２の電圧ソースと
を備え、
該第１の電圧ソースおよび第２の電圧ソースは、該ＮＭＯＳトランジスタのセットまたは該ＰＭＯＳトランジスタのセットのうちの１つからトランジスタの一部を選択するように修正可能であり、
該回路の通常動作モードにおいて、該第１の電圧ソースは、該ＮＭＯＳトランジスタのセットの第１のサブセットのそれぞれのボディ端子に順方向バイアスを提供することにより、該ＮＭＯＳトランジスタの該第１のサブセットの閾値電圧を該ＮＭＯＳトランジスタの第２のサブセットの閾値電圧に整合するように修正可能であり、該第２の電圧ソースは、該ＰＭＯＳトランジスタのセットの第１のサブセットのそれぞれのボディ端子に順方向バイアスを提供することにより、該ＰＭＯＳトランジスタの該第１のサブセットの閾値電圧を該ＰＭＯＳトランジスタの第２のサブセットの閾値電圧に整合するように修正可能であり、
該回路の電力セーブモードにおいて、該第１の電圧ソースおよび該第２の電圧ソースは、該複数のトランジスタのそれぞれの該ボディ端子に逆方向バイアスを提供することにより、該複数のトランジスタをオフにし、これにより、該回路をディセーブルするように修正可能である、回路。

【請求項9】

前記第１の電圧ソースおよび前記第２の電圧ソースを生成する電圧ソースロジックをさらに備え、前記選択されたＮＭＯＳトランジスタのそれぞれは、前記ボディ端子への該第１の電圧ソースを受容し、前記選択されたＰＭＯＳトランジスタのそれぞれは、該ボディ端子への該第２の電圧ソースを受容する、請求項８に記載の回路。

【請求項10】

前記複数のトランジスタは、該複数のトランジスタのそれぞれのソースおよびドレインの近くにポケットインプラントを有し、該ポケットインプラントは、対応するトランジスタのチャネルのドーピングレベルよりも１桁未満高いドーピングレベルを有する、請求項８に記載の回路。

【発明の詳細な説明】

【背景技術】

【0001】

（発明者）
Ｑｉ Ｘｉａｎｇ
Ａｌｂｅｒｔ Ｒａｔｎａｋｕｍａｒ
Ｊｅｆｆｒｅｙ Ｔｕｎｇ
Ｗｅｉｑｉ Ｄｉｎｇ
（発明の背景）
相補形金属酸化物半導体（ＣＭＯＳ）技術における現在の傾向は、しばしば、アナログ回路の性能を犠牲にして、デジタル回路の性能を向上させてきた。高性能のアナログ回路を設計することの困難さは、ロジックベースの進歩したプロセスを用いて製造された混合信号製品を設計する際に極めて明白である。デジタル用途のために最適化された最先端のトランジスタは、短いチャネル効果を制御するために、スーパーハロー（ｓｕｐｅｒ ｈａｌｏ）（またはポケット）インプラントを使用する。スーパーハローインプラントを使用するいくつかの効果は、トランジスタ閾値電圧不整合を増大させること、ならびに出力コンダクタンスを増大させることであり、これらは共に、アナログ回路の性能を劣化させる。さらに、いくつかの高性能のアナログ回路（例えば、カスコードベースの（ｃａｓｃｏｄｅ−ｂａｓｅｄ）電荷ポンプおよび電流ミラー）は、適切な性能のために非常に低い閾値電圧を必要とする。ＣＭＯＳ技術が進歩し続けるにつれ、ハロー供与量は、増加し続けることが予期され、有用なアナログ回路の性能の困難さをさらに悪化させる。

【0002】

大部分において、アナログ回路の性能の劣化は、進歩したＣＭＯＳ技術におけるトランジスタ閾値電圧不整合および高出力コンダクタンスによって引き起こされる。トランジスタのゲートは、チャネル電荷を制御し、チャネル電荷の相対的に小さな部分のみがドレインによって制御される。トランジスタの閾値電圧は、チャネル電荷のゲート制御された部分によって主に決定される。ドレインによって制御されるチャネル電荷は、トランジスタのドレインのドーピングが、チャネルのドーピングに対して非常に高い場合により有意になる。さらに、ウェルのランダムなドーピングの変動が、ドレイン空乏領域に影響し、このことは、わずかにドーピングされたチャネルにおいてより有意な効果である。現在のＣＭＯＳ技術における高出力コンダクタンスは、ポケットとチャネルドーピングとの間のドーピングレベルにおける大きな差をもたらす。ポケットインプラントドーピングレベルとチャネルドーピングレベルとの間の相対的なドーピングの不平衡は、特に長いチャネルのデバイスに対して出力コンダクタンスの低減を導く。チャネルドーピングレベルに対して高いポケットインプラントのドーピングレベルは、チャネルドーピングレベルを有するトランジスタの領域に比べて、ポケットドーピングレベルを有するトランジスタの領域において低いドレインバイアスにおいてドレイン電流の飽和を引き起こす。

【発明の概要】

【発明が解決しようとする課題】

【0003】

結果として、混合信号プロセスにおいてアナログ回路の性能を向上させる方法および装置を提供するために、先行技術の課題を解決する必要がある。

【課題を解決するための手段】

【0004】

概して、本発明は、混合信号ＣＭＯＳプロセスにおいて高性能のアナログ回路をイネーブルするための方法および装置を提供することによってこれらのニーズを満たす。本発明が、方法、システムまたはデバイスを含む多くの方法で実装し得ることが認識される。本発明のいくつかの発明の実施形態が以下に記載される。

【0005】

本発明の一局面に従うと、アナログ回路のためのゲートオーバードライブヘッドルームを増大させる方法が詳述される。複数のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタからなる回路が規定される。ＮＭＯＳトランジスタのボディ端子は、第１の電圧ソースに連結され、ＰＭＯＳトランジスタのボディ端子は、第２の電圧ソースに連結される。回路内のトランジスタは、各選択されたＮＭＯＳトランジスタのボディ端子に対して第１の電圧ソースを適用することと、各選択されたＰＭＯＳトランジスタのボディ端子に対して第２の電圧ソースを適用することとによって選択的にバイアスされる。一実施形態において、第１の電圧ソースおよび第２の電圧ソースは、トランジスタのボディ端子に順方向バイアスおよび逆方向バイアスを提供するように修正可能である。さらに、回路は、回路が必要とされない場合には、逆方向バイアスを適用することによってディセーブルされ得る。別の実施形態において、トランジスタ閾値電圧不整合は、順方向バイアスを用いて、選択されたトランジスタ内で補償される。なお別の実施形態において、トランジスタのそれぞれのチャネルは、ドーピングされたレトログレードウェルでドーピングされる。

【0006】

本発明の別の局面に従うと、出力コンダクタンスおよびトランジスタ不整合を減少させる回路が詳述される。複数のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む回路が規定される。第１の電圧ソースは、ＮＭＯＳトランジスタのセットの各々のボディ端子に選択的に連結され、第２の電圧ソースは、ＰＭＯＳトランジスタのセットの各々のボディ端子に選択的に連結される。第１の電圧ソースおよび第２の電圧ソースは、順方向バイアスまたは逆方向バイアスのいずれかを提供するように修正可能である。一実施形態において、この回路は、選択されたトランジスタのボディ端子への第１の電圧ソースおよび第２の電圧ソースのそれぞれの適用のために、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのセットからトランジスタを選択する修正可能な電圧ソースロジックを有する。電圧ソースロジックは、また、第１の電圧ソースおよび第２の電圧ソースの電圧レベルを修正することが可能である。別の実施形態において、回路内の複数のトランジスタの各々のチャネルはドーピングされたレトログレードウェルを有する。

【0007】

本発明の他の局面および利点は、本発明の原理の例として図示された添付の図面と共に考慮すると以下の詳細な説明から明白になる。
（項目１）
アナログ回路のためのゲートオーバードライブヘッドルームを増大するための方法であって、
複数のトランジスタから回路を規定することであって、該複数のトランジスタは、ＮＭＯＳトランジスタのセットおよびＰＭＯＳトランジスタのセットからなる、ことと、
該ＮＭＯＳトランジスタのセットを第１の電圧ソースに連結することと、
該ＰＭＯＳトランジスタのセットを第２の電圧ソースに連結することと、
各選択されたＮＭＯＳトランジスタのボディ端子に対して該第１の電圧ソースを適用することによって、該ＮＭＯＳトランジスタのセットを選択的にバイアスし、各選択されたＰＭＯＳトランジスタのボディ端子に対して該第２の電圧ソースを適用することによって、該ＰＭＯＳトランジスタのセットを選択的にバイアスすることと
を包含する、方法。
（項目２）
上記第１の電圧ソースおよび上記第２の電圧ソースから上記複数のトランジスタに電圧を供給することをさらに包含し、該供給された電圧は、ボディ−ソース接合を順方向バイアスする、項目１に記載の方法。
（項目３）
均一にドーピングされたレトログレードウェルを有する上記複数のトランジスタの各々のチャネルをドーピングすることと、
該複数のトランジスタの各々のソースおよびドレインの近くにポケットインプラントを埋め込むことと
をさらに包含し、該ポケットインプラントは、対応するトランジスタのチャネルよりも高いドーピングレベルを有する、項目１に記載の方法。
（項目４）
ＮＭＯＳトランジスタの一部と、ＰＭＯＳトランジスタの一部とを選択することをさらに包含し、該ＮＭＯＳトランジスタの一部はそれぞれ、上記ボディ端子への上記第１の電圧ソースを受容し、ＰＭＯＳトランジスタの一部はそれぞれ、該ボディ端子への上記第２の電圧ソースを受容する、項目１に記載の方法。
（項目５）
上記第１の電圧ソースは、上記選択されたＮＭＯＳトランジスタのセットのそれぞれのボディ端子に順方向バイアスおよび逆方向バイアスを提供するように修正可能であり、上記第２の電圧ソースは、上記選択的にバイアスされたＰＭＯＳトランジスタのそれぞれのボディ端子に順方向バイアスおよび逆方向バイアスを提供するように修正可能である、項目１に記載の方法。
（項目６）
上記第１の電圧ソースを用いて、上記ＮＭＯＳトランジスタのセットの第１のサブセットのそれぞれの上記ボディ端子を順方向バイアスして、ＮＭＯＳトランジスタの第２のサブセットの閾値電圧に整合させることをさらに包含する、項目１に記載の方法。
（項目７）
上記第２の電圧ソースを用いて、上記ＰＭＯＳトランジスタのセットの第１のサブセットのそれぞれの上記ボディ端子を順方向バイアスして、ＰＭＯＳトランジスタの第２のサブセットの閾値電圧に整合させることをさらに包含する、項目１に記載の方法。
（項目８）
上記アナログ回路は混合信号集積回路の一部であり、上記第１の電圧ソースおよび上記第２の電圧ソースは、上記複数のトランジスタの各々の上記ボディ端子に逆方向バイアスを提供することにより、上記回路をディセーブルするように修正可能である、項目５に記載の方法。
（項目９）
トランジスタ不整合を低減し、ゲートオーバードライブヘッドルームを増大させる回路であって、該回路は、
回路を形成するようにＮＭＯＳのセットとＰＭＯＳのセットとを組み合わせることと、
ＮＭＯＳトランジスタのセットを第１の電圧ソースに接続することと、
ＰＭＯＳトランジスタのセットを第２の電圧ソースに接続することと、
該第１の電圧ソースを各ＮＭＯＳトランジスタのボディ端子に提供することによって、該ＮＭＯＳトランジスタのセットを選択的に適用し、該第２の電圧ソースを各ＰＭＯＳトランジスタのボディ端子に提供することによって、該ＰＭＯＳトランジスタのセットを選択的に適用することと
を包含するプロセスによって動作される、回路。
（項目１０）
上記第１の電圧ソースおよび上記第２の電圧ソースから複数のトランジスタに電圧を提供することをさらに包含し、該提供された電圧は、ボディ−ソース接合を順方向バイアスする、項目９に記載の回路。
（項目１１）
ＮＭＯＳトランジスタの一部と、ＰＭＯＳトランジスタの一部とを選択することをさらに包含し、該ＮＭＯＳトランジスタの一部はそれぞれ、上記ボディ端子への上記第１の電圧ソースを受容し、ＰＭＯＳトランジスタの一部はそれぞれ、該ボディ端子への上記第２の電圧ソースを受容する、項目９に記載の回路。
（項目１２）
上記第１の電圧ソースは、上記選択されたＮＭＯＳトランジスタのセットのそれぞれのボディ端子に順方向バイアスおよび逆方向バイアスを提供するように修正可能であり、上記第２の電圧ソースは、上記選択的にバイアスされたＰＭＯＳトランジスタのそれぞれのボディ端子に順方向バイアスおよび逆方向バイアスを提供するように修正可能である、項目９に記載の回路。
（項目１３）
上記第１の電圧ソースを用いて、上記ＮＭＯＳトランジスタのセットの第１のサブセットのそれぞれの上記ボディ端子を順方向バイアスして、ＮＭＯＳトランジスタの第２のサブセットの閾値電圧に整合させることをさらに包含する、項目９に記載の回路。
（項目１４）
上記第２の電圧ソースを用いて、上記ＰＭＯＳトランジスタのセットの第１のサブセットのそれぞれの上記ボディ端子を順方向バイアスして、ＰＭＯＳトランジスタの第２のサブセットの閾値電圧に整合させることをさらに包含する、項目９に記載の方法。
（項目１５）
上記アナログ回路は混合信号集積回路の一部であり、上記第１の電圧ソースおよび上記第２の電圧ソースは、上記複数のトランジスタの各々の上記ボディ端子に逆方向バイアスを提供することにより、上記回路をディセーブルするように修正可能である、項目１２に記載の回路。
（項目１６）
出力コンダクタンスおよびトランジスタ不整合を減少させる回路であって、
複数のトランジスタであって、該複数のトランジスタは、ＮＭＯＳトランジスタのセットおよびＰＭＯＳトランジスタのセットからなり、該複数のトランジスタのそれぞれのチャネルは、均一にドーピングされたレトログレードウェルを有する、複数のトランジスタと、
第１の電圧ソースおよび第２の電圧ソースであって、該第１の電圧ソースは、該ＮＭＯＳトランジスタのセットのそれぞれのボディ端子に連結され、該第１の電圧ソースは、順方向バイアスおよび逆方向バイアスを提供するように修正可能であり、該第２の電圧ソースは、該ＰＭＯＳトランジスタのセットのそれぞれのボディ端子に連結され、該第２の電圧ソースは、順方向バイアスおよび逆方向バイアスを提供するように修正可能である、第１の電圧ソースおよび第２の電圧ソースと
を備える、回路。
（項目１７）
上記ＮＭＯＳトランジスタのセットおよび上記ＰＭＯＳトランジスタのセットから複数のトランジスタを選択することと、上記第１の電圧ソースおよび上記第２の電圧ソースを修正することとを行うように修正可能な電圧ソースロジックをさらに備え、該選択されたＮＭＯＳトランジスタはそれぞれ、上記ボディ端子への該第１の電圧ソースを受容し、該選択されたＰＭＯＳトランジスタはそれぞれ、該ボディ端子への該第２の電圧ソースを受容する、項目１６に記載の回路。
（項目１８）
上記複数のトランジスタは、該複数のトランジスタの各々のソースおよびドレインの近くにポケットインプラントを有し、該ポケットインプラントは、対応するトランジスタのチャネルのドーピングレベルよりも高いドーピングレベルを有する、項目１６に記載の回路。
（項目１９）
上記電圧ソースロジックは、上記ＮＭＯＳトランジスタのセットの第１のサブセット内のそれぞれの上記ボディ端子に上記第１の電圧ソースを供給し、該第１の電圧ソースは、該ＮＭＯＳトランジスタのセットの第１のサブセットのそれぞれの上記ボディ端子を順方向バイアスして、ＮＭＯＳトランジスタの第２のサブセットの閾値電圧に整合させる、項目１６に記載の回路。
（項目２０）
上記電圧ソースロジックは、上記ＰＭＯＳトランジスタのセットの第１のサブセット内のそれぞれの上記ボディ端子に上記第２の電圧ソースを供給し、該第２の電圧ソースは、該ＰＭＯＳトランジスタのセットの第１のサブセットのそれぞれの上記ボディ端子を順方向バイアスして、ＰＭＯＳトランジスタの第２のサブセットの閾値電圧に整合させる、項目１６に記載の回路。

【0008】

本発明は、本発明のさらなる利点と共に、添付の図面と共に考慮すると以下の説明を参照することによって最良に理解され得る。

【図面の簡単な説明】

【0009】

【図1】図１は、本発明の一実施形態に従う、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのボディ端子上で修正可能な電圧を受け入れるように構成された例示的な修正カスコード回路を図示する。

【図2】図２は、本発明の一実施形態に従う、電圧ソースロジックと一体化された図１の修正カスコード回路を図示する。

【図3】図３は、本発明の一実施形態に従う、アナログ回路のためのゲートオーバードライブヘッドルームを増大させる方法の動作を図示するフローチャートである。

【図4】図４は、本発明の一実施形態に従う、順方向バイアスの使用を介して不整合を低減するように設計されたトランジスタの断面図を図示する。

【図5】図５は、本発明の一実施形態に従う、チャネル長の関数として、例示的なシミュレーションされたトランジスタ閾値電圧値を図示するグラフである。

【発明を実施するための形態】

【0010】

以下の実施形態は、混合信号ＣＭＯＳプロセスにおいて高性能のアナログ回路をイネーブルするための装置および方法を記載する。しかしながら、本発明が、これらの具体的な詳細のいくつかまたは全てを用いることなしに実践され得ることが当業者にとって明白である。他の例において、周知のプロセスの動作は、本発明を不必要に不明瞭にしないために、詳細には記載されていない。

【0011】

トランジスタのアナログな性能を向上させる１つのアプローチは、トランジスタの選択的な順方向バイアスの利益を利用する修正回路設計を介する。トランジスタのボディ−ソース接合が順方向にバイアスされるとき、トランジスタの閾値電圧は低減する。ボディ−ソース接合の電圧は、ボディ−ソース接合のダイオードターンオン電圧（約０．５Ｖ）よりも小さくなる必要がある。ｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタに対し、正の電圧をトランジスタのボディ端子に提供することは、ソースおよびドレインからチャネルに入る空乏領域を低減する。トランジスタのソースおよびドレインから空乏領域を低減することは、閾値電圧および共有チャネル電荷への閾値電圧依存性を低下させる。反対に、逆方向ボディバイアスをトランジスタのボディ−ソース接合に提供することは、閾値電圧を増大させる。さらに、トランジスタのボディ−ソース接合を順方向バイアスすることは、トランジスタのドレインによって引き起こされたバリア低下を低減することによって、トランジスタの出力コンダクタンスを減少させる。

【0012】

図１は、本発明の一実施形態に従う、ＮＭＯＳトランジスタ１０２およびｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタ１０４のボディ端子において修正可能な電圧を受け入れるように構成された例示的な修正カスコード回路１００を図示する。具体的な修正カスコード回路が提示されているが、本願は任意の特定の回路実装に限定されない。修正カスコード回路１００の設計は、トランジスタ１０２および１０４のボディ端子への順方向バイアスの選択的適用を可能にする。修正カスコード回路１００のＮＭＯＳトランジスタ１０２のボディ端子は、第１の電圧ソース１０６ ＶＰＷに連結される。ＰＭＯＳトランジスタ１０４のボディ端子は、第２の電圧ソース１０８ ＶＮＷに連結される。電力および接地が、それぞれ、ＶＤＤ １１０およびＶＳＳ １１２を介して回路に提供される。

【0013】

第１の電圧ソース１０６および第２の電圧ソース１０８は、ある範囲の電圧（ＮＭＯＳトランジスタ１０２およびＰＭＯＳトランジスタ１０４の各々のボディ端子への順方向バイアスおよび逆方向バイアスのそれぞれを含む）を提供するように修正可能である。トランジスタ１０２および１０４のボディ端子が順方向バイアスされる場合にアナログ回路性能が向上されることに加え、第１の電圧ソース１０６および第２の電圧ソース１０８は、電力セーブモードにおいて使用され得る。電力セーブモードにおいて、電圧ソース１０６および１０８は、トランジスタ１０２および１０４のそれぞれのボディ端子に逆方向バイアスを提供するように修正され、この逆方向バイアスが、回路１００が使用されていないときに回路１００をイネーブルする。一実施形態において、図１の修正カスコード回路は、任意の混合信号回路（例えば、高速トランシーバ、高速シリアルインターフェースなど）の一部として使用され得る。当業者は、電圧ソース１０６および１０８が、外部電圧ソースを通るオフチップまたは内部電圧ソースを通るオンチップで生成され得ることを認識する。

【0014】

図２は、本発明の一実施形態に従って、電圧ソースロジック２０２と一体化された図１の修正カスコード回路を図示する。一実施形態において、電圧ソースロジック２０２と一体化された図１の修正カスコード回路は、複数のトランジスタ１０２および１０４のボディ端子に順方向バイアスを選択的に適用することが可能である。さらに、電圧ソースロジック２０２は、トランジスタ１０２および１０４のボディ端子に順方向バイアスおよび逆方向バイアスを提供するために、第１の電圧ソース１０６（ＶＰＷ）および第２の電圧ソース１０８（ＶＮＷ）を修正することが可能である。

【0015】

電圧ソースロジック２０２は、第１の電圧ソース１０６、第２の電圧ソース１０８、ＶＤＤ １１０およびＶＳＳ１１２を受容する。さらに、電圧ソースロジック２０２は、ＮＭＯＳトランジスタ１０２のセットから、そして、ＰＭＯＳトランジスタ１０４のセットから複数のトランジスタを選択することが可能である。一実施形態において、第１の電圧ソース１０６および第２の電圧ソース１０８は、電圧ソースロジック２０２に一体化される（すなわち、チップ内部にある）。電圧ソースロジック２０２によって選択されたＮＭＯＳトランジスタ１０２およびＰＭＯＳトランジスタ１０４の各ボディ端子は、それぞれ、第１の電圧ソース１０６および第２の電圧ソース１０８を受容する。電圧ソースロジック２０２の設定に依存して、第１の電圧ソース１０６および第２の電圧ソース１０８は、順方向バイアス電圧を、選択されたＮＭＯＳトランジスタ１０２およびＰＭＯＳトランジスタ１０４の各々に提供する。さらに、電圧ソースロジック２０２は、選択されたＮＭＯＳトランジスタ１０２およびＰＭＯＳトランジスタ１０４のボディ端子に逆方向バイアス電圧を提供するために、第１の電圧ソース１０６および第２の電圧ソース１０８を修正することによって、電力セーブモードをイネーブルし、選択されたトランジスタ１０２および１０４をディセーブルし得る。回路２００をディセーブルすることは、トランジスタ１０２および１０４が動作中でない場合に、トランジスタ１０２および１０４が電圧ソース１０６および１８から電流を引き出さないように、トランジスタ１０２および１０４をオフにすることによって電力をセーブする。

【0016】

当業者は、特定のアナログ回路（例えば、電流ミラー）が、複数の群のトランジスタの間で密接に整合する必要があると認識する。本明細書において記載される実施形態は、トランジスタ１０２および１０４の１つ１つまたはそのサブセットの間の閾値電圧不整合をオフセットするために電圧ソースロジック２０２を提供する。一実施形態において、電圧ソースロジック２０２は、ＮＭＯＳトランジスタ１０２の第２のサブセットの閾値電圧に整合するように、ＮＭＯＳトランジスタ１０２の第１のサブセットを選択する。電圧ソースロジックは、第１の電圧ソース１０６（ＶＰＷ）を修正することによって、ＮＭＯＳトランジスタ１０２の第２のサブセットの閾値電圧に、ＮＭＯＳトランジスタ１０２の第１のサブセットの閾値電圧を整合させるために必要な量の順方向バイアス電圧または逆方向バイアス電圧のいずれかを提供することが可能である。一実施形態において、混合信号ＣＭＯＳ技術に対して、トランジスタの閾値電圧は、１００ｍＶの順方向バイアス電圧毎に約２０ｍＶだけ減少する。電圧ソースロジック２０２は、また、ＰＭＯＳトランジスタ１０４の第１のサブセットと、ＰＭＯＳトランジスタ１０４の第２のサブセットとの間の閾値電圧不整合を、第２の電圧ソース１０８（ＶＮＷ）を用いて補償し得る。電圧ソースロジック２０２は、第２の電圧ソース１０８（ＶＮＷ）のレベルを修正することにより、ＰＭＯＳトランジスタ１０４の第１のサブセットのボディ端子に順方向バイアス電圧を提供して、ＰＭＯＳトランジスタ１０４の第２のサブセットの閾値電圧に整合させる。

【0017】

一実施形態において、電圧ソースロジック２０２は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）またはプログラマブルロジックデバイス（ＰＬＤ）のロジックを介して実装され得る。別の実施形態において、電圧ソースロジック２０２は、各ＮＭＯＳトランジスタ１０２のボディ端子を第１の電圧ソース１０６に、そして、各ＰＭＯＳトランジスタ１０４のボディ端子を第２の電圧ソース１０８に連結するための複数のスイッチを含む。スイッチは、パスゲートを用いて実装され得、このパスゲートは、電圧ソースロジック２０２によって起動される。当業者は、ＰＬＤに対して、構成が特定のパスゲートを起動し得、適切なトランジスタのボディ端子への電圧の所望のルーティングをイネーブルする。第３の実施形態において、電圧ソースロジック２０２は、ＶＤＤ １１０およびＶＳＳ １１２を用いて、適切なトランジスタ１０２および１０４に対して、電圧ソース１０６および１０８に対する電圧を内部生成する。電圧ソースロジック２０２は、当該分野で周知の任意の方法（例えば、電圧レギュレータ）を実装し得、ＶＤＤ １１０の電圧をステップダウンするか、ＶＳＳ １１２の電圧をステップアップして、電圧ソース１０６および１０８（例えば、電圧レギュレータ）に対する適切な順方向バイアス電圧または逆方向バイアス電圧を生成する。

【0018】

別の実施形態において、電圧ソース１０６および１０８を受容するトランジスタ１０２および１０４のサブセットを選択するロジックは、電圧ソースロジック２０２の外側で実装され得る。電圧ソースロジック２０２への入力は、適切なトランジスタのボディ端子に対する所望の電圧のルーティングをイネーブルし得る。電圧ソースロジックの具体的な実施形態が提示されるが、他の実施形態は、選択されたトランジスタ１０２および１０４のそれぞれのボディ端子に修正可能な電圧１０６および１０８を供給する基本的な機能が維持されている限り、企図され得る。別の実施形態において、電圧ソースロジック２０２に一体化された修正カスコード回路は、デジタル処理２０４を含む混合信号集積回路の一部であり得る。当業者は、回路２００がＰＬＤまたはＦＰＧＡであり得るが、このことは、この実施形態が任意の適切な修正回路に適用され得るように限定されることを意味するものではないことを認識する。

【0019】

図３は、本発明の一実施形態に従う、アナログ回路のためのゲートオーバードライブヘッドルームを増大させる方法の動作を図示するフローチャート図３００である。この方法は、動作３０２で開始し、ここでは、アナログ回路（例えば、図２の修正カスコード回路）が規定される。動作３０４において、ＮＭＯＳトランジスタの各々のボディ端子は、第１の電圧ソースに連結される。この方法は、次いで、動作３０６に進み、ここで、ＰＭＯＳトランジスタの各々のボディ端子が図１に図示されるように第２の電圧ソースに連結される。一実施形態において、第１の電圧ソースは、０Ｖと０．４Ｖとの間の電圧を提供するように修正され得、第２の電圧ソースは、ＶＤＤとＶＤＤ−０．４Ｖとの間の電圧を提供するように修正され得る。第１の電圧ソースおよび第２の電圧ソースに対する電圧範囲は、例示目的であり、限定を意味するものではない。

【0020】

図３の動作３０８は、各選択されたＮＭＯＳトランジスタのボディ端子に第１の電圧ソースを適用することによって、ＮＭＯＳトランジスタのセットを選択的にバイアスし、各選択されたＰＭＯＳトランジスタのボディ端子に第２の電圧ソースを適用することによって、ＰＭＯＳトランジスタのセットを選択的にバイアスする。電圧ソースロジックは、バイアスのために特定の群のトランジスタを選択することを可能にする。第１の電圧ソースおよび第２の電圧ソースは、選択されたトランジスタの各ボディ端子に順方向バイアスを提供する。選択されたトランジスタは、回路内の複数のトランジスタのそれぞれから、個別のトランジスタまでの範囲を有する。一実施形態において、第１の電圧ソースおよび第２の電圧ソースは、電圧ソースロジック内のスイッチのネットワークを介して回路内の各トランジスタに接続され得る。電圧ソースロジックは、ネットワーク内のスイッチをオンするためにアドレスデコーディングロジックを使用し得、その結果、第１の電圧ソースおよび第２の電圧ソースを選択されたトランジスタのボディ端子に選択的に提供する。

【0021】

電圧ソースロジックは、図２の回路のトランジスタに順方向バイアス電圧を提供し得、トランジスタの閾値電圧を低減し、そして、回路のアナログ性能を向上させる。代替的に、電圧ソースロジックは、各選択されたＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのボディ端子の各々に逆方向バイアスを提供するように、第１の電圧ソースおよび第２の電圧ソースを設定することによって、アナログ回路をディセーブルし得る。

【0022】

アナログ回路の性能を向上させる代替的なアプローチは、図３の方法を混合信号プロセス技術と組み合わせている。図４は、本発明の一実施形態に従う順方向バイアスの使用により不整合を低減するように設計されたトランジスタ４００の断面図を図示する。トランジスタ４００の設計は、ポケットインプラントドーピングレベル４０６およびチャネルドーピングレベル４０２を大まかに平衡にする。トランジスタ４００のチャネルは、ドーピングされたレトログレードウェル４０２を有する。一実施形態において、レトログレードウェルのドーピングレベルは、およそ１×１０^１７ｃｍ^−３〜１×１０^１８ｃｍ^−３の範囲にある。別の実施形態において、トランジスタ４００は、ソース４０４Ａおよびドレイン４０４Ｂの近くにポケットインプラント４０６を有する。当業者は、ソース４０４Ａおよびドレイン４０４Ｂのドーピングレベルが、従来のＣＭＯＳプロセスに対して適切であることを認識する。ポケットインプラント４０６のドーピングレベルは、レトログレードウェル４０２のドーピングレベルと同程度であり、およそ５×１０^１７ｃｍ^−３〜５×１０^１８ｃｍ^−３の範囲にある。言い換えると、ポケットインプラント４０６のドーピングレベルとチャネルレトログレードウェル４０２のドーピングレベルとの比は、ほぼ５倍である。ポケットインプラント４０６およびレトログレードウェル４０２に対するドーピングレベル、ならびに、ポケットインプラント４０６とチャネルドーピング４０２との相対ドーピング比は、例示目的であり、限定することを意図していない。当業者は、図４のトランジスタ４００が、トランジスタのボディ端子１０６／１０８に適切な電圧が適用された、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのいずれかであり得ることを認識する。

【0023】

同程度のポケットドーピングレベルで均一に十分にドーピングされたレトログレードウェルドーピングを採用することは、トランジスタ閾値電圧の不整合または出力コンダクタンスを増大させることなしに、トランジスタ４００の短いチャネル効果を低減する。当業者は、トランジスタ４００が、オプションで、ゲート酸化物およびゲート接触の対向する側に側壁スペーサを有し得ることを認識する。

【0024】

図５は、本発明の一実施形態に従って、チャネル長の関数として、例示的なシミュレーションされたトランジスタ閾値電圧値を図示するグラフである。均一にドーピングされたレトログレードウェルを有する図４のトランジスタは、図５の線５０２によって示されるゲート長の関数としてシミュレーションされた閾値電圧を有する。順方向バイアスをトランジスタのボディ端子に適用することにより、図４のトランジスタに対するトランジスタ閾値電圧は、図５の線５０６によって図示されるゲート長の関数としてシミュレーションされた閾値電圧を有する。標準的な混合信号ＣＭＯＳプロセスを用いて、順方向バイアスを用いずに処理されたトランジスタに対するゲート長曲線の関数としてシミュレーションされたトランジスタ閾値電圧は、図５の参照線５０４として提供される。

【0025】

これまでの実施形態は、ＰＬＤに関して記載されている。本明細書に記載された方法および装置は、任意の適切な回路（プロセッサおよびＰＬＤを含む）に組み込まれ得る。例えば、この方法および装置は、他のタイプのデバイス（例えば、わずかに例を挙げれば、プログラマブルアレイロジック（ＰＡＬ）、プログラマブルロジックアレイ（ＰＬＡ）、フィールドプログラマブルロジックアレイ（ＦＰＬＡ）、電気式プログラマブルロジックデバイス（ＥＰＬＤ）、電気消去可能プログラマブルロジックデバイス（ＥＥＰＬＤ）、ロジックセルアレイ（ＬＣＡ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け標準製品（ＡＳＳＰ）、特定用途向け集積回路（ＡＳＩＣ））に組み込まれ得る。

【0026】

本明細書に記載されるプログラマブルロジックデバイスは、プロセッサ、メモリ、Ｉ／Ｏ回路および周辺デバイスのうちの１つ以上を含むデータ処理システムなどの構成要素の一部であり得る。データ処理システムは、非常に広範囲の用途（例えば、コンピュータネットワーキング、データネットワーキング、器具類、ビデオ処理、デジタル信号処理、または、プログラマブルロジックまたはリプログラマブルロジックを使用する利点が所望される任意の他の用途において使用され得る。プログラマブルロジックデバイスは、種々の異なるロジック機能を行うために使用され得る。例えば、プログラマブルロジックデバイスは、システムプロセッサと協働して作用するプロセッサまたはコントローラとして構成され得る。プログラマブルロジックデバイスは、また、データ処理システム内の共有リソースへのアクセスを仲介するアービタとして使用され得る。なお別の実施形態において、プログラマブルロジックデバイスは、プロセッサと、システム内の他の構成要素のうちの１つとの間のインターフェースとして構成され得る。一実施形態において、プログラマブルロジックデバイスは、ＡＬＴＥＲＡ ＣＯＲＰＯＲＡＴＩＯＮによって製造されたＰＬＤであり得る。

【0027】

前述の発明は、理解の明確さのために、いくつかの詳細において記載されてきたが、特定の変更および修正が、添付の特許請求の範囲の範囲内で実行され得ることが理解される。従って、本実施形態は、例示的であり、限定するものとして考慮されるべきではなく、本発明は、本明細書に与えられた詳細に限定されないが、添付の特許請求の範囲の範囲および均等物において修正され得る。

【図2】

【図3】

【図1】

【図4】

【図5】