特許 5987035 スーパージャンクショントレンチパワーＭＯＳＦＥＴデバイス及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5987035

(24)【登録日】2016年8月12日

(45)【発行日】2016年9月6日

(54)【発明の名称】スーパージャンクショントレンチパワーＭＯＳＦＥＴデバイス及びその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20160823BHJP

   H01L 21/336 20060101ALI20160823BHJP

   H01L 29/06 20060101ALI20160823BHJP

【ＦＩ】

   H01L29/78 652H

   H01L29/78 653C

   H01L29/78 652K

   H01L29/78 652D

   H01L29/78 652M

   H01L29/78 658G

   H01L29/78 658A

   H01L29/78 658F

   H01L29/78 658E

   H01L29/78 652N

   H01L29/06 301V

   H01L29/06 301D

【請求項の数】13

【全頁数】23

(21)【出願番号】特願2014-204087(P2014-204087)

(22)【出願日】2014年10月2日

(62)【分割の表示】特願2012-527049(P2012-527049)の分割

【原出願日】2010年8月27日

(65)【公開番号】特開2015-39010(P2015-39010A)

(43)【公開日】2015年2月26日

【審査請求日】2014年10月29日

(31)【優先権主張番号】12/548,841

(32)【優先日】2009年8月27日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】506173145

【氏名又は名称】ビシェイ−シリコニクス

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(72)【発明者】

【氏名】ガオ、ヤン

(72)【発明者】

【氏名】テリル、カイル

(72)【発明者】

【氏名】パタナヤク、ディバ

(72)【発明者】

【氏名】チェン、クオ−イン

(72)【発明者】

【氏名】チャウ、テ−ツ

(72)【発明者】

【氏名】シ、シャロン

(72)【発明者】

【氏名】チェン、クフェイ

【審査官】 小川 将之

(56)【参考文献】

【文献】 特表２００８−５１１９８２（ＪＰ，Ａ）

【文献】 特開２００８−１７１８８７（ＪＰ，Ａ）

【文献】 特開２００７−１５８２７５（ＪＰ，Ａ）

【文献】 特開２００７−１８９１９２（ＪＰ，Ａ）

【文献】 特開２００２−１９０５９３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／０６

(57)【特許請求の範囲】

【請求項1】

第１型ドーパントのチャネルを有するスーパージャンクショントレンチパワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスであって、
前記第１型ドーパントを備える基板上に設けられる第１絶縁材料の第１のカラムであって、前記基板上に設けられる第２型ドーパントを備えるカラムを前記第１型ドーパントを備える第１のカラムから分離する第１絶縁材料の第１のカラムと、
前記基板上に設けられる前記第１絶縁材料の第２のカラムであって、前記第２型ドーパントを備える前記カラムを前記第１型ドーパントを備える第２のカラムから分離する第１絶縁材料の第２のカラムと、
前記第２型ドーパントを備える前記カラムの直上であって前記第１絶縁材料の前記第１のカラムと前記第２のカラムの間に設けられる絶縁層と、
前記第１型ドーパントを備える前記第１のカラムの上側に設けられる前記第２型ドーパントを備えるボディ領域と、
前記ボディ領域の上側に設けられる前記第１型ドーパントを備えるソース領域と、
前記絶縁層に接して設けられ、前記第１絶縁材料の前記第１のカラムの上側に設けられる第２絶縁材料のカラムにより前記ボディ領域および前記ソース領域から分離されるゲート要素と、
前記第１型ドーパントを備える前記第１のカラムの上側に形成されるトレンチであって、前記トレンチ内に形成されるソース金属に前記ボディ領域および前記ソース領域を露出させ、前記ソース金属が前記ボディ領域および前記ソース領域に接触し、前記ボディ領域が前記トレンチの底部を越えて延びるトレンチと、
前記トレンチの底部に形成され、前記トレンチよりも幅が広く、前記トレンチ内の前記ソース金属を前記第１型ドーパントを備える前記第１のカラムから分離する前記第２型ドーパントを備えるコンタクト領域と、
を備えるスーパージャンクショントレンチパワーＭＯＳＦＥＴ。

【請求項2】

前記コンタクト領域の下側にて前記ゲート要素の底部と前記第１型ドーパントを備える前記第１のカラムの頂部とが重なり合う量が約０．１μｍである請求項１に記載のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。

【請求項3】

前記第１型ドーパントがｎ型ドーパントを備え、前記第２型ドーパントがｐ型ドーパントを備える請求項１に記載のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。

【請求項4】

前記第１型ドーパントがｐ型ドーパントを備え、前記第２型ドーパントがｎ型ドーパントを備える請求項１に記載のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。

【請求項5】

前記ソース金属は、前記第２型ドーパントを備える前記カラムに電気的に短絡される請求項１に記載のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。

【請求項6】

前記ソース金属は、前記第２型ドーパントを備える前記カラムの長手方向軸と直交する方向で前記第２型ドーパントを備える前記カラムに電気的に短絡される請求項５に記載のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。

【請求項7】

前記トレンチは、前記第１型ドーパントを備える前記第１のカラムの長手方向軸と位置合わせされる請求項１または６に記載のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。

【請求項8】

第１型ドーパントのチャネルを有する半導体デバイスであって、
前記第１型ドーパントを備える基板と、
前記基板に結合されるとともに、前記基板上に設けられる前記第１型ドーパントを備える柱状の第１の領域と前記基板上に設けられる前記第１型ドーパントを備える柱状の第２の領域との間に配置される前記基板上に設けられる第２型ドーパントを備える柱状領域を備え、前記第２型ドーパントを備える前記柱状領域が、第１の絶縁層によって前記第１型ドーパントを備える前記柱状の第１の領域から分離されるとともに、第２の絶縁層によって前記第１型ドーパントを備える前記柱状の第２の領域から分離される、スーパージャンクション構造体と、
前記スーパージャンクション構造体に結合され、前記第２型ドーパントを備える前記柱状領域の上側に位置するゲート要素を備える電界効果トランジスタと、
前記ゲート要素の下側に位置し、前記ゲート要素を前記第２型ドーパントを備える前記柱状領域から分離する酸化物層であって、前記第１の絶縁層から前記第２の絶縁層まで延びる酸化物層と、
前記第１型ドーパントを備える前記柱状の第１の領域の上側に設けられる前記第２型ドーパントを備える第１ボディ領域と、前記第１型ドーパントを備える前記柱状の第１の領域の上側に設けられる前記第２型ドーパントを備える第２ボディ領域と、
前記第１ボディ領域の上側に設けられる第１型ドーパントを備える第１ソース領域と、前記第２ボディ領域の上側に設けられる第１型ドーパントを備える第２ソース領域と、
前記第１の絶縁層の上側であって、前記第１ボディ領域と前記ゲート要素の間および前記第１ソース領域と前記ゲート要素の間に設けられる第３の絶縁層と、
前記第２の絶縁層の上側であって、前記第２ボディ領域と前記ゲート要素の間および前記第２ソース領域と前記ゲート要素の間に設けられる第４の絶縁層と、
前記第１型ドーパントを備える前記柱状の第１の領域の上側に形成されるトレンチであって、前記トレンチ内に形成されるソース金属に前記第１および第２ボディ領域と前記第１および第２ソース領域とを露出させ、前記トレンチが前記第１および前記第２ボディ領域にまで延び、前記第１ボディ領域の底部および前記第２ボディ領域の底部が前記トレンチの底部よりも低く、前記ソース金属が前記第１および第２ボディ領域と前記第１および第２ソース領域とに接触するトレンチと、
前記トレンチの底部に形成され、前記トレンチよりも幅が広く、前記トレンチ内の前記ソース金属を前記第１型ドーパントを備える前記柱状の第１の領域から分離する前記第２型ドーパントを備えるコンタクト領域と、
を備える半導体デバイス。

【請求項9】

前記ソース金属は、前記第２型ドーパントの前記柱状領域に電気的に短絡される請求項８に記載の半導体デバイス。

【請求項10】

前記トレンチは、前記第１型ドーパントの前記柱状の第１の領域の長手方向軸と位置合わせされる請求項８に記載の半導体デバイス。

【請求項11】

第１型ドーパントのチャネルを有するスーパージャンクショントレンチパワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを製造する方法であって、
第２型ドーパントを備えるカラムを前記第１型ドーパントの基板上に形成し、前記第２型ドーパントを備える前記カラムの直上に絶縁層を形成するステップと、
前記第２型ドーパントを備える前記カラムの両側および前記絶縁層の両側に第１の酸化物の第１の層を堆積させて、前記基板上に前記第１の酸化物の第１のカラムと前記基板上に前記第１の酸化物の第２のカラムとを形成するステップと、
前記第１の酸化物の前記第１のカラムに隣接して前記基板上に前記第１型ドーパントを備える第１のカラムを形成するとともに、前記第１の酸化物の前記第２のカラムに隣接して前記基板上に前記第１型ドーパントを備える第２のカラムを形成し、前記第２型ドーパントを備える前記カラムが、前記第１の酸化物の前記第１および第２のカラムによって、前記第１型ドーパントを備える前記第１および第２のカラムから分離され、前記第１型ドーパントを備える前記第１および第２のカラムが前記第２型ドーパントを備える前記カラムおよび前記絶縁層よりも高く延びて前記絶縁層の上側に第１トレンチを形成するステップと、
前記第１トレンチの側面および底部に第２の酸化物の第２の層を形成するステップと、
前記第１型ドーパントを備える前記第１のカラムの上側に前記第２型ドーパントを備えるボディ領域を形成するステップと、
前記ボディ領域の上側に前記第１型ドーパントを備えるソース領域を形成するステップと、
前記第１型ドーパントを備える前記第１のカラムの上側に前記ソース領域を貫通し前記ボディ領域に部分的に達する第２トレンチを形成し、前記ボディ領域が前記第２トレンチを越えて延びるステップと、
前記第２トレンチ内にソース金属を堆積させ、前記ソース金属が前記ボディ領域および前記ソース領域に接触するステップと、
前記第２トレンチよりも幅が広く、前記第２トレンチ内の前記ソース金属を前記第１型ドーパントを備える前記第１のカラムから分離する前記第２型ドーパントを備えるコンタクト領域を、前記第２トレンチの底部に形成するステップと、
を備える方法。

【請求項12】

前記絶縁層の上側で前記第１トレンチ内にゲート要素を形成するステップをさらに備える請求項１１に記載の方法。

【請求項13】

前記第２型ドーパントを備える前記カラムを前記ソース金属の層に対して電気的に短絡させる電気接続部を形成するステップを更に備える請求項１１または１２に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

この文書に係る実施形態は、一般に、半導体デバイスに関する。

【0002】

相互参照
この出願は、本出願の譲受人に譲渡された「Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ Ｔｒｅｎｃｈ Ｐｏｗｅｒ ＭＯＳＦＥＴ Ｄｅｖｉｃｅ Ｆａｂｒｉｃａｔｉｏｎ」と題されるＧａｏ等による２００９年８月２７日に出願された同時係属の米国特許出願第１２／５４９，１９０号に関連する。

【背景技術】

【0003】

電力を節約するためには、例えば直流（ＤＣ）−ＤＣコンバータで使用されるトランジスタの電力損失を減らすことが重要である。金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスでは、特にパワーＭＯＳＦＥＴとして知られるＭＯＳＦＥＴのクラスにおいては、デバイスのオン抵抗（Ｒｄｓｏｎ）を減らすことにより電力損失を低減できる。

【0004】

絶縁破壊電圧は、逆電圧状態下での絶縁破壊に耐えることができるデバイスの能力の表示を与える。絶縁破壊電圧はＲｄｓｏｎに反比例するため、Ｒｄｓｏｎが減少すると、絶縁破壊電圧が悪影響を受ける。この問題に対処するため、デバイスの活性領域の下側にｐ型領域とｎ型領域とを交互に含むスーパージャンクション（ＳＪ）パワーＭＯＳＦＥＴが導入された。ＳＪパワーＭＯＳＦＥＴにおける交互に位置するｐ型およびｎ型領域は、理想的には、これらの領域が逆電圧状態下で互いを空乏化するように電荷平衡（Ｑｐ＝Ｑｎ）にあり、それにより、デバイスが絶縁破壊によりいっそう耐えることができる。

【発明の概要】

【発明が解決しようとする課題】

【0005】

従来のＳＪパワーＭＯＳＦＥＴは前述したような利点を与えるが、改良の余地がある。例えば、従来のＳＪトレンチパワーＭＯＳＦＥＴデバイスでは、スーパージャンクションを形成するｐ型カラムおよびｎ型カラムが、それらが製造中に加熱されるときに互いの中へと拡散する場合がある。この拡散は絶縁破壊電圧を低下させる。また、ｐ型カラムは、それらのカラム中のキャリアを急速に除去できないように浮いており、したがって、従来のＳＪトレンチパワーＭＯＳＦＥＴデバイスは一般に高速回路での使用に適さないと考えられている。また、従来のＳＪトレンチパワーＭＯＳＦＥＴデバイスでは、各トレンチゲートの配置により、能動デバイスの密度が制限される。例えば、従来のｎチャネルデバイスでは、トレンチゲートが２つのｐ型カラム間に配置される（すなわち、ゲートがｎ型カラム上にわたって配置される）。

【課題を解決するための手段】

【0006】

本発明に係る一実施形態において、ＳＪトレンチパワーＭＯＳＦＥＴデバイスは、交互に位置するｐ型ドーパントおよびｎ型ドーパントのカラムを含むスーパージャンクションを含む。例えば、スーパージャンクションは、一方側が酸化物の第１のカラム（または層）によりｎ型ドーパントの第１のカラムから分離され且つ他方側が酸化物の第２のカラム（または層）によりｎ型ドーパントの第２のカラムから分離されｐ型ドーパントのカラムを含む。酸化物層は、デバイスが製造中に加熱されるときに隣接するｎ型およびｐ型カラムが互いの中へ拡散しないようにする。そのため、酸化物層は、絶縁破壊電圧が製造プロセスによって悪影響を受けることを防止できる。

【0007】

他の実施形態において、ｎチャネルデバイスでは、スーパージャンクションにおけるｐ型カラムがピックアップされてソースに短絡され、それにより、結果として得られるボディ領域がＯＮからＯＦＦへ切り換えられるときにｐ型カラム中のキャリアを急速に掃引することができ、また、ｐチャネルデバイスでは、スーパージャンクションにおけるｎ型カラムがピックアップされてソースに短絡され、それにより、同様の利点が得られる。したがって、この特徴を有するＳＪトレンチパワーＭＯＳＦＥＴデバイスは高速回路での使用にうまく適する。

【0008】

他の実施形態において、ｎチャネルデバイスでは、ＦＥＴのためのゲート要素（例えば、トレンチゲート）がｎ型ドーパントのカラム上ではなくスーパージャンクションにおけるｐ型ドーパントのカラム上に配置される。トレンチゲートをｐ型カラムと位置合わせすることにより、ｎ型カラムの幅を減少させることができる。ｐチャネルデバイスにおいて、ＦＥＴのためのゲート要素は、ｐ型ドーパントのカラム上ではなくスーパージャンクションにおけるｎ型ドーパントのカラム上に配置され、それにより、ｐ型カラムの幅を減らすことができる。したがって、トレンチゲートを互いに近接させて配置でき、それにより、セル密度が増大され、また、これにより、ＳＪトレンチパワーＭＯＳＦＥＴデバイスのオン抵抗（Ｒｄｓｏｎ）が更に減少するという効果も有する。

【0009】

更なる他の実施形態では、ＳＪトレンチパワーＭＯＳＦＥＴデバイスが前述した特徴のそれぞれを組み込む。

【0010】

本発明のこれらの及び他の目的並びに利点は、様々な図に示される以下の詳細な説明を読んだ後に当業者により認識され得る。

【0011】

この明細書中に組み入れられてこの明細書の一部を形成する添付図面は、本発明の実施形態を示しており、明細書本文と共に本発明の原理を説明するのに役立つ。同様の参照符号は、図面および明細書の全体にわたって同様の要素を示す。

【図面の簡単な説明】

【0012】

【図1】本発明の実施形態に係る半導体デバイスの要素を示す断面図である。

【図2】本発明の実施形態に係る半導体デバイスの要素を示す断面図である。

【図3】図３Ａ，３Ｂ，３Ｃは、本発明の実施形態に係る半導体デバイスの製造で使用されるプロセスのフローチャートを示している。

【図4】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図5】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図6】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図7】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図8】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図9】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図10】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図11】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図12】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図13】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図14】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図15】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図16】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図17】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図18】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図19】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図20】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図21】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図22】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図23】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図24】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図25】本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。

【図26】本発明の他の実施形態に係る半導体デバイスの要素を示す断面図である。

【発明を実施するための形態】

【0013】

本発明の以下の詳細な説明では、本発明の完全な理解のために多数の特定の詳細が記述されている。しかしながら、当業者であれば分かるように、本発明は、これらの特定の詳細を伴うことなく或いはその等価物を伴って実施されてもよい。他の事例では、本発明の態様を不必要に曖昧にしないように、良く知られた方法、手続き、構成要素、回路が詳しく示されない。

【0014】

以下の詳細な説明のうちの幾つかの部分は、手続き、論理ブロック、手順、および、半導体デバイスを製造するための工程の他の記号表示の観点から与えられる。これらの記述および表示は、半導体デバイス製造の当業者の作業の内容を他の当業者に最も効果的に伝えるために半導体デバイス製造の当業者によって使用される手段である。本出願において、手続き、論理ブロック、プロセス等は、所望の結果につながる首尾一貫した一連のステップまたは命令であると考えられる。ステップは、物理量の物理的操作を必要とするステップである。しかしながら、これらの表現および同様の表現の全てが適切な物理量に関連付けられ且つこれらの量に適用される単なる便宜的な標示であることに留意すべきである。以下の説明から明らかなように別に具体的に述べられていなければ、本出願の全体にわたって、「形成する」、「実行する」、「生成する」、「堆積する」、「エッチングする」などの表現を利用する説明が、半導体デバイス製造の作業およびプロセス（例えば、図３Ａ，３Ｂ，３Ｃのフローチャート３００）を示すことは言うまでもない。

【0015】

図は一定の倍率で描かれておらず、また、構造の一部だけ及び該構造を形成する様々な層が図中に示されている場合がある。更に、製造プロセスおよびステップは、本明細書中に記載されるプロセスおよびステップと共に行なわれてもよい。すなわち、本明細書中に図示されて説明されるステップの前に、該ステップ間で、及び／又は、該ステップの後に、多くのプロセスステップが存在してもよい。重要なことには、本発明に係る実施形態は、これらの他の（おそらく従来の）プロセスおよびステップと併せて、これらを著しくかき乱すことなく実施できる。一般的に言えば、本発明に係る実施形態は、周辺のプロセスおよびステップに著しい影響を及ぼすことなく、従来のプロセスの一部に取って代わることができる。

【0016】

本明細書中で使用される文字「ｎ」はｎ型ドーパントを示し、文字「ｐ」はｐ型ドーパントを示す。プラス符号「＋」またはマイナス符号「−」は、ドーパントの比較的高い濃度または比較的低い濃度をそれぞれ表わすために使用される。

【0017】

表現「チャネル」は、本明細書中では一般に認められた態様で使用される。すなわち、電流がチャネルのＦＥＴ内でソース接続部からドレイン接続部へと流れる。チャネルをｎ型またはｐ型半導体材料のいずれかにより形成することができる。したがって、ＦＥＴは、ｎチャネルデバイスまたはｐチャネルデバイスのいずれかとして特定される。図１〜図２５をｎチャネルデバイス、特にｎチャネルスーパージャンクションＭＯＳＦＥＴとの関連で説明するが、本発明に係る実施形態はそのように限定されない。つまり、本明細書中に記載される特徴は、以下で更に説明される図２６に示されるｐチャネルデバイスで利用することができる。図１〜図２５の説明は、ｎ型ドーパントおよび材料を対応するｐ型ドーパントおよび材料と置き換えることによりｐチャネルデバイスに容易に適用することができ、逆もまた同様である。

【0018】

図１は、本発明の一実施形態に係る半導体デバイス１００（例えば、ｎチャネルＳＪトレンチパワーＭＯＳＦＥＴデバイス）の要素を示す断面図である。デバイス１００は、ｎ＋ドレイン層または基板１０４の底面にドレイン電極１０２を含む。基板１０４の上側には、ｐ−ドリフト領域またはｐ型カラム１０６とｎ−ドリフト領域またはｎ型カラム１０８とが交互に配置される。交互に位置するｐ型（ｐ−）カラム１０６およびｎ型（ｎ−）カラム１０８は、スーパージャンクションとして知られるものを形成する。重大なことには、ｐ型ドーパントのカラム１０６は、絶縁層またはカラム１１０（例えば、誘電体または酸化物の層／カラム）によって、ｎ型ドーパントの隣接するカラム１０８から分離される。絶縁層１１０は、後述するように構造体が製造中に加熱されるときにｎ型およびｐ型カラム１０６，１０８が互いの中へ拡散しないようにする。そのため、絶縁層１１０は、絶縁破壊電圧が製造プロセスによって悪影響を受けないようにすることができる。

【0019】

また、重要なことには、図１の例では、各ｐ型カラム１０６がそれぞれのポリシリコン（ポリ）トレンチゲート１１１（ゲートポリ１１１）の下側に配置される。一般的に言えば、各トレンチゲート１１１は、対応するｐ型カラム１０６の上側で隣接する絶縁層１１０間に位置合わせされる。より具体的には、各トレンチゲート１１１は、対応するｐ型カラム１０６の長手方向軸（図１の方向で考えると、長手方向軸はｐ型カラム内の垂直線である）に沿って位置合わせされる−一実施形態において、トレンチゲート１１１の長手方向軸は、トレンチゲートがｐ型カラム上で中心付けられるようにｐ型カラム１０６の長手方向軸と一致する。図１の実施形態において、ｐ型カラム１０６は、絶縁層１１０のために使用される材料とは異なる材料から形成されてもよいそれぞれの絶縁層１０９によってトレンチゲート１１１から分離される。

【0020】

トレンチゲート１１１をｐ型カラム１０６と位置合わせすることにより、ｎ型カラム１０８の幅を減らすことができる。したがって、トレンチゲートを互いに近接させて配置でき、それにより、セル密度が増大され、また、これにより、デバイス１００のオン抵抗（Ｒｄｓｏｎ）が更に減少するという効果も有する。一実施形態において、隣接するトレンチゲート間のピッチは、従来のデバイスにおける５ミクロンとは対照的に、約１．２ミクロンである。

【0021】

図１の構造と関連する他の利点は、トレンチゲート１１１と隣接するｎ型カラム１０８との間の重なり１２２の量が小さいことからゲート−ドレイン間電荷量（Ｑｇｄ）が減少されるという点である。一実施形態では、重なり１２２の量が約０．１ミクロンである。

【0022】

図１の実施形態において、隣接するトレンチゲート１１１間にはｎ型カラム１０８の上側にトレンチ１２５が形成される。より具体的には、各トレンチ１２５は、対応するｎ型カラム１０８の長手方向軸に沿って位置合わせされる−一実施形態において、トレンチ１２５の長手方向軸は、トレンチがｎ型カラム上で中心付けられるようにｎ型カラム１０８の長手方向軸と一致する。トレンチ１２５はソース金属１２４で満たされる。

【0023】

ｐ＋領域（ｐ型接点領域１１２）が各トレンチ１２５内のソース金属１２４を対応するｎ型カラム１０８から分離する。ｐ−領域（ｐ型ボディ領域１１４）が、トレンチとトレンチゲート１１１との間で且つソース金属１２４とｎ型カラム１０８との間で、各トレンチ１２５の両側に配置される。また、図１に示されるように、ｎ＋領域（ｎ型ソース領域１１６）が各トレンチ１２５の両側に配置される。

【0024】

ｐ型（ｐ−）ボディ領域１１４およびｎ型（ｎ＋）ソース領域１１６は、他の絶縁層１２０（例えば、ゲード酸化物）によってそれぞれのトレンチゲート１１１から分離される。図示のように、絶縁層１１０，１２０は、製造プロセスの異なるポイントで形成され、そのため、図１に示されるように位置合わせされない場合がある。また、絶縁層１１０，１２０が異なる材料を使用して形成されてもよい。それにもかかわらず、絶縁層１１０，１２０は、図１のｙ方向でほぼ連続する境界を与え、その意味で、絶縁材料の単一のカラムとして特徴付けることができる。

【0025】

各ｎ型ソース領域１１６上および各トレンチゲート１１１上にわたって絶縁層１１８を形成することができる。ソース金属層１２４は、絶縁層１１８上にわたって形成されており、前述したようにトレンチ１２５内へと延びる。

【0026】

本発明の一実施形態によれば、ｐ型カラム１０６がピックアップされてソース金属層１２４に対して電気的に短絡される。これを達成するための１つの方法が図２に示されている。図２は、図１の切断線Ａ−Ａに沿うデバイス１００の断面図である。すなわち、図２で与えられる図は、図１に示される２つの次元（ｘおよびｙ）に対して直交する第３次元（ｚ）にある。

【0027】

図２の実施形態では、トレンチ２２５が、対応するｐ型カラム１０６をソース金属層１２４に接続するように形成される。トレンチ２２５は金属で満たされており、トレンチ２２５内の金属は、図示のように、ｎ型カラム１０８、ポリ領域２１１、および、絶縁層１２０によって、トレンチゲート１１１から分離される。ｐ型カラム１０６をソース金属層１２４に短絡させることにより、結果として得られるボディダイオードがＯＮからＯＦＦへ切り換えられるときにｐ型カラム内のキャリアを急速に掃引することができる。したがって、デバイス１００が高速回路での使用にうまく適する。図３Ａ，３Ｂ，３Ｃは、図１および図２のデバイスなどの半導体デバイスの製造で使用されるプロセスの一実施形態のフローチャート３００を示している。図３Ａ〜図３Ｃでは特定のステップが開示されるが、そのようなステップは典型的なものである。すなわち、本発明に係る実施形態は、様々な他のステップまたは図３Ａ〜図３Ｃに列挙されるステップの変形例を実行するのにうまく適する。本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である図４〜図２５と併せて、図３Ａ，３Ｂ，３Ｃについて説明する。

【0028】

図３Ａのブロック３０２では、ｐ−ドーパントのエピタキシャル層４０２（図４）がｎ＋基板１０４上にわたって成長される。基板１０４がドレイン電極層１０２（図１）を含んでもよい。

【0029】

ブロック３０４では、第１の誘電体層５０２がエピタキシャル層４０２上にわたって堆積され、また、フォトレジスト（ＰＲ）層５０４が誘電体層上にわたって堆積される（図５）。誘電体層５０２は、例えば、減圧化学蒸着（ＳＡＣＶＤ）によって堆積される熱酸化物または酸化物であってもよい。

【0030】

ブロック３０６では、第１のマスク（図示せず）が形成され、フォトレジスト層５０４および誘電体層５０２の露出部分が図６に示されるようにエッチング除去される。誘電体層５０２の残存部分が図１の絶縁層１０９に対応する。

【0031】

ブロック３０８では、ｐ型エピタキシャル層４０２の一部もエッチング除去され、それにより、図７に示されるようにｐ型カラム１０６が形成される。エピタキシャル層４０２のエッチングは、比較的僅かな程度まで基板１０４へと及んでもよい。ブロック３０８において適用されるエッチング材料は、ブロック３０６で使用されるエッチング材料と異なってもよい。ブロック３１０では、残存するフォトレジスト層５０４が除去される（図８）。

【0032】

図３Ａのブロック３１２では、第２の誘電体層９０２（図９）が絶縁層１０９およびｐ型カラム１０６の露出面上にわたって成長され或いは堆積される。特に、誘電体層９０２は、ｐ型カラム１０６の両側および絶縁層１０９上にわたって形成され、それにより、実質的に、ｐ型カラムの両側に誘電体材料の層またはカラムが形成される。第２の誘電体層９０２に使用される材料は、絶縁層１０９に使用される材料の厚さと比べて、異なってもよい。また、第２の誘電体層９０２は、絶縁層１０９の厚さと比べて比較的薄くてもよい（３００〜５００オングストローム程度）。

【0033】

図３Ａのブロック３１４では、図１０に示されるように、基板１０４に隣接する誘電体層９０２の部分（図９）が除去される。このプロセスはボトム酸化物ブレイクスルーと称されてもよい。ｐ型カラム１０６の両側の誘電体層９０２の部分は除去されず、これらの部分が図１の絶縁層１１０に対応する。絶縁層１０９を覆っている誘電体層９０２もボトム酸化物ブレイクスループロセスの一環として部分的に或いは完全に除去されてもよい。言い換えると、ボトム酸化物ブレイクスルーの後、図１０に示されるように基板１０４が露出され、一方、絶縁層１０９は、第１の誘電体層５０２の一部として堆積される材料のみから成ってもよく（図５）、あるいは、第１の誘電体層５０２および第２の誘電体層９０２に含まれる材料の組み合わせから成ってもよい。また、ブロック３１４では、ボトム酸化物ブレイクスルーの後、ｎ−ドーパントのエピタキシャル層１００２が、基板１０４上にわたって及びｐ型カラム１０６と絶縁層１０９，１１０とを備える構造体の周囲で成長される。

【0034】

図３Ａのブロック３１６では、フォトレジスト層が加えられ、その後、図１１に示されるようにマスク１１０２を形成するためにフォトレジスト層が選択的に除去される。マスク１１０２は、図１２に示されるように、ｎ型エピタキシャル層１００２に終端トレンチ１２０２を形成するために使用される。終端トレンチ１２０２は基板１０４中へと延びていてもよい。その後、図１２も示されるようにマスクを除去することができる。

【0035】

図３Ａのブロック３１８では、図１３に示されるように、第３の誘電体層１３０２が終端トレンチ１２０２の内側およびｎ型エピタキシャル層１００２上にわたって成長され或いは堆積される（例えば、ＳＡＣＶＤを使用して）。第３の誘電体層１３０２のために使用される材料は、絶縁層１０９，１１０のために使用される材料と異なってもよい。その後、緻密化プロセスを使用して第３の誘電体層１３０２を硬化させ或いはアニールすることができる。重要なことには、絶縁層１１０は、緻密化プロセス中および構造体が加熱されてもよい製造プロセスの任意の他の時間にｐ型カラム１０６およびｎ型エピタキシャル層１００２が互いの中へ拡散するのを防止し或いは制限する。

【0036】

図３Ａのブロック３２０では、図１４に示されるように終端トレンチ１２０２内の誘電体の高さがｎ型エピタキシャル１００２の上面とほぼ同じ高さとなるように誘電体層１３０２がエッチバッグされる。

【0037】

図３Ｂのブロック３２２では、フォトレジスト層が加えられ、その後、図１５に示されるようにマスク１５０２を形成するためにフォトレジスト層が選択的に除去される。マスクの開口１５０４はｐ型カラム１０６の位置と一致する。開口１５０４の幅（図１５のｘ方向で測定される）は、開口とｐ型カラムとの位置合わせに伴う問題を回避するために、ｐ型カラム１０６の幅より小さくてもよい。言い換えると、図示のように、マスク１５０２は、ｐ型カラム１０６の上側にトレンチを形成するために使用され、また、理想的には、それらのトレンチはｐ型カラムの外縁を越えて延びない。

【0038】

図３Ｂのブロック３２４では、図１５および図１６に関連して、開口１５０４の下側に位置するｎ型エピタキシャル層１００２の部分がエッチング除去され、それにより、絶縁層１０９へと延びるトレンチ１６０２が形成される。エッチング除去されないエピタキシャル層１００２の部分は、図１のｎ型カラム１０８に対応する。その後、マスク１５０２を除去することができる。

【0039】

図３Ｂのブロック３２６では、トレンチ１６０２の側面および底面を含めて絶縁層１０９およびｎ型カラム１０８の露出面上にわたってゲート酸化物層１７０２（図１７）が成長される。ゲート酸化物層１７０２のために使用される材料は、第１の誘電体層５０２（図５）および第２の誘電体層９０２（図９）中に含まれる材料と異なっていてもよい。図１の絶縁層１０９は、ゲート酸化物層１７０２と、第１の誘電体層５０２および第２の誘電体層９０２からの材料とを含んでもよい−すなわち、図では単一の均一な層として描かれているが、実際の実務では、絶縁層１０９が異なる絶縁材料を含んでもよい。また、トレンチ１６０２の幅に応じて、それらのトレンチの内側を覆うゲート酸化物層１７０２の部分が絶縁層１１０と一致してもよく、それにより、図１７の垂直方向（ｙ方向）で絶縁材料のほぼ連続したカラムが形成される。

【0040】

図３Ｂのブロック３２８では、図１８に示されるように、ゲート酸化物層１７０２上にわたって及びトレンチ１６０２内にポリシリコン（ポリ）層１８０２が堆積される。

【0041】

図３Ｂのブロック３３０では、化学機械平坦化または研磨（ＣＭＰ）プロセスを使用して、ゲート酸化物層１７０２に至るまでポリ層１８０２の一部を除去することができる（図１８）。その後、エッチバックプロセスを使用して、より多くのポリ層１８０２を除去することができ、それにより、図１９に示されるように陥凹要素が形成される。これらの陥凹要素は図１のトレンチゲート１１１に対応する。

【0042】

図３Ｂのブロック３３２では、図２０に関連して、ブランケットｐ−ドーパントがデバイス１００内−すなわち、ｎ型カラム１０８内に注入され−それにより、図１のｐ型（ｐ−）ボディ領域１１４が形成される。ｐ型ボディ領域１１４はトレンチゲート１１１よりも（図２０のｙ方向の）深さが浅い。

【0043】

図３Ｂのブロック３３４では、図２１に示されるように、終端トレンチ１２０２上および隣接領域上にわたってソースマスク２１０２が形成され、その後、ｎ＋ドーパントがｐ型ボディ領域１１４内に注入され、それにより、図１のｎ型（ｎ＋）ソース領域１１６が形成される。このようにして、トレンチゲートがｎ型カラム１０８上ではなくｐ型カラム１０６上に形成される。ｐ型カラム１０６上にトレンチゲートを形成することにより、ゲートを互いに近接して配置することができ、それにより、セル密度が増大され、また、これにより、Ｒｄｓｏｎが減少するという効果も有する。ｎ型ソース注入後、マスク２１０２を除去することができる。

【0044】

図３Ｂのブロック３３６では、低温酸化物（ＬＴＯ）の層の後に引き続いてボロホスホシリケートガラス（ＢＰＳＧ）の層が堆積される−図２２ではこれらの層が層２２０２として特定される（明確にするため、ゲート酸化物領域１７０２の全てが図２２および図２３で確認されるとは限らない）。

【0045】

図３Ｂのブロック３３８では、フォトレジストの層が層２２０２上にわたって加えられ、その後、図２３に示されるように、ｎ型カラム１０８と一致する開口２３０４を伴うマスク２３０２を形成するためにフォトレジストの層が選択的に除去される。その後、開口２３０４の真下の材料−それらの開口の真下にある層２２０２、ゲート酸化物１７０２、ｎ＋ソース領域１１６、および、ｐ型ボディ領域１１４の部分−をエッチング除去して、図１の絶縁層１１８を形成できるとともに、ｎ＋ソース領域１１６、ｐ型ボディ領域１１４、および、ゲートピックアップ領域を露出させるトレンチ１２５を形成することができる。図１の絶縁層１１８は、層２２０２の残存部分、および、ゲート酸化物層１７０２の残存水平（ｘ方向）部分の両方を含む。また、ゲート酸化物層１７０２のｙ方向（垂直）部分は図１の絶縁層１２０と一致する。その後、各トレンチ１２５の底部にｐ＋ドーパントが注入され、それにより、図１のｐ型（ｐ＋）接点領域１１２が形成される。

【0046】

同様の態様で、図３Ｃのブロック３４０では、図２４に示されるように、ｐ型カラム１０６と一致する開口２４０４を伴うマスク２４０２を図２３のｚ方向に形成することができる。その後、開口２４０４の真下の材料−それらの開口の真下にある層２２０２、トレンチゲート１１１、および、絶縁層１０９の部分−をエッチング除去して、絶縁ポリ領域２１１と、ｐ型カラム１０６およびポリ領域２１１を露出させるトレンチ２２５とを形成することができる。ｐ型カラム接点トレンチ２２５は、酸化層（ゲート酸化物）１２０、ｎ型カラム１０８、および、他の酸化層１２０によってゲートポリ１１１から分離され、また、トレンチ２２５は酸化層１２０によっても分離される。

【0047】

図３Ｃのブロック３４２では、図２３，２４，２５にも関連して、マスク２３０２，２４０２が除去されるとともに、金属がトレンチ２３０４，２４０４内および絶縁層１１８上にわたって堆積される。フォトレジストの層が金属上にわたって加えられ、その後、開口を有するマスク（図示せず）を形成するためにフォトレジストの層が選択的に除去され、また、開口の下側の金属がエッチング除去されることにより、図１および図２のソース金属層１２４が形成されるとともに、ゲートバス（図示せず）が形成される。したがって、図１および図２に示されるように、ｐ型カラム１０６およびｎ型カラム１０８の両方がソース金属層１２４に電気的に接続される。その結果、それに伴って得られるボディダイオードがＯＮからＯＦＦへ切り換えられるときにｐ型カラム１０６内のキャリアを急速に掃引することができる。

【0048】

図３Ｃのブロック３４４では、保護層が随意的に堆積される。その後、保護層をエッチングしてゲートパッドおよびソースパッドを形成するために、マスクを加えることができる。

【0049】

前述したように、本明細書中に記載される特徴は、ｐチャネルＳＪトレンチパワーＭＯＳＦＥＴデバイスにも適用できる。図２６は、本発明の一実施形態に係るｐチャネルＳＪトレンチパワーＭＯＳＦＥＴデバイス２６００の要素を示す断面図である。デバイス２６００は、ｐ＋ドレイン層または基板２６０４の底面にドレイン電極（図示せず）を含む。スーパージャンクションを形成するために、基板２６０４の上側には、ｐ−ドリフト領域またはｐ型カラム２６０６とｎ−ドリフト領域またはｎ型カラム２６０８とが交互に配置される。ｐ型ドーパントのカラム２６０６は、絶縁層またはカラム１１０によって、ｎ型ドーパントの隣接するカラム２６０８から分離され、それにより、構造体が製造中に加熱されるときにｎ型およびｐ型カラムが互いの中へ拡散しないように保たれる。

【0050】

図２６の実施形態では、各ｎ型カラム２６０８がそれぞれのポリシリコントレンチゲート１１１の下側に配置される。ｎ型カラム２６０８は、それぞれの絶縁層１０９によってトレンチゲート１１１から分離される。トレンチゲート１１１をｎ型カラム２６０８と位置合わせすることにより、ｐ型カラム２６０６の幅を減らすことができ、それにより、トレンチゲートを互いに近接して配置できる。

【0051】

隣接するトレンチゲート１１１間にはｐ型カラム２６０６の上側にトレンチ１２５が形成される。トレンチ１２５はソース金属１２４で満たされる。ｎ＋領域（ｎ接点領域２６１２）が各トレンチ１２５内のソース金属１２４を対応するｐ型カラム２６０６から分離する。ｎ−領域（ｎ−ボディ領域２６１４）が各トレンチ１２５の両側で且つトレンチとトレンチゲート１１１との間およびソース金属１２４とｐ型カラム２６０６との間に配置される。また、ｐ＋領域（ｐ−ソース領域２６１６）が各トレンチ１２５の両側に配置される。ｎ型ボディ領域２６１４およびｐ型ソース領域２６１６は、他の絶縁層１２０（例えば、ゲート酸化物）によってそれぞれのトレンチゲート１１１から分離される。各ｐ型ソース領域２６１６上および各トレンチゲート１１１上にわたって絶縁層１１８を形成することができる。ソース金属層１２４は、絶縁層１１８上にわたって形成されており、前述したようにトレンチ１２５内へと延びている。

【0052】

本発明の一実施形態によれば、ｎ型カラム２６０８は、図２に示される態様と同様の態様でピックアップされてソース金属層１２４に電気的に短絡される。

【0053】

要約すると、ＳＪトレンチパワーＭＯＦＥＴデバイスの実施形態、および、そのようなデバイスを製造するための方法の実施形態が記載されている。本明細書中に記載される特徴は、スプリットゲート、デュアルトレンチ、および、他の従来の高電圧スーパージャンクションデバイスに代わる手段として、低電圧デバイスおよび１０００ボルトパワーＭＯＳＦＥＴなどの高電圧デバイスで使用できる。

【0054】

概して、この文書は以下を開示してきた。スーパージャンクショントレンチパワーＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）デバイスでは、スーパージャンクションにおけるｐ型ドーパントのカラムが、酸化物の第１のカラムによってｎ型ドーパントの第１のカラムから分離されるとともに、酸化物の第２のカラムによってｎ型ドーパントの第２のカラムから分離される。ｎチャネルデバイスでは、ＦＥＴのためのゲート要素がｐ型ドーパントのカラム上にわたって配置されるのが有益であり、また、ｐチャネルデバイスでは、ＦＥＴのためのゲート要素がｎ型ドーパントのカラム上にわたって配置されるのが有益である。

【0055】

概して、この文書は以下を開示してきた。スーパージャンクショントレンチパワーＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）デバイスでは、スーパージャンクションにおけるｐ型ドーパントのカラムが、酸化物の第１のカラムによってｎ型ドーパントの第１のカラムから分離されるとともに、酸化物の第２のカラムによってｎ型ドーパントの第２のカラムから分離される。ｎチャネルデバイスでは、ＦＥＴのためのゲート要素がｐ型ドーパントのカラム上にわたって配置されるのが有益であり、また、ｐチャネルデバイスでは、ＦＥＴのためのゲート要素がｎ型ドーパントのカラム上にわたって配置されるのが有益である。

【0056】

本発明の特定の実施形態の前述した記述は、例示目的で且つ説明のために与えられた。これらの記述は、包括的なものではなく、あるいは、開示された正にその形態に本発明を限定しようとするものではなく、また、前述した教示内容を踏まえて多くの改良および変形が可能である。実施形態は、本発明の原理およびその実用的用途を最も良く説明するために選択されて記載されており、それにより、他の当業者は、考えられる特定の用途に適するように本発明および様々な改良を伴う様々な実施形態を最も良く利用できる。本発明の範囲は、添付の請求項およびそれらの等価物によって規定されるものである。言うまでもなく、本明細書で与えられる任意の全ての要素およびステップが含まれるのが好ましい。これらの要素およびステップのうちのいずれかが当業者に明らかなように省かれ或いは置き換えられてもよい。

【0057】

要約すると、この文書は、少なくとも以下の広範な概念を開示してきた。

【0058】

概念１．第１型ドーパントのチャネルを有するスーパージャンクショントレンチパワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスであって、
第２型ドーパントのカラムを前記第１型ドーパントの第１のカラムから分離する絶縁材料を備える第１のカラムと、
前記第２型ドーパントの前記カラムを前記第１型ドーパントの第２のカラムから分離する絶縁材料を備える第２のカラムと、
絶縁材料の前記第１のカラムと絶縁材料の前記第２のカラムとの間に位置合わせされる電界効果トランジスタのためのゲート要素と、
を備えるスーパージャンクショントレンチパワーＭＯＳＦＥＴ。

【0059】

概念２．前記ゲート要素を前記第２型ドーパントの前記カラムから分離する絶縁層を更に備える概念１のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。

【0060】

概念３．前記第１型ドーパントがｎ型ドーパントを備える場合には前記第２型ドーパントがｐ型ドーパントを備え、前記第１型ドーパントがｐ型ドーパントを備える場合には前記第２型ドーパントがｎ型ドーパントを備える概念１のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。

【0061】

概念４．前記第２型ドーパントの前記カラムに電気的に短絡されるソース金属の層を更に備える概念１のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。

【0062】

概念５．前記ゲート要素と隣接するゲート要素との間に形成されたトレンチを更に備え、前記ソース金属が前記トレンチを満たす概念４のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。

【0063】

概念６．前記ゲート要素と前記トレンチとの間に配置された前記第２型ドーパントのボディ領域および前記第１型ドーパントのソース領域を更に備える概念５のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。

【0064】

概念７．前記トレンチは、前記第１型ドーパントの前記第１のカラムの長手方向軸と位置合わせされる概念５のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。

【0065】

概念８．前記トレンチは、前記第２型ドーパントの領域によって前記第１型ドーパントの前記第１のカラムから分離される概念７のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。

【0066】

概念９．第１型ドーパントのチャネルを有する半導体デバイスであって、
前記第１型ドーパントの基板と、
前記基板に結合されるとともに、前記第１型ドーパントの柱状の第１の領域と前記第１型ドーパントの柱状の第２の領域との間に配置される第２型ドーパントの柱状領域を備え、前記第２型ドーパントの前記領域が、第１の絶縁層によって前記第１型ドーパントの前記第１の領域から分離されるとともに、第２の絶縁層によって前記第１型ドーパントの前記第２の領域から分離される、スーパージャンクション構造体と、
前記スーパージャンクション構造体に結合されるとともに、ゲート要素を備え、前記ゲート要素が前記第２型ドーパントの前記領域の長手方向軸と位置合わせされる電界効果トランジスタと、
を備える半導体デバイス。

【0067】

概念１０．前記ゲート要素を前記第２型ドーパントの前記領域から分離する酸化物層を更に備える概念９の半導体デバイス。

【0068】

概念１１．前記第２型ドーパントの前記領域に電気的に短絡されるソース金属の層を更に備える概念９の半導体デバイス。

【0069】

概念１２．前記ゲート要素と隣接するゲート要素との間に形成されるトレンチを更に備え、前記ソース金属が前記トレンチを満たす概念１１の半導体デバイス。

【0070】

概念１３．前記ゲート要素と前記トレンチとの間に配置される前記第２型ドーパントのボディ領域および前記第１型ドーパントのソース領域を更に備える概念１２の半導体デバイス。

【0071】

概念１４．前記トレンチは、前記第１型ドーパントの前記第１の領域の長手方向軸と位置合わせされる概念１２の半導体デバイス。

【0072】

概念１５．第１型ドーパントのチャネルを有する半導体デバイスであって、
前記第１型ドーパントの基板と、
前記基板に結合されるとともに、前記第１型ドーパントの第１の領域と前記第１型ドーパントの第２の領域との間に配置された第２型ドーパントの領域を備え、前記第２型ドーパントの前記領域および前記第１型ドーパントの前記第１および第２の領域がそれぞれ第２の寸法よりも大きい第１の寸法を有し、前記第１の寸法が第１の方向で測定され、前記第２の寸法が前記第１の方向と直交する第２の方向で測定される、スーパージャンクション構造体と、
ゲート要素を備え、前記第２型ドーパントの前記領域が前記第１の方向で前記ゲート要素と前記基板との間に位置する、電界効果トランジスタと、
前記第１の方向および前記第２の方向の両方と直交する第３の方向で前記第２型ドーパントの前記領域に電気的に短絡されるソース金属の層と、
を備える半導体デバイス。

【0073】

概念１６．前記第２型ドーパントの前記領域は、第１の絶縁層によって前記第１型ドーパントの前記第１の領域から分離されるとともに、第２の絶縁層によって前記第１型ドーパントの前記第２の領域から分離される概念１５の半導体デバイス。

【0074】

概念１７．前記ゲート要素を前記第２型ドーパントの前記領域から分離する酸化物層を更に備える概念１５の半導体デバイス。

【0075】

概念１８．前記ゲート要素と隣接するゲート要素との間に形成されたトレンチを更に備え、前記ソース金属が前記トレンチを満たす概念１５の半導体デバイス。

【0076】

概念１９．前記ゲート要素と前記トレンチとの間に配置された前記第２型ドーパントのボディ領域および前記第１型ドーパントのソース領域を更に備える概念１８の半導体デバイス。

【0077】

概念２０．前記第１型ドーパントの前記第１の領域が前記第１の方向で前記トレンチと前記基板との間に位置する概念１８の半導体デバイス。

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】