特許 5987503 リング発振器及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5987503

(24)【登録日】2016年8月19日

(45)【発行日】2016年9月7日

(54)【発明の名称】リング発振器及び半導体装置

(51)【国際特許分類】

   G11C 29/12 20060101AFI20160825BHJP

【ＦＩ】

   G11C29/00 671Z

【請求項の数】7

【全頁数】24

(21)【出願番号】特願2012-148493(P2012-148493)

(22)【出願日】2012年7月2日

(65)【公開番号】特開2014-10874(P2014-10874A)

(43)【公開日】2014年1月20日

【審査請求日】2015年4月1日

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100099759

【弁理士】

【氏名又は名称】青木 篤

(74)【代理人】

【識別番号】100119987

【弁理士】

【氏名又は名称】伊坪 公一

(74)【代理人】

【識別番号】100133835

【弁理士】

【氏名又は名称】河野 努

(74)【代理人】

【識別番号】100135976

【弁理士】

【氏名又は名称】宮本 哲夫

(72)【発明者】

【氏名】鶴田 智也

【審査官】 塚田 肇

(56)【参考文献】

【文献】 米国特許出願公開第２００６／００５０６００（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ ２９／１２

(57)【特許請求の範囲】

【請求項1】

リング接続される複数の遅延回路を有するリング発振器であって、
前記複数の遅延回路の少なくとも１つは、ＳＲＡＭセルと、前記ＳＲＡＭセルと並列に接続されるパス回路とを有し、
前記ＳＲＡＭセルは、前記複数の遅延回路の内の前段の遅延回路から第１ノードに入力される信号の立ち上がり遷移又は立ち下がり遷移の何れか一方に応答して、前記複数の遅延回路の内の次段の遅延回路に第２ノードから出力信号を出力し、
前記パス回路は、前記一方の遷移の他方の遷移に応答して、前記次段の遅延回路に出力信号を出力し、
前記ＳＲＡＭセルは、第１及び第２トランスミッショントランジスタと、前記第１トランスミッショントランジスタのソース端子にゲート端子が接続され、前記第２トランスミッショントランジスタのソース端子にドレイン端子が接続され、且つ直列接続される第１トランジスタ及び第２トランジスタと、前記第２トランスミッショントランジスタのソース端子にゲート端子が接続され、前記第１トランスミッショントランジスタのソース端子にドレイン端子が接続され、且つ直列接続される第３トランジスタ及び第４トランジスタとを有し、
前記第１ノードには、前記第１トランスミッショントランジスタのドレイン端子が接続され、前記第２ノードには、記第１トランスミッショントランジスタのソース端子が接続されることを特徴とするリング発振器。

【請求項2】

リング接続される複数の遅延回路を有するリング発振器であって、
前記複数の遅延回路の少なくとも１つは、ＳＲＡＭセルと、前記ＳＲＡＭセルと並列に接続されるパス回路とを有し、
前記ＳＲＡＭセルは、前記複数の遅延回路の内の前段の遅延回路から第１ノードに入力される信号の立ち上がり遷移又は立ち下がり遷移の何れか一方に応答して、前記複数の遅延回路の内の次段の遅延回路に第２ノードから出力信号を出力し、
前記パス回路は、前記一方の遷移の他方の遷移に応答して、前記次段の遅延回路に出力信号を出力し、
前記ＳＲＡＭセルは、第１及び第２トランスミッショントランジスタと、前記第１トランスミッショントランジスタのソース端子にゲート端子が接続され、前記第２トランスミッショントランジスタのソース端子にドレイン端子が接続され、且つ直列接続される第１トランジスタ及び第２トランジスタと、前記第２トランスミッショントランジスタのソース端子にゲート端子が接続され、前記第１トランスミッショントランジスタのソース端子にドレイン端子が接続され、且つ直列接続される第３トランジスタ及び第４トランジスタとを有し、
前記第１ノードには、前記第１トランスミッショントランジスタのソース端子が接続され、前記第２ノードには、前記第２トランスミッショントランジスタのドレイン端子が接続されることを特徴とするリング発振器。

【請求項3】

リング接続される複数の遅延回路を有するリング発振器であって、
前記複数の遅延回路の少なくとも１つは、ＳＲＡＭセルと、前記ＳＲＡＭセルと並列に接続されるパス回路とを有し、
前記ＳＲＡＭセルは、前記複数の遅延回路の内の前段の遅延回路から第１ノードに入力される信号の立ち上がり遷移又は立ち下がり遷移の何れか一方に応答して、前記複数の遅延回路の内の次段の遅延回路に第２ノードから出力信号を出力し、
前記パス回路は、前記一方の遷移の他方の遷移に応答して、前記次段の遅延回路に出力信号を出力し、
前記ＳＲＡＭセルは、第１及び第２トランスミッショントランジスタと、前記第１トランスミッショントランジスタのソース端子にゲート端子が接続され、前記第２トランスミッショントランジスタのソース端子にドレイン端子が接続され、且つ直列接続される第１トランジスタ及び第２トランジスタと、前記第２トランスミッショントランジスタのソース端子にゲート端子が接続され、前記第１トランスミッショントランジスタのソース端子にドレイン端子が接続され、且つ直列接続される第３トランジスタ及び第４トランジスタとを有し、
前記第１ノードには、前記第１トランスミッショントランジスタのドレイン端子が接続され、前記第２ノードには、前記第２トランスミッショントランジスタのソース端子が接続されることを特徴とするリング発振器。

【請求項4】

前記パス回路は、前記一方の遷移時にハイインピーダンス状態になり、前記他方の遷移時に前記第２ノードをプルアップするプルアップ素子、又は前記一方の遷移時にハイインピーダンス状態になり、前記他方の遷移時に前記第２ノードをプルダウンするプルダウン素子の何れかの素子を有することを特徴とする請求項１〜３の何れか一項に記載のリング発振器。

【請求項5】

複数のＳＲＡＭセルを有するＳＲＡＭセルアレイと、
リング接続される複数の遅延回路を有するリング発振器と、を有し、
前記リング発振器は、
前記複数の遅延回路の少なくとも１つは、ＳＲＡＭセルと、前記ＳＲＡＭセルと並列に接続されるパス回路とを有し、
前記ＳＲＡＭセルは、前記複数の遅延回路の内の前段の遅延回路から第１ノードに入力される信号の立ち上がり遷移又は立ち下がり遷移の何れか一方に応答して、前記複数の遅延回路の内の次段の遅延回路に第２ノードから出力信号を出力し、
前記パス回路は、前記一方の遷移の他方の遷移に応答して、前記次段の遅延回路に出力信号を出力し、
前記ＳＲＡＭセルは、第１及び第２トランスミッショントランジスタと、前記第１トランスミッショントランジスタのソース端子にゲート端子が接続され、前記第２トランスミッショントランジスタのソース端子にドレイン端子が接続され、且つ直列接続される第１トランジスタ及び第２トランジスタと、前記第２トランスミッショントランジスタのソース端子にゲート端子が接続され、前記第１トランスミッショントランジスタのソース端子にドレイン端子が接続され、且つ直列接続される第３トランジスタ及び第４トランジスタとを有し、
前記第１ノードには、前記第１トランスミッショントランジスタのドレイン端子が接続され、前記第２ノードには、記第１トランスミッショントランジスタのソース端子が接続されることを特徴とする半導体装置。

【請求項6】

複数のＳＲＡＭセルを有するＳＲＡＭセルアレイと、
リング接続される複数の遅延回路を有するリング発振器と、を有し、
前記リング発振器は、
前記複数の遅延回路の少なくとも１つは、ＳＲＡＭセルと、前記ＳＲＡＭセルと並列に接続されるパス回路とを有し、
前記ＳＲＡＭセルは、前記複数の遅延回路の内の前段の遅延回路から第１ノードに入力される信号の立ち上がり遷移又は立ち下がり遷移の何れか一方に応答して、前記複数の遅延回路の内の次段の遅延回路に第２ノードから出力信号を出力し、
前記パス回路は、前記一方の遷移の他方の遷移に応答して、前記次段の遅延回路に出力信号を出力し、
前記ＳＲＡＭセルは、第１及び第２トランスミッショントランジスタと、前記第１トランスミッショントランジスタのソース端子にゲート端子が接続され、前記第２トランスミッショントランジスタのソース端子にドレイン端子が接続され、且つ直列接続される第１トランジスタ及び第２トランジスタと、前記第２トランスミッショントランジスタのソース端子にゲート端子が接続され、前記第１トランスミッショントランジスタのソース端子にドレイン端子が接続され、且つ直列接続される第３トランジスタ及び第４トランジスタとを有し、
前記第１ノードには、前記第１トランスミッショントランジスタのソース端子が接続され、前記第２ノードには、前記第２トランスミッショントランジスタのドレイン端子が接続されることを特徴とする半導体装置。

【請求項7】

複数のＳＲＡＭセルを有するＳＲＡＭセルアレイと、
リング接続される複数の遅延回路を有するリング発振器と、を有し、
前記リング発振器は、
リング接続される複数の遅延回路を有するリング発振器であって、
前記複数の遅延回路の少なくとも１つは、ＳＲＡＭセルと、前記ＳＲＡＭセルと並列に接続されるパス回路とを有し、
前記ＳＲＡＭセルは、前記複数の遅延回路の内の前段の遅延回路から第１ノードに入力される信号の立ち上がり遷移又は立ち下がり遷移の何れか一方に応答して、前記複数の遅延回路の内の次段の遅延回路に第２ノードから出力信号を出力し、
前記パス回路は、前記一方の遷移の他方の遷移に応答して、前記次段の遅延回路に出力信号を出力し、
前記ＳＲＡＭセルは、第１及び第２トランスミッショントランジスタと、前記第１トランスミッショントランジスタのソース端子にゲート端子が接続され、前記第２トランスミッショントランジスタのソース端子にドレイン端子が接続され、且つ直列接続される第１トランジスタ及び第２トランジスタと、前記第２トランスミッショントランジスタのソース端子にゲート端子が接続され、前記第１トランスミッショントランジスタのソース端子にドレイン端子が接続され、且つ直列接続される第３トランジスタ及び第４トランジスタとを有し、
前記第１ノードには、前記第１トランスミッショントランジスタのドレイン端子が接続され、前記第２ノードには、前記第２トランスミッショントランジスタのソース端子が接続されることを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、リング発振器及び半導体装置に関する。

【背景技術】

【0002】

ＳＲＡＭセルが搭載される半導体装置の製造ばらつきの電気特性への影響を抑制するために、ＳＲＡＭセルの構成素子であるトランジスタのウエルのボディー電位又はワード線の電位を変更するなどして、ＳＲＡＭセルの電気特性を調整することが知られる。ＳＲＡＭセルの電気特性を調整するときに使用されるオン電流及びしきい値電圧などトランジスタの電気特性は、電気プローブ等を使用してアナログ信号として測定することは可能である。しかしながら、このような測定では、アナログ信号を測定することになるので、種々の測定ノイズの影響を受け易く、精度高く測定することは容易ではない。

【0003】

一方、半導体装置に搭載される種々の素子の速度特性を評価するためにリング発振器を使用することが知られている。リング発振器は、単数又は複数の非反転素子と、奇数個の反転素子とをリング接続することにより形成される。

【0004】

また、論理回路を形成するロジック部と、アレイ状に配置された複数のＳＲＡＭセルにより形成されるメモリ部とを有する半導体装置が知られている。このような半導体装置では、ロジック部に配置されるトランジスタは、種々の論理素子が同一の配置配線規則に基づいて配置されている。一方、メモリ部に配置されるＳＲＡＭセルは、論理回路を形成するロジック部に使用されるトランジスタと異なる配置配線規則で配置されることが多い。ＳＲＡＭセルは、一般に６トランジスタ構成が採用されるので、配置配線面積が大きくなることを防止するために、可能な限り配置間隔が狭められた配置配線規則が採用されるためである。

【0005】

ロジック部と異なる配置配線規則により配置されるＳＲＡＭセルの速度を評価するために、複数のＳＲＡＭセルをリング接続して形成されるリング発振器を使用することが知られている。例えば、一対のトランスミッショントランジスタのゲート端子及びドレイン端子を相互接続した複数のＳＲＡＭセルをリング接続することによって形成されるリング発振器を使用される。ここでは、ＳＲＡＭセル内部のインバータ素子の出力端子と、ＳＲＡＭセルのトランスミッショントランジスタのドレイン端子とが接続されることにより反転信号を出力する遅延回路がリング接続されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１０−７３２８２号公報

【特許文献2】特公平４−３０７６４公報

【特許文献3】特開平１０−２４２８０６公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、インバータ素子の出力端子とトランスミッショントランジスタのドレイン端子をリング接続して形成されるリング発振器では、ＳＲＡＭセルの構成素子の立ち上がり遅延時間と立ち下がり遅延時間とをそれぞれ別個に測定できないという問題があった。すなわち、このようなリング発振器では、ＳＲＡＭセルの構成素子の立ち上がり遅延時間と立ち下がり遅延時間とを同時に測定しているので、立ち上がり遅延時間と立ち下がり遅延時間をそれぞれ分離して測定できないという問題があった。

【0008】

そこで、本発明は、ＳＲＡＭセルを形成する構成素子の立ち上がり遅延時間と立ち下がり遅延時間とを分離して測定できるリング発振器を提供することを目的とする。

【課題を解決するための手段】

【0009】

上記課題を解決するために、リング発振器は、リング接続される複数の遅延回路を有し、複数の遅延回路の少なくとも１つは、ＳＲＡＭセルと、ＳＲＡＭセルと並列に接続されるパス回路とを有する。ＳＲＡＭセルは、複数の遅延回路の内の前段の遅延回路から第１ノードに入力される信号の立ち上がり遷移又は立ち下がり遷移の何れか一方に応答して、複数の遅延回路の内の次段の遅延回路に第２ノードから出力信号を出力する。パス回路は、一方の遷移の他方の遷移に応答して、次段の遅延回路に出力信号を出力する。

【発明の効果】

【0010】

一実施形態では、リング発振器は、一方の遷移の他方の遷移に応答して、次段の遅延回路に出力信号を出力するパス回路を有する。このため、リング発振器を使用して、ＳＲＡＭセルを形成する構成素子の立ち上がり遅延時間と立ち下がり遅延時間をそれぞれ分離して測定できる。

【図面の簡単な説明】

【0011】

【図1】本発明の第１実施形態のリング発振器の回路ブロック図である。

【図2】図１に示すリング発振器のタイミングチャートを示す図である。

【図3】本発明の第２実施形態のリング発振器の回路ブロック図である。

【図4】図３に示すリング発振器のタイミングチャートを示す図である。

【図5】本発明の第３実施形態のリング発振器の回路ブロック図である。

【図6】図５に示すリング発振器のタイミングチャートを示す図である。

【図7】本発明の第４実施形態のリング発振器の回路ブロック図である。

【図8】図７に示すリング発振器のタイミングチャートを示す図である。

【図9】本発明の第５実施形態のリング発振器の回路ブロック図である。

【図10】図９に示すリング発振器のタイミングチャートを示す図である。

【図11】複数のリング発振器が搭載される半導体装置の一例を示す図である。

【発明を実施するための形態】

【0012】

まず、図１及び２を参照して、リング発振器の第１実施形態について説明する。

【0013】

図１は、リング発振器の一例を示す図である。

【0014】

リング発振器１は、半導体装置１０１上に形成され、一部の構成素子がリング発振器１に接続される複数のＳＲＡＭセル１０と、複数のプルアップ素子２０と、ＮＡＮＤ素子３０と、複数のインバータ素子３１〜３３を有し、さらに制御部４０を有する。

【0015】

ＳＲＡＭセル１０は、６トランジスタ構成のＳＲＡＭセルである。ＳＲＡＭセル１０は、第１及び第２トランスミッショントランジスタ１１及び１２と、第１プルアップトランジスタ及び第１プルダウントランジスタ１３及び１４と、第２プルアップトランジスタ及び第２プルダウントランジスタ１５及び１６とを有する。

【0016】

第１及び第２トランスミッショントランジスタ１１及び１２はそれぞれ、ｎＭＯＳトランジスタを有する。

【0017】

第１トランスミッショントランジスタ１１のゲート端子は、ワード線に接続される。第１トランスミッショントランジスタ１１のソース端子は、第１プルアップトランジスタ及び第１プルダウントランジスタ１３及び１４のドレイン端子と、第２プルアップトランジスタ及び第２プルダウントランジスタ１５及び１６のゲート端子とに接続される。さらに、第１トランスミッショントランジスタ１１のソース端子は、第２トランスミッショントランジスタ１２のドレイン端子と、プルアップ素子２０のドレイン端子と、インバータ素子３３の入力端子とに接続される。さらに、第１トランスミッショントランジスタ１１のソース端子は、容量３６と接続される。容量３６は、ＳＲＡＭセル１０以外の他のＳＲＡＭセルと並列に接続されるビット線の寄生容量である。第１トランスミッショントランジスタ１１のドレイン端子は、インバータ素子３１の出力端子と、インバータ素子３２の入力端子とに接続される。

【0018】

第２トランスミッショントランジスタ１２のゲート端子は、ＶＳＳに接続される。したがって、第２トランスミッショントランジスタ１２は、常時オフ状態、すなわち常時アサートされていない。第２トランスミッショントランジスタ１２のソース端子は、第１プルアップトランジスタ及び第１プルダウントランジスタ１３及び１４のゲート端子と、第２プルアップトランジスタ及び第２プルダウントランジスタ１５及び１６のドレイン端子とに接続される。

【0019】

第１及び第２トランスミッショントランジスタ１１及び１２では、双方向に電流が流れるため、ソース端子及びドレイン端子を一義的に決定できない。そこで、本明細書では、第１及び第２トランスミッショントランジスタ１１及び１２のＳＲＡＭセル１０の構成素子と接続される端子をソース端子と称する。すなわち、第１及び第２プルアップトランジスタ１３及び１５並びに第１及び第２プルダウントランジスタ１４及び１６に接続される端子をソース端子と称する。一方、本明細書では、第１及び第２トランスミッショントランジスタ１１及び１２のＳＲＡＭセル１０の外部素子と接続される端子をドレイン端子と称する。

【0020】

第１及び第２プルアップトランジスタ１３及び１５はそれぞれ、ｐＭＯＳトランジスタを有する。第１及び第２プルアップトランジスタ１３及び１５のソース端子はそれぞれ、ＶＤＤに接続される。

【0021】

第１及び第２プルダウントランジスタ１４及び１６はそれぞれ、ｎＭＯＳトランジスタを有する。第１及び第２プルダウントランジスタ１４及び１６のソース端子はそれぞれ、ＶＳＳに接続される。

【0022】

ＳＲＡＭセルを形成する上述の６つのトランジスタは、複数のプルアップ素子２０、複数のＮＡＮＤ素子３０、複数のインバータ素子３１〜３３等の論理回路素子よりも狭い配置配線規則に従って、半導体装置１０１上に配置配線されている。

【0023】

プルアップ素子２０は、ｐＭＯＳトランジスタを有する。プルアップ素子２０を形成するｐＭＯＳトランジスタは、動作速度が第１トランスミッショントランジスタ１１の動作速度の１０倍になるように配置される。

【0024】

プルアップ素子２０のゲート端子はインバータ素子３２の出力端子に接続され、プルアップ素子２０のソース端子はＶＤＤに接続される。プルアップ素子２０のドレイン端子は、第１トランスミッショントランジスタ１１のソース端子と、インバータ素子３３の入力端子とに接続される。さらに、プルアップ素子２０のドレイン端子は、第１プルアップトランジスタ及び第１プルダウントランジスタ１３及び１４のドレイン端子と、第２プルアップトランジスタ及び第２プルダウントランジスタ１５及び１６のゲート端子とに接続される。

【0025】

プルアップ素子２０は、並列に接続される第１トランスミッショントランジスタ１１のソース端子の信号の信号レベルをＬレベルからＨレベルに立ち上げる機能を有する。第１トランスミッショントランジスタ１１のドレイン端子、及びインバータ素子３１の出力端子の信号レベルが立ち上がり遷移するときに、プルアップ素子２０は、Ｈレベルの信号を第１トランスミッショントランジスタ１１のソース端子に供給する。一方、インバータ素子３１の出力端子の信号レベルが立ち下がり遷移するときに、プルアップ素子２０はオフ状態となり、プルアップ素子２０のドレイン端子は、ハイインピーダンス状態になる。

【0026】

ＮＡＮＤ素子３０の第１入力端子は、制御部４０に接続され、ＮＡＮＤ素子３０の第２入力端子は、最終段のインバータ素子３３の出力端子に接続される。ＮＡＮＤ素子３０の出力端子は、初段のインバータ素子３１の入力端子に接続される。

【0027】

ＮＡＮＤ素子３０の第１入力端子にＨレベルの信号が入力されると、リング発振器１は発振状態になり、ＮＡＮＤ素子３０の第１入力端子にＬレベルの信号が入力されると、リング発振器１は発振停止状態になる。

【0028】

ＮＡＮＤ素子３０の第１入力端子にＨレベルの信号が入力されているときに、第２入力端子にＬレベルの信号が入力されると、ＮＡＮＤ素子３０の出力端子は、Ｈレベルの信号を出力する。一方、ＮＡＮＤ素子３０の第１入力端子にＨレベルの信号が入力されているときに、第２入力端子にＨレベルの信号が入力されると、ＮＡＮＤ素子３０の出力端子は、Ｌレベルの信号を出力する。リング発振器１では、ＮＡＮＤ素子３０の出力端子と第２入力端子とがリング接続されているので、第１入力端子にＨレベルの信号が入力されるときに、リング発振器１は、接続される素子の遅延速度に応じた周期で発振する。

【0029】

インバータ素子３１〜３３は、インバータ素子３２と３３との間に接続されるプルアップ素子２０を介して直列接続される。インバータ素子３１及び３３は、複数のＳＲＡＭセル１０ごとにそれぞれ、第１トランスミッショントランジスタ１１に直列接続される。プルアップ素子２０とインバータ素子３２とは、複数のＳＲＡＭセル１０ごとにそれぞれ、第１トランスミッショントランジスタ１１に並列接続され、インバータ素子３３に立ち上がり信号を出力する補償パス回路として機能する。すなわち、インバータ素子３１が立ち下がり信号を出力する場合には、信号は、第１トランスミッショントランジスタ１１を介してインバータ素子３３に伝播する。一方、インバータ素子３１が立ち上がり信号を出力する場合には、信号は、インバータ素子３２とプルアップ素子２０とを介してインバータ素子３３に伝播する。

【0030】

初段のインバータ素子３１の入力端子は、ＮＡＮＤ素子３０の出力端子に接続される。初段のインバータ素子３３の出力端子は、２段目のインバータ素子３１の入力端子に接続される。以降、前段のインバータ素子３３の出力端子は、次段のインバータ素子３１の入力端子に接続される。そして、最終段のインバータ素子３３の出力端子は、ＮＡＮＤ素子３０の一方の入力端子に接続される。

【0031】

制御部４０は、複数の論理素子を有し、半導体装置１０１の外部から入力される指令信号に基づいて、リング発振器１を発振状態にする。制御部４０は、指令信号を受信すると、ワード線にＨレベルの信号を供給し、次いでＮＡＮＤ素子の第１入力端子にＨレベルの信号を供給する。

【0032】

次に、発振状態のときのリング発振器１の構成素子の動作について説明する。

【0033】

図２は、リング発振器１のタイミングチャートである。

【0034】

波形〔ＥＮＡＢＬＥ〕は、ＮＡＮＤ素子３０の第１入力端子に入力されるイネーブル信号の波形である。波形〔ＥＮＡＢＬＥ〕がＨレベルのとき、リング発振器１は発振状態になる。

【0035】

波形〔ＷＬ〕は、第１トランスミッショントランジスタ１１のゲート端子に入力されるワード線信号の波形である。波形〔ＷＬ〕がＨレベルのとき、第１トランスミッショントランジスタ１１はアサートされる。

【0036】

波形〔Ａ〕は、ＮＡＮＤ素子３０の出力信号の波形である。

【0037】

波形〔Ｂ〕は、インバータ素子３１の出力信号の波形である。波形〔Ｂ〕で示される波形を有する信号は、第１トランスミッショントランジスタ１１のドレイン端子に入力される。

【0038】

波形〔Ｃ〕は、インバータ素子３２の出力信号の波形である。波形〔Ｃ〕で示される波形を有する信号は、プルアップ素子２０のゲート端子に入力される。

【0039】

波形〔Ｄ〕は、第１トランスミッショントランジスタ１１のソース端子、及びプルアップ素子２０のドレイン端子の信号の波形である。

【0040】

波形〔Ｅ〕は、インバータ素子３３の出力信号の波形である。波形〔Ｅ〕で示される波形を有する信号は、次段のインバータ素子３１の入力端子に入力される。

【0041】

波形〔ＯＵＴ〕は、最終段のインバータ素子３３の出力信号の波形である。波形〔ＯＵＴ〕で示される波形を有する信号は、ＮＡＮＤ素子の第２入力端子に入力される。

【0042】

波形〔ＷＬ〕に示すように、制御部４０は、指令信号を受信すると、ワード線にＨレベルの信号を供給する。ワード線にＨレベルの信号が供給されることにより、第１トランスミッショントランジスタ１１はアサートされる。

【0043】

次いで、波形〔ＥＮＡＢＬＥ〕に示すように、リング発振器１は、ＮＡＮＤ素子３０の第１入力端子に制御部４０からＮＡＮＤ素子３０の第１入力端子にＨレベルの信号が供給されることにより、発振状態になる。

【0044】

次いで、波形〔Ａ〕に示すように、第１入力端子にＨレベルの信号が入力されてから時間Ｔf₃₀経過後に、ＮＡＮＤ素子３０は、Ｌレベルの信号をインバータ素子３１の入力端子に出力する。時間Ｔf₃₀は、ＮＡＮＤ素子３０の立ち下がり遅延時間である。

【0045】

次いで、波形〔Ｂ〕に示すように、入力端子にＬレベルの信号が入力されてから時間Ｔr₃₁経過後に、インバータ素子３１は、Ｈレベルの信号を第１トランスミッショントランジスタ１１のドレイン端子とインバータ素子３２の入力端子とに出力する。時間Ｔr₃₁は、インバータ素子３１の立ち上がり遅延時間である。

【0046】

次いで、波形〔Ｃ〕に示すように、入力端子にＨレベルの信号が入力されてから時間Ｔf₃₂経過後に、インバータ素子３２は、Ｌレベルの信号をプルアップ素子２０のゲート端子に出力する。時間Ｔf₃₂は、インバータ素子３２の立ち下がり遅延時間である。

【0047】

次いで、波形〔Ｄ〕に示すように、ゲート端子にＬレベルの信号が入力されてから時間Ｔr₂₀経過後に、プルアップ素子２０は、Ｈレベルの信号を第１トランスミッショントランジスタ１１のソース端子とインバータ素子３３の入力端子とに出力する。時間Ｔr₂₀は、プルアップ素子２０の立ち上がり遅延時間である。

【0048】

第１トランスミッショントランジスタ１１はアサートされているので、第１トランスミッショントランジスタ１１のソース端子は、ドレイン端子にインバータ素子３１からＨレベルの信号が出力されてから変位を開始する。しかしながら、プルアップ素子２０は、第１トランスミッショントランジスタ１１よりも高速に動作するように配置されている。このため、第１トランスミッショントランジスタ１１のソース端子の信号の立ち上がり遅延時間は、プルアップ素子２０のドレイン端子の信号の遷移により決定される。

【0049】

次いで、波形〔Ｅ〕に示すように、入力端子にＨレベルの信号が入力されてから時間Ｔf₃₃経過後に、インバータ素子３３は、Ｌレベルの信号を２段目のインバータ素子３１の入力端子に出力する。時間Ｔf₃₃は、インバータ素子３３の立ち下がり遅延時間である。

【0050】

以降、信号の遷移は、最終段のインバータ素子３３まで順に伝播する。そして、波形〔ＯＵＴ〕に示すように、最終段のインバータ素子３３がＬレベルをＮＡＮＤ素子３０の第２入力端子に出力する。

【0051】

次いで、波形〔Ａ〕に示すように、第２入力端子にＨレベルの信号が入力されてから時間Ｔr₃₀経過後に、ＮＡＮＤ素子３０は、Ｈレベルの信号をインバータ素子３１の入力端子に出力する。時間Ｔr₃₀は、ＮＡＮＤ素子３０の立ち上がり遅延時間である。

【0052】

次いで、波形〔Ｂ〕に示すように、入力端子にＨレベルの信号が入力されてから時間Ｔf₃₁経過後に、インバータ素子３１は、Ｌレベルの信号を第１トランスミッショントランジスタ１１のドレイン端子とインバータ素子３２の入力端子とに出力する。時間Ｔf₃₁は、インバータ素子３１の立ち下がり遅延時間である。

【0053】

次いで、波形〔Ｃ〕に示すように、入力端子にＬレベルの信号が入力されてから時間Ｔr₃₂経過後に、インバータ素子３２は、Ｈレベルの信号をプルアップ素子２０のゲート端子に出力する。時間Ｔr₃₂は、インバータ素子３２の立ち上がり遅延時間である。

【0054】

プルアップ素子２０のゲート端子にＨレベルの信号が入力されると、プルアップ素子２０は、オフ状態になるので、プルアップ素子２０のドレイン端子の信号は、Ｈレベルに維持される。

【0055】

次いで、波形〔Ｄ〕に示すように、第１トランスミッショントランジスタ１１のドレイン端子にＬレベルの信号が入力されてから時間Ｔf₁₁経過後に、第１トランスミッショントランジスタ１１のソース端子の信号は、立ち下がり遷移する。時間Ｔf₁₁は、第１トランスミッショントランジスタ１１のソース端子の信号が立ち下がり遷移するときの遅延時間である。

【0056】

次いで、波形〔Ｅ〕に示すように、入力端子にＬレベルの信号が入力されてから時間Ｔr₃₃経過後に、インバータ素子３３は、Ｈレベルの信号を２段目のインバータ素子３１の入力端子に出力する。時間Ｔr₃₃は、インバータ素子３３の立ち上がり遅延時間である。

【0057】

そして、最終段のインバータ素子３３まで伝播して、波形〔ＯＵＴ〕に示すように、最終段のインバータ素子３３がＨレベルをＮＡＮＤ素子３０の第２入力端子に出力する。時間Ｔc₁は、リング発振器１の発振周期である。

【0058】

以上、発振状態のときのリング発振器１の構成素子の動作について説明した。

【0059】

リング発振器１の発振周期Ｔc₁から第１トランスミッショントランジスタ１１のソース端子の信号が立ち下がり遷移するときの遅延時間Ｔf₁₁を演算する方法の一例について説明する。

【0060】

まず、リング発振器１の発振周期Ｔc₁を決定する。リング発振器１の発振周期Ｔc₁は、オシロスコープの表示画面に表示される発振波形から決定する。

【0061】

次いで、ＮＡＮＤ素子３０及び複数のインバータ素子３１〜３３の総遅延時間Ｔiを決定する。ＮＡＮＤ素子３０及び複数のインバータ素子３１〜３３の総遅延時間Ｔiは、リング発振器１が有するインバータ素子３１〜３３の数と同数のインバータ素子３１〜３３を有する不図示のリング発振器の発振周期から決定される。

【0062】

次いで、複数のプルアップ素子２０の総遅延時間Ｔpuを決定する。複数のプルアップ素子２０の総遅延時間Ｔpuは、トランジスタサイズが異なるプルアップ素子を有する少なくとも２つの不図示のリング発振器の発振周期から決定される。例えば、遅延時間Ｔpuは、プルアップ素子２０と同一のトランジスタサイズを有するリング発振器の発振周期と、プルアップ素子２０の２倍のトランジスタサイズを有するプルアップ素子を有するリング発振器の発振周期とを比較することにより決定される。

【0063】

そして、決定されたリング発振器１の発振周期Ｔc₁、複数のインバータ素子３１〜３３の総遅延時間Ｔi、及び複数のプルアップ素子２０の総遅延時間Ｔpuから式（１）を使用して遅延時間Ｔf₁₁を演算する。
Ｔf₁₁ ＝ （Ｔc₁ − （Ｔi ＋ Ｔpu））／Ｎ （１）
ここで、Ｎは、リング発振器１に含まれる第１トランスミッショントランジスタ１１の数である。

【0064】

リング発振器１を使用して、第１トランスミッショントランジスタ１１と第１プルアップトランジスタ１３との電流駆動能力の比を反映した遅延時間Ｔf₁₁が演算される。

【0065】

リング発振器１では、ＳＲＡＭセル１０を形成する全ての構成素子を通る経路ではなく、ＳＲＡＭセル１０を形成する構成素子の１つである第１トランスミッショントランジスタ１１のドレイン端子とソース端子との間の経路を通ってバイパス出力される。このため、ＳＲＡＭセル１０の構成素子の１つである測定対象の第１トランスミッショントランジスタ１１の遅延時間を測定できる。

【0066】

さらに、第１トランスミッショントランジスタ１１に並列に接続されるプルアップ素子２０とインバータ素子３２とは第１トランスミッショントランジスタ１１の補償パス回路としての機能を有する。すなわち、第１トランスミッショントランジスタ１１のドレイン端子に立ち上がり遷移する信号が印加されたときには、第１トランスミッショントランジスタ１１の立ち上がり遅延時間Ｔｒ₁₁が経過する前にプルアップ素子２０がオンする。これにより、リング発振器１の発振周期Ｔc₁には、第１トランスミッショントランジスタ１１の立ち上がり遅延時間Ｔｒ₁₁の代わりにプルアップ素子２０の立ち上がり遅延時間Ｔｒ₂₀が含まれることになる。このため、リング発振器１では、第１トランスミッショントランジスタ１１の立ち下がり遅延時間Ｔf₁₁は、第１トランスミッショントランジスタ１１の立ち上がり遅延時間Ｔr₁₁から分離して演算できる。

【0067】

以上、リング発振器の第１実施形態について説明した。

【0068】

次に、図３及び４を参照して、リング発振器の第２実施形態について説明する。

【0069】

図３は、リング発振器の一例を示す図である。

【0070】

リング発振器２は、半導体装置１０２上に形成され、一部の構成素子がリング発振器２に接続される偶数個のＳＲＡＭセル１０と、偶数個のプルアップ素子２０と、ＮＡＮＤ素子３０と、偶数個のインバータ素子３１及び３３とを有する。さらに、リング発振器２は、制御部４０を有する。

【0071】

第１トランスミッショントランジスタ１１のゲート端子は、ＶＳＳに接続され、第１トランスミッショントランジスタ１１は、常時オフ状態になる。第１トランスミッショントランジスタ１１のソース端子は、インバータ素子３１の出力端子に接続される。第１トランスミッショントランジスタ１１のドレイン端子は、開放状態にされる。

【0072】

第２トランスミッショントランジスタ１２のゲート端子は、ワード線に接続される。第２トランスミッショントランジスタ１２のドレイン端子は、インバータ素子３３の入力端子に接続される。

【0073】

インバータ素子３１の出力端子は、第１トランスミッショントランジスタ１１のソース端子、及びプルアップ素子２０のゲート端子に接続される。さらに、インバータ素子３１の出力端子は、第１プルアップトランジスタ及び第１プルダウントランジスタ１３及び１４のドレイン端子、並びに第２プルアップトランジスタ及び第２プルダウントランジスタ１５及び１６のゲート端子に接続される。

【0074】

プルアップ素子２０のドレイン端子は、第２トランスミッショントランジスタ１２のドレイン端子、及びインバータ素子３３の入力端子に接続される。

【0075】

したがって、第１プルアップトランジスタ及び第１プルダウントランジスタ１３及び１４、第２プルアップトランジスタ及び第２プルダウントランジスタ１５及び１６、並び第２トランスミッショントランジスタ１２は、プルアップ素子２０に並列接続される。

【0076】

プルアップ素子２０は、並列に接続される第２トランスミッショントランジスタ１２のソース端子の信号の信号レベルをＬレベルからＨレベルに立ち上げる機能を有する。

【0077】

次に、発振状態のときのリング発振器２の構成素子の動作について説明する。

【0078】

図４は、リング発振器２のタイミングチャートである。

【0079】

波形〔ＷＬ〕に示すように、制御部４０は、指令信号を受信すると、ワード線にＨレベルの信号を供給する。ワード線にＨレベルの信号が供給されることにより、第２トランスミッショントランジスタ１２はアサートされる。

【0080】

次いで、波形〔ＥＮＡＢＬＥ〕に示すように、リング発振器２は、ＮＡＮＤ素子３０の第１入力端子に制御部４０からＮＡＮＤ素子３０の第１入力端子にＨレベルの信号が供給されることにより、発振状態になる。

【0081】

次いで、波形〔Ａ〕に示すように、第１入力端子にＨレベルの信号が入力されてから時間Ｔf₃₀経過後に、ＮＡＮＤ素子３０は、Ｌレベルの信号をインバータ素子３１の入力端子に出力する。時間Ｔf₃₀は、ＮＡＮＤ素子３０の立ち下がり遅延時間である。

【0082】

次いで、波形〔Ｂ〕に示すように、入力端子にＬレベルの信号が入力されてから時間Ｔr₃₁経過後に、インバータ素子３１は、Ｈレベルの信号を第２プルダウントランジスタ１６のゲート端子、及びプルアップ素子２０のゲート端子等に出力する。時間Ｔr₃₁は、インバータ素子３１の立ち上がり遅延時間である。

【0083】

次いで、波形〔Ｃ〕に示すように、入力端子にＨレベルの信号が入力されてから時間Ｔf₁₆経過後に、第２プルダウントランジスタ１６のドレイン端子の信号は、Ｌレベルの信号になる。時間Ｔf₁₆は、第２プルダウントランジスタ１６のドレイン端子の信号が立ち下がり遷移するときの遅延時間である。第２プルダウントランジスタ１６のドレイン端子の信号は、第２トランスミッショントランジスタ１２のソース端子の信号と等価である。

【0084】

次いで、波形〔Ｄ〕に示すように、第２トランスミッショントランジスタ１２のソース端子の信号がＬレベルになってから時間Ｔf₁₂経過後に、第２トランスミッショントランジスタ１２のドレイン端子の信号は、Ｌレベルの信号になる。時間Ｔf₁₂は、第２トランスミッショントランジスタ１２の立ち下がり遅延時間である。第２トランスミッショントランジスタ１２のドレイン端子の信号は、インバータ素子３３の入力端子の信号と等価である。

【0085】

次いで、波形〔Ｅ〕に示すように、入力端子にＬレベルの信号が入力されてから時間Ｔr₃₃経過後に、インバータ素子３３は、Ｈレベルの信号を２段目のインバータ素子３１の入力端子に出力する。時間Ｔr₃₃は、インバータ素子３３の立ち下がり遅延時間である。

【0086】

以降、信号の遷移は、最終段のインバータ素子３３まで順に伝播する。そして、波形〔ＯＵＴ〕に示すように、最終段のインバータ素子３３がＬレベルをＮＡＮＤ素子３０の第２入力端子に出力する。

【0087】

次いで、波形〔Ａ〕に示すように、第２入力端子にＨレベルの信号が入力されてから時間Ｔr₃₀経過後に、ＮＡＮＤ素子３０は、Ｈレベルの信号をインバータ素子３１の入力端子に出力する。時間Ｔr₃₀は、ＮＡＮＤ素子３０の立ち上がり遅延時間である。

【0088】

次いで、波形〔Ｂ〕に示すように、入力端子にＨレベルの信号が入力されてから時間Ｔf₃₁経過後に、インバータ素子３１は、Ｌレベルの信号を第２プルダウントランジスタ１６のゲート端子、及びプルアップ素子２０のゲート端子等に出力する。時間Ｔf₃₁は、インバータ素子３１の立ち下がり遅延時間である。

【0089】

次いで、波形〔Ｄ〕に示すように、ゲート端子にＬレベルの信号が入力されてから時間Ｔr₂₀経過後に、プルアップ素子２０はオン状態になり、プルアップ素子２０のソース端子は、Ｈレベルになる。時間Ｔr₂₀は、プルアップ素子２０の立ち上がり遅延時間である。

【0090】

プルアップ素子２０のソース端子がＨレベルになると、第２トランスミッショントランジスタ１２のドレイン端子及びインバータ素子３３の入力端子はＨレベルになる。

【0091】

次いで、波形〔Ｅ〕に示すように、入力端子にＬレベルの信号が入力されてから時間Ｔr₃₃経過後に、インバータ素子３３は、Ｈレベルの信号を２段目のインバータ素子３１の入力端子に出力する。時間Ｔr₃₃は、インバータ素子３３の立ち上がり遅延時間である。

【0092】

そして、最終段のインバータ素子３３まで伝播して、波形〔ＯＵＴ〕に示すように、最終段のインバータ素子３３がＨレベルをＮＡＮＤ素子３０の第２入力端子に出力する。時間Ｔc₂は、リング発振器２の発振周期である。

【0093】

遅延時間Ｔf₁₆とＴf₁₂との和Ｔf₁₆₊₁₂は、式（２）を用いて演算される。
Ｔf₁₆₊₁₂ ＝ （Ｔc₂ − （Ｔi ＋ Ｔpu））／Ｎ （２）
ここで、Ｔc₂はリング発振器２の発振周期であり、ＴiはＮＡＮＤ素子３０及び複数のインバータ素子３１及び３３の総遅延時間であり、Ｔpuは複数のプルアップ素子２０の総遅延時間である。また、Ｎは、リング発振器２に含まれる第２プルダウントランジスタ１６及び第２トランスミッショントランジスタ１２の数である。

【0094】

リング発振器２を使用して、第２トランスミッショントランジスタ１２と第２プルダウントランジスタ１６とを流れる電流、すなわち読み出し電流の大きさを反映した遅延時間Ｔf₁₆₊₁₂が演算される。

【0095】

以上、発振状態のときのリング発振器２の構成素子の動作について説明した。

【0096】

次に、図５及び６を参照して、リング発振器の第３実施形態について説明する。

【0097】

図５は、リング発振器の一例を示す図である。

【0098】

リング発振器３は、半導体装置１０３上に形成され、一部の構成素子がリング発振器３に接続される偶数個のＳＲＡＭセル１０と、偶数個のプルダウン素子２１と、ＮＡＮＤ素子３０と、偶数個のインバータ素子３１及び３３とを有する。さらに、リング発振器２は、制御部４０を有する。

【0099】

第１トランスミッショントランジスタ１１のゲート端子は、ワード線に接続される。第２トランスミッショントランジスタ１１のドレイン端子は、インバータ素子３１の出力端子に接続される。

【0100】

第２トランスミッショントランジスタ１２のゲート端子は、ＶＳＳに接続され、第１トランスミッショントランジスタ１２は、常時オフ状態になる。第２トランスミッショントランジスタ１２のソース端子及びドレイン端子は、インバータ素子３３の入力端子に接続される。

【0101】

インバータ素子３１の出力端子は、第１トランスミッショントランジスタ１１のドレイン端子及びプルダウン素子２１のゲート端子に接続される。

【0102】

プルダウン素子２１のドレイン端子は、インバータ素子３３の入力端子、及び第２トランスミッショントランジスタ１２のドレイン端子に接続される。さらに、プルダウン素子２１のドレイン端子は、第１プルアップトランジスタ及び第１プルダウントランジスタ１３及び１４のゲート端子、並びに第２プルアップトランジスタ及び第２プルダウントランジスタ１５及び１６のドレイン端子に接続される。

【0103】

したがって、第１トランスミッショントランジスタ１１、第１プルアップトランジスタ及び第１プルダウントランジスタ１３及び１４、並び第２プルアップトランジスタ及び第２プルダウントランジスタ１５及び１６は、プルダウン素子２１に並列接続される。

【0104】

プルダウン素子２１は、並列に接続される第２トランスミッショントランジスタ１２のソース端子の信号の信号レベルをＨレベルからＬレベルに立ち下げる機能を有する。

【0105】

次に、発振状態のときのリング発振器３の構成素子の動作について説明する。

【0106】

図６は、リング発振器３のタイミングチャートである。

【0107】

波形〔ＷＬ〕に示すように、制御部４０は、指令信号を受信すると、ワード線にＨレベルの信号を供給する。ワード線にＨレベルの信号が供給されることにより、第１トランスミッショントランジスタ１１はアサートされる。

【0108】

次いで、波形〔ＥＮＡＢＬＥ〕に示すように、リング発振器３は、ＮＡＮＤ素子３０の第１入力端子に制御部４０からＮＡＮＤ素子３０の第１入力端子にＨレベルの信号が供給されることにより、発振状態になる。

【0109】

次いで、波形〔Ａ〕に示すように、第１入力端子にＨレベルの信号が入力されてから時間Ｔf₃₀経過後に、ＮＡＮＤ素子３０は、Ｌレベルの信号をインバータ素子３１の入力端子に出力する。時間Ｔf₃₀は、ＮＡＮＤ素子３０の立ち下がり遅延時間である。

【0110】

次いで、波形〔Ｂ〕に示すように、入力端子にＬレベルの信号が入力されてから時間Ｔr₃₁経過後に、インバータ素子３１は、Ｈレベルの信号を第２プルダウントランジスタ１６のゲート端子、及びプルアップ素子２０のゲート端子等に出力する。時間Ｔr₃₁は、インバータ素子３１の立ち上がり遅延時間である。

【0111】

次いで、波形〔Ｃ〕に示すように、入力端子にＨレベルの信号が入力されてから時間Ｔf₁₆経過後に、第２プルダウントランジスタ１６のドレイン端子の信号は、Ｌレベルの信号になる。時間Ｔf₁₆は、第２プルダウントランジスタ１６のドレイン端子の信号が立ち下がり遷移するときの遅延時間である。第２プルダウントランジスタ１６のドレイン端子の信号は、第２トランスミッショントランジスタ１２のソース端子の信号と等価である。

【0112】

次いで、波形〔Ｄ〕に示すように、第２トランスミッショントランジスタ１２のソース端子の信号がＬレベルになってから時間Ｔf₁₂経過後に、第２トランスミッショントランジスタ１２のドレイン端子の信号は、Ｌレベルの信号になる。時間Ｔf₁₂は、第２トランスミッショントランジスタ１２の立ち下がり遅延時間である。第２トランスミッショントランジスタ１２のドレイン端子の信号は、インバータ素子３３の入力端子の信号と等価である。

【0113】

次いで、波形〔Ｅ〕に示すように、入力端子にＬレベルの信号が入力されてから時間Ｔr₃₃経過後に、インバータ素子３３は、Ｈレベルの信号を２段目のインバータ素子３１の入力端子に出力する。時間Ｔr₃₃は、インバータ素子３３の立ち下がり遅延時間である。

【0114】

以降、信号の遷移は、最終段のインバータ素子３３まで順に伝播する。そして、波形〔ＯＵＴ〕に示すように、最終段のインバータ素子３３がＬレベルをＮＡＮＤ素子３０の第２入力端子に出力する。

【0115】

次いで、波形〔Ａ〕に示すように、第２入力端子にＨレベルの信号が入力されてから時間Ｔr₃₀経過後に、ＮＡＮＤ素子３０は、Ｈレベルの信号をインバータ素子３１の入力端子に出力する。時間Ｔr₃₀は、ＮＡＮＤ素子３０の立ち上がり遅延時間である。

【0116】

次いで、波形〔Ｂ〕に示すように、入力端子にＨレベルの信号が入力されてから時間Ｔf₃₁経過後に、インバータ素子３１は、Ｌレベルの信号を第２プルダウントランジスタ１６のゲート端子、及びプルアップ素子２０のゲート端子等に出力する。時間Ｔf₃₁は、インバータ素子３１の立ち下がり遅延時間である。

【0117】

次いで、波形〔Ｄ〕に示すように、ゲート端子にＬレベルの信号が入力されてから時間Ｔr₂₀経過後に、プルアップ素子２０はオン状態になり、プルアップ素子２０のソース端子は、Ｈレベルになる。時間Ｔr₂₀は、プルアップ素子２０の立ち上がり遅延時間である。

【0118】

プルアップ素子２０のソース端子がＨレベルになると、第２トランスミッショントランジスタ１２のドレイン端子及びインバータ素子３３の入力端子はＨレベルになる。

【0119】

次いで、波形〔Ｅ〕に示すように、入力端子にＬレベルの信号が入力されてから時間Ｔr₃₃経過後に、インバータ素子３３は、Ｈレベルの信号を２段目のインバータ素子３１の入力端子に出力する。時間Ｔr₃₃は、インバータ素子３３の立ち上がり遅延時間である。

【0120】

そして、最終段のインバータ素子３３まで伝播して、波形〔ＯＵＴ〕に示すように、最終段のインバータ素子３３がＨレベルをＮＡＮＤ素子３０の第２入力端子に出力する。時間Ｔc₃は、リング発振器３の発振周期である。

【0121】

遅延時間Ｔr₁₁とＴr₁₅との和Ｔr₁₁₊₁₅は、式（３）を用いて演算される。
Ｔr₁₁₊₁₅ ＝ （Ｔc₃ − （Ｔi ＋ Ｔpu））／Ｎ （３）
ここで、Ｔc₃はリング発振器３の発振周期であり、ＴiはＮＡＮＤ素子３０及び複数のインバータ素子３１及び３３の総遅延時間であり、Ｔpuは複数のプルアップ素子２０の総遅延時間である。また、Ｎは、リング発振器３に含まれる第１トランスミッショントランジスタ１１及び第１プルダウントランジスタ１５の数である。

【0122】

リング発振器３を使用して、第１トランスミッショントランジスタ１１と第２プルアップトランジスタ１５とを流れる電流の大きさを反映した遅延時間Ｔr₁₁₊₁₅が演算される。

【0123】

以上、発振状態のときのリング発振器３の構成素子の動作について説明した。

【0124】

次に、図７及び８を参照して、リング発振器の第４実施形態について説明する。

【0125】

図７は、リング発振器の一例を示す図である。

【0126】

リング発振器４は、半導体装置１０４上に形成され、一部の構成素子がリング発振器４に接続される偶数個のＳＲＡＭセル１０と、偶数個のプルアップ素子２０と、ＮＡＮＤ素子３０と、偶数個のインバータ素子３１及び３３とを有する。さらに、リング発振器２は、制御部４０を有する。

【0127】

第１トランスミッショントランジスタ１１のゲート端子は、ＶＤＤに接続され、第１トランスミッショントランジスタ１１は、常時オフ状態になる。第１トランスミッショントランジスタ１１のドレイン端子は、開放される。

【0128】

第２トランスミッショントランジスタ１２のゲート端子は、ＶＳＳに接続され、第２トランスミッショントランジスタ１２は、常時オフ状態になる。第２トランスミッショントランジスタ１２のソース端子及びドレイン端子は、インバータ素子３３の入力端子に接続される。

【0129】

インバータ素子３１の出力端子は、第１トランスミッショントランジスタ１１のソース端子、及びプルアップ素子２０のゲート端子に接続される。さらに、インバータ素子３１の出力端子は、第１プルアップトランジスタ及び第１プルダウントランジスタ１３及び１４のドレイン端子、並びに第２プルアップトランジスタ及び第２プルダウントランジスタ１５及び１６のゲート端子に接続される。

【0130】

プルアップ素子２０のドレイン端子は、インバータ素子３３の入力端子、及び第２トランスミッショントランジスタ１２のドレイン端子に接続される。さらに、プルダウン素子２１のドレイン端子は、第１プルアップトランジスタ及び第１プルダウントランジスタ１３及び１４のゲート端子、並びに第２プルアップトランジスタ及び第２プルダウントランジスタ１５及び１６のドレイン端子に接続される。

【0131】

したがって、第１プルアップトランジスタ及び第１プルダウントランジスタ１３及び１４、並び第２プルアップトランジスタ及び第２プルダウントランジスタ１５及び１６は、プルアップ素子２０に並列接続される。

【0132】

プルアップ素子２０は、並列に接続される第２プルアップトランジスタ１５のソース端子の信号の信号レベルをＨレベルからＬレベルに立ち下げる機能を有する。

【0133】

次に、発振状態のときのリング発振器４の構成素子の動作について説明する。

【0134】

図８は、リング発振器４のタイミングチャートである。

【0135】

波形〔ＥＮＡＢＬＥ〕に示すように、リング発振器４は、ＮＡＮＤ素子３０の第１入力端子に制御部４０からＮＡＮＤ素子３０の第１入力端子にＨレベルの信号が供給されることにより、発振状態になる。

【0136】

次いで、波形〔Ａ〕に示すように、第１入力端子にＨレベルの信号が入力されてから時間Ｔf₃₀経過後に、ＮＡＮＤ素子３０は、Ｌレベルの信号をインバータ素子３１の入力端子に出力する。時間Ｔf₃₀は、ＮＡＮＤ素子３０の立ち下がり遅延時間である。

【0137】

次いで、波形〔Ｂ〕に示すように、入力端子にＬレベルの信号が入力されてから時間Ｔr₃₁経過後に、インバータ素子３１は、Ｈレベルの信号を第２プルダウントランジスタ１６のゲート端子、及びプルアップ素子２０のゲート端子等に出力する。時間Ｔr₃₁は、インバータ素子３１の立ち上がり遅延時間である。

【0138】

次いで、波形〔Ｃ〕に示すように、入力端子にＨレベルの信号が入力されてから時間Ｔf₁₆経過後に、第２プルダウントランジスタ１６のドレイン端子の信号は、Ｌレベルの信号になる。時間Ｔf₁₆は、第２プルダウントランジスタ１６のドレイン端子の信号が立ち下がり遷移するときの遅延時間である。第２プルダウントランジスタ１６のドレイン端子の信号は、インバータ素子３３の入力端子の信号と等価である。

【0139】

次いで、波形〔Ｄ〕に示すように、入力端子にＬレベルの信号が入力されてから時間Ｔr₃₃経過後に、インバータ素子３３は、Ｈレベルの信号を２段目のインバータ素子３１の入力端子に出力する。時間Ｔr₃₃は、インバータ素子３３の立ち下がり遅延時間である。

【0140】

以降、信号の遷移は、最終段のインバータ素子３３まで順に伝播する。そして、波形〔ＯＵＴ〕に示すように、最終段のインバータ素子３３がＬレベルをＮＡＮＤ素子３０の第２入力端子に出力する。

【0141】

次いで、波形〔Ａ〕に示すように、第２入力端子にＨレベルの信号が入力されてから時間Ｔr₃₀経過後に、ＮＡＮＤ素子３０は、Ｈレベルの信号をインバータ素子３１の入力端子に出力する。時間Ｔr₃₀は、ＮＡＮＤ素子３０の立ち上がり遅延時間である。

【0142】

次いで、波形〔Ｂ〕に示すように、入力端子にＨレベルの信号が入力されてから時間Ｔf₃₁経過後に、インバータ素子３１は、Ｌレベルの信号を第２プルダウントランジスタ１６のゲート端子、及びプルアップ素子２０のゲート端子等に出力する。時間Ｔf₃₁は、インバータ素子３１の立ち下がり遅延時間である。

【0143】

次いで、波形〔Ｃ〕に示すように、ゲート端子にＬレベルの信号が入力されてから時間Ｔr₂₀経過後に、プルアップ素子２０はオン状態になり、プルアップ素子２０のソース端子は、Ｈレベルになる。時間Ｔr₂₀は、プルアップ素子２０の立ち上がり遅延時間である。

【0144】

プルアップ素子２０のソース端子がＨレベルになると、第２トランスミッショントランジスタ１２のドレイン端子及びインバータ素子３３の入力端子はＨレベルになる。

【0145】

次いで、波形〔Ｄ〕に示すように、入力端子にＬレベルの信号が入力されてから時間Ｔr₃₃経過後に、インバータ素子３３は、Ｈレベルの信号を２段目のインバータ素子３１の入力端子に出力する。時間Ｔr₃₃は、インバータ素子３３の立ち上がり遅延時間である。

【0146】

そして、最終段のインバータ素子３３まで伝播して、波形〔ＯＵＴ〕に示すように、最終段のインバータ素子３３がＨレベルをＮＡＮＤ素子３０の第２入力端子に出力する。時間Ｔc₄は、リング発振器４の発振周期である。

【0147】

遅延時間Ｔf₁₆は、式（４）を用いて演算される。
Ｔf₁₆ ＝ （Ｔc₄ − （Ｔi ＋ Ｔpu））／Ｎ （４）
ここで、Ｔc₄はリング発振器４の発振周期であり、ＴiはＮＡＮＤ素子３０及び複数のインバータ素子３１及び３３の総遅延時間であり、Ｔpuは複数のプルアップ素子２０の総遅延時間である。また、Ｎは、リング発振器４に含まれる第２プルダウントランジスタ１６の数である。

【0148】

リング発振器４を使用して、第２プルダウントランジスタ１６を流れる電流の大きさを反映した遅延時間Ｔf₁₆が演算される。

【0149】

以上、発振状態のときのリング発振器４の構成素子の動作について説明した。

【0150】

次に、図９及び１０を参照して、リング発振器の第５実施形態について説明する。

【0151】

図９は、リング発振器の一例を示す図である。

【0152】

リング発振器５は、プルアップ素子２０の代わりにプルダウン素子２１が配置されることがリング発振器４と相違する。

【0153】

図１０は、リング発振器５のタイミングチャートである。

【0154】

リング発振器５の周期Ｔc₅から、第２プルアップトランジスタ１５が出力信号が立ち上がり遷移するときの遅延時間Ｔr₁₅が演算される。

【0155】

遅延時間Ｔr₁₅は、式（５）を用いて演算される。
Ｔr₁₅ ＝ （Ｔc₅ − （Ｔi ＋ Ｔpu））／Ｎ （５）
ここで、Ｔc₅はリング発振器５の発振周期であり、ＴiはＮＡＮＤ素子３０及び複数のインバータ素子３１及び３３の総遅延時間であり、Ｔpuは複数のプルアップ素子２０の総遅延時間である。また、Ｎは、リング発振器５に含まれる第２プルダウントランジスタ１６の数である。

【0156】

リング発振器５を使用して、第２プルアップトランジスタ１５を流れる電流の大きさを反映した遅延時間Ｔr₁₅が演算される。

【0157】

以上、発振状態のときのリング発振器５の構成素子の動作について説明した。

【0158】

次に、図１１を参照して、複数のリング発振器が搭載される半導体装置の実施形態について説明する。

【0159】

図１１は、リング発振器１〜５が搭載される半導体装置１０６を示す図である。

【0160】

半導体装置１０６は、５つのリング発振器１〜５と、論理回路部１１０と、メモリ回路部１２０とを有する。

【0161】

論理回路部１１０は、同一の配置配線規則に基づいて配置される複数の論理回路を有する。メモリ回路部１２０は、論理回路の配置配線規則よりも間隔が狭い配置配線規則に基づいて配置される複数のＳＲＡＭセル１０がアレイ状に配置されるＳＲＡＭセルアレイ１２１を有する。ＳＲＡＭセルアレイ１２１は、半導体装置１０６の外部からＮウエルのボディー電位、Ｐウエルのボディー電位及びワード線の電位が調整可能である。

【0162】

リング発振器１〜５のＳＲＡＭセル１０は、メモリ回路部１２０のＳＲＡＭセルアレイ１２１に配置されるＳＲＡＭセル１０と同一の配置配線規則により配置される。リング発振器１〜５のプルアップ素子２０、プルダウン素子２１、ＮＡＮＤ素子３０及びインバータ素子３１〜３３は、論理回路部１１０の論理回路と同一の配置配線規則により配置される。

【0163】

半導体装置１０６は、不図示の出力部をさらに有し、リング発振器１〜５のＯＵＴ端子から出力される発振信号をそれぞれ出力信号として取り出すことができる。

【0164】

半導体装置１０６では、リング発振器１〜５の発振周期Ｔc₁〜Ｔc₅に基づいてＮウエルのボディー電位、Ｐウエルのボディー電位及びワード線の電位を調整することができる。例えば、書き込み特性が悪い場合、トランスミッショントランジスタの電流をプルアップトランジスタの電流よりも大きくするように調整する。書き込み特性に加えて読み出し速度も遅い場合、プルアップトランジスタ、プルダウントランジスタの両方のボディ電位をフォワードにする。一方、読み出し速度が速い場合、ｎＭＯＳトランジスタのボディ電位をフォワードにすると、いわゆる安定性マージンが悪くなり、保持特性が悪化する。このため、読み出し速度が速い場合、ワード線の電位を調整して、トランスミッショントランジスタの電流を逆に少なめにするとともに、ｐＭＯＳのボディ電位をバックワードにして、プルアップトランジスタプル電流をより少なめにする。

【0165】

リング発振器１〜５はそれぞれ、複数のＳＲＡＭセル１０の構成素子の１つである測定対象素子と、プルアップ素子２０又はプルダウン素子２１を含む補償パス回路とがそれぞれ、並列に接続される。プルアップ素子２０は、並列に接続されるＳＲＡＭセル１０の構成素子の出力端子の信号の立ち上がり時に構成素子の出力端子をプルアップする信号駆動素子である。プルダウン素子２１は、並列に接続されるＳＲＡＭセル１０の構成素子の出力端子の信号の立ち下がり時に構成素子の出力端子をプルダウンする信号駆動素子である。

【0166】

リング発振器１〜５はそれぞれ、信号駆動素子を含む補償パス回路を有するので、ＳＲＡＭセル１０の測定対象素子の立ち上がり時の遅延時間と立下り時の遅延時間を分離して測定することができる。このため、リング発振器１〜５の発振周期の測定結果からＳＲＡＭセル１０のトランスミッショントランジスタとプルアップトランジスタの電流比などを反映した遅延時間を演算することができる。そして、これらの演算結果から、ＳＲＡＭセル１０の特性に即した書き込み動作マージンに対する調整、読み出しタイミング動作マージンに対する調整及び安定性動作マージンに対する調整が可能になる。また、調整によりタイミング不良が回避されるので、より高速なタイミング設定が可能になる。

【0167】

以下、他の実施形態について説明する。

【0168】

本発明の構成は、リング発振器１〜５の構成に限定されるものではない。例えば、リング発振器１及び２のプルアップ素子２０をそれぞれ、プルダウン素子２１に置換した構成としてもよい。また、例えば、リング発振器３のプルダウン素子２１をプルアップ素子２０に置換した構成としてもよい。

【0169】

リング発振器１〜５では、複数のＳＲＡＭセル１０が配置されるが、単数のＳＲＡＭセル１０のみが配置されてもよい。

【0170】

リング発振器１〜５では、容量３６は、ＳＲＡＭセル１０以外の他のＳＲＡＭセルと並列に接続されるビット線の寄生容量であるが、トランジスタのジャンクション容量を利用してもよい。容量３６を大きくし且つ信号駆動素子であるプルアップ素子２０又はプルダウン素子２１のトランジスタサイズを大きくすることにより、発振周期に占めるＳＲＡＭセル１０の構成素子の遅延時間の割合を大きくすることができる。

【0171】

半導体装置１０６は、ＳＲＡＭセルアレイ１２１とリング発振器１〜５とを有するが、リング発振器１〜５は半導体装置が形成されるウエハにそれぞれ１つずつ搭載してもよい。また、半導体装置１０６では、リング発振器１〜５はそれぞれ制御部４０を有するが、単一の制御部によりリング発振器１〜５をそれぞれ制御してもよい。

【0172】

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

【符号の説明】

【0173】

１、２、３、４、５ リング発振器
１０ ＳＲＡＭセル
１１ 第１トランスミッショントランジスタ
１２ 第２トランスミッショントランジスタ
１３ 第１プルアップトランジスタ（第３トランジスタ）
１４ 第１プルダウントランジスタ（第４トランジスタ）
１５ 第２プルアップトランジスタ（第１トランジスタ）
１６ 第２プルダウントランジスタ（第２トランジスタ）
２０ プルアップ素子
２１ プルダウン素子
３０ ＮＡＮＤ素子
３１、３２、３３ インバータ素子
４０ 制御部
１０１、１０２、１０３、１０４、１０５、１０６ 半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】