特許 5992713 メモリシステム、その制御方法及び情報処理装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5992713

(24)【登録日】2016年8月26日

(45)【発行日】2016年9月14日

(54)【発明の名称】メモリシステム、その制御方法及び情報処理装置

(51)【国際特許分類】

   G06F 12/06 20060101AFI20160901BHJP

   G06F 13/16 20060101ALI20160901BHJP

【ＦＩ】

   G06F12/06 550A

   G06F13/16 510A

   G06F12/06 515A

【請求項の数】6

【全頁数】13

(21)【出願番号】特願2012-82524(P2012-82524)

(22)【出願日】2012年3月30日

(65)【公開番号】特開2013-210985(P2013-210985A)

(43)【公開日】2013年10月10日

【審査請求日】2014年12月19日

(73)【特許権者】

【識別番号】310021766

【氏名又は名称】株式会社ソニー・インタラクティブエンタテインメント

(74)【代理人】

【識別番号】110000154

【氏名又は名称】特許業務法人はるか国際特許事務所

(72)【発明者】

【氏名】高嶋 伸次

【審査官】 滝谷 亮一

(56)【参考文献】

【文献】 特表２０１０−５２４０８９（ＪＰ，Ａ）

【文献】 特表２０１１−５２７０６４（ＪＰ，Ａ）

【文献】 特開２００４−００５１０８（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１０／００７７１５７（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ １２／０６

Ｇ０６Ｆ １３／１６

(57)【特許請求の範囲】

【請求項1】

積層配置され、各チップを貫通しながら積層方向に延伸するアドレスバス、データバス及び制御バスにより、互いに電気的に接続される複数のメモリチップと、
複数のプロセッサに接続されるとともに、前記アドレスバス、前記データバス及び前記制御バスに接続され、さらに前記各メモリチップにチップセレクト信号を出力するためのチップセレクト信号線が接続されるメモリコントローラと、を含み、
各メモリチップは前記複数のプロセッサのいずれかに割り当てられ、
前記複数のプロセッサのうち少なくとも１つのデータバスの幅は、他のプロセッサの前記データバスの幅より小さく、
前記各メモリチップの前記データバスの幅は、前記他のプロセッサの前記データバスの幅と等しく、
前記メモリコントローラは、
前記データバスの幅の小さい前記プロセッサから出力されるデータ信号を、前記他のプロセッサの前記データバスの幅のデータ信号に変換し、
前記各プロセッサから出力されるアドレス信号を、前記チップセレクト信号及び前記アドレスバスに出力するアドレス信号の組に変換することにより、前記各プロセッサと前記各メモリチップとの間のデータ入出力を中継し、
前記各メモリチップに対して順次割り当てられた前記プロセッサからのアクセス要求を出力するとともに、当該割り当てられたプロセッサからのアクセス要求がない場合は、他のプロセッサからのアクセス要求を処理する、
ことを特徴とするメモリシステム。

【請求項2】

請求項１に記載のメモリシステムにおいて、
前記メモリコントローラは、前記複数のメモリチップと重ねて配置される、
ことを特徴とするメモリシステム。

【請求項3】

請求項１または２に記載のメモリシステムにおいて、
前記メモリコントローラは、前記各メモリチップに対して順次アクセスする、
ことを特徴とするメモリシステム。

【請求項4】

請求項１または２に記載のメモリシステムにおいて、
前記メモリコントローラは、前記複数のプロセッサからのアクセス要求に応じて、前記各メモリチップに対してアクセスする、
ことを特徴とするメモリシステム。

【請求項5】

積層配置され、各チップを貫通しながら積層方向に延伸するアドレスバス、データバス及び制御バスにより、互いに電気的に接続される複数のメモリチップと、
複数のプロセッサに接続されるとともに、前記アドレスバス、前記データバス及び前記制御バスに接続され、さらに前記各メモリチップにチップセレクト信号を出力するためのチップセレクト信号線が接続されるメモリコントローラと、を含み、
各メモリチップは前記複数のプロセッサのいずれかに割り当てられ、
前記複数のプロセッサのうち少なくとも１つのデータバスの幅は、他のプロセッサの前記データバスの幅より小さく、
前記各メモリチップの前記データバスの幅は、前記他のプロセッサの前記データバスの幅と等しくなる、
メモリシステムの制御方法であって、
前記メモリコントローラが、
前記データバスの幅の小さい前記プロセッサから出力されるデータ信号を、前記他のプロセッサの前記データバスの幅のデータ信号に変換し、前記各プロセッサから出力されるアドレス信号を、前記チップセレクト信号及び前記アドレスバスに出力するアドレス信号の組に変換することにより、前記各プロセッサと前記各メモリチップとの間のデータ入出力を中継し、
前記各メモリチップに対して順次割り当てられた前記プロセッサからのアクセス要求を出力するとともに、当該割り当てられたプロセッサからのアクセス要求がない場合は、他のプロセッサからのアクセス要求を処理する、
ことを特徴とするメモリシステムの制御方法。

【請求項6】

複数のプロセッサと、
積層配置され、各チップを貫通しながら積層方向に延伸するアドレスバス、データバス及び制御バスにより、互いに電気的に接続される複数のメモリチップと、
前記各プロセッサに接続されるとともに、前記アドレスバス、前記データバス及び前記制御バスに接続され、さらに前記各メモリチップにチップセレクト信号を出力するためのチップセレクト信号線が接続されるメモリコントローラと、を含み、
各メモリチップは前記複数のプロセッサのいずれかに割り当てられ、
前記複数のプロセッサのうち少なくとも１つのデータバスの幅は、他のプロセッサの前記データバスの幅より小さく、
前記各メモリチップの前記データバスの幅は、前記他のプロセッサの前記データバスの幅と等しく、
前記メモリコントローラは、
前記データバスの幅の小さい前記プロセッサから出力されるデータ信号を、前記他のプロセッサの前記データバスの幅のデータ信号に変換し、前記各プロセッサから出力されるアドレス信号を、前記チップセレクト信号及び前記アドレスバスに出力するアドレス信号の組に変換することにより、前記各プロセッサと前記各メモリチップとの間のデータ入出力を中継し、
前記各メモリチップに対して順次割り当てられた前記プロセッサからのアクセス要求を出力するとともに、当該割り当てられたプロセッサからのアクセス要求がない場合は、他のプロセッサからのアクセス要求を処理する、
ことを特徴とする情報処理装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はメモリシステム、その制御方法及び情報処理装置に関し、特に、複数のプロセッサによりアクセスされるメモリシステム、その制御方法及びそれを用いた情報処理装置に関する。

【背景技術】

【0002】

近年の情報処理装置は、画像処理を担当するＧＰＵ（Graphics Processing Unit）や音声や画像のデータ圧縮及び伸張を担当するコーデック（Coder / Decoder）など、特定種類の演算を、ＣＰＵ（Central Processing Unit）以外の専用プロセッサに担わせるようになっている。これにより、情報処理の高速化を図ることができる。

【0003】

図１１は、こうした専用プロセッサを備える従来の情報処理装置の構成例を示す図である。同図に示すように、従来の情報処理装置３００は、ＣＰＵ３０４ａを中心としたメインシステム３０４、及びＧＰＵやコーデックなどの専用プロセッサであるサブプロセッサ３０６ａを中心としたサブシステム３０６を含んでいる。メインシステム３０４にはメインメモリ３０８が接続されており、ＣＰＵ３０４ａはメインシステムバス３０４ｂ及びメモリコントローラ３０４ｃを介してメインメモリ３０８にアクセスする。また、サブシステム３０６には専用のサブメモリ３１０が接続されており、サブプロセッサ３０６ａはサブシステムバス３０６ｂ及びメモリコントローラ３０６ｃを介してサブメモリ３１０にアクセスする。また、メインシステムバス３０４ｂ及びサブシステムバス３０６ｂ間には、図示しないバスブリッジが設けられている。

【発明の概要】

【発明が解決しようとする課題】

【0004】

一般的にメインシステム３０４は動作速度が高い代わりにデータバス幅は狭い。一方、サブシステム３０６はデータバス幅が広い代わりに動作速度は低い。こうした事情により、メインメモリ３０８とサブメモリ３１０は動作周波数及びデータバス幅に大きな違いがあるのが一般的である。このため、従来の情報処理装置３００は、複数種類のメモリが必要であり、部品コストの削減が困難でるという問題があった。また、メインシステム３０４とメインメモリ３０８との結線、及びサブシステム３０６とサブメモリ３１０との結線が別々に必要であり、製造コストが高くなってしまうという問題もあった。

【0005】

本発明は上記課題に鑑みてなされたものであって、コスト削減が容易なメモリシステム、その制御方法、及びそれを用いた情報処理装置を提供することにある。

【課題を解決するための手段】

【0006】

本発明に係るメモリシステムは、積層配置され、各チップを貫通しながら積層方向に延伸するアドレスバス、データバス及び制御バスにより、互いに電気的に接続される複数のメモリチップと、複数のプロセッサに接続されるとともに、前記アドレスバス、前記データバス及び前記制御バスに接続され、さらに前記各メモリチップにチップセレクト信号を出力するためのチップセレクト信号線が接続されるメモリコントローラと、を含み、前記メモリコントローラは、前記各プロセッサから出力されるアドレス信号を、前記チップセレクト信号及び前記アドレスバスに出力するアドレス信号の組に変換することにより、前記各プロセッサと前記各メモリチップとの間のデータ入出力を中継する、ことを特徴とする。

【0007】

ここで、前記メモリコントローラは、前記複数のメモリチップと重ねて配置されてよい。

【0008】

また、前記複数のプロセッサのうち少なくとも１つのデータバスは、前記複数のメモリチップの前記データバスの幅とは異なる幅を有してよい。この場合、前記メモリコントローラは、前記１つの前記プロセッサのデータ信号を前記複数のメモリチップの前記データバスの幅のデータ信号に変換してよい。

【0009】

また、各メモリチップは前記複数のプロセッサのいずれかに割り当てられてよい。この場合、前記メモリコントローラは、前記各メモリチップに対して順次アクセスしてよい。或いは、前記メモリコントローラは、前記複数のプロセッサからのアクセス要求に応じて、前記各メモリチップに対してアクセスしてよい。

【0010】

また、本発明に係るメモリシステムの制御方法は、積層配置され、各チップを貫通しながら積層方向に延伸するアドレスバス、データバス及び制御バスにより、互いに電気的に接続される複数のメモリチップと、複数のプロセッサに接続されるとともに、前記アドレスバス、前記データバス及び前記制御バスに接続され、さらに前記各メモリチップにチップセレクト信号を出力するためのチップセレクト信号線が接続されるメモリコントローラと、を含むメモリシステムの制御方法であって、前記メモリコントローラが、前記各プロセッサから出力されるアドレス信号を、前記チップセレクト信号及び前記アドレスバスに出力するアドレス信号の組に変換することにより、前記各プロセッサと前記各メモリチップとの間のデータ入出力を中継する、ことを特徴とする。

【0011】

また、本発明に係る情報処理装置は、複数のプロセッサと、積層配置され、各チップを貫通しながら積層方向に延伸するアドレスバス、データバス及び制御バスにより、互いに電気的に接続される複数のメモリチップと、前記各プロセッサに接続されるとともに、前記アドレスバス、前記データバス及び前記制御バスに接続され、さらに前記各メモリチップにチップセレクト信号を出力するためのチップセレクト信号線が接続されるメモリコントローラと、を含み、前記メモリコントローラは、前記各プロセッサから出力されるアドレス信号を、前記チップセレクト信号及び前記アドレスバスに出力するアドレス信号の組に変換することにより、前記各プロセッサと前記各メモリチップとの間のデータ入出力を中継する、ことを特徴とする。

【図面の簡単な説明】

【0012】

【図1】本発明の実施形態に係る情報処理装置の回路構成図である。

【図2】本発明の実施形態に係る情報処理装置の外観斜視図である。

【図3】メモリコントローラの第１の構成例（メモリチップに対する交互アクセスの場合）を示す図である。

【図4】図３に示されるメモリコントローラによるメモリアクセスを説明するタイミング図である。

【図5】メモリコントローラの第２の構成例（サブシステムによる優先アクセスの場合）を示す図である。

【図6】図５に示されるメモリコントローラによるメモリアクセスを説明するタイミング図である。

【図7】メモリコントローラの第３の構成例（メインシステムによりアクセスされないタイミングをサブシステムが使用する場合）を示す図である。

【図8】メモリコントローラの第４の構成例（一方のシステムによりアクセスされないタイミングを他方のシステムが使用する場合）を示す図である。

【図9】メモリコントローラの第４の構成例（メモリ性能を最大限に引き出す構成例）を示す図である。

【図10】図９に示されるメモリコントローラによるメモリアクセスを説明するタイミング図である。

【図11】従来の情報処理装置の回路構成図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施形態について図面に基づき詳細に説明する。

【0014】

図１は、本発明に実施形態に係る情報処理装置を示す回路構成図である。同図に示すように、この情報処理装置１は、ロジックチップ１０と積層ＤＲＡＭ（Dynamic Random Access Memory）１８とを備えており、ロジックチップ１０にはメインシステム１２とサブシステム１４とが形成されている。メインシステム１２は、汎用のデータ演算回路であり、メインシステムバス１２ｂ及びそこに接続されたＣＰＵ１２ａを含んでいる。メインシステムバス１２ｂには、さらにディスプレイインタフェース回路などの他の回路が接続されてよいのはもちろんである。一方、サブシステム１４は、特定種類の演算を行うデータ演算回路であり、サブプロセッサ１４ａとサブシステムバス１４ｂとを含んでいる。サブプロセッサ１４ａは、例えばＧＰＵやコーデックである。ＣＰＵ１２ａやサブシステム１４は、複数のプロセッサコアを含むマルチコアプロセッサであってもよい。

【0015】

一方、積層ＤＲＡＭ１８は、複数のメモリチップ１８−１，１８−２を積層配置してなり、各メモリチップには、多数の貫通電極（Through Silicon Via；ＴＳＶ）が形成されている。そして、各メモリチップに形成された平面的に同じ位置にある貫通電極が上下に電気的に接触することにより、アドレスバス、データバス及び制御バスを含むバス２０が形成される。これにより、バス２０に対してメモリチップ１８−１，１８−２は並列に接続されることになる。なお、ＴＳＶは、近年注目されている３次元実装技術であり、半導体基板を貫通して形成する貫通電極により複数のチップ間を最短距離で接続することにより高速動作を実現するものである。

【0016】

また、メモリチップ１８−１及びメモリチップ１８−２には、メモリチップ１８−２にチップセレクト信号を供給するためのチップセレクト信号線２２を形成する貫通電極が設けられる。これらの貫通電極のうち、メモリチップ１８−１に形成される貫通電極は同メモリチップ１８−１の内部回路と絶縁されており、一方、メモリチップ１８−２に形成される貫通電極は同メモリチップ１８−２の内部回路と接続されている。これにより、メモリチップ１８−１の表面側からメモリチップ１８−２にチップセレクト信号を供給できる。さらに、メモリチップ１８−１には同メモリチップ１８−１にチップセレクト信号を供給するためのチップセレクト信号線２２を形成する貫通電極も設けられる。この貫通電極はメモリチップ１８−１の内部回路に接続されており、メモリチップ１８−１の表面側からメモリチップ１８−１にチップセレクト信号を供給できる。

【0017】

なお、メモリチップ１８−１，１８−２としては、高密度であって、データバス幅が広く、比較的動作速度の低い、例えば「ＷＩＤＥ Ｉ／Ｏ」に準拠したＤＲＡＭチップが好適である。そうすれば、情報処理装置１の消費電力を抑えることができ、例えばモバイル用途にも好適となる。

【0018】

ロジックチップ１０にはメモリコントローラ１６も形成されており、このメモリコントローラ１６はメインシステムバス１２ｂに接続されるとともに、サブシステムバス１４ｂにも接続されている。また、メモリコントローラ１６は積層ＤＲＡＭ１８にも接続されている。具体的には、メモリロジックチップの表面には多数のバンプが形成されており、これらのバンプがメモリチップ１８−１の表面の貫通電極と接触することにより、メモリコントローラ１６にはバス２０及びチップセレクト信号線２２が接続される。これにより、メモリコントローラ１６は、ＣＰＵ１２ａと積層ＤＲＡＭ１８との間におけるデータ入出力を中継し、またサブプロセッサ１４ａと積層ＤＲＡＭ１８との間におけるデータ入出力を中継することができる。

【0019】

図２は、本発明の実施形態に係る情報処理装置の外観斜視図である。同図に示すように、ロジックチップ１０の表面にはメモリコントローラ１６に接続されたバンプが多数形成されている。この上に積層ＤＲＡＭ１８が、メモリチップ１８−１が下側に位置するようにして重ねられ、貫通電極群とバンプ群が接触することにより、ロジックチップ１０及び積層ＤＲＡＭ１８とが電気的に接続される。ロジックチップ１０は積層ＤＲＡＭ１８が重ねあわされて接合された状態でパッケージインターポーザ２４に接合される。パッケージインターポーザ２４とロジックチップ１０との間はバンプにより電気的に接続される。なお、図示しないが、ロジックチップ１０と積層ＤＲＡＭ１８とは樹脂材料によりモールドされる。このように、本実施形態によればワイヤボンディングによることなく、メインシステム１２及びサブシステム１４の両者のために用意された積層ＤＲＡＭ１８を貫通電極及びバンプにより電気的に接続することができるので、製造工程を容易化できる。また、メインシステム１２及びサブシステム１４のために共通の積層ＤＲＡＭ１８を用いるので、部品コストの削減が容易となる。

【0020】

ここで、メモリコントローラ１６の詳細について説明する。以下では、メインシステム１２によるメモリアクセスのレートを１とすると、サブシステム１４のメモリアクセスのレートは１／２であるものとする。一方、メインシステム１２によるメモリアクセス時のデータ幅を１とすると、サブシステム１４のメモリアクセス時のデータ幅は２であるものとする。また、積層ＤＲＡＭ１８の動作レートはメインシステム１２によるメモリアクセスのレートと等しく、そのデータ幅はサブシステム１４のデータ幅と等しいものとする。さらに、メインシステム１２にはメモリチップ１８−１が割り当てられ、サブシステム１４にはメモリチップ１８−２が割り当てられているものとする。すなわち、メモリチップ１８−１にはメインシステム１２のみがアクセスし、メモリチップ１８−２にはサブシステム１４のみがアクセスする。もちろん、ＣＰＵ１２ａが、メインシステムバス１２ｂ、サブシステムバス１４ｂ及び図示しないバスブリッジを介して、メモリチップ１８−２にアクセスしてもよい。同様に、サブプロセッサ１４ａが、サブシステムバス１４ｂ、メインシステムバス１２ｂ及び図示しないバスブリッジを介して、メモリチップ１８−１にアクセスしてもよい。

【0021】

図３は、メモリコントローラ１６の第１の構成例を示すブロック図である。同図に示すように、メモリコントローラ１６はデータ幅変換部１６２、アドレス変換部１６３，１６５、データ幅逆変換部１６４、制御回路１６６を含んでいる。これらは論理回路により実現される。データ幅変換部１６２は、メインシステムバス１２ｂから受け取ったメモリアクセス要求を順に記憶するＦＩＦＯ（First In First Out）式の記憶手段を含んでおり、メインシステムバス１２ｂから受け取った、連続するアドレスに格納されるべき２つのデータ信号を連結して２倍のデータ幅のデータ信号を生成する回路である。ここで、メモリアクセス要求には、アドレス信号、データ信号（ライト時）、制御信号が含まれる。アドレス変換回路１６３は、メインシステムバス１２ｂから受け取ったアドレス信号を、メモリチップ１８−１のアドレス空間によるアドレス信号に変換する回路である。この変換後のアドレス信号は、チャネル切替信号、バンク切替信号、ロウアドレス信号、カラムアドレス信号を含む。同様に、アドレス変換回路１６５は、サブシステムバス１４ｂから受け取ったアドレス信号を、メモリチップ１８−２のアドレス空間によるアドレス信号に変換する回路である。この変換後のアドレス信号も、チャネル切替信号、バンク切替信号、ロウアドレス信号、カラムアドレス信号を含む。また、データ幅逆変換部１６４は、メモリチップ１８−１から読み出したデータを分割して半分のデータ幅の信号を２つ生成する回路である。その出力はメインシステムバス１２ｂに供給される。

【0022】

制御部１６６は、各メモリチップ１８−１，１８−２にアドレス信号、データ信号（ライト時）、制御信号、チップセレクト信号を供給する回路である。特に、制御部１６６は交互出力回路１６６ａを含んでおり、積層ＤＲＡＭ１８の各メモリチップ１８−１，１８−２に対して時間的に交互にチップセレクト信号を供給する。これにより、メモリチップ１８−１，１８−２に交互にアクセスが可能となる。制御部１６６では、メモリチップ１８−１にチップセレクト信号を供給する際には、アドレス変換回路１６３からメモリアクセス要求、すなわちアドレス変換後のアドレス信号、データ幅変換後のデータ信号（ライト時）、制御信号を受け取り、これを、バス２０を介してメモリチップ１８−１に供給する。リード時には、メモリチップ１８−１からデータを読み出してデータ幅逆変換部１６４に供給する。同様に、制御部１６６では、メモリチップ１８−２にチップセレクト信号を供給する際には、アドレス変換回路１６５からメモリアクセス要求、すなわちアドレス変換後のアドレス信号、データ信号（ライト時）、制御信号を受け取り、これを、バス２０を介してメモリチップ１８−２に供給する。リード時には、メモリチップ１８−２からデータを読み出してサブシステムバス１４ｂに供給する。

【0023】

こうして、メモリコントローラ１６は、ＣＰＵ１２ａ又はサブプロセッサ１４ａから出力されるアドレス信号を、チップセレクト信号及びアドレス信号の組に変換することにより、ＣＰＵ１２ａ又はサブプロセッサ１４ａと積層ＤＲＡＭ１８との間のデータ入出力を中継している。

【0024】

図４は、図３に示されるメモリコントローラ１６によるメモリアクセスを説明するタイミング図である。同図において＃１はメモリチップ１８−１を示し、＃２はメモリチップ１８−２を示す。また、最上段はサブシステムバス１４ｂからのメモリアクセス要求を示し、二段目はメインシステムバス１２ｂからのメモリアクセス要求を示す。また、三段目はデータ幅変換部１６２から出力されるメモリアクセス要求を示し、最下段は積層ＤＲＡＭ１８に対するメモリアクセスを示す。図３に示されるメモリコントローラ１６によれば、メモリチップ１８−１とメモリチップ１８−２には交互にアクセスがなされる。最下部に示すように、積層ＤＲＡＭ１８へのアクセス期間に対して、メモリアクセス期間Ａ及びＢの名前を交互に時間順に付すとすると、メモリアクセス期間Ａにはメモリチップ１８−１に対するアクセスのみが行われ、メモリアクセス期間Ｂにはメモリチップ１８−２に対するアクセスのみが行われる。メモリチップ１８−１に対するアクセス期間Ａには、その開始タイミングにて既に得られている信号（変換後データ信号及び変換後アドレス信号）を用いて、メモリアクセスがなされる。同様に、メモリチップ１８−２に対するアクセス期間Ｂには、その開始タイミングにて既に得られている信号（データ信号及び変換後アドレス信号）を用いて、メモリアクセスがなされる。第１の構成例によれば、メインシステム１２及びサブシステム１４のいずれも、アクセス機会が保障されることになる。

【0025】

図５は、メモリコントローラの第２の構成例を示すブロック図である。同図に示すメモリコントローラ１６ａは、図３のメモリコントローラ１６と比べて、制御部１６７にアドレス変換部１６５に接続されたアクセス検知部１６７ａが設けられている点が異なる。アクセス検知部１６７ａはチップセレクト信号を出力する機能を備えており、原則として、アクセス期間Ａにはメモリチップ１８−１を選択するチップセレクト信号を出力し、アクセス期間Ｂにはメモリチップ１８−２を選択するチップセレクト信号を出力する。ただし、このアクセス検知部１６７ａはアドレス変換部１６５からアクセス要求が出力されているか否かを監視しており、アクセス期間Ｂの開始タイミングにてアドレス変換部１６５からアクセス要求が出力されていなければ、アクセス期間Ｂにもメモリチップ１８−１を選択するチップセレクト信号を出力する。

【0026】

図６は、図５に示されるメモリコントローラ１６ａによるメモリアクセスを説明するタイミング図である。同図に示すように、メモリコントローラ１６ａによれば、アクセス期間Ａでは、メインシステム１２からメモリチップ１８−１へのアクセスのみが行われる。一方、アクセス期間Ｂでは、原則としてサブシステム１４からメモリチップ１８−２へのアクセスが行われるが、サブシステム１４からのアクセス要求がなければ、メインシステム１２からメモリチップ１８−１へのアクセスが行われる。つまり、アクセス期間Ａはメインシステム１２からのアクセス要求の処理だけに用い、アクセス期間Ｂはメインシステム１２からのアクセス要求の処理とサブシステム１４からのアクセス要求の処理とで共用する。なお、アクセス期間Ｂにおいてメモリチップ１８−１へのアクセスをする場合、データ幅変換部１６２におけるデータ幅変換は行われず、既に到着しているアクセス要求のみがメモリチップ１８−１に供給される。第２の構成例によれば、サブシステム１４からのアクセス要求がない場合に、メインシステム１２からのアクセス要求を処理することができ、メモリアクセスの効率化を図ることができる。

【0027】

図７は、メモリコントローラの第３の構成例を示すブロック図である。同図に示すメモリコントローラ１６ｂは、図５のメモリコントローラ１６と比べて、制御部１６８に、アドレス変換部１６３に接続されたアクセス検知部１６８ａが設けられている点が異なる。アクセス検知部１６８ａはチップセレクト信号を出力する機能を備えており、原則として、アクセス期間Ａにはメモリチップ１８−１を選択するチップセレクト信号を出力し、アクセス期間Ｂにはメモリチップ１８−２を選択するチップセレクト信号を出力する。ただし、このアクセス検知部１６８ａはアドレス変換部１６３からアクセス要求が出力されているか否かを監視しており、アクセス期間Ａの開始タイミングにてアドレス変換部１６３からアクセス要求が出力されていなければ、アクセス期間Ａにもメモリチップ１８−２を選択するチップセレクト信号を出力する。なお、第３の構成例では、サブシステム１４のメモリアクセスレートは、第２の構成例に比べて、２倍に高速化されているものとする。つまり、メインシステム１２によるメモリアクセスのレートを１とすると、サブシステム１４のメモリアクセスのレートも１であるものとする。

【0028】

図８は、図７に示されるメモリコントローラ１６ｂによるメモリアクセスを説明するタイミング図である。同図に示すように、メモリコントローラ１６ｂによれば、アクセス期間Ｂでは、サブシステム１４からメモリチップ１８−２へのアクセスのみが行われる。一方、アクセス期間Ａでは、原則としてメインシステム１２からメモリチップ１８−１へのアクセスが行われるが、メインシステム１２からのアクセス要求がなければ、サブシステム１４からメモリチップ１８−２へのアクセスが行われる。つまり、アクセス期間Ｂはサブシステム１４からのアクセス要求の処理だけに用い、アクセス期間Ａはメインシステム１２からのアクセス要求の処理とサブシステム１４からのアクセス要求の処理とで共用する。第３の構成例によれば、メインシステム１２からのアクセス要求がない場合に、サブシステム１４からのアクセス要求を処理することができ、サブシステム１４の動作速度を向上させることができる。

【0029】

図９は、メインコントローラの第４の構成例を示す図であり、図１０はその動作を示すタイミング図である。ここでは、メインシステム１２によるメモリアクセスのレートを１とすると、サブシステム１４のメモリアクセスのレートも１であるものとする。一方、メインシステム１２によるメモリアクセス時のデータ幅を１とすると、サブシステム１４のメモリアクセス時のデータ幅も１であるものとする。また、積層ＤＲＡＭ１８の動作レートはメインシステム１２によるメモリアクセスのレートと等しく、そのデータ幅もメインシステム１２のデータ幅と等しいものとする。

【0030】

同図に示すメモリコントローラ１６ｃは、アドレス変換部１７０，１７１及び制御部１７２を含む。アドレス変換部１７０は、メインシステムバス１２ｂから受け取ったアドレス信号を、メモリチップ１８−１のアドレス空間によるアドレス信号に変換する回路である。この変換後のアドレス信号は、チャネル切替信号、バンク切替信号、ロウアドレス信号、カラムアドレス信号を含む。同様に、アドレス変換回路１７１は、サブシステムバス１４ｂから受け取ったアドレス信号を、メモリチップ１８−２のアドレス空間によるアドレス信号に変換する回路である。この変換後のアドレス信号も、チャネル切替信号、バンク切替信号、ロウアドレス信号、カラムアドレス信号を含む。制御部１７２は、アドレス変換部１７０から順次供給されるアクセス要求及びアドレス変換部１７１から順次供給されるアクセス要求を、予め定められた規則に従って積層ＤＲＡＭ１８に順次供給する。例えば、単純のために所謂ラウンドロビン方式を採用して、アドレス変換部１７０からのアクセス要求と、アドレス変換部１７１からのアクセス要求と、を交互に積層ＤＲＡＭ１８に供給してよい。また、アドレス変換部１７０，１７１のいずれか一方からのアクセス要求が無い場合には、他方のアクセス要求を積層ＤＲＡＭ１８に供給してよい。また、アドレス変換部１７０からのアクセス要求を順次保持するＦＩＦＯ式のバッファと、アドレス変換部１７１からのアクセス要求を順次保持するＦＩＦＯ式のバッファを制御部１７２に内蔵するようにしておき、各バッファへの蓄積数に基づいてメインシステム１２及びサブシステム１４に優先度をリアルタイムに設定し、その設定された優先度に従って各バッファに保持されたアクセス要求を積層ＤＲＡＭ１８に供給してよい。具体的には、バッファにおけるアクセス要求の蓄積数が高いほど、そのバッファに対応するメインシステム１２又はサブシステム１４の優先度を高くし、優先度の高いシステムからのアクセス要求から順に積層ＤＲＡＭ１８に供給してよい。その他、制御部１７２は様々な規則に従ってアクセス要求を積層ＤＲＡＭ１８に供給してよい。なお、メインシステム１２からのアクセス要求を積層ＤＲＡＭ１８に供給する場合には、メモリコントローラ１７２は、メモリチップ１８−１を選択するチップセレクト信号を出力する。また、サブシステム１４からのアクセス要求を積層ＤＲＡＭ１８に供給する場合には、メモリコントローラ１７２は、メモリチップ１８−２を選択するチップセレクト信号を出力する。第４の構成例によれば、積層ＤＲＡＭ１８へのアクセスの最大効率化を図ることができる。

【0031】

以上説明した情報処理装置１によれば、メインシステム１２とサブシステム１４とで共通の積層ＤＲＡＭ１８を用いるので、部品コストの削減が容易となる。また、ロジックチップ１０と積層ＤＲＡＭ１８との結線は、主として貫通電極によるので、結線作業を容易化して製造コストを下げることができる。

【0032】

なお、本発明は種々の変形実施が可能である。例えば、本発明は、上記第１乃至第４の構成例のうち複数を実装した情報処理装置として構成してよい。この場合、ユーザのモード設定により、いずれかの構成例による動作を行うようにすればよい。こうすれば、ユーザのニーズに応じて様々なメモリアクセスを提供できる。

【符号の説明】

【0033】

１ 情報処理装置、１０ ロジックチップ、１２ メインシステム、１４ サブシステム、１６ メモリコントローラ、１８ 積層ＤＲＡＭ、２０ バス（アドレスバス、データバス及び制御バスを含む。）、２２ チップセレクト信号線、２４ パッケージインターポーザ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】