特許 5994958 半導体パッケージおよびその実装構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5994958

(24)【登録日】2016年9月2日

(45)【発行日】2016年9月21日

(54)【発明の名称】半導体パッケージおよびその実装構造

(51)【国際特許分類】

   H01L 23/12 20060101AFI20160908BHJP

   H01L 23/14 20060101ALI20160908BHJP

   H01L 25/00 20060101ALI20160908BHJP

【ＦＩ】

   H01L23/12 B

   H01L23/12 501B

   H01L23/14 S

   H01L25/00 B

【請求項の数】9

【全頁数】16

(21)【出願番号】特願2016-518463(P2016-518463)

(86)(22)【出願日】2015年9月17日

(86)【国際出願番号】JP2015076419

(87)【国際公開番号】WO2016052221

(87)【国際公開日】20160407

【審査請求日】2016年3月29日

(31)【優先権主張番号】特願2014-201916(P2014-201916)

(32)【優先日】2014年9月30日

(33)【優先権主張国】JP

(31)【優先権主張番号】特願2014-224001(P2014-224001)

(32)【優先日】2014年11月4日

(33)【優先権主張国】JP

【早期審査対象出願】

(73)【特許権者】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】110000970

【氏名又は名称】特許業務法人 楓国際特許事務所

(72)【発明者】

【氏名】手島 祐一郎

(72)【発明者】

【氏名】中磯 俊幸

(72)【発明者】

【氏名】竹島 裕

【審査官】 豊島 洋介

(56)【参考文献】

【文献】 特開２０１０−１９９１７１（ＪＰ，Ａ）

【文献】 特開２００４−０５５７６９（ＪＰ，Ａ）

【文献】 国際公開第２０１０／１３７３７９（ＷＯ，Ａ１）

【文献】 特開２００７−０３５８６４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ２３／１２−２３／１５

２５／００−２５／０７

２５／１０−２５／１１

２５／１６−２５／１８

(57)【特許請求の範囲】

【請求項1】

インターポーザと、前記インターポーザの第１面に搭載された半導体素子と、前記インターポーザの第２面に形成されたバンプと、前記インターポーザの前記第２面に搭載されたチップ部品と、を備え、
前記インターポーザはシリコンインターポーザであり、
前記半導体素子は前記インターポーザの第１面に実装され、
前記チップ部品は、シリコン基板上に薄膜プロセスで素子が形成され、単一面にパッドが形成される薄膜素子であり、
前記チップ部品の前記パッドは、前記インターポーザの第２面に形成されたランドに導電性接合材を介して接続される、
ことを特徴とする半導体パッケージ。

【請求項2】

前記半導体素子はプロセッサユニットであり、
前記チップ部品はバイパスコンデンサであり、
前記インターポーザは、前記半導体素子と前記チップ部品とを導通させるスルーホールを備える、請求項１に記載の半導体パッケージ。

【請求項3】

前記バンプは格子状に配列されており、
前記チップ部品は、前記バンプの配列範囲内の一部に配置されている、請求項１または２に記載の半導体パッケージ。

【請求項4】

前記チップ部品は、前記パッドの形成面に樹脂層を有する、請求項１から３のいずれかに記載の半導体パッケージ。

【請求項5】

前記半導体素子は、前記インターポーザ上で樹脂封止される、請求項４に記載の半導体パッケージ。

【請求項6】

前記チップ部品は、平面視で四角形の外形を有し、前記四角形の４辺が前記バンプの配列方向に対して斜めになる向きに搭載されている、請求項１から５のいずれかに記載の半導体パッケージ。

【請求項7】

前記チップ部品の前記パッドは平面視で矩形であり、前記矩形の各辺が前記バンプの配列方向に沿う向きに形成されている、請求項１から６のいずれかに記載の半導体パッケージ。

【請求項8】

前記チップ部品の前記パッドは平面視で前記チップ部品の前記外形の角部に配置されている、請求項６に記載の半導体パッケージ。

【請求項9】

プリント配線板と前記プリント配線板に実装される半導体パッケージとを含む半導体パッケージの実装構造であり、
前記半導体パッケージは、
インターポーザと、前記インターポーザの第１面に搭載された半導体素子と、前記インターポーザの第２面に形成されたバンプと、前記インターポーザの前記第２面に搭載されたチップ部品と、
を備え、
前記インターポーザはシリコンインターポーザであり、
前記半導体素子は前記インターポーザの第１面に実装され、
前記チップ部品は、シリコン基板上に薄膜プロセスで素子が形成され、単一面にパッドが形成される薄膜素子であり、
前記チップ部品の前記パッドは、前記インターポーザの第２面に形成されたランドに導電性接合材を介して接続され、
前記チップ部品と前記プリント配線板との間で、前記プリント配線板に実装される表面実装部品を備えることを特徴とする半導体パッケージの実装構造。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、内部に半導体素子を備え、底面に実装用のバンプが形成された、半導体パッケージおよびその実装構造に関する発明である。

【背景技術】

【0002】

デジタル回路のようなクロック信号に基づいて動作する半導体デバイスや高周波回路のような高周波信号を扱う半導体デバイスにおいては、これら半導体デバイスがプリント配線板に実装された状態で、電流変動に起因するノイズが電源ラインに重畳され、半導体デバイスに悪影響が及ぶことがある。このノイズを除去するために、半導体デバイスの電力供給端子の近傍にバイパスコンデンサ（デカップリングコンデンサ）が設けられる。

【0003】

一方、プリント配線板に表面実装される、パッケージ化された半導体デバイス（以下、「半導体パッケージ」）の一つに、インターポーザを備えたBGA（Ball Grid Array）型の半導体パッケージがある。

【0004】

図１３は、上記半導体パッケージおよび上記バイパスコンデンサの従来の実装構造の幾つかの例を示す断面図である。図１３において（１）（２）（３）に示すいずれの例でも、インターポーザ１の上面に半導体素子２が実装され、半導体素子２が封止樹脂４で樹脂封止され、インターポーザの下面にバンプ３が形成される。（１）に示す例では、半導体素子２はインターポーザ１の上面にワイヤーボンディングされ、プリント配線板６にバイパスコンデンサ５が実装され、その上部に半導体パッケージが実装される。（２）に示す例では、半導体素子２はインターポーザ１の上面にフリップチップ実装される。（３）に示す例では、インターポーザ１の下面にバイパスコンデンサ５が実装される。すなわち半導体パッケージ側にバイパスコンデンサ５が実装される。

【0005】

BGA型半導体パッケージの下面にバイパスコンデンサが実装される例は特許文献１に示されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００５−１５０２８３号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

図１３に示される従来の半導体パッケージの実装構造において、（１）（２）の半導体パッケージの実装構造では、半導体素子２からバイパスコンデンサ５までの距離が長いため、等価直列インダクタンス（ESL）が大きい。（３）の半導体パッケージの実装構造では、半導体素子２からバイパスコンデンサ５までの電流経路長が短いので、ESLは小さく、ノイズ低減効果が高い。

【0008】

しかし、特許文献１に開示されるBGA型半導体パッケージにおいては次のような解決すべき課題がある。

【0009】

（ａ）特許文献１に開示されるBGA型半導体パッケージが備えるインターポーザは、通常、ガラスエポキシ基板である。また、バイパスコンデンサは、両端の５面にそれぞれ電極が形成された、いわゆるドッグボーン型の端子構造を有する、積層型セラミックコンデンサ（MLCC）である。ガラスエポキシ基板とMLCCとは線膨張係数が大きく離れているので、熱履歴によっては、接合部にクラックを生じてしまうおそれがある。

【0010】

（ｂ）MLCCは素体がセラミックであり、硬くて脆い。そのため、BGA型半導体パッケージが撓んだ際に、接合部に応力が集中し、接合部にクラックを生じやすい。

【0011】

（ｃ）MLCCはドッグボーン型の端子構造を持つため、隣接するはんだボールとのギャップを小さくすることは難しい。BGA型半導体パッケージの実装先であるプリント配線板の配線とMLCCとの間でショートのリスクがある。また、プリント配線板の配線とMLCCとの間に生じる浮遊容量が大きくなりやすい。つまり、高密度にはんだボールを配置したパッケージには適合しにくい。

【0012】

このように、チップコンデンサと半導体パッケージのインターポーザとの間の接合信頼性を確保しにくい上に、小型・高密度で電気的特性に優れたものにはなり得ない。

【0013】

本発明の目的は、半導体パッケージのインターポーザとチップ部品との間の接合信頼性を確保し、小型・高密度で電気的特性に優れた半導体パッケージおよびその実装構造を提供することにある。

【課題を解決するための手段】

【0014】

（１）本発明の半導体パッケージは、
インターポーザと、前記インターポーザの第１面に搭載された半導体素子と、前記インターポーザの第２面に形成されたバンプと、前記インターポーザの前記第２面に搭載されたチップ部品と、を備え、
前記インターポーザはシリコンインターポーザであり、
前記半導体素子は前記インターポーザの第１面に実装され、
前記チップ部品は、シリコン基板上に薄膜プロセスで素子が形成され、単一面にパッドが形成される薄膜素子であり、
前記チップ部品の前記パッドは、前記インターポーザの第２面に形成されたランドに導電性接合材を介して接続される、
ことを特徴とする。

【0015】

上記構成により、インターポーザとチップ部品との間の接合信頼性を確保でき、且つ小型・高密度で電気的特性に優れた半導体パッケージが構成される。

【0016】

（２）上記（１）において、
前記半導体素子はプロセッサユニットであり、前記チップ部品はバイパスコンデンサ（デカップリングコンデンサ）であり、前記インターポーザは、前記半導体素子と前記チップ部品とを導通させるスルーホールを備えることが好ましい。この構成により、半導体素子からバイパスコンデンサまでの電流経路長が短いので、ESLが小さく、ノイズ低減効果が高い。また、その分、コンデンサ単体でのESLがそれほど小さくなくてよい。

【0017】

（３）上記（１）または（２）において、
前記バンプは格子状に配列されており、前記チップ部品は、前記バンプの配列範囲内の一部（前記バンプの一部を取り除いたような領域）に配置されていることが好ましい。この構成により、半導体パッケージのバンプの格子状配列を乱すことなく、および実装先であるプリント配線板のパッドの格子状配列を乱すことなく、チップ部品を配置できる。特に、チップ部品は単一面にパッドが形成された端子構造を有しているので、チップ部品の側面に電極は無く、また、薄膜プロセスで形成される部品であるので、チップ部品の外形寸法はインターポーザのバンプの配列寸法精度を下回ることはなく、バンプの抜き個数（格子状配列されるバンプの一部を取り除いた配置パターンの、その取り除くバンプの数）を減らすことができる。

【0018】

（４）上記（１）から（３）にいずれかにおいて、
前記チップ部品は、前記パッドの形成面に樹脂層を有することが好ましい。これにより、チップ部品のパッド形成面の緩衝性や弾性が高いので、半導体パッケージが撓んでも、チップ部品の接合部に加わる応力を抑制できる。

【0019】

（５）上記（４）において、
前記半導体素子は、前記インターポーザ上で樹脂封止されることが好ましい。この構成により、半導体素子の保護構造が容易に実現できる。特に、インターポーザを構成するシリコン基板と封止樹脂との線膨張率は一般に大きく異なるので、半導体パッケージは撓み易いが、チップ部品のパッド形成面の緩衝性や弾性が高いので、チップ部品の接合部の安定性は保たれる。

【0020】

（６）上記（１）〜（５）のいずれかにおいて、
前記チップ部品は、平面視で四角形の外形を有し、前記四角形の４辺が前記バンプの配列方向に対して斜めになる向きに搭載されていることが好ましい。これにより、インターポーザに形成されるバンプの数を大きく減らすことなく、チップ部品付きの半導体パッケージを構成できる。

【0021】

（７）上記（１）〜（６）のいずれかにおいて、
前記チップ部品の前記パッドは平面視で矩形であり、前記矩形の各辺が前記バンプの配列方向に沿う向きに形成されていることが好ましい。これにより、インターポーザの複数のランドのうち、チップ部品のパッドが接続されるランドと、バンプが設けられるランドとの間隔を確保しやすく、且つチップ部品のパッドが接続されるランドの面積を確保しやすい。

【0022】

（８）上記（６）において、
前記チップ部品の前記パッドは平面視で前記外形の角部に配置されていることが好ましい。これにより、チップ部品の外形サイズが小さくても、パッド間の距離を確保でき、インターポーザへの搭載が容易である。

【0023】

（９）本発明の半導体パッケージの実装構造は、
プリント配線板と前記プリント配線板に実装される半導体パッケージとを含み、
前記半導体パッケージは、
インターポーザと、前記インターポーザの第１面に搭載された半導体素子と、前記インターポーザの第２面に形成されたバンプと、前記インターポーザの前記第２面に搭載されたチップ部品と、
を備え、
前記インターポーザはシリコンインターポーザであり、
前記半導体素子は前記インターポーザの第１面にフリップチップ実装され、
前記チップ部品は、シリコン基板上に薄膜プロセスで素子が形成され、単一面にパッドが形成される薄膜受動素子であり、
前記チップ部品の前記パッドは、前記インターポーザの第２面に形成されたランドに導電性接合材を介して接続され、
前記チップ部品と前記プリント配線板との間で、前記プリント配線板に実装される表面実装部品を備える、
ことを特徴とする。

【0024】

上記構成により、インターポーザとチップ部品との間の接合信頼性を確保でき、且つ小型・高密度で電気的特性に優れた回路が構成される。

【発明の効果】

【0025】

本発明によれば、半導体パッケージのインターポーザとチップ部品との間の接合信頼性を確保し、小型・高密度で電気的特性に優れた半導体パッケージおよび半導体パッケージの実装構造が得られる。

【図面の簡単な説明】

【0026】

【図1】図１は第１の実施形態に係る半導体パッケージ１０１およびその実装構造２０１を示す断面図である。

【図2】図２は、インターポーザ１に対するチップ部品１０の搭載部の構造を示す断面図である。

【図3】図３はインターポーザ１の第２面の平面図である。

【図4】図４はチップ部品１０のパッド形成面側の外観斜視図である。

【図5】図５はチップ部品１０のパッド形成面側の平面図である。

【図6】図６は図５に示すＡ−Ａ部分の断面図である。

【図7】図７は第２の実施形態に係る半導体パッケージの実装構造２０２を示す断面図である。

【図8】図８は第２の実施形態に係る半導体パッケージの実装構造の主要部の断面図である。

【図9】図９（Ａ）（Ｂ）は第３の実施形態に係る半導体パッケージの実装構造を示す図である。

【図10】図１０（Ａ）（Ｂ）（Ｃ）は第３の実施形態に係る半導体パッケージが備えるチップ部品の構成を示す図である。

【図11】図１１（Ａ）（Ｂ）は第４の実施形態に係る半導体パッケージの実装構造を示す図である。

【図12】図１２（Ａ）（Ｂ）は比較例に係る半導体パッケージの実装構造を示す図である。

【図13】図１３は、半導体パッケージおよびバイパスコンデンサの従来の実装構造の幾つかの例を示す断面図である。

【発明を実施するための形態】

【0027】

《第１の実施形態》
図１は第１の実施形態に係る半導体パッケージ１０１およびその実装構造２０１を示す断面図である。

【0028】

半導体パッケージ１０１は、インターポーザ１と、インターポーザ１の第１面（図１に示す向きで上面）に搭載された半導体素子２と、インターポーザ１の第２面に形成されたバンプ３と、インターポーザ１の第２面に搭載されたチップ部品１０と、を備える。

【0029】

インターポーザ１はシリコン製のインターポーザである。例えばSi単結晶体またはSiガラスで構成されている。このインターポーザ１の第１面には半導体素子２を実装するためのランドが形成される。

【0030】

半導体素子２はウエハーから切り分けられたダイである。この半導体素子２はインターポーザ１の第１面に例えばフリップチップ実装される。また、半導体素子２はインターポーザ１の第１面を覆う封止樹脂４で封止される。封止樹脂４は例えばエポキシ樹脂である。

【0031】

インターポーザ１の第２面には、はんだボールを設けるための複数のランドが形成され、これらランドにはんだボールがはんだボールマウンタにより実装されることで、バンプ３が形成される。また、インターポーザ１の第２面には、チップ部品１０を搭載するためのランドが形成され、これらランドにチップ部品１０が搭載される。

【0032】

半導体パッケージ１０１は、そのバンプ３がプリント配線板６上のランド７に接合されることで実装される。

【0033】

図２は、インターポーザ１に対するチップ部品１０の搭載部の構造を示す断面図である。チップ部品１０は表面実装可能に構成された薄膜受動素子である。本実施形態では薄膜キャパシタであり、バイパスコンデンサ（デカップリングコンデンサ）として使用される。チップ部品１０はシリコン基板上に薄膜プロセスでキャパシタが形成され、単一面（実装面）の外径寸法内にパッド４３，４４が形成される。チップ部品１０のパッド４３，４４は、はんだ等の導電性接合材９を介して、インターポーザ１の第２面に形成されるランド５３，５４に接続される。

【0034】

図１に表れる半導体素子２は例えばCPU（Central Processing Unit）やAPU（Application Processing Unit）等のプロセッサユニットである。インターポーザ１は、半導体素子２とチップ部品１０とを直接的に導通させるスルーホール８を備える。つまり、本実施形態では、半導体素子２側の端子とチップ部品１０側の端子が、引回し用の面内パターンを介さずに、接続されている。このスルーホール８は、例えば反応性イオンエッチング（RIE）（特に深掘りRIE）で貫通孔を形成し、その内面にCuスパッタリングおよびCuめっきすることにより形成される。

【0035】

上記導電性接合材９をはんだで構成する場合は、インターポーザ１の第２面に形成されるランド５３，５４等は、Ti/Cu/Tiの配線層の表面にNiめっき膜、Auめっき膜を順次設けた構成であり、インターポーザ１のランド５３，５４またはチップ部品１０のパッド４３，４４にはんだボールを搭載し、リフロー工程によりはんだ付けする。また、導電性接合材９をAuバンプで構成する場合も、インターポーザ１の第２面に形成されるランド５３，５４等は、Ti/Cu/Tiの配線層の表面にNiめっき膜、Auめっき膜を順次設けた構成（ただしAuめっき膜は上記のめっき膜より厚い）であり、インターポーザ１に対してチップ部品１０を超音波接合法によりAu-Au接合する。チップ部品１０は、ランド５３等を介さず、スルーホール８の端面に直接的に接続してもよい。

【0036】

上記構成により、半導体素子２からチップ部品（バイパスコンデンサ）１０までの電流経路長が短いので、ESLが小さく、ノイズ低減効果が高い。また、比較的低容量のコンデンサでよく、コンデンサ単体でのESLがそれほど小さくなくてよい。

【0037】

上記チップ部品１０を備えることにより、ドッグボーン型の端子構造を持つMLCCを用いる場合に比べて、隣接するバンプ（はんだボール）３とのギャップを小さくできるので、高密度にバンプ（はんだボール）を配置したパッケージに適合する。また、チップ部品１０のパッド４３，４４はインターポーザ１に対向する面にのみ形成されるので、半導体パッケージ１０１の実装先であるプリント配線板６の配線とチップ部品１０との間でショートのリスクは無い。また、MLCCに比べて、チップ部品１０は素体がシリコン基板であるので、素体の誘電率は低く（比誘電率10〜11程度）、プリント配線板６の配線とチップ部品１０との間に生じる浮遊容量は小さい。

【0038】

図３はインターポーザ１の第２面の平面図である。インターポーザ１の第２面にはバンプ３が格子状に配列形成される。また、インターポーザ１の第２面には、バンプ３の配列範囲内の一部（バンプ３の一部を取り除いたような領域）にチップ部品搭載用のランド５３，５４が配置される。このランド５３，５４にチップ部品１０のパッド４３，４４が導電性接合材９を介して接続される。この構成により、半導体パッケージ１０１の（インターポーザ１の）バンプの格子状配列を乱すことなく、および実装先であるプリント配線板のパッドの格子状配列を乱すこともなく、チップ部品１０を配置できる。そして半導体パッケージ１０１は通常のBGA型の半導体パッケージとして扱うことができる。

【0039】

次に、上記チップ部品１０の構成について図４〜６を参照して説明する。

【0040】

図４はチップ部品１０のパッド形成面側の外観斜視図である。チップ部品１０は、単一面（図４に示す向きで上面）に入出力用のパッド４３，４４が形成される。つまり、このチップ部品はLGA型の端子電極を持った表面実装部品である。

【0041】

図５はチップ部品１０のパッド形成面側の平面図である。図６は図５に示すＡ−Ａ部分の断面図である。

【0042】

チップ部品１０は、薄膜キャパシタ素子であり、基板１１と、密着層１３と、容量部２０と、保護層３０と、を備える。

【0043】

基板１１の材質として例えばＳｉ単結晶基板が挙げられる。基板１１の表面には酸化物層１２が形成されることが好ましい。酸化物層１２は基板１１と密着層１３の相互拡散を防ぐ目的で設けられる。酸化物層１２は、例えば基板１１を熱処理することによって形成される。

【0044】

密着層１３は基板１１の一方の主面の上に形成される。密着層１３は、基板１１の酸化物層１２と下部電極層２１との密着性を確保する。

【0045】

容量部２０は下部電極層２１、誘電体層２２、上部電極層２３を有する。下部電極層２１は密着層１３上に形成される。誘電体層２２は下部電極層２１上に形成される。また、上部電極層２３は誘電体層２２上に形成される。

【0046】

下部電極層２１および上部電極層２３には、導電性を有する金属材料が用いられる。具体的には、導電性が良好で耐酸化性に優れた高融点の貴金属（例えば、ＡｕやＰｔ）が好ましい。

【0047】

誘電体層２２には、誘電体材料が用いられる。誘電体材料の例としては、(Ba,Sr)TiO₃，SrTiO₃，BaTiO₃やPb(Zr,Ti)O₃，SrBi₄Ti₄O₁₅等のビスマス層状化合物が挙げられる。

【0048】

また、上部電極層２３の上には、無機絶縁層２４が設けられる。無機絶縁層２４は、上部電極層２３と保護層３０との密着性を向上させるために設けられる。

【0049】

保護層３０は、容量部２０と無機絶縁層２４を被覆するように形成される。保護層３０は、容量部２０への水分の浸入を防ぐために形成される。保護層３０は、無機保護層３１と有機保護層３３とを有する。無機保護層３１の材質の例としてSiNx，SiO₂，Al₂O₃，TiO₂が挙げられる。また、有機保護層３３の材質の例としてポリイミド樹脂やエポキシ樹脂が挙げられる。

【0050】

本実施形態では、密着層１３の端部が無機保護層３１から露出する。すなわち、無機保護層３１と基板１１との間に密着層１３が介在するため、密着層１３は無機保護層３１と基板１１との剥離を防ぐ。

【0051】

パッド４３は、引出電極４１を介して下部電極層２１と電気的に接続される。引出電極４１は、誘電体層２２、無機保護層３１および有機保護層３３を貫通して形成される。引出電極４１は有機保護層３３の上部に延伸される。また、パッド４４は、引出電極４２を介して上部電極層２３と電気的に接続される。引出電極４２は、無機絶縁層２４、無機保護層３１および有機保護層３３を貫通して形成される。また、引出電極４２は有機保護層３３の上部に延伸される。

【0052】

パッド４３，４４は、例えば下層Niと上層Auの二層構造で構成される。また、引出電極４１，４２は、例えば下層Tiと上層Cuの二層構造で構成される。

【0053】

本実施形態では、金属膜４５が保護層３０の端部の少なくとも一部に形成される。金属膜４５は密着層１３と接触することが好ましい。すなわち、密着層１３は金属膜４５と接触する位置まで延伸する。この金属膜４５の存在により、保護層３０と基板１１との間の欠陥への水分の浸入が防止される。

【0054】

また、金属膜４５は、無機保護層３１と有機保護層３３との界面の外周部を被覆するように形成されることが好ましい。これにより、無機保護層３１と有機保護層３３との界面への外周部からの水分の浸入が防止される。

【0055】

金属膜４５は、例えば下層Tiと上層Cuの二層構造で構成される。

【0056】

有機絶縁層３４は、無機保護層３１および有機保護層３３と、引出電極４１，４２と、金属膜４５と、を被覆するように形成される。そして、パッド４３，４４がチップ部品１０の表面に露出するように形成される。有機絶縁層３４の材質は例えばポリイミド樹脂やエポキシ樹脂である。

【0057】

このように、チップ部品１０のパッド４３，４４の形成面に、樹脂層である有機絶縁層３４を有する。これにより、チップ部品１０のパッド４３，４４の形成面の緩衝性や弾性が高いので、半導体パッケージが撓んでも、チップ部品の接合部に加わる応力を抑制できる。特に、半導体素子２はインターポーザ１の第１面を覆う封止樹脂４で封止される場合に、インターポーザ１を構成するシリコン基板と封止樹脂であるエポキシ樹脂との線膨張率は一般に大きく異なるので、半導体パッケージ１０１は撓み易い。しかし、チップ部品１０のパッド形成面の緩衝性や弾性が高いので、チップ部品１０の接合部の安定性は保たれる。

【0058】

本実施形態では、チップ部品１０を薄膜プロセスにより形成しているので、チップ部品１０を低背化することができ、チップ部品をインターポーザ１とプリント配線板６との間のわずかなスペースに配置するのに好適である。つまり、チップ部品１０の実装後の高さ（たとえば３０〜９０μｍ）をバンプ３の高さ寸法（たとえば１００μｍ）以下にすることができる。

【0059】

また、チップ部品１０はインターポーザ１と同様、シリコン基板を使用しているため、両者の線膨張係数が実質的に一致し、よって、熱サイクルに対してチップ部品１０とインターポーザ１の膨張・収縮挙動が一致するので、実装信頼性が高い。

【0060】

更に、チップ部品１０は単一面にパッドが形成された端子構造を有しているので、チップ部品１０の側面に電極は無く、また、薄膜プロセスで形成される部品であるので、チップ部品１０の外形寸法はインターポーザ１のバンプの配列寸法精度を下回ることはなく、バンプの抜き個数（格子状配列されるバンプの一部を取り除いた配置パターンの、その取り除くバンプの数）を減らすことができる。

【0061】

《第２の実施形態》
図７は第２の実施形態に係る半導体パッケージの実装構造２０２を示す断面図である。図８は第２の実施形態に係る半導体パッケージの実装構造の主要部の断面図である。図８に示す部分は第１の実施形態で示される図２に対応する部分である。

【0062】

第１の実施形態で示される半導体パッケージの実装構造と異なり、第２の実施形態の半導体パッケージの実装構造は、チップ部品１０とプリント配線板６との間で、プリント配線板６に表面実装部品６０が実装される。

【0063】

この表面実装部品６０は、図８に表れるように、ドッグボーン型の端子構造を持つ積層型セラミックコンデンサ（MLCC）である。この表面実装部品６０もバイパスコンデンサとして使用される。この表面実装部品６０はチップ部品１０に比べてESLは大きいが、高容量のキャパシタである。また、半導体素子２と表面実装部品６０との間の経路長は比較的長いので、その経路を含めたESLは大きい。しかし、表面実装部品６０は比較的高容量のキャパシタであるので、表面実装部品６０は低周波数のノイズを効果的に抑制するバイパスコンデンサとして作用する。一方、チップ部品１０は比較的低容量のキャパシタであっても、ESLが小さいので、高周波数のノイズを効果的に抑制するバイパスコンデンサとして作用する。この表面実装部品として、チップ部品１０と同様に、薄膜キャパシタ素子を利用してもよい。

【0064】

チップ部品１０は、そのプリント配線板６側の表面が絶縁体であるので、このチップ部品１０と表面実装部品６０の間隙が非常に狭くても、電気的には問題がない。また、チップ部品１０および表面実装部品６０を破損しない程度に当接しても短絡することはない。

【0065】

《第３の実施形態》
第３の実施形態では、特にチップ部品の構成および、そのチップ部品のインターポーザへの搭載構造について示す。

【0066】

図９（Ａ）は、本実施形態に係る半導体パッケージ１０３のインターポーザ１の第２面の平面図である。図９（Ｂ）は図９（Ａ）におけるＡ−Ａ部分の断面図である。

【0067】

インターポーザ１の第２面にはバンプ３が格子状に配列形成される。また、インターポーザ１の第２面には、バンプ３の配列範囲内の一部（バンプ３の一部を取り除いたような領域）にチップ部品１０搭載用のランド５３，５４が配置される。このランド５３，５４にチップ部品１０のパッド４３，４４が導電性接合材９を介して接続される。

【0068】

チップ部品１０は、平面視で四角形の外形を有し、この四角形の４辺がバンプ３の配列方向に対して斜めになる向きに搭載される。その他の構成は第１の実施形態で示したとおりである。

【0069】

図１０（Ａ）はチップ部品１０の斜視図であり、図１０（Ｂ）はチップ部品１０の平面図である。また、図１０（Ｃ）はチップ部品１０を切り出す前のウエハーの平面図である。

【0070】

チップ部品１０は、シリコン基板（ウエハー）から切り出されたものである。すなわち、シリコン基板１０Ｗに、薄膜キャパシタ等の複数のチップ部品用の回路が薄膜プロセスで形成され、最終的にダイシングにより複数のチップ部品１０に分離される。

【0071】

チップ部品１０は、平面視で四角形の外形を有し、チップ部品１０のパッド４３，４４は平面視で外形の角部に配置されている。

【0072】

図９において縦横に引いた複数の破線は、インターポーザのバンプ３の配列方向を示している。図９に表れるように、チップ部品１０は、平面視で四角形の外形を有し、この四角形の４辺がバンプ３の配列方向に対して斜めになる向きに搭載される。また、チップ部品１０のパッド４３，４４は平面視で外形の角部に配置されている。さらに、チップ部品１０のパッド４３，４４は平面視で矩形であり、この矩形の各辺がバンプ３の配列方向に沿う向きに形成されている。

【0073】

なお、チップ部品１０は薄膜キャパシタ等の受動素子に限らず、トランジスタ等の能動素子や、それらを含む集積回路であっても同様に適用できる。

【0074】

本実施形態によれば、半導体パッケージ１０３の（インターポーザ１の）バンプの格子状配列を乱すことなく、および実装先であるプリント配線板のパッドの格子状配列を乱すこともなく、チップ部品１０を配置できる。そして半導体パッケージ１０３は通常のBGA型の半導体パッケージとして扱うことができる。特に、チップ部品１０は、平面視で四角形の外形を有し、この四角形の４辺がバンプ３の配列方向に対して斜めになる向きに搭載されるので、インターポーザ１に配列されるバンプの数を大きく減らすことなく、チップ部品付きの半導体パッケージを構成できる。

【0075】

ここで、比較例に係る半導体パッケージの実装構造を図１２（Ａ）（Ｂ）に示す。図１２（Ａ）はインターポーザ１の第２面の平面図である。図１２（Ｂ）は図１２（Ａ）におけるＡ−Ａ部分の断面図である。

【0076】

この比較例では、両端の５面にそれぞれ電極が形成された、いわゆるドッグボーン型の端子構造を有するチップ部品９０が搭載される。チップ部品の平面積は、図９に示したチップ部員１０の平面積と同じである。図１２（Ａ）（Ｂ）に示す比較例では、６個分のバンプを取り除いて、その領域にチップ部品の搭載用のランド等を形成する必要がある。

【0077】

これに対し、図９（Ａ）（Ｂ）に示した本実施形態の半導体パッケージ１０３では、インターポーザ１０の５個分のバンプを取り除いたような領域を設けるだけでよい。これにより、インターポーザに形成されるバンプの数を大きく減らすことなく、チップ部品付きの半導体パッケージを構成できる。

【0078】

また、本実施形態では、チップ部品１０のパッド４３，４４は平面視で矩形であり、この矩形の各辺がバンプ３の配列方向に沿う向きに形成されている。これにより、インターポーザ１の複数のランドのうち、チップ部品１０のパッド４３，４４が接続されるランド５３，５４と、バンプが設けられるランドとの間隔を確保しやすく、且つチップ部品１０のパッド４３，４４が接続されるランド５３，５４の面積を確保しやすい。

【0079】

また、本実施形態では、チップ部品１０のパッド４３，４４は平面視で外形の角部に配置されている。これにより、チップ部品１０の外形サイズが小さくても、パッド４３−４４間の距離を確保でき、インターポーザ１への搭載が容易である。

【0080】

なお、チップ部品１０のパッドは２つである場合には、図９（Ａ）（Ｂ）に示すように、対向する角部にそれぞれ配置されることが好ましい。しかし、チップ部品１０のパッドは３つ以上であってもよい。

【0081】

《第４の実施形態》
図１１（Ａ）（Ｂ）は第４の実施形態に係る半導体パッケージ１０４の実装構造を示す図である。チップ部品１０の形状が第３の実施形態と異なる。本実施形態では、チップ部品１０の平面形状は菱形である。チップ部品は、半導体基板から切り出す際の面積効率を考慮すると、基本的に四角形であることが好ましいが、矩形であることに限らない。本実施形態のように、チップ部品の平面形状は菱形や平行四辺形であってもよい。本発明においてはチップ部品は薄膜素子であり、特に薄膜素子をウエハーから切り出す方法で形成する場合には、矩形に限らず様々な形状とすることができる。そのため、搭載するインターポーザのパッド配置等を考慮して、適切な形状を選択することができる。

【0082】

なお、図１、図７では、インターポーザ１に１つの半導体素子２が搭載された例を示したが、インターポーザ１上に複数の半導体素子が搭載されてもよい。

【0083】

また、以上に示した実施形態ではチップ部品１０は薄膜キャパシタであったが、シリコン基板上に薄膜プロセスで素子が形成され、単一面にパッドが形成される薄膜受動素子であれば同様に適用できる。例えば、薄膜インダクタや薄膜抵抗素子でも同様に適用できる。

【0084】

最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能であることは明らかである。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0085】

１…インターポーザ
２…半導体素子
３…バンプ
４…封止樹脂
５…バイパスコンデンサ
６…プリント配線板
７…ランド
８…スルーホール
９…導電性接合材
１０…チップ部品
１１…基板
１２…酸化物層
１３…密着層
２０…容量部
２１…下部電極層
２２…誘電体層
２３…上部電極層
２４…無機絶縁層
３０…保護層
３１…無機保護層
３３…有機保護層
３４…有機絶縁層
４１，４２…引出電極
４３，４４…パッド
４５…金属膜
５３，５４…ランド
６０…表面実装部品
１０１，１０３，１０４…半導体パッケージ
２０１，２０２…半導体パッケージの実装構造

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】