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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5997234
(24)【登録日】2016年9月2日
(45)【発行日】2016年9月28日
(54)【発明の名称】半導体装置、電界効果トランジスタおよび電子装置
(51)【国際特許分類】
H01L 29/12 20060101AFI20160915BHJP
H01L 29/78 20060101ALI20160915BHJP
【ＦＩ】
H01L29/78 652T
H01L29/78 652E
H01L29/78 653A
H01L29/78 652B
H01L29/78 652L
H01L29/78 652J
【請求項の数】10
【全頁数】23
(21)【出願番号】特願2014-228155(P2014-228155)
(22)【出願日】2014年11月10日
(62)【分割の表示】特願2011-532927(P2011-532927)の分割
【原出願日】2010年6月16日
(65)【公開番号】特開2015-65453(P2015-65453A)
(43)【公開日】2015年4月9日
【審査請求日】2014年11月10日
(31)【優先権主張番号】特願2009-218295(P2009-218295)
(32)【優先日】2009年9月22日
(33)【優先権主張国】JP
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100110928
【弁理士】
【氏名又は名称】速水 進治
(74)【代理人】
【識別番号】100127236
【弁理士】
【氏名又は名称】天城 聡
(72)【発明者】
【氏名】岡本 康宏
(72)【発明者】
【氏名】大田 一樹
(72)【発明者】
【氏名】井上 隆
(72)【発明者】
【氏名】宮本 広信
(72)【発明者】
【氏名】中山 達峰
(72)【発明者】
【氏名】安藤 裕二
【審査官】
早川 朋一
(56)【参考文献】
【文献】
特開２００３−１６３３５４（ＪＰ，Ａ）
【文献】
国際公開第２００８／０２３７３７（ＷＯ，Ａ１）
【文献】
国際公開第２００９／１１９４７９（ＷＯ，Ａ１）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７３９
(57)【特許請求の範囲】
【請求項1】
ドレイン領域として用いられる第１ｎ型半導体層と、
前記第１ｎ型半導体層上に積層され、チャネル領域として用いられるｐ型半導体層と、
前記ｐ型半導体層上に積層され、ソース領域として用いられる第２ｎ型半導体層と、
前記第２ｎ型半導体層上面から前記ｐ型半導体層を介して前記第１ｎ型半導体層上部まで貫通する開口部と、
前記開口部内の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記開口部を埋め込むように形成されたゲート電極と、
前記第１ｎ型半導体層がＡｌｘＧａ１−ｘＮ（但し、ｘは、０≦ｘ≦１）で表される組成を有し、
前記ｐ型半導体層がＩｎｙＧａ１−ｙＮ（但し、ｙは、０＜ｙ≦１）で表される組成を有し、
前記第２ｎ型半導体層がＡｌｚＧａ１−ｚＮ（但し、ｚは、０≦ｚ≦１）で表される組成を有し、
前記ゲート電極が金属であり、
前記ｐ型半導体層のＩｎ組成比ｙが０．０２２より大きい半導体装置。
前記第１ｎ型半導体層上に積層され、チャネル領域として用いられるｐ型半導体層と、
前記ｐ型半導体層上に積層され、ソース領域として用いられる第２ｎ型半導体層と、
前記第２ｎ型半導体層上面から前記ｐ型半導体層を介して前記第１ｎ型半導体層上部まで貫通する開口部と、
前記開口部内の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記開口部を埋め込むように形成されたゲート電極と、
前記第１ｎ型半導体層がＡｌｘＧａ１−ｘＮ（但し、ｘは、０≦ｘ≦１）で表される組成を有し、
前記ｐ型半導体層がＩｎｙＧａ１−ｙＮ（但し、ｙは、０＜ｙ≦１）で表される組成を有し、
前記第２ｎ型半導体層がＡｌｚＧａ１−ｚＮ（但し、ｚは、０≦ｚ≦１）で表される組成を有し、
前記ゲート電極が金属であり、
前記ｐ型半導体層のＩｎ組成比ｙが０．０２２より大きい半導体装置。
【請求項2】
ソース電極が前記第２ｎ型半導体層上に形成され、
オーミック接合されていることを特徴とする請求項１に記載の半導体装置。
オーミック接合されていることを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記ソース電極と前記ゲート電極の間に、前記ゲート絶縁膜の一部が配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項4】
前記第１ｎ型半導体層の下にｎ型基板が形成され、
前記ｎ型基板の下にドレイン電極を形成され、
オーミック接合されていることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
前記ｎ型基板の下にドレイン電極を形成され、
オーミック接合されていることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項5】
前記ｐ型半導体層は、前記第２ｎ型半導体層側に負の分極電荷を有する請求項１〜４のいずれか一項に記載の半導体装置。
【請求項6】
前記第１ｎ型半導体層と前記ｐ型半導体層とが異なる組成を有する請求項１〜５のいずれか一項に記載の半導体装置。
【請求項7】
前記第１ｎ型半導体層、前記ｐ型半導体層および前記第２ｎ型半導体層が、III−Ｖ族窒化物半導体から形成されている請求項１〜６のいずれか一項に記載の半導体装置。
【請求項8】
前記ゲート電極は、ＮｉおよびＡｕの金属で形成されていることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【請求項9】
電界効果トランジスタである請求項１〜８のいずれか一項に記載の半導体装置。
【請求項10】
請求項１〜９のいずれか一項に記載の半導体装置を含む電子装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、電界効果トランジスタおよび電子装置に関する。
【背景技術】
【0002】
半導体装置の中でも、電界効果トランジスタ（ＦＥＴ）は、各種電子装置等に広く用いられている。
【0003】
図１１Ａに、電界効果トランジスタの構造の一例を示す。同図は、非特許文献１に記載されている縦型ＧａＮ電界効果トランジスタ（以下、縦型ＧａＮ ＦＥＴと表記する）の半導体構造を模式的に示した断面図である。図示の通り、この縦型ＧａＮ ＦＥＴは、サファイア基板１１０の上面にｉ型ＧａＮ層１０１'が積層され、さらにその上面に、高濃度ｎ型ＧａＮ層１０７が積層されている。高濃度ｎ型ＧａＮ層１０７の上面の一部には、ｎ型ＧａＮ層１０２、ｐ型ＧａＮ層１０３、およびｎ型ＧａＮ層１０４が、前記順序で積層されている。高濃度ｎ型ＧａＮ層１０７の上面の他の部分の一部には、ドレイン電極１１３がオーミック接合されている。ｎ型ＧａＮ層１０４の上面には、ソース電極１１１がオーミック接合されている。高濃度ｎ型ＧａＮ層１０７上面、ｎ型ＧａＮ層１０２側面、ｐ型ＧａＮ層１０３側面、ｎ型ＧａＮ層１０４上面および側面において、ソース電極１１１およびドレイン電極１１３の接合部位以外には、ゲート絶縁膜１２１が積層されている。ｎ型ＧａＮ層１０２の上部、ｐ型ＧａＮ層１０３、およびｎ型ＧａＮ層１０４は、それらの一部が除去されて開口埋め込み部が形成されている。ゲート電極１１２は、ゲート絶縁膜１２１を介して、前記開口埋め込み部を埋め込むように形成され、ｎ型ＧａＮ層１０２、ｐ型ＧａＮ層１０３、およびｎ型ＧａＮ層１０４に接合している。この縦型ＧａＮ ＦＥＴは、ゲート電極１１２に印加する電圧を変えることで、ｐ型ＧａＮ層１０３とゲート絶縁膜１２１との界面に蓄積される電子濃度を調節可能である。これにより、ソース電極１１１とドレイン電極１１３との間を流れる電流を制御し、縦型ＦＥＴ動作を行うことができる。
【0004】
また、電界効果トランジスタについては、非特許文献１以外にも多数の文献が知られている。特に、窒化物半導体を用いた電界効果トランジスタについては、素子特性向上等の観点から、種々の研究がなされている。例えば、特許文献１によれば、「窒化物化合物半導体を用いた電界効果トランジスタにおいて、チップ面積が小さく高耐圧動作が可能とする。」と記載されている（同文献要約書の「課題」の項）。特許文献２によれば、「電流をＳｉＣ基板および各窒化物半導体層に通過させて動作させる電子デバイス（パワーエレクトロニクス用素子）において、低抵抗なバッファ層を実現する」と記載されている（同文献要約書の「課題」の項）。特許文献３によれば、「素子の抵抗が小さく、動作電圧の高い窒化物半導体を提供する。」と記載されている（同文献要約書の「課題」の項）。特許文献４によれば、「半導体層の積層により生ずる分極を低減し、キャリアが円滑に移動できるメサ部を有し、電気抵抗の低い半導体素子を提供する」と記載されている（同文献要約書の「課題」の項）。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２００７−１４２２４３号公報
【特許文献2】特開２００７−１３４５１７号公報
【特許文献3】特開２００７−５９７１９号公報
【特許文献4】特開２００６−３２４２７９号公報
【非特許文献】
【0006】
【非特許文献1】Ｈ． Ｏｔａｋｅ ｅｔ ａｌ． Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ， Ｖｏｌ．４６， Ｎｏ．２５， ２００７， ｐｐ． Ｌ５９９−Ｌ６０１
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明者らは、電界効果トランジスタ等の半導体装置におけるパンチスルー現象を抑制することに着目し、鋭意検討を重ねた。パンチスルー現象とは、ゲート電極を有する半導体装置において、ゲート電極で制御できない基板電流が大量に流れてしまう現象をいう。以下、これについて、理論式を用いて説明する。
【0008】
図１１Ｂは、縦型ＧａＮ ＦＥＴの構造の一例であり、図１２は、図１１Ｂに示す縦型ＧａＮ ＦＥＴのバンドエネルギー分布の模式図である。図１１Ｂに示す通り、この縦型ＧａＮ ＦＥＴは、高濃度ｎ型ＧａＮ基板１０１の上面に、ｎ型ＧａＮ層１０２、ｐ型ＧａＮ層１０３、およびｎ型ＧａＮ層１０４が、前記順序で積層されている。高濃度ｎ型ＧａＮ基板１０１の下面には、ドレイン電極１１３がオーミック接合されている。ｎ型ＧａＮ層１０４の上面には、ソース電極１１１がオーミック接合されている。ｎ型ＧａＮ層１０２側面、ｐ型ＧａＮ層１０３側面、ｎ型ＧａＮ層１０４上面および側面において、ソース電極１１１の接合部位以外には、ゲート絶縁膜１２１が積層されている。ｎ型ＧａＮ層１０２の上部、ｐ型ＧａＮ層１０３、およびｎ型ＧａＮ層１０４は、それらの一部が除去されている。前記除去部分には、ｎ型ＧａＮ層１０２の上面、ｐ型ＧａＮ層１０３の側面、およびｎ型ＧａＮ層１０４の側面を覆うようにゲート絶縁膜１２１が形成されている。ゲート電極１１２は、ゲート絶縁膜１２１を介して、ｎ型ＧａＮ層１０２、ｐ型ＧａＮ層１０３、およびｎ型ＧａＮ層１０４に接合している。この縦型ＧａＮ ＦＥＴは、ゲート電極１１２に印加する電圧を変えることで、ｐ型ＧａＮ層１０３とゲート絶縁膜１２１との界面に蓄積される電子濃度を調節可能である。これにより、ソース電極１１１とドレイン電極１１３との間を流れる電流を制御し、縦型ＦＥＴ動作を行うことができる。
【0009】
図１２に示すＡ−Ｂ間の線は、図１１Ｂに示すＡ−Ｂ間の線すなわちソース電極とドレイン電極の間の半導体層のバンドエネルギー分布に相当する。図１２は、前記半導体層のうち、ｎ型ＧａＮ層１０２からｎ型ＧａＮ層１０４までのバンドエネルギー分布を表す。また、図１２に示すＶｄｓ（Ｖ）は、ドレイン電圧を示す。以下において、ｐ型ＧａＮ層１０３の厚さをＬｃｈ（ｃｍ）、不純物濃度をＮａ（ｃｍ−３）と表す。また、ｎ型ＧａＮ層１０２の厚さをＬｄｒ（ｃｍ）、不純物濃度をＮｄ１（ｃｍ−３）と表す。また、これらの半導体層のｐｎ接合面からの空乏層の広がり（空乏層幅）を、それぞれｘｐ１（ｃｍ）、ｘｎ１（ｃｍ）と表す。また、ｐ型ＧａＮ層１０３とｎ型ＧａＮ層１０４のｐｎ接合面からの空乏層幅を、それぞれｘｐ２（ｃｍ）、ｘｎ２（ｃｍ）と表し、ｎ型ＧａＮ層１０４の不純物濃度をＮｄ２（ｃｍ−３）と表す。これら空乏層幅と不純物濃度との間には、下記数式（１）および（１Ｂ）の関係が成り立つ。
【0010】
ｘｐ１×Ｎａ＝ｘｎ１×Ｎｄ１・・・（１）ｘｐ２×Ｎａ＝ｘｎ２×Ｎｄ２・・・（１Ｂ）
【0011】
図１１Ｂに示す縦型ＧａＮ ＦＥＴの耐圧ＶＢ（Ｖ）は、ｎ型ＧａＮ層１０２の厚さにより設計することができる。すなわち、ＧａＮの破壊電界をＥｃｒｉｔ（Ｖ／ｃｍ）とすると、ｎ型ＧａＮ層１０２が完全に空乏化する条件において、以下の数式（２）が成り立つ。下記数式（２）において、各符号の意味は、Ｖｂｉ：内蔵電位（Ｖ）、ｋ：ボルツマン定数、Ｔ：温度（Ｋ）、ｑ：素電荷（Ｃ）、εｓ：半導体層の誘電率（Ｆ／ｃｍ）である。
【0012】
【数2】
【0013】
また、図１１Ｂに示す縦型ＧａＮ ＦＥＴのオン抵抗ＲＯＮ（Ω）は、近似的に、以下の数式（３）で表すことができる。下記数式（３）において、ｑ：素電荷（Ｃ）、ｎ：キャリア濃度（ｃｍ−３）、μｃｈ：チャネル移動度（ｃｍ２／Ｖ・ｓ）、μｎ：ｎ型ＧａＮ中の移動度（ｃｍ２／Ｖ・ｓ）である。
【0014】
【数3】
【0015】
ｎ型ＧａＮ層１０２が完全に空乏化する電圧条件において、電界強度の最大値がＥｃｒｉｔ（Ｖ／ｃｍ）に達するとした場合に、上述した数式（２）、数式（３）の関係式で算出した耐圧ＶＢ（Ｖ）と、オン抵抗ＲＯＮＡ（ｍΩ・ｃｍ２）との関係を示したのが図１３である。図１３において横軸は、耐圧ＶＢ（Ｖ）を示し、縦軸は、オン抵抗ＲＯＮＡ（ｍΩ・ｃｍ２）を示す。図１３に示すように、耐圧ＶＢ＝１０００（Ｖ）以上の領域では、Ｌｄｒを小さくすることで耐圧ＶＢ（Ｖ）が下がると同時にオン抵抗ＲＯＮＡ（ｍΩ・ｃｍ２）も下がっており、ＧａＮ理論限界に近い相関が認められる。一方、耐圧ＶＢ＝１０００（Ｖ）以下の領域では、Ｌｄｒ（ｃｍ）を小さくすることで耐圧ＶＢ（Ｖ）は下がるが、Ｌｃｈ（ｃｍ）を固定しているため、ｐ型ＧａＮ層１０３の抵抗が支配的となり、オン抵抗ＲＯＮＡ（ｍΩ・ｃｍ２）は一定の値となる。
【0016】
このＶＢ＝１０００（Ｖ）以下の領域でのオン抵抗ＲＯＮＡ（ｍΩ・ｃｍ２）を低減するためには、Ｌｃｈ（ｃｍ）を小さくすることが有効的である。しかし、ｐ型ＧａＮ層１０３中の空乏層がｐ型ＧａＮ層１０３全域に到達すると、パンチスルー現象により空間電荷制限電流が流れ、オフ動作を維持できなくなるため、Ｌｃｈの短縮には限度がある。
【0017】
パンチスルー抑制の条件については、以下の通りである。まず、ｐｎ接合における空乏層の伸びについては、フィジクス・オブ・セミコンダクター・デバイス（Ｓ． Ｍ． Ｓｚｅ， "Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ，" Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ， ２ｎｄ ｅｄｉｔｉｏｎ， １９８１）の２．３節に記載されている。図１１ＢのＦＥＴにおいて、ｐ型ＧａＮ層１０３とｎ型ＧａＮ層１０２のＰｏｉｓｓｏｎ方程式は、下記数式（４）から（７）で表される。
【0018】
【数4】
【0019】
【数5】
【0020】
【数6】
【0021】
【数7】
【0022】
前記数式（４）〜（７）において、ｘは、ＦＥＴの基板平面に垂直方向（縦方向）に軸を取った場合の座標（ｃｍ）を示す。ただし、ｐ型ＧａＮ層１０３とｎ型ＧａＮ層１０２のｐｎ接合界面をｘ＝０、ｐ型層側をｘ＜０、ｎ型層側をｘ＞０とする。また、Ｅ（ｘ）は、座標ｘにおける電界であり、Ｅｎ（ｘ）は、ｘがｎ型ＧａＮ層１０２内に存在する場合の電界を表し、Ｅｐ（ｘ）は、ｘがｐ型ＧａＮ層１０３内に存在する場合の電界を表す。電界の最大値Ｅｍａｘはｘ＝０における電界で与えられ、下記数式（８）の通りとなる。
【0023】
【数8】
【0024】
数式（６）および（７）を積分し、Ｖｐ（−ｘｐ）＝０、Ｖｎ（ｘｎ１） ＝−（Ｖｂｉ＋Ｖｄｓ）とすると、下記数式（９）および（１０）が成り立つ。
【0025】
【数9】
【0026】
【数10】
【0027】
前記数式（９）および（１０）において、ＶｂｉおよびＶｄｓの意味は、Ｖｂｉ：内蔵電位（Ｖ）、Ｖｄｓ：ＦＥＴのドレイン電圧（Ｖ）である。Ｖｐ（０）＝Ｖｎ（０）であるので、数式（９）および（１０）と数式（８）より、ｐ型ＧａＮ層１０３とｎ型ＧａＮ層１０２界面付近のｐ型層中の空乏層幅｜ｘｐ１｜は、下記数式（１１）で表される。
【0028】
【数11】
【0029】
同様に、ｐ型ＧａＮ層１０３とｎ型ＧａＮ層１０４のｐｎ接合面からの空乏層幅｜ｘｐ２｜は、下記数式（１２）で表される。
【0030】
【数12】
【0031】
以上より、ドレイン電圧Ｖｄｓ印加時にパンチスルーが発生しない条件は、下記数式（１３）で表される。
【0032】
【数13】
【0033】
すなわち、図１１Ｂに示す半導体構造でデバイスのオン抵抗ＲＯＮを低減する場合には、ＶＢ＝１０００（Ｖ）以下の低耐圧領域では、パンチスルー現象の発生により、ｐ型ＧａＮ層１０３の薄層化によるオン抵抗低減に限界がある。このようなことから、パンチスルー現象の発生を抑制することが可能な半導体装置の開発が必要である。
【0034】
そこで、本発明は、パンチスルー現象の発生を抑制することが可能な半導体装置の提供を目的とする。
【課題を解決するための手段】
【0035】
前記目的を達成するために、本発明の半導体装置は、基板と、第１のｎ型半導体層と、ｐ型半導体層と、第２のｎ型半導体層と、ドレイン電極と、ソース電極と、ゲート電極と、ゲート絶縁膜とを含み、
前記基板上に、前記第１のｎ型半導体層、前記ｐ型半導体層、および前記第２のｎ型半導体層が、前記順序で積層され、
前記ドレイン電極は、前記第１のｎ型半導体層とオーミック接合され、
前記ソース電極は、前記第２のｎ型半導体層とオーミック接合され、
前記ｐ型半導体層および前記第２のｎ型半導体層の一部に、前記第２のｎ型半導体層上面から前記第１のｎ型半導体層上部まで達する開口埋め込み部または切欠き部が形成され、
前記ゲート絶縁膜が、前記開口埋め込み部または切欠き部を覆うように形成され、
前記ゲート電極は、前記ゲート絶縁膜を介して前記開口埋め込み部または切欠き部を埋め込むように配置されることにより、前記ゲート絶縁膜を介して前記開口埋め込み部内面または前記切欠き部表面における前記第１のｎ型半導体層上面、前記ｐ型半導体層側面および前記第２のｎ型半導体層側面と接合され、
前記ｐ型半導体層は、前記ドレイン電極、前記ソース電極、および前記ゲート電極のいずれにも電圧を印加しない状態で、前記第１のｎ型半導体層側に正の分極電荷を有することを特徴とする。
【0036】
また、本発明の電子装置は、本発明の半導体装置を含むことを特徴とする。
【発明の効果】
【0037】
本発明によれば、パンチスルー現象の発生を抑制することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【0038】
【図1】本発明の一実施形態における半導体装置の構造を示す断面図である。
【図3】Ｉｎ組成比ｘと電荷密度ｎｐの関係を例示するグラフである。
【図4】半導体装置のｐ型層中のホール濃度分布を例示するグラフである。
【図9】本発明の別の実施形態における半導体装置の構造を示す断面図である。
【図11A】本発明と関連する半導体装置の構造を例示する断面図である。
【図11B】本発明と関連する半導体装置の構造を例示する断面図である。
【図12】本発明と関連する半導体装置のバンドエネルギー分布を例示する図である。
【図13】縦型ＧａＮ ＦＥＴの耐圧ＶＢと、オン抵抗ＲＯＮＡとの関係を理論計算による予測を例示する図である。
【発明を実施するための形態】
【0039】
以下、本発明の半導体装置について、具体的な実施形態に基づき、さらに詳しく説明する。ただし、以下の実施形態は例示であって、本発明は、これらの説明により限定されない。例えば、本発明において、前記および下記の各数式は、あくまで理論式であり、実際の本発明の半導体装置において起こる現象は、各数式と完全に一致しない場合がある。また、半導体装置の構造を示す図は、説明の便宜のための例示的な模式図であるため、各部の寸法比、細部の構造等は、実際の半導体装置とは異なる場合がある。本発明において、数値限定により発明を特定する場合は、厳密にその数値でも良いし、約その数値でも良い。
【実施形態１】
【0040】
＜半導体装置の構造＞図１の断面図に、本発明の半導体装置の一実施形態の構造を示す。本実施形態の半導体装置は、縦型ＧａＮ ＦＥＴである。同図は、本実施形態における前記縦型ＧａＮ ＦＥＴの半導体構造を模式的に示したものである。
【0041】
図示の通り、本実施形態の縦型ＧａＮ ＦＥＴは、Ｓｉなどから形成されたｎ型基板１と、ｎ型ＧａＮ層（ｎ型ＧａＮドリフト層）２と、ｐ型ＩｎＧａＮ層（ｐ型ＩｎＧａＮチャネル層）３と、ｎ型ＧａＮ層４（ｎ型ＩｎＧａＮキャップ層）と、ドレイン電極１３と、ソース電極１１と、ゲート電極１２とを含む。ｎ型ＧａＮ層２は、本発明の半導体装置における前記「第１のｎ型半導体層」に相当する。ｐ型ＩｎＧａＮ層３は、本発明の半導体装置における前記「ｐ型半導体層」に相当する。ｎ型ＧａＮ層４は、本発明の半導体装置における前記「第２のｎ型半導体層」に相当する。また、本実施形態の縦型ＧａＮ ＦＥＴは、さらに、ゲート絶縁膜２１を含む。
【0042】
ｎ型基板１の上面には、Ｇａ面成長したｎ型ＧａＮ層２（第１のｎ型半導体層）、ｐ型ＩｎＧａＮ層３（ｐ型半導体層）、ｎ型ＧａＮ層４（第２のｎ型半導体層）が、前記順序で積層されている。ｎ型ＧａＮ層２の上面はｐ型ＩｎＧａＮ層３の下面と接している。ｐ型ＩｎＧａＮ層３の上面はｎ型ＧａＮ層４の下面と接している。ドレイン電極１３は、ｎ型基板１の下面に形成され、ｎ型ＧａＮ層２（第１のｎ型半導体層）とオーミック接合されている。ソース電極１１は、ｎ型ＧａＮ層４（第２のｎ型半導体層）の上面に形成され、ｎ型ＧａＮ層４とオーミック接合されている。ｎ型ＧａＮ層２の上部の一部と、ｐ型ＩｎＧａＮ層３およびｎ型ＧａＮ層４の一部は除去されている。ゲート絶縁膜２１は、前記除去部分を覆うように形成されている。ゲート電極１２は、前記除去部分を埋め込むように配置され、ゲート絶縁膜２１を介して前記除去部分の表面におけるｎ型ＧａＮ層２（第１のｎ型半導体層）上面、ｐ型ＩｎＧａＮ層３（ｐ型半導体層）側面、およびｎ型ＧａＮ層４（第２のｎ型半導体層）側面と接合されている。ｐ型ＩｎＧａＮ層３（ｐ型半導体層）は、ドレイン電極１３、ソース電極１１、およびゲート電極１２のいずれにも電圧を印加しない状態で、ｎ型ＧａＮ層２（第１のｎ型半導体層）側に正の分極電荷を有する。なお、図１において、符号Ａ−Ｂ間の矢印は、ソース電極１１上方からドレイン電極１３下方に向かって、基板１平面に垂直な方向を表す。また、これ以外の矢印は、電流の方向を模式的に例示する矢印である。
【0043】
また、本実施形態の縦型ＧａＮ ＦＥＴでは、図１に示す構造が左右に複数連続している。すなわち、同図では、縦型ＧａＮ ＦＥＴ上部の中央にソース電極１１があり、左右にゲート電極１２があるように図示しているが、左右のゲート絶縁膜２１およびゲート電極１２は、それぞれ連結して一つのゲート絶縁膜およびゲート電極を形成する。すなわち、ｎ型ＧａＮ層２の上部の一部と、ｐ型ＩｎＧａＮ層３およびｎ型ＧａＮ層４の一部が除去されて開口埋め込み部を形成し、ゲート絶縁膜２１は、前記開口埋め込み部を覆うように形成されている。ゲート電極１２は、ゲート絶縁膜２１を介して前記開口埋め込み部を埋め込むように配置されることにより、ゲート絶縁膜２１を介して前記開口埋め込み部内面におけるｎ型ＧａＮ層２（第１のｎ型半導体層）上面、ｐ型ＩｎＧａＮ層３（ｐ型半導体層）側面、およびｎ型ＧａＮ層４（第２のｎ型半導体層）側面と接合されている。すなわち、本実施形態では、ゲート電極１２とソース電極１１とは、縦型ＧａＮ ＦＥＴの上部に平面的に交互に配置されている。
【0044】
なお、本発明において「接合」とは、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でもよい。電極が半導体層と接合している状態とは、例えば、図１で説明したように、ソース電極１１がｎ型ＧａＮ層４と直接接触した状態、ドレイン電極１３がｎ型基板１を介してｎ型ＧａＮ層２とつなぎ合わされた状態、ゲート電極１２が絶縁膜２１を介してｎ型ＧａＮ層２、ｐ型ＩｎＧａＮ層３およびｎ型ＧａＮ層４とつなぎ合わされた状態等がある。
【0045】
また、本発明において、「上に（upper side）」は、特に断らない限り、上面に直接接触している状態（on）に限定されず、間に他の構成要素等が存在し、直接接触していない状態（above）も含む。同様に、「下に（lower s11ide）」は、特に断らない限り、下面に直接接触している状態（on）でも良いし、間に他の構成要素等が存在し、直接接触していない状態（below）でも良い。また、「上面に（on the upper surface）」は、上面に直接接触している状態を指す。同様に、「下面に（on the lower surface）」は、下面に直接接触している状態を指す。「片面側に（at the one side）」は、特に断らない限り、片面側に直接接触している状態でも良いし、間に他の構成要素等が存在し、直接接触していない状態でも良い。「両面側に（at the both side）」も、同様とする。「片面に（on the one side）」は、片面に直接接触している状態を指す。「両面に（on the both side）」も、同様とする。
【0046】
また、本発明において、「組成」とは、半導体層等を構成する元素の原子数の量的関係をいう。「組成比」とは、前記半導体層等を構成する特定の元素の原子数と、他の元素の原子数との相対的な割合をいう。例えば、ＡｌｘＧａ１−ｘＮの組成で表される半導体層において、ｘの数値を「Ａｌ組成比」という。また、本発明において、一つの半導体層と他の半導体層との組成を比較する場合、導電性を発現させるための不純物（ドーパント）は、半導体層を構成する元素として考慮しないものとする。例えば、ｐ型ＧａＮ層とｎ型ＧａＮ層とは、不純物（ドーパント）が異なるが、組成は同一であるものとする。また、例えば、ｎ型ＧａＮ層と、不純物濃度がさらに高いｎ＋ＧａＮ層とがあった場合、それらの組成は同一であるものとする。
【0047】
また、半導体は、結晶状態である場合とアモルファス（非結晶）状態である場合とがある。本発明の半導体装置において、前記第１のｎ型半導体層、前記ｐ型半導体層、前記第２のｎ型半導体層等を構成する各半導体は、特に制限されないが、結晶状態であることが好ましい。また、前記結晶状態は、単結晶状態でも多結晶状態でも良いが、単結晶状態であることがより好ましい。
【0049】
まず、導電性Ｓｉで形成されたｎ型基板１上に、例えば、分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ： ＭＢＥ）成長法により、前記各半導体層を形成する。具体的には、ｎ型基板１側から順に、ｎ型ＧａＮドリフト層２（膜厚１μｍ、ドーピング濃度１×１０１７ｃｍ−３）、ｐ型Ｉｎ０．２Ｇａ０．８Ｎチャネル層３（膜厚０．１μｍ、ドーピング濃度５×１０１７ｃｍ−３）、およびｎ型ＧａＮキャップ層４（膜厚０．１μｍ、ドーピング濃度５×１０１７ｃｍ−３）を、前記順序で積層させる。
【0050】
次に、ｎ型ＧａＮ層４の上面、および、ｎ型基板１の下面に、例えば、Ｔｉ／Ａｌなどの金属を蒸着し、ソース電極１１およびドレイン電極１３を形成する。ソース電極１１およびドレイン電極１３は、形成後、６５０℃でアニールを行うことでオーム性接触（オーミック接合）をとる。
【0051】
さらに、前記層２、３、および４から形成されたエピタキシャル層構造の一部を、ｎ型ＧａＮドリフト層２が露出するまでエッチングにより除去する。この除去部分の表面に、例えば、Ａｌ２Ｏ３をゲート絶縁膜２１として形成した後に、例えば、Ｎｉ／Ａｕなどの金属を蒸着し、ゲート電極１２を形成する。以上のようにして、図１に示す縦型ＧａＮ ＦＥＴを製造することができる。
【0052】
なお、以上の説明は例示であって、図１の縦型ＧａＮ ＦＥＴは、これ以外の製造方法により製造しても良い。本発明の半導体装置の製造方法は特に限定されず、例えば一般的な半導体装置の製造方法等を参考にして任意の製造方法を適用できる。
【0054】
まず、図１に示す本実施形態の縦型ＧａＮ ＦＥＴのバンドエネルギー分布について説明する。図２は、本実施形態の縦型ＧａＮ ＦＥＴのバンドエネルギー分布を例示する模式図である。図２に示すＡ−Ｂ間の線は、図１に示すＡ−Ｂ間の線すなわちソース電極とドレイン電極の間の半導体層のバンドエネルギー分布に相当する。図２は、前記半導体層のうち、ｎ型ＧａＮ層２からｎ型ＧａＮ層４までのバンドエネルギー分布を表す。また、図２に示すＶｄｓは、図１の縦型ＧａＮ ＦＥＴのドレイン電圧（Ｖ）を示し、Ｖｂｉは、図１の縦型ＧａＮ ＦＥＴの内蔵電位（Ｖ）を示す。本実施形態の縦型ＧａＮ ＦＥＴは、ｎ型ＧａＮ層２の上にｐ型ＩｎＧａＮ層３を形成したことにより、ドレイン電極１３、ソース電極１１、およびゲート電極１２のいずれにも電圧を印加しない状態で、ｐ型ＩｎＧａＮ層３の下側界面に正（＋）、上側界面に負（−）の分極電荷が発生する。これにより、図２に示した通り、ｐ型ＩｎＧａＮ層３中の下側（ｎ型ＧａＮ層２側）の空乏層の伸び（広がり）を抑制し、パンチスルー耐性を高めることが出来る。
【0055】
以下、前記分極電荷密度の設計について説明する。まず、アンバシャー（Ｏ． Ａｍｂａｃｈｅｒ）らによる文献ジャーナル・オブ・フィジクス（Ｊｏｕｒｎａｌ ｏｆ Ｐｈｙｓｉｃｓ） 第１４巻第３３９９頁、２００２年（Ｏ． Ａｍｂａｃｈｅｒ， ｅｔ ａｌ．， "Ｐｙｒｏｅｌｅｃｔｒｉｃ ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ａｌ（Ｉｎ）ＧａＮ／ＧａＮ ｈｅｔｅｒｏ− ａｎｄ ｑｕａｎｔｕｍ ｗｅｌｌ ｓｔｒｕｃｔｕｒｅｓ，" Ｊｏｕｒｎａｌ ｏｆ Ｐｈｙｓｉｃｓ： Ｃｏｎｄｅｎｓｅｄ Ｍａｔｔｅｒ， Ｖｏｌ． １４， ｐｐ． ３３９９−３４３４ （２００２）．）によれば、ＩｎｙＧａ１−ｙＮ（但し、ｙは、０＜ｙ≦１）およびＧａＮの自発分極Ｐｓｐ（Ｃ・ｍ−２）およびＧａＮ上のＩｎｙＧａ１−ｙＮに発生するピエゾ分極Ｐｐｚ（Ｃ・ｍ−２）は、下記数式（１４）から（１６）で表される。Ｐｓｐ（ＧａＮ）は、ＧａＮ層の自発分極Ｐｓｐであり、Ｐｓｐ（ＩｎｙＧａ１−ｙＮ）は、ＩｎｙＧａ１−ｙＮ層の自発分極Ｐｓｐである。
【0056】
Ｐｓｐ（ＧａＮ）＝−０．０３１・・・・（１４）
【0057】
Ｐｓｐ（ＩｎｙＧａ１−ｙＮ）＝−０．０４２ｙ−０．０３４（１−ｙ）＋０．０３７ｙ（１−ｙ）・・・・・・・・・・・・・（１５）
【0058】
Ｐｐｚ（ＩｎｙＧａ１−ｙＮ／ＧａＮ）＝０．１４８ｙ−０．０４２４ｙ（１−ｙ）・・・・・・・・・・・・・・（１６）
【0059】
また、この構造において自発分極を起源とする界面電荷Ｐｓｐ（ＩｎｙＧａ１−ｙＮ／ＧａＮ）（Ｃ・ｍ−２）は、数式（１４）および（１５）より、下記数式（１７）の通り導出できる。
【0060】
Ｐｓｐ（ＩｎｙＧａ１−ｙＮ／ＧａＮ）＝Ｐｓｐ（ＩｎｙＧａ１−ｙＮ）−Ｐｓｐ（ＧａＮ）＝−０．００３＋０．０２９ｙ−０．０３７ｙ２・・・・（１７）
【0061】
すなわち、ｐ型ＩｎＧａＮ層３の下側界面に発生する分極電荷σ（Ｃ・ｍ−２）は、数式（１６）と（１７）より、下記数式（１８）の通り導出できる。
【0062】
σ（Ｉｎ１−ｙＧａｙＮ／ＧａＮ）＝Ｐｐｚ（ＩｎｙＧａ１−ｙＮ／ＧａＮ）＋Ｐｓｐ（ＩｎｙＧａ１−ｙＮ／ＧａＮ）＝−０．００３＋０．１３４６ｙ＋０．００５４ｙ２・・・・（１８）
【0063】
なお、前記数式（１８）で表されるＩｎ組成比ｙと電荷密度ｎｐの関係を図３のグラフに示した。すなわち、図３は、本発明の半導体装置におけるピエゾ分極および自発分極による電荷密度設計を例示するグラフである。
【0064】
前記数式（１８）より、ｐ型ＩｎＧａＮ層３の下側界面に正の分極電荷を発生させるためにはｙ＞０．０２２とすれば良い。また、前記数式（１８）によれば、ｐ型ＩｎＧａＮ層３の上側界面には、前記数式（１８）と同じ密度で極性が反対の分極電荷が発生する。ただし、前記数式（１８）は、前述の通り理論式である。したがって、本発明の半導体装置における実際の現象は、前記数式（１８）と完全に一致するとは限らない。本発明の半導体装置において、前記ドレイン電極、前記ソース電極、および前記ゲート電極のいずれにも電圧を印加しない状態で、前記ｐ型半導体層における前記第１のｎ型半導体層側に実際に正の分極電荷を有するのであれば、ｙ＞０．０２２でなくてもよい。
【0065】
本発明の半導体装置において、前記ｐ型半導体層の厚みは特に制限されないが、オン抵抗低減の観点からは薄い方が好ましく、パンチスルー現象の発生を抑制する観点からは、一定以上の厚みであることが好ましい。本発明の半導体装置は、前述の通り、前記ｐ型半導体層が、前記ドレイン電極、前記ソース電極、および前記ゲート電極のいずれにも電圧を印加しない状態で、前記第１のｎ型半導体層側に正の分極電荷を有する。これにより、前記ｐ型半導体層の厚みが薄くてもパンチスルー現象の発生を抑制できるため、オン抵抗低減とパンチスルー現象発生の抑制を両立することが可能である。
【0066】
例えば、図１に示した本実施形態の縦型ＧａＮ ＦＥＴは、ｐ型ＩｎＧａＮ層３に発生する分極電荷でバンドエネルギーが持ち上がり、ドレイン電圧の印加による空乏層の広がりを抑えることができる。このため、例えば、パンチスルー現象の発生を抑制した状態でｐ型ＩｎＧａＮ層３の薄層化を実現することができる。これにより、本実施形態の縦型ＧａＮ ＦＥＴは、例えば、ｐ型ＩｎＧａＮ層３を、本発明と関連する図１１Ａまたは図１１Ｂに示す半導体装置よりも薄くすることができ、オン抵抗低減を実現することができる。また、本実施形態の縦型ＧａＮ ＦＥＴは、ｐ型層にＩｎを添加したｐ型ＩｎＧａＮ層３を用いているため、ｐ型ドーパント（不純物）の高濃度化が可能となり、パンチスルー現象の発生を抑制した状態でｐ型ＩｎＧａＮ層３を薄層化し、オン抵抗低減を実現することができる。
【0067】
また、本発明の半導体装置において、前記ｐ型半導体層の厚みは、パンチスルー現象発生抑制の観点からは、下記数式（Ａ）を満たすことが好ましい。なお、下記数式（Ａ）は、前記数式（１３）と同じである。【数14】
Ｎｄ１：前記第１のｎ型半導体層の不純物濃度（ｃｍ−３）
Ｎｄ２：前記第２のｎ型半導体層の不純物濃度（ｃｍ−３）
Ｎａ ：前記ｐ型半導体層の不純物濃度（ｃｍ−３）
Ｌｃｈ：前記ｐ型半導体層の厚み（ｃｍ）
ｑ：素電荷（電気素量）（Ｃ）
εｓ：前記半導体層の誘電率（Ｆ／ｃｍ）
Ｖｂｉ：内蔵電位（Ｖ）
ＶＢ：前記半導体装置の耐圧（Ｖ）
【0068】
図４に、本実施形態の半導体装置（図１）と、参考例として製造した他の半導体装置の、ホール濃度の分布を併せて示す。前記参考例としては、図１１Ｂの構造を有する半導体装置を、前記と同様の製造方法で製造して用いた。この参考例の半導体装置の半導体構造は、図１１Ｂにおいてｎ型基板１０１側から順に、ｎ型ＧａＮドリフト層１０２（膜厚１μｍ、ドーピング濃度１×１０１７ｃｍ−３）、ｐ型ＧａＮチャネル層１０３（膜厚０．１μｍ、ドーピング濃度５×１０１７ｃｍ−３）、ｎ型ＧａＮキャップ層１０４（膜厚０．１μｍ、ドーピング濃度５×１０１７ｃｍ−３）とした。図４に示すとおり、参考例の半導体装置では、前記ｐ型半導体層（ｐ型ＧａＮチャネル層１０３）中のホール濃度は、ドーピング濃度（５×１０１７ｃｍ−３）を下回っているため、中性領域が失われ（すなわちｐ層全域が空乏化し）パンチスルーが発生する状況になっている。これに対し、本実施形態の半導体装置では、空乏化しない領域が残っており、パンチスルーが抑制されている。
【0069】
本発明において、前記第１のｎ型半導体層、前記ｐ型半導体層および前記第２のｎ型半導体層は、特に制限されないが、III−Ｖ族窒化物半導体から形成されていることが好ましい。前記III−Ｖ族窒化物半導体は、例えば、ＧａＡｓＮ等、窒素以外のＶ族元素を含む混晶でも良いが、窒素以外のＶ族元素を含まないIII族窒化物半導体が好ましい。前記III族窒化物半導体としては、例えば、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮが挙げられる。また、前記III−Ｖ族窒化物半導体は、Ｇａ面成長したIII−Ｖ族窒化物半導体がより好ましい。
【0070】
本発明の半導体装置において、前記ｐ型半導体層は、前記ドレイン電極、前記ソース電極、および前記ゲート電極のいずれにも電圧を印加しない状態で、前記第１のｎ型半導体層側に正の分極電荷を有するための構成は、特に制限されない。前記正の分極電荷を有するためには、前記ｐ型層と前記第１のｎ型半導体層との組成が異なることが好ましい。例えば、前記ｐ型半導体層と、前記第１のｎ型半導体層とで、結晶格子の原子間距離が異なることにより、前記ｐ型半導体層の結晶構造に歪みを生じさせ、前記正の分極電荷を発生させることができる。なお、このように、半導体に加えられた外部の応力またはひずみによって前記半導体に分極電荷が発生する現象を、「ピエゾ効果」「ピエゾ分極」あるいは「圧電分極」という。本発明の半導体装置において、前記第１のｎ型半導体層がＡｌｘＧａ１−ｘＮ（但し、ｘは、０≦ｘ≦１）で表される組成を有し、前記ｐ型半導体層がＩｎｙＧａ１−ｙＮ（但し、ｙは、０＜ｙ≦１）で表される組成を有することがより好ましい。前記第１のｎ型半導体層および前記ｐ型半導体層がこれらの組成であると、より、前記ピエゾ効果（ピエゾ分極）が得られやすい。前記第１のｎ型半導体層において、Ａｌ組成比ｘは、好ましくは０〜０．５、より好ましくは０．０５〜０．４、特に好ましくは０．１〜０．３である。なお、図１の縦型ＧａＮ ＦＥＴは、前記第１のｎ型半導体層がＧａＮ（ｎ型ＧａＮ層２）で形成されている例、すなわちｘ＝０の例である。また、この場合において、前記ＩｎｙＧａ１−ｙＮ（但し、ｙは、０＜ｙ≦１）の組成で表されるｐ型半導体層のＩｎ組成比ｙは、前述の理由により、０．０２２より大きいことが好ましい。
【0071】
なお、本発明の半導体装置においては、前記ｐ型半導体層が、前記ドレイン電極、前記ソース電極、および前記ゲート電極のいずれにも電圧を印加しない状態で、前記第１のｎ型半導体層側に正の分極電荷を有するのであれば、前記ｐ型半導体層と前記第１のｎ型半導体層の組成が同じでもよい。また、本発明の半導体装置は、前記ｐ型半導体層がＩｎを含むことが好ましい。例えば、前記ｐ型半導体層がＧａＮから形成され、Ｉｎを含まない場合、ｐ型ドーパント（不純物）濃度は、１×１０１７ｃｍ−３を超えることは難しい。これに対し、前記ｐ型半導体層がＩｎを含んでいれば、前述のように、前記ｐ型半導体層中のｐ型ドーパント（不純物）を高濃度にドーピングしやすい。前記ｐ型半導体層中のｐ型ドーパント（不純物）が高濃度であれば、前記数式（Ａ）（前記数式（１３））から分かる通り、前記ｐ型半導体層の厚みがより小さくても、パンチスルー現象を抑制しやすい。これにより、パンチスルー現象の抑制とオン抵抗の低減との両立が、いっそう達成しやすくなる。前記ｐ型半導体層の不純物濃度Ｎａ（ｃｍ−３）は、例えば１×１０１６〜１×１０２１ｃｍ−３、好ましくは１×１０１７〜１×１０２０ｃｍ−３、特に好ましくは１×１０１８〜１×１０１９ｃｍ−３である。ただし、前記数式（Ａ）（前記数式（１３））から分かる通り、Ｎａの好適範囲は、前記第１のｎ型半導体層の不純物濃度Ｎｄ１（ｃｍ−３）および前記第２のｎ型半導体層の不純物濃度Ｎｄ２（ｃｍ−３）等の他の条件にも影響される。Ｎａの値は、例えば、前記数式（Ａ）（前記数式（１３））を参考にして適宜設定すれば良い。また、例えば、前述の図４で説明したように、本実施形態の半導体装置は、参考例の半導体装置とＮａは同じであるが、本発明による前記正の分極電荷の効果により、パンチスルー現象を抑制している。
【0072】
本発明の半導体装置は、前記ｐ型半導体層が、前記ドレイン電極、前記ソース電極、および前記ゲート電極のいずれにも電圧を印加しない状態で、前記第２のｎ型半導体層側に負の分極電荷を有することが好ましい。これにより、例えば、図２に示したように、前記ｐ型半導体層の上側（前記第２の半導体層側）の空乏層の伸び（広がり）をも抑制することが可能である。この観点から、前記正の分極電荷に関する記述と同様の理由により、前記ｐ型半導体層の組成と前記第２のｎ型半導体層の組成とが異なることが好ましい。より具体的には、例えば、前記ｐ型半導体層がＩｎｙＧａ１−ｙＮ（但し、ｙは、０＜ｙ≦１）で表される組成を有し、前記ｎ型半導体層がＡｌｚＧａ１−ｚＮ（但し、ｚは、０≦ｚ≦１）で表される組成を有することがより好ましい。前記第２のｎ型半導体層において、Ａｌの組成比ｚは、好ましくは０〜０．５、より好ましくは０．０５〜０．４、特に好ましくは０．１〜０．３である。ただし、本発明においては、前記ｐ型半導体層の組成と前記第２のｎ型半導体層の組成とが同じであっても良い。
【0073】
なお、本発明の半導体装置の前記ｐ型半導体層が前記第１のｎ型半導体層側に分極電荷を有する場合、前記第１のｎ半導体層側とは、特に制限されないが、前記ｐ型半導体層が前記第１の半導体層と接する界面付近を言う。
【0074】
また、図１に示した半導体装置は、さらに、あらゆる変形が可能である。例えば、本実施形態では、図１に示す構造が左右に連続している形態を示したが、図１の構造単体でも半導体装置（ＦＥＴ）として機能しうる。すなわち、図１の半導体装置（ＦＥＴ）は、前記開口埋め込み部に代えて、切欠き部を有し、前記ゲート絶縁膜が前記切欠き部表面を覆うように形成され、前記ゲート電極は、前記ゲート絶縁膜を介して前記切欠き部を埋め込むように配置されていても良い。後述する図５、６、７、８および９においても同様である。さらに、これに限定されず、本発明の半導体装置において、前記ドレイン電極、前記ソース電極、および前記ゲート電極は、それぞれ１個でも複数でも良い。前記ドレイン電極、前記ソース電極、および前記ゲート電極が、最低限、それぞれ１個ずつあれば、半導体装置として機能し得る。ただし、本発明の半導体装置は、前記ソース電極および前記ゲート電極の少なくとも一方を複数有し、前記ソース電極および前記ゲート電極が交互に配置されていることが好ましい。
【0075】
さらに、オーム性電極（前記ソース電極および前記ドレイン電極）の接合形態等も、図１の形態に限定されず、種々の変形が可能である。例えば、前記第２の半導体層の形成に代えて、前記ｐ型半導体層の上部の一部または全部にイオン注入等でｎ型導電領域を形成し、これを前記第２のｎ型半導体層としても良い。図５に、その一例を示す。図５の半導体装置（縦型ＧａＮ ＦＥＴ）では、ｐ型ＩｎＧａＮ層３の上部の左右両脇に、例えばイオン注入により、ｎ型導電領域５が形成されている。ｐ型ＩｎＧａＮ層３の上部の中央部は、ｎ型導電領域５が形成されていない。図５の半導体装置は、第２の半導体層４を有しない。ソース電極１１は、ｐ型ＩｎＧａＮ層３およびｎ型導電領域５の上面に直接接触し、ｐ型ＩｎＧａＮ層３およびｎ型導電領域５とオーミック接合されている。これら以外の点は、図５の半導体装置は、図１の半導体装置と同様である。
【0076】
また、前記ソース電極は、例えば、図６に示すような接合形態でもよい。図６の半導体装置は、ソース電極１１の下方に位置するｎ型ＧａＮ層４の一部が除去されて開口埋め込み部が形成されている。ソース電極１１は、前記開口埋め込み部を埋め込むように形成され、ｎ型ＧａＮ層４（前記第２の半導体層）およびｐ型ＩｎＧａＮ層３（前記ｐ型半導体層）の両方に直接接触し、ｎ型ＧａＮ層４およびｐ型ＩｎＧａＮ層３とオーミック接合されている。これら以外の点は、図６の半導体装置は、図１の半導体装置と同様である。なお、図５および６の半導体装置は、前記ｐ型半導体層上（上面）の一部に前記第２のｎ型半導体層が積層された構造を有する。
【0077】
ドレイン電極１３は、図１では、ｎ型基板１の裏面に形成したが、例えば図７に示すように、ビアホールなどでｎ型ＧａＮ層２と接続するようにドレイン電極１３を形成することも可能である。図７の半導体装置の構造をより具体的に説明すると、以下の通りである。すなわち、まず、同図の半導体装置は、ｎ型基板１の一部が除去されてビアホール（開口埋め込み部）が形成されている。ドレイン電極１３は、ｎ型基板１の下面と接触し、かつ前記ビアホール（開口埋め込み部）を埋め込んでｎ型ＧａＮ層２（前記第１の半導体層）と直接接触するように形成されている。これにより、ドレイン電極１３は、ｎ型ＧａＮ層２とオーミック接合している。これら以外の点は、図７の半導体装置は、図１の半導体装置と同様である。なお、図７の構造が左右に連続して半導体装置を形成する場合、前記ビアホールは、必ずしも図７に示す構造毎に形成する必要はない。前記ビアホールは、最低限、半導体装置毎に１つ形成すれば、相応の効果が得られるが、複数形成しても良く、図７に示す構造毎に形成しても良い。
【0078】
また、前記ドレイン電極は、前記基板を介して前記第１のｎ型半導体層と接合させる以外の接合形態でも良い。例えば、図８のように、ｎ型ＧａＮ層２の下部にドレインコンタクト用の高濃度ｎ型ＧａＮ層７を設け、表面側から露出させた高濃度ｎ型ＧａＮ層７の上面にドレイン電極１３を形成しても良い。すなわち、同図の半導体装置は、基板１の上面に高濃度ｎ型ＧａＮ層７が形成されている。高濃度ｎ型ＧａＮ層７の上面にはｎ型ＧａＮ層２（前記第１のｎ型半導体層）が形成され、さらに、ｐ型ＩｎＧａＮ層３（前記ｐ型半導体層）、ｎ型ＧａＮ層４（前記第２のｎ型半導体層）等、図１と同様の構造が形成されている。この構造は、１つでも良いし、左右に連続していても良い。同図の半導体装置の左右の末端では、高濃度ｎ型ＧａＮ層７の上面に前記構造が形成されていない。ドレイン電極１３は、基板１の下面に代えて、半導体装置の左右末端に１つずつ、それぞれ高濃度ｎ型ＧａＮ層７の上面に形成されている。
【0079】
本発明の半導体装置は、例えば、図１、図５および図６に示したようなソース電極の接合形態と、図７および図８に示したドレイン電極の接合形態を任意に組合せて用いても良いし、その他の構造でも良い。本発明の半導体装置の構造は、例えば、図１１Ａに示した半導体装置の構造等を参考に、これに準じた構造としても良い。
【0080】
本発明の半導体装置において、前記基板、前記各半導体層等の形成材料も、前述の形成材料に限定されない。例えば、前記基板は、ｎ型Ｓｉ基板に限定されず、高濃度ｎ型ＧａＮ基板等でも良いし、ｎ型基板に限定されず、ｐ型基板でも良い。また、前記基板を介さずに前記ドレイン電極と前記第１のｎ型半導体層とを接合させる場合は、前記基板が導電性である必要はなく、高抵抗あるいは絶縁性の基板を用いても良い。具体的には、例えば図８に示した形態が挙げられる。
【0081】
また、本実施形態の縦型ＧａＮ ＦＥＴにおいては、図１および図２に示したように、ｐ型ＩｎＧａＮ層３は、ｎ型ＧａＮ層２側に正、ｎ型ＧａＮ層４側に負の分極電荷をそれぞれ発生させた。しかしながら、ｐ型ＩｎＧａＮ層３においてｎ型ＧａＮ層２側に正の分極電荷を発生させることが可能であれば、ｎ型ＧａＮ層２、ｐ型ＩｎＧａＮ層３およびｎ型ＧａＮ層４の組成は、特に限定されず、任意の組成を適用可能である。例えば、前述のように、ｎ型ＧａＮ層２がＡｌｘＧａ１−ｘＮ（但し、ｘは、０≦ｘ≦１）で表される組成を有し、ｐ型ＩｎＧａＮ層３がＩｎｙＧａ１−ｙＮ（但し、ｙは、０＜ｙ≦１）で表される組成を有し、ｎ型ＧａＮ層４がＡｌｚＧａ１−ｚＮ（但し、ｚは、０≦ｚ≦１）で表される組成を有するように前記各層を形成しても良い。
【0082】
なお、本発明の半導体装置は、特に制限されないが、電界効果トランジスタ（ＦＥＴ）であることが好ましい。前記各図を用いて説明した半導体装置は、全て、電界効果トランジスタ（ＦＥＴ）として使用可能である。
【実施形態２】
【0083】
次に、本発明の別の実施形態について説明する。
【0084】
＜半導体装置の構造＞図９の断面図に、本実施形態の半導体装置の構造を模式的に示す。この半導体装置は、図１の半導体装置と同じく縦型ＧａＮ ＦＥＴである。図９に示すとおり、この半導体装置は、さらに、半導体から形成された組成変調層６を含む。組成変調層６は、ｎ型ＧａＮ層２（前記第１のｎ型半導体層）上面とｐ型ＩｎＧａｎ層３（前記ｐ型半導体層）下面とに接して第１のｎ型ＧａＮ層２とｐ型ＧａＮ層３との間に配置されている。この半導体装置は、ｎ型ＧａＮ層２と組成変調層６との界面、前記組成変調層、およびｐ型ＩｎＧａＮ層３と前記組成変調層との界面を形成する半導体の組成が、基板１平面と垂直な方向に、前記半導体の組成が連続的または段階的に変化する。組成変調層６下面付近は、ｎ型ＧａＮ層２と組成がほぼ等しく、組成変調層６上面付近は、ｐ型ＩｎＧａＮ層３と組成がほぼ等しい。また、図９における組成変調層６は、ｎ型半導体から形成されたｎ型組成変調層である。これら以外は、図９の半導体装置の構造は、図１の半導体装置と同様である。
【0085】
＜半導体装置の製造方法＞本実施形態の半導体装置の製造方法は、例えば以下の通りである。まず、導電性Ｓｉから形成されたｎ型基板１上に、例えば、分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ： ＭＢＥ）成長法により各半導体層を形成する。具体的には、ｎ型基板１側から順に、ｎ型ＧａＮドリフト層２（膜厚１μｍ、ドーピング濃度１×１０１７ｃｍ−３）、ｎ型組成変調層６（膜厚５０ｎｍ、ドーピング濃度１×１０１７ｃｍ−３）、ｐ型Ｉｎ０．２Ｇａ０．８Ｎチャネル層３（膜厚０．１μｍ、ドーピング濃度５×１０１７ｃｍ−３）、およびｎ型ＧａＮキャップ層４（膜厚０．１μｍ、ドーピング濃度５×１０１７ｃｍ−３）を、前記順序で積層させる。
【0086】
次に、ｎ型ＧａＮ層４の上面、および、ｎ型基板１の下面に、例えば、Ｔｉ／Ａｌなどの金属を蒸着し、ソース電極１１およびドレイン電極１３をそれぞれ形成する。ソース電極１１およびドレイン電極１３は、形成後に、６５０℃でアニールを行うことでオーム性接触（オーミック接合）をとる。
【0087】
さらに、前記層２、３、４および６から形成されたエピタキシャル層構造の一部を、ｎ型ＧａＮドリフト層２が露出するまでエッチングにより除去する。この除去部分の表面に、例えば、Ａｌ２Ｏ３をゲート絶縁膜２１として形成した後に、例えば、Ｎｉ／Ａｕなどの金属を蒸着し、ゲート電極１２を形成する。以上のようにして、図９に示す縦型ＧａＮ ＦＥＴを製造することができる。
【0088】
なお、以上の説明は例示であって、図９の縦型ＧａＮ ＦＥＴは、これ以外の製造方法により製造しても良い。前述のとおり、本発明の半導体装置の製造方法は特に限定されない。
【0090】
図９に示す本実施形態の半導体装置（縦型ＧａＮ ＦＥＴ）では、実施形態１と同様に、ｐ型ＩｎＧａＮ層３に発生する分極電荷により、パンチスルー現象の抑制効果を得ることができる。さらに、本実施形態では、ｎ型組成変調層６により、ｎ型ＧａＮ層２とｐ型ＩｎＧａＮ層３との間にノッチ（バンドエネルギーが、層界面で急激に変化する現象）を発生させないようにすることが可能となる。
【0091】
図１０は、本実施形態の縦型ＧａＮ ＦＥＴのバンドエネルギー分布を例示する模式図である。図１０に示すＡ−Ｂ間の線は、図９に示すＡ−Ｂ間の線すなわちソース電極とドレイン電極の間の半導体層のバンドエネルギー分布に相当する。図１０は、前記半導体層のうち、ｎ型ＧａＮ層２からｎ型ＧａＮ層４までのバンドエネルギー分布を表す。図９の半導体装置では、前記ドレイン電極、前記ソース電極、および前記ゲート電極のいずれにも電圧を印加しない状態で、ｐ型ＩｎＧａＮ層３と組成変調層６との積層体が、ｎ型ＧａＮ層２側に正の分極電荷を有する。ｎ型組成変調層６およびｐ型ＩｎＧａＮ層３内部に発生する正の分極電荷の総和は、前記各理論式に基づけば、実施形態１の構造を有する半導体装置のｐ型ＩｎＧａＮ層３内部に発生する正の分極電荷と等しい。したがって、本実施形態においても、実施形態１と同様に、前記正の分極電荷によるパンチスルー現象の抑制効果を得ることができる。さらに、本実施形態の縦型ＧａＮ ＦＥＴは、図１０に示すとおり、ｎ型組成変調層６の挿入により、ｐ型ＩｎＧａＮ層３とｎ型ＧａＮ層２との間のノッチが無いため、実施形態１よりも低抵抗を実現することができる。
【0092】
本発明の半導体装置は、例えば図９に示したように、さらに、半導体から形成された組成変調層を含み、
前記第１のｎ型半導体層と前記ｐ型半導体層とが異なる組成を有し、
前記組成変調層は、前記第１のｎ型半導体層上面と前記ｐ型半導体層下面とに接して前記第１のｎ型半導体層と前記ｐ型半導体層との間に配置され、
前記第１のｎ型半導体層と前記組成変調層との界面、前記組成変調層、および前記ｐ型半導体層と前記組成変調層との界面を形成する半導体の組成が、前記基板平面と垂直な方向に連続的または段階的に変化し、
前記ｐ型半導体層に代えて、前記ｐ型半導体層と前記組成変調層との積層体が、前記ドレイン電極、前記ソース電極、および前記ゲート電極のいずれにも電圧を印加しない状態で、前記第１のｎ型半導体層側に正の分極電荷を有することが好ましい。これにより、例えば図１０で説明したように、前記第１のｎ型半導体層と前記ｐ型半導体層との間のノッチを解消または低減でき、さらに低抵抗を実現することが可能である。
【0093】
また、図９の組成変調層はｎ型であるが、本発明では、前記組成変調層はｎ型に限定されず、ｐ型変調層でも良いし、ｎ型組成変調層とｐ型組成変調層の両方から形成されていても良い。前記組成変調層がｐ型組成変調層の場合、および、ｎ型組成変調層とｐ型組成変調層の両方から形成されている場合も、同様に前記ノッチの解消または低減効果が得られる。前記変調層がｎ型組成変調層とｐ型組成変調層の両方から形成されている場合は、前記ｎ型組成変調層が前記第１のｎ型半導体層側に配置され、かつ、前記ｐ型組成変調層が前記ｐ型半導体層側に配置されていることが好ましい。すなわち、前記ｎ型組成変調層が前記第１のｎ型半導体層上面と接しており、かつ、前記ｐ型組成変調層が前記第ｐ型半導体層上面と接していることが好ましい。以上の通り、本発明では、前記組成変調層は、ｎ型組成変調層およびｐ型組成変調層の一方または両方から形成され、前記ｎ型組成変調層の下面は前記第１のｎ型半導体層上面と接しており、前記ｐ型組成変調層の上面は前記ｐ型半導体層下面と接していることが好ましい。
【0094】
なお、前記ｐ型半導体層と前記組成変調層との積層体が前記第１のｎ型半導体層側に分極電荷を有する場合、前記第１のｎ半導体層側とは、特に制限されないが、前記ｐ型半導体層と前記組成変調層との積層体が前記第１の半導体層上面と接する近辺を言う。前記近辺とは、前記組成変調層のみを含み前記ｐ型半導体層を含まなくても良いし、前記ｐ型半導体層を含んでいても良い。
【0095】
また、本発明では、前記と同様の観点から、前記ｐ型半導体層上面と前記第２のｎ型半導体層下面との間に、前記組成変調層と同様の他の組成変調層を配置しても良い。前記他の組成変調層は、ｎ型組成変調層およびｐ型組成変調層の一方または両方から形成され、前記ｎ型組成変調層の上面は前記第２のｎ型半導体層下面と接しており、前記ｐ型組成変調層の下面は前記ｐ型半導体層上面と接していることが好ましい。前記他の組成変調層は、単独で用いても良いし、前記第１のｎ型半導体層上面と前記ｐ型半導体層下面との間に配置された前記組成変調層と併用しても良い。
【0096】
また、図９に示した本実施形態の半導体装置（縦型ＧａＮ ＦＥＴ）は、例えば、実施形態１で述べた種々の変形に準じて、あらゆる変形が可能である。例えば、図５に準じて、ｐ型ＩｎＧａＮ層３の一部にイオン注入などでｎ型導電性を形成し、ｎ型領域とｐ型領域との両方に接触するようにソース電極１１を形成しても良い。また、例えば、図７に準じて、ｎ型基板１の一部にビアホールなどを形成し、ｎ型ＩｎＧａＮ層５と接続するようにドレイン電極１３を形成しても良い。
【0097】
以上、説明した通り、本発明によれば、パンチスルー現象の発生を抑制することが可能な半導体装置を提供することができる。本発明の半導体装置は、パンチスルー現象の抑制により、例えば、低耐圧領域でも低いオン抵抗を得ることが可能である。本発明の半導体装置は、特に制限されないが、電界効果トランジスタ（ＦＥＴ）であることが好ましく、縦型ＧａＮ ＦＥＴであることが特に好ましい。本発明の半導体装置の用途は特に制限されず、例えば、一般的な電界効果トランジスタ（ＦＥＴ）等と同様の用途に用いても良い。本発明の半導体装置は、例えば、各種家電製品、通信機器等の電子装置に広く用いることができる。
【0098】
以上、実施形態を参照して本願発明を説明したが、本願発明は、上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解しうる様々な変更をすることができる。
【0099】
この出願は、２００９年９月２２日に出願された日本出願特願２００９−２１８２９５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【0100】
１ ｎ型基板２ ｎ型ＧａＮ層（ｎ型ＧａＮドリフト層）
３ ｐ型ＩｎＧａＮ層（ｐ型ＩｎＧａＮチャネル層）
４ ｎ型ＧａＮ層（ｎ型ＧａＮキャップ層）
５ ｎ型電導領域
６ ｎ型組成変調層
７ 高濃度ｎ型ＧａＮ層
１１ ソース電極
１２ ゲート電極
１３ ドレイン電極
２１ ゲート絶縁膜
１０１ 高濃度ｎ型ＧａＮ基板
１０１' ｉ型ＧａＮ層
１０２ ｎ型ＧａＮ層
１０３ ｐ型ＧａＮ層（ｐ型ＧａＮチャネル層）
１０４ ｎ型ＧａＮ層（ｎ型ＧａＮキャップ層）
１０７ 高濃度ｎ型ＧａＮ層
１１０ サファイア基板
１１１ ソース電極
１１２ ゲート電極
１１３ ドレイン電極
１２１ ゲート絶縁膜