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特許6000908スピントルク移動磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）のソースローディング効果の低減
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6000908
(24)【登録日】2016年9月9日
(45)【発行日】2016年10月5日
(54)【発明の名称】スピントルク移動磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）のソースローディング効果の低減
(51)【国際特許分類】
H01L 21/8246 20060101AFI20160923BHJP
H01L 27/105 20060101ALI20160923BHJP
H01L 29/82 20060101ALI20160923BHJP
H01L 43/08 20060101ALI20160923BHJP
G11C 11/15 20060101ALI20160923BHJP
【ＦＩ】
H01L27/10 447
H01L29/82 Z
H01L43/08 Z
G11C11/15 110
【請求項の数】3
【外国語出願】
【全頁数】20
(21)【出願番号】特願2013-140491(P2013-140491)
(22)【出願日】2013年7月4日
(62)【分割の表示】特願2011-553016(P2011-553016)の分割
【原出願日】2010年3月2日
(65)【公開番号】特開2013-214767(P2013-214767A)
(43)【公開日】2013年10月17日
【審査請求日】2013年7月8日
(31)【優先権主張番号】12/396,295
(32)【優先日】2009年3月2日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】507364838
【氏名又は名称】クアルコム，インコーポレイテッド
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100163522
【弁理士】
【氏名又は名称】黒田 晋平
(72)【発明者】
【氏名】カンホ・イ
(72)【発明者】
【氏名】スン・エイチ・カン
(72)【発明者】
【氏名】シャオチュン・ジュウ
【審査官】
鈴木 聡一郎
(56)【参考文献】
【文献】
特開２０１０−２１２６６１（ＪＰ，Ａ）
【文献】
特開２００９−０８１３１５（ＪＰ，Ａ）
【文献】
特開２００８−２４３９９２（ＪＰ，Ａ）
【文献】
特開２００７−２９４０１０（ＪＰ，Ａ）
【文献】
特開２００６−１９０８３８（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／８２４６
Ｇ１１Ｃ １１／１５
Ｈ０１Ｌ ２７／１０５
Ｈ０１Ｌ ２９／８２
Ｈ０１Ｌ ４３／０８
(57)【特許請求の範囲】
【請求項1】
複数のメモリセルを備えたメモリデバイスを備えた装置を製造する方法であって、
前記複数のメモリセルのうち少なくとも一つのメモリセルが、磁気トンネル接合（ＭＴＪ）構造、及び前記ＭＴＪ構造に結合されたアクセストランジスタを備え、
前記ＭＴＪ構造の自由層の磁気モーメントが、第一の状態では前記ＭＴＪ構造のピンド層の磁気モーメントに対して実質的に平行であり、第二の状態では前記ピンド層の磁気モーメントに対して実質的に反平行であり、
１．１ ＜ ｜ＪＣ（Ｐ→ＡＰ）｜／ＪＣ（ＡＰ→Ｐ） ＜ ２．０
との関係を満たし、
ＪＣ（Ｐ→ＡＰ）が、前記ＭＴＪ構造を前記第一の状態から前記第二の状態にスイッチさせる第一のスイッチング電流の大きさであり、
ＪＣ（ＡＰ→Ｐ）が、前記ＭＴＪ構造を前記第二の状態から前記第一の状態にスイッチさせる第二のスイッチング電流の大きさである、装置を、
前記ピンド層から前記自由層へ入射するオフセット磁場を変更することで、｜ＪＣ（Ｐ→ＡＰ）｜／ＪＣ（ＡＰ→Ｐ）を減少又は増大させることによって製造する方法。
前記複数のメモリセルのうち少なくとも一つのメモリセルが、磁気トンネル接合（ＭＴＪ）構造、及び前記ＭＴＪ構造に結合されたアクセストランジスタを備え、
前記ＭＴＪ構造の自由層の磁気モーメントが、第一の状態では前記ＭＴＪ構造のピンド層の磁気モーメントに対して実質的に平行であり、第二の状態では前記ピンド層の磁気モーメントに対して実質的に反平行であり、
１．１ ＜ ｜ＪＣ（Ｐ→ＡＰ）｜／ＪＣ（ＡＰ→Ｐ） ＜ ２．０
との関係を満たし、
ＪＣ（Ｐ→ＡＰ）が、前記ＭＴＪ構造を前記第一の状態から前記第二の状態にスイッチさせる第一のスイッチング電流の大きさであり、
ＪＣ（ＡＰ→Ｐ）が、前記ＭＴＪ構造を前記第二の状態から前記第一の状態にスイッチさせる第二のスイッチング電流の大きさである、装置を、
前記ピンド層から前記自由層へ入射するオフセット磁場を変更することで、｜ＪＣ（Ｐ→ＡＰ）｜／ＪＣ（ＡＰ→Ｐ）を減少又は増大させることによって製造する方法。
【請求項2】
前記装置が少なくとも一つの半導体ダイに集積される、請求項１に記載の方法。
【請求項3】
前記装置が、前記メモリデバイスが集積されるセットトップボックス、ミュージックプレイヤ、ビデオプレイヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、ＰＤＡ、固定データユニット、及びコンピュータから成る群から選択されたデバイスを更に備える、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は一般的に、スピントルク移動磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ，ｓｐｉｎ ｔｏｒｑｕｅ ｔｒａｎｓｆｅｒ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）に関する。
【背景技術】
【0002】
不揮発性メモリ技術の進展として、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）等の抵抗ベースメモリ技術が挙げられる。ＭＲＡＭ技術は、基本的なメモリ素子として強磁性ベース磁気トンネル接合（ＭＴＪ，ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ）を採用した新たな不揮発性メモリ技術である。ＭＲＡＭ用に通常用いられるアレイのアーキテクチャは、１トランジスタ１ＭＴＪ（１Ｔ１ＭＴＪ）アーキテクチャである。その名の通り、このアーキテクチャの各ビットセルは、ｎチャネル金属酸化物半導体（ＮＭＯＳ，ｎ−ｃｈａｎｎｅｌ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に直列に接続されたＭＴＪで構成される。ＮＭＯＳ技術をスケールダウンさせることに伴う密度の増大及び面積の減少を活かすために、ＭＲＡＭビットセル用により小さなトランジスタ及びより低い動作電圧を用いることが望まれる。しかしながら、ＮＭＯＳ技術をディープサブミクロン方式にスケールダウンさせることは、面積及び密度の利点をもたらすが、特にソースローディング効果に対して安定動作を有するように１Ｔ１ＭＴＪアーキテクチャを設計することは困難になり得る。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２００８／２７３３７５号明細書
【特許文献2】米国特許出願公開第２００４／１４５９４３号明細書
【特許文献3】米国特許出願公開第２００５／１５２１７９号明細書
【特許文献4】欧州特許出願公開第１３５９５９０号明細書
【特許文献5】米国特許出願公開第２００８／２４７２２２号明細書
【特許文献6】米国特許出願公開第２００６／０６７１１６号明細書
【特許文献7】米国特許出願公開第２００４／１６３０７２号明細書
【特許文献8】米国特許出願公開第２００６／０５３３９６号明細書
【発明の概要】
【課題を解決するための手段】
【0004】
特定の実施形態では、メモリセルの安定動作を可能にする磁気トンネル接合（ＭＴＪ）構造のスイッチング電流比を決定することを含む方法が開示される。メモリセルは、アクセストランジスタに結合されたＭＴＪ構造を含む。また、本方法は、ＭＴＪ構造の自由層に入射するオフセット磁場を変更することも含む。変更されたオフセット磁場によって、ＭＴＪ構造がそのスイッチング電流比を示すようにする。オフセット磁場は、自由層とＭＴＪ構造の隣接する層との間の静磁気結合に起因するものであり得る。
【0005】
オフセット磁場の極性は、接続タイプに依存し得る。特定の実施形態では、メモリセルにおけるソースローディング効果を低減するために、メモリセルは、ＭＴＪ構造のピンド層に電気的に結合されたアクセストランジスタを有する第一の構成から、ＭＴＪ構造の自由層に電気的に結合されたアクセストランジスタを有する第二の構成へと調節され得る。一実施形態では、ＭＴＪ構造のピンド層の調節された厚さを有するメモリセルが開示される。他の実施形態では、本開示の方法に従って設計されたメモリセルを含むスピントルク移動磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）を含む装置が開示される。
【0006】
他の実施形態では、磁気トンネル接合（ＭＴＪ）構造を含むメモリセルを含む装置が開示される。ＭＴＪ構造は、ビットラインに結合された自由層と、ピンド層とを含む。自由層の磁気モーメントは、第一の状態ではピンド層の磁気モーメントに対して実質的に平行であり、第二の状態ではピンド層の磁気モーメントに対して実質的に反平行である。ピンド層は、第一の電圧がビットラインからアクセストランジスタに結合されたソースラインに印加された際に第一の状態と第二の状態との間のスイッチングを可能にするＭＴＪ構造の第一のスイッチング電流、及び第一の電圧がソースラインからビットラインに印加された際に第二の状態と第一の状態の間のスイッチングを可能にする第二のスイッチング電流に対応するオフセット磁場を生成する物理的寸法を有する。
【0007】
他の実施形態では、磁気トンネル接合（ＭＴＪ）構造を含むメモリセルが開示される。ＭＴＪ構造は、自由層と、ビットラインに結合されたピンド層とを含む。自由層の磁気モーメントは、第一の状態ではピンド層の磁気モーメントに対して実質的に平行であり、第二の状態ではピンド層の磁気モーメントに対して実質的に反平行である。また、メモリセルは、ソースラインに結合されたソース端子と、導電経路を介してＭＴＪ構造の自由層に結合されたドレイン端子とを有するアクセストランジスタも含む。自由層とアクセストランジスタのドレイン端子との間の第一の距離は、ピンド層とドレイン端子との間の第二の距離よりも大きい。
【0008】
他の実施形態では、複数のメモリセルを含むメモリデバイスを含む装置が開示される。その複数のメモリセルのうち少なくとも一つのメモリセルは、磁気トンネル接合（ＭＴＪ）構造を含む。ＭＴＪ構造の自由層の磁気モーメントは、第一の状態ではＭＴＪ構造のピンド層の磁気モーメントに対して実質的に平行であり、第二の状態ではピンド層の磁気モーメントに対して実質的に反平行である。また、メモリセルは、ＭＴＪ構造に結合されたアクセストランジスタも含む。ＭＴＪ構造を第一の状態から第二の状態にスイッチさせる第一のスイッチング電流の大きさの比は、ＭＴＪ構造を第二の状態から第一の状態にスイッチさせる第二のスイッチング電流の半分未満である。
【0009】
開示される実施形態によって提供される特定の利点の一つは、特定のトランジスタの電流‐電圧特性内で動作するようにデバイスパラメータを調節することによってＳＴＴ‐ＭＲＡＭスイッチングを達成する異なるビットセルタイプに対する設計方法論である。
【0010】
本開示の他の側面、利点及び特徴は、以下の図面の簡単な説明、発明の詳細な説明及び特許請求の範囲を含む本願全体を参照することによって明らかになるものである。
【図面の簡単な説明】
【0011】
【図1】プログラムされたオフセット磁場を有するメモリセルを含むメモリデバイスの特定の例示的な実施形態のブロック図である。
【図2】プログラムされたオフセット磁場を有するメモリセルの特定の例示的な実施形態の図である。
【図3】プログラムされたオフセット磁場を有する磁気トンネル接合（ＭＴＪ）構造の第一の例示的な実施形態の図である。
【図4】プログラムされたオフセット磁場を有する磁気トンネル接合（ＭＴＪ）構造の第二の例示的な実施形態の図である。
【図5】メモリセルの動作特性の第一の実施形態の図である。
【図6】メモリセルの動作特性の第二の実施形態の図である。
【図7】プログラムされたオフセット磁場を決定するのに用いることができるスイッチング電流比と磁場比との間の関係のモデルを示す図である。
【図8】スピントルク移動磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）のソースローディング効果を低減させる方法のフロー図である。
【図9】プログラムされたオフセット磁場を備えたメモリセルを有する抵抗ベースのメモリを含むワイヤレス通信デバイスの特定の例示的な実施形態のブロック図である。
【図10】プログラムされたオフセット磁場を有するメモリセルを含む電子デバイスを製造するための製造プロセスの特定の例示的な実施形態のデータフロー図である。
【発明を実施するための形態】
【0012】
図１を参照すると、プログラムされたオフセット磁場を有するメモリセルを含むメモリデバイスの特定の例示的な実施形態の図が示されていて、概して参照符号１００が付されている。メモリデバイス１００は、メモリアレイ１０２（スピントルク移動磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）メモリアレイ等）を含み得る。メモリアレイ１０２は、プログラムされたオフセット磁場を有するメモリセル１１６を含む。メモリアレイ１０２は、ビットライン１０４によってビットライン論理回路１０６に結合され得る。メモリアレイ１０２は、ワードライン１０８によってワードライン論理回路１１０に結合され得る。メモリアレイ１０２はアンプ１１２にも結合され得る。
【0013】
特定の実施形態では、プログラムされたオフセット磁場を有するメモリセル１１６は、１Ｔ１ＭＴＪ構成でアクセストランジスタに結合された磁気トンネル接合（ＭＴＪ）構造を含む。図２〜図８を参照して説明されるように、メモリセル１１６は、ＭＴＪ構造のオフセット磁場をプログラムするように選択された一以上の物理的寸法を有し得る。オフセット磁場は、ＭＴＪの臨界的なスイッチング点をシフトさせて、アクセストランジスタがソースローディング動作状態にある際にメモリセル１１６にデータ値を書き込むことができるようにプログラムされる。
【0014】
図２は、プログラムされたオフセット磁場を有するメモリセルの特定の例示的な実施形態の図である。メモリセル２００は、導電経路２０８（一つ以上の金属又はポリシリコンワイヤ、コンタクト、ビア等）を介してＭＴＪ構造２０６に結合されたアクセストランジスタ２０４を有する基板２０２を含む。特定の実施形態では、メモリセル２００は図１のメモリセル１１６である。
【0015】
アクセストランジスタ２０４は、ソースラインに結合されているソースコンタクト２１２に結合されたソース２１０と、導電経路２０８を介してＭＴＪ構造２０６に結合されたドレイン２１６とを有する。ワードライン２１４に印加される電圧は、ソース２１０とドレイン２１６との間のチャネルを変調する。
【0016】
ＭＴＪ構造２０６は、導電経路２０８に接続されたアクセストランジスタ電極２１８を含む。ＭＴＪ構造２０６は、アクセストランジスタ電極２１８上の反強磁性（ＡＦ，ａｎｔｉｆｅｒｒｏｍａｇｎｅｔｉｃ）層２２０と、ピンド（ｐｉｎｎｅｄ）層２２２と、トンネル障壁２２４と、自由層２２６とを含む。ビットラインアクセス電極２２８は、ビットライン（ＢＬ）２３０に結合される。自由層２２６は、ドレイン２１６から第一の距離２９２にあり、ピンド層２２２は、ドレイン２１６から第二の距離２９４にある。第二の距離２９４は第一の距離２９２未満である。
【0017】
ピンド層２２２は、ＡＦ層２２０によって固定された方向を有するピンド磁気モーメント（２３４）を含む。自由層２２６は、ピンド磁気モーメント２３４に対して平行又は反平行となることができる磁気モーメント２３６を含む。第一の状態では、自由層２２６の磁気モーメント２３６は、ピンド層２２２のピンド磁気モーメント２３４に対して実質的に平行である（“Ｐ”状態）。第二の状態では、自由層２２６の磁気モーメント２３６は、ピンド層２２２のピンド磁気モーメント２３４に対して実質的に反平行である（“ＡＰ”状態）。第一の電流密度（“臨界”電流密度ＪＣ（Ｐ→ＡＰ）と指称される）は、ＭＴＪ構造２０６を第一の状態から第二の状態へとスイッチさせる最低の電流密度を表す（“Ｐ→ＡＰ”）。第二の“臨界”電流密度ＪＣ（ＡＰ→Ｐ）は、ＭＴＪ構造２０６を第二の状態から第一の状態へとスイッチさせる最低の電流密度を表す（“ＡＰ→Ｐ”）。一般的に、Ｐ→ＡＰのスイッチングは、ＡＰ→Ｐのスイッチングよりも大きな電流を必要とし、つまり、ＪＣ（ＡＰ→Ｐ）＜ＪＣ（Ｐ→ＡＰ）である。更に、トンネリング磁気抵抗（ＴＭＲ，ｔｕｎｎｅｌｉｎｇ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）が増大すると、臨界電流密度の非対称性が増大する傾向にある。
【0018】
特定の実施形態では、図３〜図８に関して説明されるように、ピンド層２２２は、自由層２２６のオフセット磁場をプログラムするように選択された厚さ等の物理的寸法２３２を有する。オフセット磁場は、二つの状態の間のスイッチング電流がメモリセル２００の安定動作を保証するために設定可能となるように、第一及び第二の臨界電流密度に影響を与える。
【0019】
ピンド層２２２は単一層として図示されているが、ピンド層２２２は、複数の層を有する合成層を含み得る。また、他の実施形態では、ＭＴＪ構造２０６は、図２に示されていない追加の層を含む。
【0020】
図３は、プログラムされたオフセット磁場を有する磁気トンネル接合（ＭＴＪ）構造の第一の例示的な実施形態の図である。ＭＴＪ構造３００は、障壁層３０６を介してピンド層３０４に結合された自由層３０２を含む。特定の実施形態では、自由層３０２、障壁層３０６、ピンド層３０４は、それぞれ図２の自由層２２６、トンネル障壁層２２４、ピンド層２２２である。
【0021】
自由層３０２は、ネール結合成分ＨＮ３０８及び静磁気成分ＨＭ３１０を含むオフセット磁場を介して、ピンド層３０４に磁気的に結合される。ネール結合成分ＨＮは、界面の粗さに起因するものであり、力線３１４で示されている。静磁気成分ＨＭ３１０は、構造の縁の付近の相殺されていない極性に起因するものであり、力線３１２で示されている。結果としてのオフセット磁場ＨＯＦＦは以下のように近似可能である：
【0022】
ＨＯＦＦ＝ＨＮ＋ＨＭ
【0023】
ＨＭ＝Ｂ／Ｌ
【0024】
【数1】
【0025】
ここで、Ｂは、ピンド層３０４の厚さｔＰ３２２に比例する磁束であり、Ｌは、磁場方向におけるピンド層３０４の長さである。
【0026】
ネール結合場は、無視できて、トンネリング絶縁体堆積プロセスの質によって予め決められ得る。従って、この特定の構造では、オフセット場は、ピンド層３０４の厚さｔＰ３２２を調節することによって、制御され得る。
【0027】
図４は、プログラムされたオフセット磁場を有する磁気トンネル接合（ＭＴＪ）構造の第二の例示的な実施形態４００の図である。ＭＴＪ構造４０２は、底部電極４２０上に、頂部電極４０４と、自由層４０６と、障壁層４０８と、ピンド層４１０と、反強磁性層４１８とを含む。ピンド層４１０は、自由層４０６に近接する第一の磁性層４１２と、非磁性層４１４と、第二の磁性層４１６とを含む合成層である。第一の磁性層４１２は、第一の磁気モーメントを有し、第二の磁性層４１６は、第一の磁性層４１２の第一の磁気モーメントに対して反平行な第二の磁気モーメントを有する。
【0028】
自由層４０６のオフセット場ＨＯＦＦのモデル４２２は、第二の磁性層４１６の厚さの関数として示されている。モデル４２２は、略線形なものとして示されていて、実験的に生成されたもの、理論的に生成されたもの、又はこれらの組み合わせであり得る。図示されるように、第二の磁性層４１６の厚さを減少させることは、オフセット磁場に負のシフトを与える一方で、第二の磁性層４１６の厚さを増大させることは、オフセット磁場に正のシフトを与える。更に、オフセット磁場は、第二の磁性層４１６の厚さの増大と共に、負のオフセット磁場の値から正のオフセット磁場の値への転移として示されるように、方向を変化させ得る。
【0029】
例えば、第二の磁性層４１６が十分に薄い場合、第一の磁性層４１２は、自由層４０６に対してオフセット磁場のより大きな成分を生じさせ得る。第二の磁性層４１６の厚さが、第一の磁性層に対して大きくなると、第二の磁性層４１６は、第一の磁性層４１２のものとは逆方向のオフセット場の増大部分に寄与し、結果としてオフセット場のより大きな成分に寄与して、オフセット磁場の方向を変化させる。このような振る舞いは、厚さの増大と共に、ゼロに向けて大きさが減少していき、その後符号を変えてその大きさが増大していくオフセット磁場として示されている。
【0030】
ＭＴＪ構造４０２及び対応するモデル４２２は、二つの磁性層４１２及び４１６を有する単一のピンド層４１０に基づいたものであるが、他の実施形態では、ＭＴＪ構造４０２は、任意の数の層を有し得て、その厚さは、オフセット磁場を設定するように調節可能である。オフセット磁場の大きさ及び方向を具体的に選択又はシフトさせるための多様な厚さに対するこのような調節を可能にするモデルは、理論的に、実験的に、又はこれらの組み合わせで生成可能である。
【0031】
図５は、メモリセル５０２の動作特性５００の第一の実施形態の図である。メモリセル５０２は、ＭＴＪデバイス５０４がピンド層の上に堆積させた自由層を有する構成を有し、そのピンド層は、トランジスタ５０６のドレイン端子に電気的に結合される（“通常”の接続）。特定の実施形態では、メモリセル５０２は、図１のメモリセル１１６、又は図２のメモリセル２００であり、図３のＭＴＪ構造３００、図４のＭＴＪ構造４００又はこれらの組み合わせを含む。
【0032】
ＭＴＪデバイス５０４は、磁場（Ｈ）の関数としてヒステリシスを示す抵抗（Ｒ）を有し、“バランスのとれた”、つまりゼロに中心のある抵抗‐磁場のループ（Ｒ‐Ｈループ）５１４として示されている。第一の方向にＭＴＪを流れる大きな電流によって発生するような大きな負の値のＨで始まると、抵抗は低い値を有する。Ｈがゼロを横切っても（つまり方向を変えても）、抵抗は低いままである。ＰからＡＰへのスイッチングの熱障壁に対応する特定の磁場強度において、抵抗は、高い値へと増大し、自由層の磁気モーメントの変化、及びメモリセル５０２に対するデータビットの書き込みを表す。磁場が減少して、ゼロを過ぎても、自由層の磁気モーメントがその元々の向きの戻る際に（つまり、反対の値のデータビットがメモリセル５０２に書き込まれる際に）抵抗が低い値に戻るまでは、抵抗は高いままである。
【0033】
隣接する複数の層の物理的寸法（ピンド層、又は隣接する複数の層内の一つ以上の層の厚さ等）を調節することによりオフセット磁場を変更することによって、負のシフト５１６が、バランスのとれたＲ‐Ｈループ５１４に与えられる。結果としてのバランスのとれていないＲ‐Ｈループ５１２は、低抵抗状態から高抵抗状態への転移がＨＣ＋で生じ、高抵抗状態から低抵抗状態への転移がＨＣ−で生じる様子を示す。負のシフト５１６は、ＨＣ−の大きさがＨＣ＋の大きさよりも大きくなるように、負の方向にＨＣ−及びＨＣ＋の両方をシフトさせる。
【0034】
バランスのとれていないＲ‐Ｈループ５１２を有するように構成されたメモリセル５０２の動作に対応するロードライン特性が、第一のバイアス条件５３０及び第二のバイアス条件５５０において示されている。第一のバイアス条件５３０では、接地されたソースライン（ＳＬ）及び正の電圧（ＶＢＬ）にバイアスされたビットライン（ＢＬ）でのＭＴＪデバイス５０４にわたる電圧の関数としてのＭＴＪデバイス５０４の特性が、ＭＴＪの電流‐電圧（Ｉ‐Ｖ）曲線５３４によって示されている。正のゲート電圧ＶＧを有するトランジスタ５０６の特性は、ＭＴＪデバイス５０４にわたる電圧の関数として、トランジスタのＩ‐Ｖ曲線５３２によって示されている。ＭＴＪのＩ‐Ｖ曲線５３４とトランジスタのＩ‐Ｖ曲線５３２との交点は、メモリセルの動作点を示し、動作点における電圧値は、安定な書き込み動作のためにスイッチング電圧よりも大きくなければならない。
【0035】
ＭＴＪのＩ‐Ｖ曲線５３４は、ＭＴＪデバイス５０４にわたる電圧がゼロから大きくなると、ＭＴＪデバイス５０４を介する電流が増大する様子を示す。ＭＴＪデバイス５０４の高い方の抵抗状態（つまりＡＰ状態）を表す下方の線に従って、転移５３６が低い方の抵抗状態（つまりＰ状態）へのスイッチを示すまで、電流は電圧と共に増大する。転移５３６は、ＭＴＪデバイス５０４を介する電流密度が臨界電流密度ＪＣ（ＡＰ→Ｐ）に等しくなる臨界電流ＩＣ＋５３８で生じる。ＭＴＪデバイス５０４を介する電流は、低い方の抵抗状態に対応する比において電圧が増大するのと共に、増大し続ける。ＭＴＪデバイス５０４にわたる電圧が減少すると、ＭＴＪデバイス５０４を介する電流は、低い方の抵抗状態において実質的に線形に減少する。
【0036】
第二のバイアス条件５５０では、ＶＢＬにバイアスされたソースライン（ＳＬ）及び接地されたビットライン（ＢＬ）でのＭＴＪデバイス５０４にわたる電圧の関数としてのＭＴＪデバイス５０４の特性が、ＭＴＪの電流‐電圧（Ｉ‐Ｖ）曲線５５４によって示されている。負のゲート電圧−ＶＧを有するトランジスタ５０６の特性は、ＭＴＪデバイス５０４にわたる電圧の関数としてトランジスタのＩ‐Ｖ曲線５５２によって示されている。ＭＴＪのＩ‐Ｖ曲線５５４とトランジスタのＩ‐Ｖ曲線５５２の交点は、メモリセル５０２の安定動作点を示す。
【0037】
トランジスタのＩ‐Ｖ曲線５５２は、ソースローディング効果の結果として、トランジスタのＩ‐Ｖ曲線５３２と比較して減少した電流を示す。特に、トランジスタ５０６が、ｎチャネル金属酸化物半導体（ＮＭＯＳ）型電界効果トランジスタの場合、第一のバイアス条件５３０において、ゲートとソースの電圧の差（ＶＧＳ）は、定数ＶＧである。対照的に、第二のバイアス条件５５０下では、ゲートとソースの電圧の差は、ＭＴＪデバイス５０４にわたる電圧（ＶＭＴＪ）と共に変化する。
【0038】
ＭＴＪのＩ‐Ｖ曲線５５４は、ＭＴＪデバイス５０４にわたる電圧の大きさがゼロから増大すると（つまり更に負になると）、ＭＴＪデバイス５０４を介する電流の大きさが、動作状態５３０とは逆方向に増大する様子（つまり電流の増大）を示す。ＭＴＪデバイス５０４のＰ状態を表す下方の線に従って、転移５５６がＡＰ状態へのスイッチを示すまで、ＭＴＪデバイス５０４を介する電流の大きさは電圧と共に増大する。転移５５６は、ＭＴＪデバイス５０４を介する電流密度が臨界電流密度ＪＣ（Ｐ→ＡＰ）に等しくなる際の臨界電流ＩＣ−５５８において生じる。減少した電流への転移の後は、ＭＴＪデバイス５０４を介する電流の大きさは、高い方の抵抗状態に対応する比で電圧と共に増大し続ける。ＭＴＪデバイス５０４にわたる電圧が負の値からゼロに向けて戻ると、ＭＴＪデバイス５０４を介する電流の大きさは、高い方の抵抗状態において実質的に線形に減少する。
【0039】
メモリセル５０２のロードライン解析によると、トランジスタ５０６は、ＭＴＪデバイスが、第一のバイアス条件５３０においてＡＰ状態からＰ状態にスイッチし、第二のバイアス条件５５０においてＰ状態からＡＰ状態にスイッチすることを可能にするのに十分な電流を提供することが示される。しかしながら、バランスのとれたＲ‐Ｈループ５１４に対応するＭＴＪのＩ‐Ｖ曲線を表す破線で示されるように、バランスのとれたＲ‐Ｈループ５１４の負のシフト５１６を生じさせるオフセット磁場を発生させないと、Ｐ→ＡＰの転移５６２は、第二のバイアス条件５５０においてトランジスタデバイス５０６によって提供可能なものよりも大きな電流を必要とする。結果として、メモリセル５０２は、バランスのとれたＲ‐Ｈループ５１４では不安定であり、ＭＴＪのＩ‐Ｖ曲線にシフト５６０を発生させる負のシフト５１６を与えずには、データを、メモリセル５０２に対して信頼できるように書き込むことはできない。
【0040】
シフト５６０は、Ｐ→ＡＰの転移５６２を、より小さな強度の電流密度ＪＣ（Ｐ→ＡＰ）で生じる転移５６６にシフトして、また、ＡＰ→Ｐの転移５４０を、より大きな強度の電流密度ＪＣ（ＡＰ→Ｐ）で生じる転移５３６にシフトする。従って、ＭＴＪデバイス５０４のピンド層の厚さを調節すること等による、負のシフト５１６を生じさせるオフセット磁場の発生は、ＭＴＪのＩ‐Ｖ応答におけるシフト５６０を生じさせて、｜ＪＣ（Ｐ→ＡＰ）｜／ＪＣ（ＡＰ→Ｐ）の比の減少をもたらして、メモリセル５０２の安定動作及び正確なスイッチングを可能にする。
【0041】
図６は、メモリセル６０２の動作特性の第二の実施形態の図である。メモリセル６０２は、ＭＴＪデバイスがピンド層の上に堆積された自由層を有する第一の構成６０４を有し得て、その自由層が導電経路を介してトランジスタのドレイン端子に電気的に結合されるように“逆接続”される。例えば、導電経路は、ＭＴＪデバイスの頂部電極にドレイン端子を電気的に接続するワイヤ、ビア、コンタクトを含み得る。代わりに、メモリセル６０２は、ＭＴＪデバイスが、ピンド層が自由層の上方に堆積された“逆層”構造を有する第二の構成６０６を有し得て、その自由層がトランジスタのドレイン端子に電気的に結合される。特定の実施形態では、メモリセル６０２は、図１のメモリセル１１６である。
【0042】
いずれかの構成６０４又は６０６のメモリセル６０２のＭＴＪデバイスは、“バランスのとれた”、つまりゼロに中心のある抵抗‐磁場ループ（Ｒ‐Ｈループ）６１４を有し得る。正のシフト６１６は、隣接する複数の層の物理的寸法（ピンド層の厚さ、又はピンド層内の一つ以上の層の厚さ等）を調節することによりオフセット磁場を変更することによって、バランスのとれたＲ‐Ｈループ６１４に与えられる。結果としてのバランスのとれていないＲ‐Ｈループ６１２は、低抵抗状態から高抵抗状態への転移がＨＣ＋で生じ、また、高抵抗状態から低抵抗状態への転移がＨＣ−で生じる様子を示す。正のシフト６１６は、ＨＣ＋の大きさがＨＣ−の大きさよりも大きくなるように正の方向にＨＣ−及びＨＣ＋の両方をシフトする。
【0043】
バランスのとれていないＲ‐Ｈループ６１２を有するように構成されたメモリセル６０２の動作に対応するロードライン特性が、第一のバイアス条件６３０及び第二のバイアス条件６５０において示されている。第一のバイアス条件６３０では、接地されたソースライン（ＳＬ）及び正の電圧（ＶＢＬ）にバイアスされたビットライン（ＢＬ）でのＭＴＪデバイスにわたる電圧の関数としてのＭＴＪデバイスの特性が、ＭＴＪの電流‐電圧（Ｉ‐Ｖ）曲線６３４によって示されている。正のゲート電圧ＶＧを有するトランジスタの特性は、ＭＴＪデバイスにわたる電圧の関数として、トランジスタのＩ‐Ｖ曲線６３２によって示されている。ＭＴＪのＩ‐Ｖ曲線６３４とトランジスタのＩ‐Ｖ曲線６３２との交点は、メモリセルの安定動作点を示す。
【0044】
トランジスタのＩ‐Ｖ曲線６３２は、図５に示されるソースローディング効果と同様のソースローディング効果を示す（逆バイアス条件において）。前述のように、ＭＴＪのスイッチング非対称性は、ＡＰ→ＰのスイッチングよりもＰ→ＡＰのスイッチングに対してより大きな電流を必要とする傾向があり、つまり、ＪＣ（ＡＰ→Ｐ）＜ＪＣ（Ｐ→ＡＰ）である。ＭＴＪデバイスの接続又は層堆積を逆にすることによって、第一のバイアス条件６３０において必要とされるスイッチング電流が小さくなるので、ソースローディング効果によるトランジスタの電流の減少が、あまり影響を有しなくなり得る。しかしながら、破線で示されるように、バランスのとれたＲ‐Ｈループ６１４条件下における動作は、ソースローディング効果によりトランジスタが提供できるよりもＡＰ→Ｐの転移６４０においてより大きな電流を必要とする。
【0045】
第二のバイアス条件６５０下において、ＶＢＬにバイアスされたソースライン（ＳＬ）及び接地されたビットライン（ＢＬ）でのＭＴＪデバイスにわたる電圧の関数としてのＭＴＪデバイスの特性が、ＭＴＪの電流‐電圧（Ｉ‐Ｖ）曲線６５４によって示されている。負のゲート電圧−ＶＧを有するトランジスタの特性は、ＭＴＪデバイスにわたる電圧の関数として、トランジスタのＩ‐Ｖ曲線６５２によって示されている。ＭＴＪのＩ‐Ｖ曲線６５４とトランジスタのＩ‐Ｖ曲線６５２との交点は、メモリセル６０２の安定動作点を示す。
【0046】
メモリセル６０２のロードライン解析によると、バランスのとれていないＲ‐Ｈ曲線６１２を発生させるために正のシフト６１６が与えられて、ＭＴＪの転移６４０、６２２それぞれの転移６３６、６５６へのシフト６６０がもたらされる際に、ＭＴＪデバイスが第一のバイアス条件６３０においてＡＰ状態からＰ状態へスイッチし、また、第二の領域においてＰ状態からＡＰ状態へスイッチすることを可能にするのに十分な電流をトランジスタが提供することが示されている。シフト６６０は、第一のバイアス条件６３０における臨界電流の大きさを減少させて、第二のバイアス条件６５０における臨界電流の大きさを増大させる負のシフトであり、メモリセル６０２のトランジスタが、ＭＴＪデバイスの安定動作及び適切なスイッチングを可能にするのに十分な電流を提供することができるようにする。
【0047】
シフト６６０は、Ｐ→ＡＰの転移６６２を、より大きな強度の電流密度ＪＣ（Ｐ→ＡＰ）において生じる転移５６６にシフトさせて、ＡＰ→Ｐの転移６４０を、より小さな強度の電流密度ＪＣ（ＡＰ→Ｐ）において生じる転移６３６にシフトさせる。従って、ＭＴＪデバイスのピンド層の厚さを調節すること等により正のシフト６１６を生じさせるオフセット磁場を発生させることは、ＭＴＪのＩ‐Ｖ応答におけるシフト６６０を生じさせて、｜ＪＣ（Ｐ→ＡＰ）｜／ＪＣ（ＡＰ→Ｐ）の比の増大をもたらして、メモリセル６０２の安定動作及び正確なスイッチングを可能にする。
【0048】
図５及び図６は、十分なオフセット磁場を印加することによるバランスのとれたＲ‐Ｈループ条件からのシフトが、メモリセルが安定になることをもたらす実施形態を示すものであるが、バランスのとれたＲ‐Ｈループでの不安定な振る舞い、及びバランスのとれていないＲ‐Ｈループでの安定な振る舞いを示すこれらの実施形態は、説明を簡単にするために用いられたものであって、限定的なものではない。一般的に、メモリセルの適切な動作は、Ｒ‐Ｈループのバランスがとれているかどうかとは独立したものであり得る。そうではなくて、適切な動作を達成するためにメモリセルを調節することは、スイッチング電流レベルを、動作バイアス条件下におけるトランジスタによって達成可能なレベルに調節するためにＲ‐Ｈループをシフトさせる方向及び大きさを決定すること（つまり、図５〜図６に示されるロードラインのトランジスタのＩ‐Ｖ曲線内において生じるように転移点をシフトさせること）に基づくものであり得る。従って、安定動作をもたらすスイッチング電流レベルの調節は、Ｒ‐Ｈループをシフトさせる量を示し得て、これはＲ‐Ｈループのシフトに影響するオフセット磁場の調節を示し得て、これはオフセット磁場を調節するピンド層の一以上の物理的寸法（層の厚さ等）の変化を示し得る。
【0049】
図７は、スイッチング電流比と磁場比との間の関係のモデル７００を示す図であり、プログラムされたオフセット磁場を決定するために使用可能である。モデル７００は、スイッチング電流比｜ＪＣ−｜／ＪＣ＋（例えば、図５〜図６に関して説明した｜ＪＣ（Ｐ→ＡＰ）｜／ＪＣ（ＡＰ→Ｐ））を、磁場比Ｈｏｆｆ／Ｈｃ（βとする）の関数として、曲線７０２、７０４、７０６として示される三つの異なる値の熱安定性ＥＢに対して示す。
【0050】
特定の実施形態では、モデル７００は、以下の式に基づいた理論的なモデルである。
【0051】
【数2】
【0052】
ここで、Ｊｃ０±は臨界電流密度であり、ｋＢはボルツマン定数であり、Ｔは温度であり、τ／τ０は、書き込み電流持続期間対定数パラメータτ０の比を表す。ＥＢ±は以下のように与えられる熱安定性である。
【0053】
【数3】
【0054】
ここで、ＭＳは飽和磁化であり、ＶはＭＴＪの体積であり、βはＨｏｆｆ／Ｈｃである。
【0055】
スイッチング電流比｜ＪＣ−｜／ＪＣ＋は以下のように与えられる。
【0056】
【数4】
【0057】
モデル７００は、基本的なＳＴＴスイッチング理論に基づいたものであり得るが、他の実施形態では、モデル７００は、追加的な物理シミュレーション、モデリング、実験的なモデル、又はこれらの組み合わせによって調節され得る。
【0058】
モデル７００は、スイッチング電流比βと、オフセット磁場Ｈｏｆｆと、スイッチング場の強度Ｈｃとの間の関係を与える。例えば、メモリセルの安定動作を可能にするスイッチング電流比を決定することができて、また、モデル７００にアクセスして、そのスイッチング電流比を有するようにメモリセルのＭＴＪデバイスの動作を調節するためにオフセット磁場を変更する量を決定することができる。
【0059】
図８は、スピントルク移動磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）のソースローディング効果を低減させる方法８００の特定の実施形態のフロー図である。
【0060】
８０２において、ＲＡ、ＭＲ及びＨｃ用の初期ターゲットを、ターゲット応用の仕様に合致するように設定し得る。典型的には、読み取り回路がＭＲ用の閾値を設定し、ＲＡは、ターゲットＭＴＪ構造のＳＴＴスイッチング特性及びトンネリング絶縁体のブレークダウン特性を考慮して決定される。更に、ターゲットＨｃの値は、必要とされる最小熱安定性（ＥＢ）によって制限され得て、ＭＴＪのアスペクト比を調節することによって制御可能である。
【0061】
続いて８０４では、トランジスタ幅の異なる多様なビットセル（アクセストランジスタに直列に結合されたＭＴＪ構造を含むメモリセル等）が製造され得る。例えば、メモリセルは、図１のメモリセル１１６、図２のメモリセル２００、図５のメモリセル５０２、又は図６のメモリセル６０２であり得る。メモリセルは、図５のメモリセル５０２の構成等の第一の構成（“タイプＩ”）、図６のメモリセル６０２の構成６０４等の第二の構成（“タイプＩＩ”）、又は図６のメモリセル６０２の構成６０６等の第三の構成（“タイプＩＩＩ”）を有し得る。
【0062】
８０６に進むと、メモリセルのスイッチング特性が決定され得る。例えば、メモリセルのスピントルク移動（ＳＴＴ）スイッチング特性が測定され得る。初期臨界電流密度Ｊｃの非対称性は既知であり得る。
【0063】
８０８に移ると、トランジスタロードライン解析が行われて、メモリセルの安定動作を可能にするスイッチング電流比が決定され得る。ロードラインは、トランジスタの幅及びワードラインの電圧を変化させることによって変更可能である点は留意されたい。トランジスタの幅と、ワードラインの電圧と、可能なオフセット磁場の値との最適な組み合わせを見積もることができる。メモリセルの安定動作を可能にする磁気トンネル接合（ＭＴＪ）構造のスイッチング電流比が決定される。スイッチング電流比は、第一の状態から第二の状態にスイッチする第一の臨界電流密度を、第二の状態から第一の状態にスイッチする第二の臨界電流密度で割ったものに基づいたものであり得て、図５〜図６に関して説明したような比｜ＪＣ（Ｐ→ＡＰ）｜／ＪＣ（ＡＰ→Ｐ）や、図７に関して説明したような｜ＪＣ−｜／ＪＣ＋等であり得る。
【0064】
８１０に進むと、オフセット磁場（Ｈｏｆｆ）を変更する量が、スイッチング電流比｜ＪＣ−｜／ＪＣ＋の大きさに基づいて決定され得る。例えば、オフセット磁場Ｈｏｆｆを変更する量は、スイッチング電流比｜ＪＣ−｜／ＪＣ＋と、オフセット磁場Ｈｏｆｆと、スイッチング場の強度（Ｈｃ）との間の関係の数学的モデルを用いて決定され得る。具体的には、Ｈｏｆｆ／Ｈｃの値は、図７に関して説明したような｜ＪＣ−｜／ＪＣ＋とＨｏｆｆ／Ｈｃとの間の関係から決定され得る。他の例として、オフセット磁場Ｈｏｆｆを変更する量は、スイッチング電流比｜ＪＣ−｜／ＪＣ＋と、オフセット磁場Ｈｏｆｆと、スイッチング場の強度Ｈｃとの間の関係の経験的なモデルを用いて決定され得る。
【0065】
オフセット磁場Ｈｏｆｆは、図４に関して説明したように、ピンド層内の一つ以上の層の厚さを変更すること等によるＭＴＪ構造の物理的寸法を変更することによって、達成可能である。しかしながら、このように変更されたメモリセルは、動作に十分な熱的安定性を有さないことがある。
【0066】
続いて８１２では、外部磁場（Ｈｅｘｔ）を印加して、ピンド層の調節された厚さでのＭＴＪ構造の動作をシミュレーションする。外部磁場の存在下でのメモリセルの熱的安定性（ＥＢ）がテストされて、オフセット磁場Ｈｏｆｆを達成するための調節後のメモリセルの熱的安定性を予測する。
【0067】
８１４の決定に進むと、メモリセルがターゲット熱的安定性に合致しているかどうかを決定する。ターゲット熱的安定性に合致していなければ、８１６において、ＭＴＪ積層体を再設計して、熱的安定性を増大させる。例えば、予測された熱的安定性が所定の閾値を満たさない場合に、ＭＴＪ構造が再設計され得る。ＭＴＪ構造の再設計の一例は、図６のメモリセル６０２の構成６０４又は６０６等のように、その設計を“逆”メモリセル構成に変更して、図５〜図６に関して説明したようにソースローディング効果をもたらすバイアス条件下でのスイッチング電流の要求を緩和することである。
【0068】
ターゲット熱的安定性に合致した場合、８１８において、外場が実質的にゼロであるかどうかを決定し得る。外場が実質的にゼロであると決定された場合、適切なスイッチング動作が熱的に安定な設計において達成されているので、８２２において本方法を終了し得る。
【0069】
そうではなくて、外場が実質的にゼロではないと決定された場合、８２０において、Ｈｏｆｆに対して、ピンド層の厚さが調節され得る。調節される厚さは、合成ピンド層の一つ以上の特定の層の厚さであり得て、図４のモデル４２２等のモデルを用いて決定され得る。ＭＴＪ構造のピンド層の厚さを調節して、ＭＴＪ構造の自由層に結合しているオフセット磁場Ｈｏｆｆを変更する。変更されたオフセット磁場によって、メモリセルの安定動作を可能にするように決定されたスイッチング電流比｜ＪＣ−｜／ＪＣ＋をＭＴＪ構造が示すようにする。例えば、オフセット磁場は、スイッチング電流比を減少させる正の磁場成分を加えることによって、変更可能である。特定の実施形態では、ピンド層の厚さがオフセット磁場を増大させるように調節される場合に、スイッチング電流比が減少する。
【0070】
８２０においてピンド層の厚さを調節した後に、又は８１６においてＭＴＪ構造を再設計した後に、プロセスは８０４に戻り得て、調節又は再設計された性質を用いて、ビットセルが製造され得る。従って、方法８００によって決められるようなＭＴＪ構造のピンド層の調節された厚さを有して８１４及び８１８における決定を満たすメモリセルが、８０４において製造可能であり、メモリセルの設計が、設計ライブラリ又は他の電子設計ツールに記憶されて、他のデバイスのコンポーネントとして使用され得る。例えば、ＳＴＴ‐ＭＲＡＭメモリを、方法８００に従って設計することができる。方法８００に従って、又は本願で説明される他の実施形態に従って設計されたメモリセルは、多様なデバイスに組み込むことができて、携帯電話、セットトップボックスデバイス、コンピュータ、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ミュージックプレイヤ、ビデオプレイヤ、データ又はコンピュータ命令を記憶又は回収する他のデバイス、又はこれらの組み合わせが挙げられる。
【0071】
他の実施形態では、方法８００は、ビットセルを製造するステップを含まないものであり得て、代わりに、自動設計プロセス又は設計ツールの一部として、物理システムシミュレーションを行って、ビットセル設計の振る舞いを予測し得る。例えば、特定の実施形態では、方法８００の全て又は一部は、専用回路、フィールドプログラマブルゲートアレイ、コンピュータ可読媒体に有形に具体化されたコンピュータ可読命令を実行するプロセッサ（コンピュータメモリに記憶されたソフトウェアを実行するプロセッサ等）、方法８００の全て又は一部を実施するように構成された他の有形の物理デバイス、又はこれらの組み合わせによって、実行可能であり、メモリセル設計を用いてメモリを製造するのに先立って、ＳＴＴ‐ＭＲＡＭメモリセルの設計を反復的に改良する。
【0072】
図９を参照すると、プログラムされたオフセット磁場を備えたメモリセルを含む抵抗ベースメモリを含む携帯型電子デバイスの特定の例示的な実施形態のブロック図が示されていて、概して参照符号９００が付されている。デバイス９００は、デジタルシグナルプロセッサ（ＤＳＰ）等のプロセッサ９００を含み、そのプロセッサは、メモリ９３２に結合され、プログラムされたオフセット磁場を備えたメモリセルを含む抵抗ベースメモリ９６４にも結合される。例示的な例では、抵抗ベースメモリ９６４は、図１に示されるメモリデバイス１００を含むか、図２、５、６にそれぞれ示されるメモリセル２００、５０２、６０２（構成６０４又は６０６を有する）のうち一つ以上を含むか、図８の方法８００に従って形成されるか、又はそれらの組み合わせのいずれかである。特定の実施形態では、抵抗ベースメモリ９６４は、スピントルク移動磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）である。
【0073】
図９には、デジタルシグナルプロセッサ９１０及びディスプレイ９２８に結合されたディスプレイコントローラ９２６も示されている。コーダ／デコーダ（ＣＯＤＥＣ）９３４も、デジタルシグナルプロセッサ９１０に結合可能である。スピーカ９３６及びマイク９３８はＣＯＤＥＣ９３４に結合可能である。図９には、デジタルシグナルプロセッサ９１０及びワイヤレスアンテナ９４２に結合可能なワイヤレストランシーバ９４０も示されている。
【0074】
プロセッサ９１０は、抵抗ベースメモリ９６４の個々のメモリセル又はメモリセルの組においてメモリ動作を行うように構成される。例えば、プロセッサ９１０は、アンテナ９４２及びワイヤレストランシーバ９４０を介して受信されるデータ（ワイヤレス通信ネットワークを介して受信されるオーディオデータやビデオデータ等）を抵抗ベースメモリ９６４に記憶するように構成され得る。プロセッサ９１０は、抵抗ベースメモリ９６４に記憶されたデータを回収して、データ表現（ディスプレイデバイス９２８の表示、スピーカ９３６の発音、これらの組み合わせ等）を開始するように構成され得る。
【0075】
特定の実施形態では、ＤＳＰ９１０と、ディスプレイコントローラ９２６と、メモリ９３２と、ＣＯＤＥＣ９３４と、ワイヤレストランシーバ９４０と、抵抗ベースメモリ９６４が、システムインパッケージ又はシステムオンチップデバイス９２２に含まれる。特定の実施形態では、入力デバイス９３０及び電源９４４がシステムオンチップデバイス９２２に結合される。更に、特定の実施形態では、図９に示されるように、ディスプレイ９２８と、入力デバイス９３０と、スピーカ９３６と、マイク９３８と、ワイヤレスアンテナ９４２と、電源９４４が、システムオンチップデバイス９２２の外部にある。しかしながら、ディスプレイ９２８、入力デバイス９３０、スピーカ９３６、マイク９３８、ワイヤレスアンテナ９４２、電源９４４の各々は、システムオンチップデバイス９２２のコンポーネント（インターフェイスやコントローラ等）に結合可能である。
【0076】
上述のデバイス及び機能性は、コンピュータ可読媒体に記憶されたコンピュータファイル（例えば、ＲＴＩ、ＧＤＳＩＩ、ＧＥＲＢＥＲ等）内に設計及び構成され得る。そのようなファイルの一部又は全ては、そうしたファイルに基づいてデバイスを製造する製造業者に提供され得る。結果物の製品は半導体ウェーハを含み、その半導体ウェーハは後で半導体ダイに切断されて半導体チップにパッケージングされる。そのチップは、上述のデバイスにおいて採用される。図１０は、電子デバイス製造プロセス１０００の特定の例示的な実施形態を示す。
【0077】
製造プロセス１０００において、物理的デバイス情報１００２を、リサーチコンピュータ１００６等において受け取る。物理的デバイス情報１００２は、図１のメモリデバイス１００、図２のメモリセル２００、図５のメモリセル５０２、図６の構成６０４又は６０６を有するメモリセル６０２、又はこれらの組み合わせ等の半導体デバイスの少なくとも一つの物理的性質を表す設計情報を含み得る。例えば、物理的デバイス情報１００２は、リサーチコンピュータ１００６に結合されたユーザインターフェイス１００４を介して入力される物理的パラメータ、物質特性、構造情報を含み得る。リサーチコンピュータ１００６は、メモリ１０１０等のコンピュータ可読媒体に結合されたプロセッサ１００８（一つ以上のプロセスコア等）を含む。メモリ１０１０は、プロセッサ１００８が物理的デバイス情報１００２をファイルフォーマットに適合するように変換してライブラリファイル１０１２を生成するように実行可能なコンピュータ可読命令を記憶し得る。
【0078】
特定の実施形態では、ライブラリファイル１０１２は、変換された設計情報を含む少なくとも一つのデータファイルを含む。例えば、ライブラリファイル１０１２は、図１のメモリデバイス１００、図２のメモリセル２００、図５のメモリセル５０２、図６の構成６０４又は６０６を有するメモリセル６０２、又はこれらの組み合わせを含む半導体デバイスのライブラリを含み得て、そのライブラリは、電子設計自動化（ＥＤＡ，ｅｌｅｃｔｒｏｎｉｃ ｄｅｓｉｇｎ ａｕｔｏｍａｔｉｏｎ）ツール１０２０と共に使用するために提供される。
【0079】
ライブラリファイル１０１２は、ＥＤＡツール１０２０と共に、メモリ１０１８に結合されたプロセッサ１０１６（一つ以上のプロセスコア等）を含む設計コンピュータ１０１４において使用され得る。ＥＤＡツール１０２０は、メモリ１０１８にプロセッサ実行可能命令として記憶され得て、設計コンピュータ１０１４の使用者が、ライブラリファイル１０１２の図１のメモリデバイス１００、図２のメモリセル２００、図５のメモリセル５０２、図６の構成６０４又は６０６を有するメモリセル６０２を用いて回路を設計することを可能にする。例えば、設計コンピュータ１０１４の使用者は、設計コンピュータ１０１４に結合されたユーザインターフェイス１０２４を介して回路設計情報１０２２を入力し得る。回路設計情報１０２２は、図１のメモリデバイス１００、図２のメモリセル２００、図５のメモリセル５０２、図６の構成６０４又は６０６を有するメモリセル６０２、又はこれらの組み合わせ等の半導体デバイスの少なくとも一つの物理的性質を表す設計情報を含み得る。例えば、回路設計特性は、特定の回路の識別及び回路設計の他の要素との関係、配置情報、フィーチャサイズ情報、相互接続情報、又は半導体デバイスの物理的性質を表す他の情報を含み得る。
【0080】
設計コンピュータ１０１４は、回路設計情報１０２２を含む設計情報をファイルフォーマットに適合するように変換するように構成され得る。例えば、ファイルフォーマットは、平面的な幾何学的形状、テキストラベル、階層型フォーマット内の回路レイアウトについての他の情報を表すデータベースバイナリファイルフォーマット（グラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマット等）を含み得る。設計コンピュータ１０１４は、変換された設計情報を含むデータファイルを生成するように構成され得て、そのデータファイルとして、図１のメモリデバイス１００、図２のメモリセル２００、図５のメモリセル５０２、図６の構成６０４又は６０６を有するメモリセル６０２、又はこれらの組み合わせ、更に他の回路又は情報を記述する情報を含むＧＤＳＩＩファイル１０２６等が挙げられる。例えば、データファイルは、図１のメモリデバイス１００を含み、またシステムオンチップ（ＳＯＣ）内の追加の電子回路及びコンポーネントも含むシステムオンチップ（ＳＯＣ）に対応する情報を含み得る。
【0081】
ＧＤＳＩＩファイル１０２６は、製造プロセス１０２８において受け取られ得て、その製造プロセス１０２８では、ＧＤＳＩＩファイル１０２６の変換された情報に従って、図１のメモリデバイス１００、図２のメモリセル２００、図５のメモリセル５０２、図６の構成６０４又は６０６を有するメモリセル６０２、又はこれらの組み合わせを製造する。例えば、デバイス製造プロセスは、ＧＤＳＩＩファイル１０２６をマスク製造業者１０３０に提供して代表的なマスク１０３２が示されている一つ以上のマスク（フォトリソグラフィプロセスに使用されるマスク等）を製造することを含み得る。製造プロセス中に、マスク１０３２を用いて、一つ以上のウェーハ１０３４を生成して、そのウェーハ１０３４は、テストされて、また、代表的なダイ１０３６等のダイへと分離され得る。ダイ１０３６は、図１のメモリデバイス１００、図２のメモリセル２００、図５のメモリセル５０２、図６の構成６０４又は６０６を有するメモリセル６０２、又はこれらの組み合わせを含む回路を含む。
【0082】
ダイ１０３６は、パッケージングプロセス１０３８へと提供され得て、ダイ１０３６が、代表的なパッケージ１０４０内に組み込まれる。例えば、パッケージ１０４０は、単一のダイ１０３６又は複数のダイを含み得て、システムインパッケージ（ＳｉＰ）配置等とされる。パッケージ１０４０は、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）の規格等の一つ以上の規格又は仕様に準拠するように構成され得る。
【0083】
パッケージ１０４０に関する情報は、コンピュータ１０４６に記憶されたコンポーネントライブラリ等を介して、多くの製品設計者に配布され得る。コンピュータ１０４６は、メモリ１０５０に結合されたプロセッサ１０４８（一つ以上のプロセスコア等）を含み得る。印刷回路基板（ＰＣＢ，ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）ツールが、メモリ１０５０にプロセッサ実行可能命令として記憶され得て、コンピュータ１０４６の使用者からユーザインターフェイス１０４４を介して受け取ったＰＣＢ設計情報１０４２を処理する。ＰＣＢ設計情報１０４２は、回路板上にパッケージングされた半導体デバイスの物理的配置情報を含みえて、そのパッケージングされた半導体デバイスは、図１のメモリデバイス１００、図２のメモリセル２００、図５のメモリセル５０２、図６の構成６０４又は６０６を有するメモリセル６０２、又はこれらの組み合わせを含むパッケージ１０４０に対応する。
【0084】
コンピュータ１０４６は、ＰＣＢ設計情報１０４２を変換して、回路板上にパッケージングされた半導体デバイスの物理的配置情報並びにトレース及びビア等の電気接続のレイアウトを含むデータを備えたＧＥＲＢＥＲファイル１０５２等のデータファイルを発生させるように構成され得る。ここで、そのパッケージングされた半導体デバイスは、図１のメモリデバイス１００、図２のメモリセル２００、図５のメモリセル５０２、図６の構成６０４又は６０６を有するメモリセル６０２、又はこれらの組み合わせを含むパッケージ１０４０に対応する。他の実施形態では、変換されたＰＣＢ設計情報によって生成されるデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有し得る。
【0085】
ＧＥＲＢＥＲファイル１０５２は、基板アセンブリプロセス１０５４において受け取られて、そのＧＥＲＢＥＲファイル１０５２内に記憶された設計情報に従って製造されたＰＣＢ（代表的なＰＣＢ１０５６等）を形成するのに使用され得る。例えば、ＧＥＲＢＥＲファイル１０５２は、ＰＣＢ製造プロセスの多様なステップを実行するための一つ以上の機器にアップロードされ得る。ＰＣＢ１０５６には、パッケージ１０４０を含む電子部品が投入され得て、代表的な印刷回路アセンブリ（ＰＣＡ，ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ａｓｓｅｍｂｌｙ）１０５８が形成される。
【0086】
ＰＣＡ１０５８は、製品製造プロセス１０６０において受け取られて、第一の代表的な電子デバイス１０６２及び第二の代表的な電子デバイス１０６４等の一つ以上の電子デバイス内に集積され得る。非限定的な例示として、第一の代表的な電子デバイス１０６２、第二の代表的な電子デバイス１０６４、又はその両方は、セットトップボックス、ミュージックプレイヤ、ビデオプレイヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、ＰＤＡ、固定データユニット、及びコンピュータの群から選択され得る。他の非限定的な例示では、電子デバイス１０６２及び１０６４の一以上は、携帯電話等のリモートユニット、携帯型パーソナルコミュニケーションシステム（ＰＣＳ）ユニット、ＰＤＡ等の携帯型データユニット、ＧＰＳ有効化デバイス、ナビゲーションデバイス、計測設備等の固定データユニット、データ又はコンピュータ命令を記憶又は回収する他のデバイス、又はこれらの組み合わせであり得る。図１〜図９の一以上において、本開示の教示によるリモートユニットが例示され得るが、本開示は、これらの図示された例示的なユニットに限定されるものではない。本開示の実施形態は、テスト及び特性評価用のメモリ及びオンチップ回路を含むアクティブ集積回路を含むあらゆるデバイスにおいて適切に採用可能である。
【0087】
従って、図１のメモリデバイス１００、図２のメモリセル２００、図５のメモリセル５０２、図６の構成６０４又は６０６を有するメモリセル６０２、又はこれらの組み合わせは、例示的なプロセス１０００に示されるように、製造され、処理され、電子デバイス内に組み込まれ得る。図１〜図９に関して説明された実施形態の一以上の側面は、多様なプロセス段階において、ライブラリファイル１０１２、ＧＤＳＩＩファイル１０２６、及びＧＥＲＢＥＲファイル１０５２内に含まれ得て、また、リサーチコンピュータ１００６のメモリ１０１０、設計コンピュータ１０１４のメモリ１０１８、コンピュータ１０４６のメモリ１０５０、基板アセンブリプロセス１０５４等の多様な段階において使用される一以上の他のコンピュータ又はプロセッサ（図示せず）のメモリに記憶され得て、マスク１０３２、ダイ１０３６、パッケージ１０４０、ＰＣＡ１０５８、プロトタイプの回路又はデバイス（図示せず）等の他の製品等の一つ以上の他の物理的実施形態内に組み込まれ得て、又はこれらの組み合わせであり得る。物理的デバイス設計から最終製品までの多様な代表的な製造段階が図示されているが、他の実施形態では、より少ない段階が使用され得て、又は追加の段階が含まれ得る。同様に、プロセス１０００は、そのプロセス１０００の多様な段階を実施する単一のエンティティ、又は一以上のエンティティによって実行され得る。
【0088】
更に、当業者は、本願で開示される実施形態に関して説明される多様な例示的な論理ブロック、構成、モジュール、回路、アルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、又は両方の組み合わせとして実施され得る点を理解されたい。当業者は、各特定の応用に対して異なった方法で説明された機能性を実施することができるものであるが、そのような実施の決定は、本開示の範囲から逸脱するものではない。
【0089】
本願で開示される実施形態に関連して説明される方法又はアルゴリズムのステップは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、又は両者の組み合わせにおいて直接実現可能である。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、リードオンリーメモリ（ＲＯＭ）、プログラマブルリードオンリーメモリ（ＰＲＯＭ）、イレーサブルプログラマブルリードオンリーメモリ（ＥＰＲＯＭ）、エレクトリカリーイレーサブルプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスクリードオンリーメモリ（ＣＤ‐ＲＯＭ）、又は他の形態の当該分野において知られているストレージ媒体によるものであり得る。例示的なストレージ媒体は、そのストレージ媒体に対してプロセッサが情報の読み書きができるようにプロセッサに接続される。代わりに、ストレージ媒体はプロセッサに集積され得る。プロセッサ及びストレージ媒体は特定用途集積回路（ＡＳＩＣ，ａｐｐｌｉｃａｔｉｏｎ‐ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）によるものであり得る。ＡＳＩＣは、計算デバイス又はユーザ端末によるものであり得る。代わりに、プロセッサ及びストレージ媒体は、計算デバイス又はユーザ端末内の別個の構成要素であり得る。
【0090】
開示される実施形態のこれまでの説明は、当業者が開示される実施形態を実施することができるようにするために提供されるものである。これらの実施形態に対する多様な変更は当業者にとって自明であり、本願で定められる汎用的な原理は、本発明の範囲から逸脱せずに他の実施形態に適用可能である。従って、本発明は、本願で示される実施形態に限定されるものではなく、添付の特許請求の範囲によって定められるような原理及び新規特徴に矛盾しない最大限の範囲によるものである。
【符号の説明】
【0091】
１００ メモリデバイス１０２ メモリアレイ
１０４ ビットライン
１０６ ビットライン論理回路
１０８ ワードライン
１１０ ワードライン論理回路
１１２ アンプ