特許第6006376号(P6006376)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6006376
(24)【登録日】2016年9月16日
(45)【発行日】2016年10月12日
(54)【発明の名称】デジタル補間器及び補間方法
(51)【国際特許分類】
   H03H 17/00 20060101AFI20160929BHJP
【FI】
   H03H17/00 621E
【請求項の数】12
【全頁数】13
(21)【出願番号】特願2015-125483(P2015-125483)
(22)【出願日】2015年6月23日
(65)【公開番号】特開2016-21739(P2016-21739A)
(43)【公開日】2016年2月4日
【審査請求日】2015年6月23日
(31)【優先権主張番号】14176797.0
(32)【優先日】2014年7月11日
(33)【優先権主張国】EP
(73)【特許権者】
【識別番号】506425538
【氏名又は名称】ザ・スウォッチ・グループ・リサーチ・アンド・ディベロップメント・リミテッド
(74)【代理人】
【識別番号】100064621
【弁理士】
【氏名又は名称】山川 政樹
(74)【代理人】
【識別番号】100098394
【弁理士】
【氏名又は名称】山川 茂樹
(72)【発明者】
【氏名】マッシミリアーノ・ブラッコ
【審査官】 鬼塚 由佳
(56)【参考文献】
【文献】 特表平08−506952(JP,A)
【文献】 特開平11−308074(JP,A)
【文献】 特開平09−326672(JP,A)
【文献】 特開平07−007383(JP,A)
【文献】 米国特許出願公開第2006/0244644(US,A1)
【文献】 米国特許出願公開第2011/0004647(US,A1)
【文献】 T. Hentschel and G. Fettweis,Reduced complexity comb-filters for decimation and interpolation in mobile communications terminals ,Proceedings of The 6th IEEE International Conference on Electronics, Circuits and Systems, 1999,米国,IEEE,1999年 9月 5日,vol.1,pp.81 - 84
【文献】 Ricardo A. Losada and Richard Lyons,Reducing CIC Filter Complexity,Signal Processing Magazine, IEEE,米国,IEEE,2006年 7月17日,pp.124 - 126
(58)【調査した分野】(Int.Cl.,DB名)
H03H 17/00
(57)【特許請求の範囲】
【請求項1】
第1のクロック周波数(f1)の入力信号を受信するための入力(12)と、前記第1のクロック周波数(f1)より大きい第2のクロック周波数(f2)の補間済み信号を提供するための出力(18)とを備える、デジタル補間器であって、
前記デジタル補間器は:
−前記入力(12)に接続された微分器(20);
−前記微分器の出力(25)に接続された補間器ステージ(30);並びに
−前記出力(18)及び前記補間器ステージ(30)の出力(39)に接続された積分器(40)
を備える、デジタル補間器において、
前記デジタル補間器は:
前記補間器ステージ(30)はストレージ(32)、加算器(34)、除算器(36)、減算器(38)を備え;
前記加算器(34)の出力(34c)は前記除算器の入力(36a)に接続され;
前記除算器の出力(36b)は前記ストレージの入力(32a)に接続され;
前記ストレージの出力(32c)は前記加算器(34)の入力(34b)に接続され;
前記減算器(38)の第1の入力(38a)は前記微分器の前記出力(25)に接続され;
前記減算器(38)の第2の入力(38b)は前記除算器の前記出力(36b)に接続され;
前記加算器(34)の更なる入力(34a)は前記微分器の前記出力(25)に接続され、さらに、
前記微分器は前記第1のクロック周波数(f1)で動作し、
前記補間器ステージ(30)及び前記積分器(40)は前記第1のクロック周波数(f1)より大きい第2のクロック周波数(f2)で動作す
ことを特徴とする、デジタル補間器。
【請求項2】
前記第1のクロック周波数(f1)で動作する第1のクロック(15)と、前記第2のクロック周波数(f2)で動作する第2のクロック(19)とを更に備える、請求項1に記載のデジタル補間器。
【請求項3】
前記第2のクロック周波数(f2)は前記第1のクロック周波数(f1)の整数倍である、請求項1又は2に記載のデジタル補間器。
【請求項4】
前記微分器(20)は、前記第1のクロック周波数(f1)で駆動されるストレージ(22)と、前記第1のクロック(15)の第1のクロックタイム(t1)における入力信号と前記第1のクロック(15)の後続のクロックタイム(t2)における入力信号との間の差分を計算するための減算器(24)とを備える、請求項1乃至のいずれか1項に記載のデジタル補間器。
【請求項5】
前記除算器(36)は、前記加算器(34)の前記出力(34c)を一定の因数で除算する、請求項1に記載のデジタル補間器。
【請求項6】
前記補間器ステージ(30)の前記減算器(38)の出力(38c)は、前記積分器(40)に接続される、請求項1に記載のデジタル補間器。
【請求項7】
前記積分器(40)はストレージ(42)及び加算器(44)を備え、
前記加算器(44)の一方の入力(44b)は前記積分器の前記ストレージ(42)に接続され、その一方で前記加算器(44)の更なる入力(44a)は前記補間器ステージ(30)の前記出力(39)に接続される、請求項1乃至のいずれか1項に記載のデジタル補間器。
【請求項8】
前記補間器ステージ(30)の前記ストレージ(32)及び前記積分器の前記ストレージ(42)は、前記第2のクロック周波数(f2)で動作する、請求項1乃至のいずれか1項に記載のデジタル補間器。
【請求項9】
前記補間器ステージ(30)の前記ストレージ(32)及び前記積分器の前記ストレージ(42)のうちの少なくとも1つは、前記第1のクロック(15)によってリセットできる、請求項に記載のデジタル補間器。
【請求項10】
前記補間器ステージの前記ストレージ(32)及び前記積分器の前記ストレージ(42)のうちの少なくとも1つは、前記第1のクロック(15)に接続された入力を有するORゲート(35、45)の出力(35c、45c)と接続される、請求項に記載のデジタル補間器。
【請求項11】
請求項1乃至10のいずれか1項に記載のデジタル補間器(10)を少なくとも1つ備える、電子デバイス。
【請求項12】
第1のクロック周波数(f1)のデジタル入力信号(50)を、該第1のクロック周波数(f1)より大きい第2のクロック周波数(f2)の出力信号(52)へと補間する方法であって、
前記方法は:
前記第1のクロック周波数(f1)で動作する微分器によって前記入力信号(50)のデジタルシーケンスを微分するステップ;
前記第2のクロック周波数(f2)で動作する補間器ステージ(30)において、微分された前記シーケンスを補間するステップ;
前記第2のクロック周波数(f2)で動作する積分器によって前記補間器ステージ(30)からの補間済み信号を積分するステップ
を含み、
前記補間器ステージ(30)はストレージ(32)、加算器(34)、除算器(36)、減算器(38)を備え、
前記加算器(34)の出力(34c)は前記除算器の入力(36a)に接続され;
前記除算器の出力(36b)は前記ストレージの入力(32a)に接続され;
前記ストレージの出力(32c)は前記加算器(34)の入力(34b)に接続され;
前記減算器(38)の第1の入力(38a)は前記微分器の前記出力(25)に接続され;
前記減算器(38)の第2の入力(38b)は前記除算器の前記出力(36b)に接続され;
前記加算器(34)の更なる入力(34a)は前記微分器の前記出力(25)に接続される
ことを特徴とする、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はデジタル補間器に関し、また第1のクロック周波数のデジタル信号のシーケンスを、第1のクロック周波数より大きい第2のクロック周波数の信号のシーケンスへと補間する各方法に関する。
【背景技術】
【0002】
効率的なデータ記憶のために、ストレージ内のデータ量を低下させ、2つの連続して記憶された信号又は記憶値のみから信号の列又はシーケンスを再生すると有利である。このようにして記憶空間を節約でき、及び/又は記憶されるデータを圧縮できる。例えば携帯電話又は腕時計といったウェアラブル又は移動体電子デバイスを用いた特定の応用例に関して、かなり低いサンプリングレートで音声又は音楽を表すデータを記憶することに対する需要が存在し得る。メモリからデータを読み出す際、及び記憶されているデータから音声又は音楽を再生するためには、記憶されている信号の補間を実行するハードウェアが一般に必要となる。
【0003】
例えば32kHzから256kHzへの補間を実施するために有限応答フィルタ(finite response filter:FIR)のカスケードを利用するデジタル補間器に関して、複数の解決策が存在する。このようなFIRのカスケードは、かなり多量のゲート又はメモリブロックを必要とし、これは各集積回路(integrated circuit:IC)の領域の大部分を占めることになり得る。
【0004】
特許文献1、特許文献2から、補間フィルタも公知である。
【0005】
特許文献3は、入力サンプルストリームの補間を実施できる装置について記載している。このために、補間機構はアップサンプラ構造を備え、これは線形補間器を含む。アップサンプラ回路は、微分器と、線形補間器と、入力信号の周波数より大きい周波数を有する補間済み出力信号を提供するための積分器とを備える。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】欧州特許第0658979A2号
【特許文献2】米国特許第5835390号
【特許文献3】米国特許出願第2010/0135368A1号
【発明の概要】
【発明が解決しようとする課題】
【0007】
従って本発明の目的は、デジタル補間器のハードウェアが集積回路上で必要とする空間が削減された、改良されたデジタル補間器を提供することである。更にこのデジタル補間器は、集積回路上での空間を節約するために、ゲート又はメモリブロックの個数及び配置に関してかなり簡単な構造を呈することになる。同時にこのデジタル補間器は、良好な又は優れた補間結果を提供することになり、また長期的に見ても安定して動作するものとなる。
【課題を解決するための手段】
【0008】
第1の態様では、本発明は、第1のクロック周波数の入力信号を受信するための入力を備えるデジタル補間器に関する。このデジタル補間器は、第2のクロック周波数の補間済み信号を提供するための出力を更に備え、この第2のクロック周波数は第1のクロック周波数より大きい。この補間器は、入力に接続された微分器を備える。この補間器は、微分器の出力に接続された補間器ステージを更に備え、また上記出力及び補間器の出力に接続された積分器を更に備える。
【0009】
従ってこのデジタル補間器は3つのステージ又は構成部品、即ち微分器として示される微分器ステージと、補間器ステージと、積分器又は積分器ステージとを備える。これら3つの構成部品又はステージは直列に、又は複数のステージのカスケードとして配設される。デジタル補間器の入力は、微分器の入力によって提供される。微分器の出力は補間器ステージの入力に接続され、補間器ステージの出力は積分器の入力に接続され、積分器の出力はデジタル補間器の出力を形成する。以下に説明するように、微分器、補間器ステージ及び積分器の列又はカスケードにより、デジタル補間器のための空間節約アプローチが提供され、これは多数のFIRのカスケードに比べて空間的に小さい。また、IC上のメモリブロック又はメモリセルの総数も減少させることができる。同時にデジタル補間器の全体的なアーキテクチャを簡略化できる。実際には、微分器、補間器ステージ及び積分器からなるデジタル補間器は、かなり堅牢なものであり、十分な品質の、又は優れた品質でさえある補間済み信号を提供する役割を果たす。
【0010】
ある実施形態によると、このデジタル補間器は、第1のクロック周波数で動作する第1のクロックを備え、第2のクロック周波数で動作する第2のクロックを更に備える。上述のように、第2のクロック周波数は第1のクロック周波数より大きい。更なる実施形態では、第2のクロック周波数は第1のクロック周波数の整数倍である。このデジタル補間器、つまり微分器、補間器ステージ及び積分器の列又はカスケードは、第1のクロック周波数の連続する信号に基づいて、第2のクロック周波数の各クロック信号にある信号を提供する役割を果たす。例えば、第2のクロック周波数は第1のクロック周波数の8倍である。このようにして、メモリ内に記憶され、第1のクロック周波数に基づく読み出し動作を受ける圧縮データを、第2のクロック周波数に基づく補間済み信号に変換できる。
【0011】
別の実施形態によると、微分器は第1のクロック周波数で動作し、その一方で補間器ステージ及び積分器は第2のクロック周波数で動作する。まず微分器を用いて、補間するべき信号を微分する。これによりデータ信号のシーケンスの一次導関数を導出及び取得する。そして補間器ステージによって実行される補間を、微分された信号シーケンスに基づいて実施する。最後に積分器は、補間済み信号を、データの読み出しが実施される第1のクロック周波数よりも大きい第2のクロック周波数のデータ信号に変換する。
【0012】
このようにして、FIRステージのカスケードに基づいたものであり得る従来の解決策に比べて信号品質に関するいずれの有害な影響を実質的に発生させずに、デジタル補間器の全体的なアーキテクチャを簡略化できる。
【0013】
更なる実施形態によると、微分器は、第1のクロック周波数で駆動される又は動作するストレージを備え、また第1のクロックの第1のクロックタイムにおける入力信号と第1のクロックの後続のクロックタイムにおける入力信号との間の差分を計算するための減算器を更に備える。典型的には、上記ストレージはシフトレジスタとして効果的に作用する。これは第1のクロックの第1のクロックタイムにおける入力信号を記憶し、記憶した信号を、第1のクロックの上記後続のクロックタイムにおいて微分器へと前進させる。
【0014】
第1の入力信号を微分器へと前進させている間、又は上記後続のクロックタイム中、第1のクロックの上記後続のクロックタイムと符合する信号が提供され、ストレージによって記憶される。更なる、即ち次の連続するクロックタイム中、上記第2のクロックタイムによって又は第2のクロックタイム中に記憶された信号が微分器へと前進し、これ以降同様の手順が続く。従ってストレージは、微分器の減算器が微分器のストレージの出力及びデジタル補間器全体の入力、即ち微分器の入力の両方に接続されている間に、先行するクロックタイムに対応する入力信号を提供してこれを微分器へと前進させる。そして減算器は、第1のクロックタイムの入力信号と第2の又は連続するクロックタイムの入力信号との差分を計算するよう動作できる。従って減算器の出力は常に、第1のクロック周波数で提供される連続する複数の入力信号間の変化及び差分を示すものとなる。
【0015】
別の実施形態によると、補間器ステージはストレージ、加算器、除算器、減算器を備える。ここで加算器の出力は除算器の入力に接続される。除算器の出力はストレージの入力に接続される。ストレージの出力は加算器の入力に接続され、加算器の更なる入力は微分器の出力に接続される。換言すると、補間器ステージは加算器、除算器及びストレージで構成されるループを備える。
【0016】
ここで減算器の一方の入力は、補間器ステージの入力に接続される。従ってこれは加算器と並列であり、その一方で減算器の第2の入力は除算器の出力と接続される。ストレージ、加算器、除算器及び減算器のこのような特定の配置により、第1のクロックタイムにおいて微分器の出力に位置するものと、後続の又は第2のクロックタイムにおいて微分器の出力に位置するものとの間の複数の信号の列を計算できる。ストレージ、加算器、除算器及び減算器の上記配列によって実装されるような補間器ステージは、特定の補間機能を提供し、これは、第1のクロック周波数に基づいて提供される連続する複数の信号の値に連続的に近づく、第2のクロック周波数に基づく複数の信号値の列を計算するにあたって非常に有益かつ効果的である。
【0017】
ストレージ、加算器及び除算器のループを用いて、例えば第1のクロック周波数の第1のクロック時間において初めに提供される信号を、ストレージに以前に記憶された信号と加算できる。これら2つの信号の和を除算器で除算し、除算された信号をメモリに記憶し、このメモリは微分器のストレージに相当し、一種のシフトレジスタとして機能し得る。微分器と比較して、補間器ステージは第2のクロック信号で動作する。従って補間器ステージの連続する複数の動作間の時間間隔は、第1のクロック周波数で提供される2つの連続する信号間の時間間隔より短い。
【0018】
微分器の出力が第1のクロックの第1のクロックタイムにおいて0であり、第1のクロックの連続するクロックタイムにおける上記出力が1であると仮定すると、補間器ステージは、これら連続する出力信号間の信号のシーケンスを計算するよう動作できる。補間器ステージの除算器が常に因数2による商を提供すると仮定すると、加算器、除算器及びストレージのループは、以下の値:1/2、3/4、7/8、15/16、31/32…(これ以降同様に続く)のシーケンスを生成するよう動作できる。
【0019】
更なる実施形態によると、補間器ステージの除算器は、加算器の出力を一定の因数で除算する。除算器の出力は補間器ステージのストレージの入力に接続される。補間器ステージのストレージは第2のクロック周波数で駆動される。第2のクロックの第1のクロックタイムにおいて提供されるストレージの入力は、第2のクロックの後続の又は連続するクロックタイムにおいて加算器の入力に提供される。従って補間器ステージの加算器の一方の入力は、補間器ステージのストレージの出力に接続され、その一方で加算器のもう一方の入力は微分器の出力に接続され、特に微分器の減算器の出力に接続される。
【0020】
更なる実施形態によると、補間器ステージの除算器は、加算器の出力を一定の因数で除算し、その後、除算された加算器の出力は補間器ステージのストレージに記憶される。
【0021】
別の実施形態によると、補間器ステージの減算器は微分器の出力に接続される第1の入力を有し、また除算器の出力に接続される第2の入力を更に有する。このようにして、補間器ステージの減算器は、第2のクロック周波数に基づいて信号のシーケンスを提供する役割を果たす。
【0022】
補間器ステージの入力信号が0から1にジャンプすると仮定し、除算器が加算器の出力を常に因数2で除算すると更に仮定すると、減算器の出力シーケンスは1/2、1/4、1/8、1/16、1/32…(これ以降同様に続く)のようになる。このようにして、連続する信号間の差分が常に減少する信号の列を生成できる。このようにして、線形補間と比較してはるかに効果的な補間スキームを提供できる。
【0023】
更なる実施形態によると、補間器ステージの減算器の出力は、デジタル補間器の積分器に接続される。つまり上述のような信号の列は、積分器を用いて積分可能である。更に積分器を用いて、微分器によって提供された一次導関数を補償でき、デジタル補間器の信号出力はその初期入力と同一のドメインのものとなる。
【0024】
別の実施形態によると、積分器はストレージ及び加算器を備える。加算器の一方の入力は積分器のストレージに接続され、その一方で加算器の更なる入力は補間器ステージの出力に接続される。積分器もまた第2のクロック信号で駆動される。このようにして補間済み信号のシーケンスを生成できる。
【0025】
別の実施形態では、補間器ステージのストレージと積分器のストレージとは第2のクロック周波数で動作する。このようにして、補間器ステージと積分器とは、第2のクロック周波数及び各クロック信号によって効果的にクロック供給される。
【0026】
更なる実施形態によると、補間器ステージのストレージ及び積分器のストレージのうちの少なくとも一方は、第1のクロックによって、即ち第1のクロック信号によってリセットできる。このようにして、デジタル補間器を補間動作の最初にリセットできる。このようにして、デジタル補間器の出力に潜在的に発生し得るドリフトを防止できる。
【0027】
更に別の実施形態では、補間器ステージのストレージ及び積分器のストレージのうちの少なくとも一方は、第1のクロックに接続された入力を有するORゲートの出力と接続される。このようにして、補間器ステージ又は積分器のうちの少なくとも一方のストレージは、第1のクロックの連続する信号間の時間間隔に対応する規則的な時間間隔においてリセットされる。またこのようにして、デジタル補間器の出力信号のドリフトを防止でき、相殺できる。
【0028】
典型的には、補間器ステージのストレージ及び積分器のストレージの両方はそれぞれ、別個のORゲートを介して第1のクロックと接続される。
【0029】
別の態様によると、本発明は、上述のような少なくとも1つのデジタル補間器を備える電子デバイスにも関する。この電子デバイスは、移動体又はウェアラブルデバイスとして実装してよい。この電子デバイスは電子腕時計又は携帯電話を含んでよい。
【0030】
更なる態様では、本発明は、第1のクロック周波数に基づいて提供された入力信号を、第2のクロック周波数に基づく信号の列へと補間する方法にも関し、ここで第2のクロック周波数は第1のクロック周波数より大きい。この方法は、第1のクロック周波数で提供された入力信号を微分するステップ、連続する微分された信号のシーケンスを補間するステップ、補間済み信号のシーケンスを積分するステップを含む。
【0031】
特にこの方法は、上述のようなデジタル補間器によって実装及び実行される。その結果、上記デジタル補間器に関連して説明されるような本発明は、上記補間方法にも同様に適用され、その逆も成り立つ。特に、デジタル補間器に関連して説明されるいずれの特徴、便益、特性は、本補間方法にも同様に適用され、その逆も成り立つ。
【0032】
これより、図面を参照して本発明のある実施形態について説明する。
【図面の簡単な説明】
【0033】
図1図1は、デジタル補間器の概略回路図である。
図2図2は、デジタル補間器の更なる図である。
図3図3は、デジタル補間器の出力及び入力信号を示す。
図4図4は、デジタル補間器の入力、デジタル補間器の出力、そしてデジタル補間器の構成部品、即ち微分器、補間器ステージ及び/又は積分器の出力又は入力における様々な信号を示す。
図5図5は、各補間方法のフローチャートである。
【発明を実施するための形態】
【0034】
図1では、デジタル補間器10をブロック図で示す。デジタル補間器は、入力信号50を受信して処理するための入力12を備え、また補間済み出力信号52を提供するための出力18を更に備える。デジタル補間器10は、第1のクロック入力14、第2のクロック入力16を更に備える。入力信号50は、第1のクロック周波数f1によって駆動される第1のクロック信号に基づいて提供され、その一方で出力18は第2のクロック信号によって、即ち第2のクロック周波数f2によって駆動され、この第2のクロック周波数f2は第1のクロック周波数f1より大きい。
【0035】
デジタル補間器10は、微分器20、補間器ステージ30、積分器40を備える。微分器20、補間器ステージ30、積分器40は相互に接続されてカスケードを形成する。微分器20の出力は補間器ステージ30の入力に接続され、その一方で補間器ステージの出力は積分器40の入力に接続される。積分器40の出力は、デジタル補間器10の出力18を形成するか、又は出力18に対応する。デジタル補間器10の入力12は、微分器20の入力と同一であるか、上記入力に接続される。
【0036】
第1のクロック入力14は、第1のクロック周波数f1で動作する第1のクロック15に接続される。第2のクロック入力16は、第2のクロック周波数f2で駆動される第2のクロック19に接続され、この第2のクロック周波数f2は第1のクロック周波数f1より大きい。
【0037】
典型的には、第2のクロック周波数f2は第1のクロック周波数f1の整数倍である。
【0038】
微分器20は、第1のクロック15によって駆動されるストレージ22を備え、また減算器24を更に備える。減算器24は第1の入力24a、第2の入力24bを備える。第1の入力24aは入力12に接続され、第2の入力24bはストレージ22の出力22cに接続される。ストレージ22の第1の入力22aも入力12に接続される。ストレージ22の第2の入力22bは、クロック入力14を介して第1のクロック15に接続される。このようにして、ストレージ22はシフトレジスタのように機能し、そのような挙動を示す。これは、1つの信号値を記憶して、記憶した信号値を先行するクロック信号において出力するよう動作できる。このようにして、微分器20の減算器24の一方の入力24aは入力12に接続され、その一方でもう一方の入力24bはストレージ22の出力22cに接続される。このようにして、減算器24には、時点Tにおいて信号入力が、そして時点T−1において入力が供給される。
【0039】
従って減算器24は、第1のクロック15の後続の複数のクロックタイムにおいて微分器20に存在する連続する信号を比較し、減算を行う。
【0040】
減算器24の出力24cは、補間器ステージ30に接続される微分器20の出力25を形成する。
【0041】
補間器ステージ30は別のストレージ32、加算器34、除算器36、減算器38を備える。図1、2に示すように、補間器ステージ30は、積分器40、特に積分器40の入力に接続された補間器ステージ出力39を備え、これを形成する。補間器ステージ30のストレージ32は、除算器36の出力36bに接続された第1の入力32aを備える。
【0042】
除算器36の入力36aは加算器34の出力34cに接続される。加算器34の第2の入力34bはストレージ32の出力32cに接続される。このようにして、ストレージ32、加算器34及び除算器36は閉ループを形成する。ストレージ32は、第2のクロック19に接続された第2の入力32bを更に備える。従って補間器ステージ30のストレージ32は第2のクロック19によって駆動され、従って微分器20よりも高速で動作する。補間器ステージ30の加算器34の第1の入力34aは、微分器20の出力25に接続され、従って微分器20の減算器24の出力24cに接続される。
【0043】
入力信号50が0から1にジャンプし、かつ2つの連続する信号が第1のクロックによって動作し駆動されるとすると、補間器ステージ30のループ32、34、36は、1/2、3/4、7/8、15/16…(これ以降同様に続く)等の信号のシーケンスを生成する役割を果たす。
【0044】
補間器ステージ30は、第1の入力38aと、第2の入力38bと、補間器ステージ30の出力39を形成する出力38cとを有する減算器38を更に備える。減算器38の入力38aは、微分器20の出力25に直接接続される。減算器38の上記更なる入力38bは、除算器36の出力36bに接続される。このようにして、既に説明及び言及したような信号のシーケンスを、1/2、1/4、1/8、1/16、1/32…(これ以降同様に続く)のようなシーケンスに変換する。
【0045】
積分器40は別の加算器44、ストレージ42を備える。ストレージの第1の入力42aは加算器44の出力44cに接続され、その一方でストレージ42の別の入力42bはまた、第2のクロック19に接続される。加算器44の入力44aは補間器ステージ30の出力39に接続される。加算器44の更なる入力44bはストレージ42の出力42cに接続される。図1から明らかとなるように、積分器40の加算器44、ストレージ42は閉ループ状に配設され、これにより加算器44の入力44aにおいて得られる連続する信号は累算される。従って、入力信号50が、第1のクロック15の連続する信号t、t+1の間に例えば0から1へとジャンプする場合、積分器40は中間値を迅速に送達し、これはクロックタイムt+1において存在する入力信号の標的値に迅速に近づく。
【0046】
図2では、図1によるデジタル補間器10をより詳細に示す。ここで、同一の又は同様の構成部品は同一の又は同様の参照番号で示す。ここでは更に2つのORゲート35、45が示されている。ORゲート35は、補間器ステージ30のストレージ32のリセット入力に接続された出力35cを備える。このORゲート35の一方の入力35aは特に図示されていないリセットスイッチに接続され、その一方でもう一方の入力35bは第1のクロック15又は第1のクロック入力14に接続される。
【0047】
これと同様に、積分器40のORゲート45の第1の入力45aはリセットスイッチに接続され、その一方でORゲート45の第2の入力45bは第1のクロック15又は第1のクロック入力14に接続される。またここで、ORゲートの出力45cは積分器40のストレージ42のリセット入力に接続される。このようにしてストレージ32、42は、第1のクロック15が1ステップだけ前進する度に繰り返しリセットされる。このようにして、出力信号のドリフト及びデジタル補間器10のスタートアップ時のオフセットの影響を補償できるか又は排除できる。
【0048】
図1に加えて、また図1と比較して、図2は微分器20の別のストレージ26を更に示す。この追加のストレージ26の出力26cは、ストレージ22の入力22aに接続される。この追加のストレージ26の入力26aは、デジタル補間器10の入力12に接続される。従って別の入力26bは、これもまた第1のクロック15又は第1のクロック入力14に接続される。このようにして、上記更なるストレージ26は、ストレージ22のための、そして微分器20のためのバッファとして機能する。
【0049】
更に図2では、積分器40内に、第1の加算器44の後ろに別の、即ち第2の加算器46が存在する。第2の加算器46の第1の入力は第1の加算器44の出力に接続され、第2の加算器46の第2の入力は微分器20の減算器24の第2の入力に接続される。第2の加算器46の出力は補間済み出力信号28を提供し、これはデジタル補間器10の積分器40の出力である。
【0050】
なお、第2の加算器46は、微分器20から開始データ値を取得して補間結果に加算する。毎回のリセットにおいて補間結果はゼロとなり、第2の加算器はその出力28において単に開始データを提供するのみとなる。
【0051】
図3では、第1のクロック周波数f1に基づいて提供された入力信号50を、第2のクロック周波数f2に基づいて提供される、デジタル補間器10の出力信号52と共に示している。図3に示すように、入力信号50は比較的粗く、その一方で出力信号52は、入力信号50の連続する信号値の、比較的平滑な補間を表している。
【0052】
図4では、入力信号50、出力信号52の振幅対時間のグラフを示す。更に図4は、微分器20の出力、即ち微分された入力信号54を示す。図4は、補間器ステージ30の出力を更に示し、補間器ステージの出力信号56を例示的に示す。入力信号50と出力信号52との比較により、入力信号50が平滑化されていることが分かる。
【0053】
最後に、補間器ステージ30の除算器36は、2に等しい除数で動作する除算機として上述されているが、異なる除算器36を用いたその他の多数の実装形態が考えられ、これによって異なる補間スキームを容易に実現できることに留意されたい。
【0054】
更に図5は、デジタル補間器10によって実行及び操作される補間方法のフローチャートを示す。第1のステップ100では、入力信号が微分される。連続する第2のステップ102では、微分された信号又は導関数化された信号54を補間して、補間器ステージの出力信号56を形成する。更なるステップ104では、積分器40を用いて補間済みの微分された信号56を積分し、最初に入力信号50が提供される第1のクロック周波数f1より大きい第2のクロック周波数f2の出力信号52を形成する。
【符号の説明】
【0055】
10 デジタル補間器
12 入力
15 第1のクロック
18 出力
19 第2のクロック
20 微分器
22 微分器20のストレージ
24 微分器20の減算器
25 微分器20の出力
30 補間器ステージ
32 補間器ステージ30のストレージ
32a ストレージ32の入力
32c ストレージ32の出力
34 加算器
34a 加算器34の更なる入力
34b 加算器34の入力
34c 加算器34の出力
35 ORゲート
35c ORゲート35の出力
36 除算器
36a 除算器36の入力
36b 除算器36の出力
38 減算器
38a 減算器38の第1の入力
38b 減算器38の第2の入力
38c 減算器38の出力
39 補間器ステージの出力
40 積分器
42 積分器40のストレージ
44 積分器40の加算器
44a 加算器44の更なる入力
44b 加算器44の一方の入力
45 ORゲート
45c ORゲート45の出力
50 デジタル入力信号
52 出力信号
f1 第1のクロック周波数
f2 第2のクロック周波数
t1 第1のクロックタイム
t2 後続のクロックタイム
図1
図2
図3
図4
図5