特許第6007323号(P6007323)IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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特許6007323異種メモリを混載したメモリモジュール、及びそれを搭載した情報処理装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6007323
(24)【登録日】2016年9月16日
(45)【発行日】2016年10月12日
(54)【発明の名称】異種メモリを混載したメモリモジュール、及びそれを搭載した情報処理装置
(51)【国際特許分類】
   G06F 12/00 20060101AFI20160929BHJP
   G11C 5/00 20060101ALI20160929BHJP
【ＦＩ】
   G06F12/00 550K
   G11C5/00 302Z
   G11C5/00 303Z
【請求項の数】15
【全頁数】22
(21)【出願番号】特願2015-522445(P2015-522445)
(86)(22)【出願日】2013年6月20日
(86)【国際出願番号】JP2013067003
(87)【国際公開番号】WO2014203383
(87)【国際公開日】20141224
【審査請求日】2015年10月21日
(73)【特許権者】
【識別番号】000005108
【氏名又は名称】株式会社日立製作所
(74)【代理人】
【識別番号】110001689
【氏名又は名称】青稜特許業務法人
(72)【発明者】
【氏名】植松 裕
(72)【発明者】
【氏名】村岡 諭
(72)【発明者】
【氏名】柿田 宏
(72)【発明者】
【氏名】出居 昭男
(72)【発明者】
【氏名】福村 裕祐
(72)【発明者】
【氏名】渡辺 聡
(72)【発明者】
【氏名】尾野 孝之
(72)【発明者】
【氏名】隅倉 大志
(72)【発明者】
【氏名】福田 裕一
(72)【発明者】
【氏名】宮川 貴志
(72)【発明者】
【氏名】内藤 倫典
(72)【発明者】
【氏名】大坂 英樹
(72)【発明者】
【氏名】柴田 正文
(72)【発明者】
【氏名】上野 仁
(72)【発明者】
【氏名】中島 和則
(72)【発明者】
【氏名】近藤 義広
【審査官】 滝谷 亮一
(56)【参考文献】
【文献】 米国特許出願公開第２０１０／００９５０４８（ＵＳ，Ａ１）
【文献】 特表２００９−５４０４３１（ＪＰ，Ａ）
【文献】 特表２００９−５２６３２３（ＪＰ，Ａ）
【文献】 特開２００２−３６６４２９（ＪＰ，Ａ）
【文献】 米国特許出願公開第２０１０／０１４２２４３（ＵＳ，Ａ１）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｇ０６Ｆ １２／００
Ｇ１１Ｃ ５／００
(57)【特許請求の範囲】
【請求項1】
相対向する第１辺と第２辺とを有する両面基板と、
複数のメモリコントローラと、
複数のフラッシュメモリと、
前記フラッシュメモリよりも信号の伝送速度が速い複数の第２のメモリと、
を有し、
前記両面基板の前記第１辺側の表面および裏面に、マザーボードと接続するためのソケット用の端子が形成され、
前記メモリコントローラは、前記両面基板上の前記第２辺側に配置され、
前記第２のメモリは、前記両面基板上の前記第２辺側の、前記メモリコントローラに対応する反対側の位置に配置されており、
前記フラッシュメモリは、前記両面基板上の少なくとも裏面の、前記メモリコントローラ及び前記第２のメモリよりも前記第１辺に近い位置に配置されている
ことを特徴とする異種メモリを混載したメモリモジュール。
【請求項2】
請求項１において、
前記フラッシュメモリは、前記両面基板上の裏面にのみ配置されている
ことを特徴とする異種メモリを混載したメモリモジュール。
【請求項3】
請求項２において、
前記両面基板の、前記フラッシュメモリが配置された前記裏面に対応する表側の表面に、前記ソケット用の端子と前記メモリコントローラとを接続する配線層としての導体路が形成されている
ことを特徴とする異種メモリを混載したメモリモジュール。
【請求項4】
請求項１において、
前記第２のメモリは、ＤＲＡＭであり、
前記メモリコントローラは、１つのアドレス用メモリコントローラと、前記各ＤＲＡＭ及び前記各フラッシュメモリに対応する複数のデータ用メモリコントローラとで構成されている
ことを特徴とする異種メモリを混載したメモリモジュール。
【請求項5】
請求項４において、
前記各ＤＲＡＭと前記データ用メモリコントローラとは、前記両面基板の表裏相対応する位置でビアにより直結されている
ことを特徴とする異種メモリを混載したメモリモジュール。
【請求項6】
請求項１において、
前記フラッシュメモリは、前記両面基板上の前記第１辺に近い位置の両面に配置されている
ことを特徴とする異種メモリを混載したメモリモジュール。
【請求項7】
請求項１において、
前記両面基板に、第１のグランド層と第２のグランド層とが、異なる層として形成されており、
前記第２のグランド層が、前記データ用メモリコントローラのグランドラインと前記フラッシュメモリのグランドラインとに分割され、
前記データ用メモリコントローラのフラッシュＩ／Ｆと前記フラッシュメモリのグランドラインは、共通化されている
ことを特徴とする異種メモリを混載したメモリモジュール。
【請求項8】
少なくとも１つのＣＰＵと、
各々異種メモリを混載した複数のメモリモジュールと、
前記ＣＰＵと前記複数のメモリモジュールとを接続するためのマザーボードと、
前記ＣＰＵによって前記異種メモリをアクセスするためのインタフェースとを備え、
前記各メモリモジュールが、
相対向する第１辺と第２辺とを有する両面基板と、
複数のメモリコントローラと、
複数のフラッシュメモリと、
前記フラッシュメモリよりも信号の伝送速度が速い複数の第２のメモリと、
を有し、
前記両面基板の前記第１辺側の表面および裏面に、前記マザーボードと接続するためのソケット用の端子が形成され、
前記メモリコントローラは、前記両面基板上の前記第２辺側に配置され、
前記第２のメモリは、前記両面基板上の前記第２辺側の、前記メモリコントローラに対応する反対側の位置に配置されており、
前記フラッシュメモリは、前記両面基板上の少なくとも裏面の、前記メモリコントローラ及び前記第２のメモリよりも前記第１辺に近い位置に配置されている
ことを特徴とする情報処理装置。
【請求項9】
請求項８において、
前記ＣＰＵと複数の前記マザーボードとが接続されており、
前記各マザーボードは水平方向に配置され、前記マザーボードに垂直に前記複数の両面基板、及び前記ＣＰＵが実装されており、
前記両面基板の前記ＣＰＵに面している側を表面、反対側を裏面としたとき、
前記複数のメモリモジュールの中で最も前記ＣＰＵに近い位置で前記マザーボードに実装された第１のメモリモジュールを有し、
該第１のメモリモジュールの前記フラッシュメモリは、前記両面基板上の前記裏面にのみ配置されている
ことを特徴とする異種メモリを混載した情報処理装置。
【請求項10】
請求項９において、
前記第１のメモリモジュールの前記両面基板の、前記フラッシュメモリが配置された前記裏面に対応する前記表側の表面に、前記ソケット用の端子と前記メモリコントローラとを接続する配線層としての導体路が形成されている
ことを特徴とする異種メモリを混載した情報処理装置。
【請求項11】
請求項１０において、
前記第１のメモリモジュールよりも前記ＣＰＵから離れた位置において前記マザーボードに実装された第２のメモリモジュールを有し、
該第２のメモリモジュールの前記フラッシュメモリは、前記両面基板上の両面に配置されている
ことを特徴とする異種メモリを混載した情報処理装置。
【請求項12】
請求項８において、
前記第２のメモリは、ＤＲＡＭであり、
前記メモリコントローラは、１つのアドレス用メモリコントローラと、前記各ＤＲＡＭ及び前記各フラッシュメモリに対応する複数のデータ用メモリコントローラとで構成されており、
前記フラッシュメモリからデータを読み出す場合は、前記メモリコントローラ前記がフラッシュメモリからデータを読み出して対応する前記ＤＲＡＭに書き込み、その後前記メモリコントローラが前記ＤＲＡＭから前記データを読み出し、
前記フラッシュメモリにデータを書き込む場合は、前記メモリコントローラが前記ＤＲＡＭにデータを書き込み、その後前記メモリコントローラが前記ＤＲＡＭから前記データを読み出して前記フラッシュメモリに書き込む
ことを特徴とする異種メモリを混載した情報処理装置。
【請求項13】
請求項８において、
前記ＣＰＵと複数の前記マザーボードとが接続されており、
前記マザーボードが垂直方向に配置され、
前記マザーボードに水平に前記複数の両面基板、及び前記ＣＰＵが実装されており、
前記両面基板の前記ＣＰＵに面している側を表面、反対側を裏面としたとき、
前記複数のメモリモジュールの中で最も前記ＣＰＵに近い位置で前記マザーボードに実装された第１のメモリモジュールを有し、
前記フラッシュメモリは、前記両面基板上の少なくとも裏面の、前記メモリコントローラ及び前記第２のメモリよりも前記第１辺に近い位置に配置されており、
ファンによる冷却風の流れに強制的に方向性を持たせる手段を備え、該手段により、前記フラッシュメモリを風上側とした流れを形成する
ことを特徴とする異種メモリを混載した情報処理装置。
【請求項14】
少なくとも１つのＣＰＵと、
各々異種メモリを混載した複数のメモリモジュールと、
前記ＣＰＵと前記複数のメモリモジュールとを接続するためのマザーボードと、
前記ＣＰＵによって前記異種メモリをアクセスするためのインタフェースとを備え、
前記各メモリモジュールが、
相対向する第１辺と第２辺とを有する両面基板と、
複数のメモリコントローラと、
複数のフラッシュメモリと、
前記フラッシュメモリよりも信号の伝送速度が速い複数の第２のメモリと、
を有し、
前記両面基板の前記第１辺側の表面および裏面に、前記マザーボードと接続するためのソケット用の端子が形成され、
前記メモリコントローラは、前記両面基板上の前記第２辺側に配置され、
前記第２のメモリは、前記両面基板上の前記第２辺側の、前記メモリコントローラに対応する反対側の位置に配置されており、
前記両面基板に、第１のグランド層と第２のグランド層とが、異なる層として形成されており、
前記第２のグランド層が、前記データ用メモリコントローラのグランドラインと前記フラッシュメモリのグランドラインとに分割されており、
前記フラッシュメモリは、前記両面基板上の少なくとも裏面の、前記メモリコントローラ及び前記第２のメモリよりも前記第１辺に近い位置に配置されている
ことを特徴とする情報処理装置。
【請求項15】
請求項１４において、
前記データ用メモリコントローラのフラッシュＩ／Ｆと前記フラッシュメモリのグランドラインは、共通化されている
ことを特徴とする異種メモリを混載した情報処理装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性メモリと揮発性メモリのような、伝送速度の異なる異種メモリを混載したメモリモジュール、及びそれを搭載した情報処理装置に関する。
【背景技術】
【0002】
サーバ等の情報処理装置の分野では、ビッグデータ時代に向け、データベース（ＤＢ）のように大容量データを高速にアクセスするニーズが増加している。一方、主記憶(DRAM)の大容量化トレンドは、３次元メモリ実装技術(TSV)の遅れもあり、上記ニーズに追従できていない。また、ＤＲＡＭと補助記憶装置であるＳＡＳ（Serial Attached SCSI）接続のＳＳＤ（Solid State Drive）またはＨＤＤ（Hard Disk Drive）とのスループット（レイテンシ）には１０６程度の差がある。
【0003】
そこで、ＤＲＡＭとＳＡＳ接続のＳＳＤ（ＳＡＳ−ＳＳＤ）との間の応答速度を有するＰＣＩ接続のＳＳＤ（ＰＣＩ−ＳＳＤ）が製品化され、その市場が増加すると予想されている。
【0004】
特許文献１には、フラッシュメモリとＤＲＡＭを別々のＤＩＭＭ（Dual Inline Memory Module）に搭載し、それらを各モジュールに搭載されたシリアル伝送用のバッファ素子を介してシリアル伝送系のデイジーチェーン様式で接続したＦＢＤＩＭＭ（Fully Buffered DIMM）が開示されている。メモリコントローラは、ＦＢＤＩＭＭ信号伝送プロトコルに従って、シリアル化された制御信号、アドレス信号および書き込みデータ信号をＤＩＭＭに送信し、シリアル化された読み出しデータ信号をＤＩＭＭから受信する。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特表２０１０−５２４０５９号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ＰＣＩ−ＳＳＤのスループットはＳＡＳ−ＳＳＤのスループットより向上したとはいえ、ＤＲＡＭとＰＣＩ−ＳＳＤとのスループットには１０３の差がある。ビッグデータを扱うサーバ等の情報処理装置の演算能力は、データの読み込みスループットがネックである。より性能を向上するには、最もスループット帯域が大きいＣＰＵメモリバスに、安価な大容量メモリを搭載することが考えられる。
【0007】
例えば、高速メモリであるＤＲＡＭとこのＤＲＡＭよりは低速で大容量のメモリであるフラッシュメモリとを、ＤＩＭＭに混載することが考えられる。この場合、ＣＰＵメモリバススループットに影響を及ぼさないような、搭載部品の配置が問題である。
【0008】
一方、フラッシュメモリは、その寿命が使用環境の温度が高くなる程短くなるという特性がある。情報処理装置を構成するメモリモジュールには、通常、ＣＰＵ等の多くの発熱源が接続される。そのため、実装密度の高いフラッシュメモリの使用中、環境の温度を許容温度範囲、一般的には６０℃を超えない例えば、４０℃〜５５℃程度以下に抑制する必要がある。
【0009】
特許文献１に記載の発明では、このような点に関する配慮はなされていない。
【0010】
本発明の課題は、フラッシュメモリの実装密度を高くして性能の向上を図ると共に、その温度特性やＣＰＵメモリバススループットに配慮した、異種メモリ混載メモリモジュール及びそれを搭載した情報処理装置を提供することにある。
【課題を解決するための手段】
【0011】
本明細書の開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。本発明の異種メモリを混載したメモリモジュールは、相対向する第１辺と第２辺とを有する両面基板と、複数のメモリコントローラと、複数のフラッシュメモリと、前記フラッシュメモリよりも信号の伝送速度が速い複数の第２のメモリとを有し、前記両面基板の前記第１辺側の表面および裏面に、マザーボードと接続するためのソケット用の端子が形成され、前記メモリコントローラは、前記両面基板上の前記第２辺側に配置され、前記第２のメモリは、前記両面基板上の前記第２辺側の、前記メモリコントローラに対応する反対側の位置に配置されており、前記フラッシュメモリは、前記両面基板上の少なくとも裏面の、前記メモリコントローラ及び前記第２のメモリよりも前記第１辺に近い位置に配置されている。
【発明の効果】
【0012】
本発明によれば、熱に弱いフラッシュメモリと放熱部品との配置関係を最適化し、フラッシュメモリを含む混載メモリモジュールの部品寿命を最大化することができる。
【図面の簡単な説明】
【0013】
【図1】図１は、本発明の実施例１に係る、異種メモリ混載モジュールを搭載した情報処理装置の構成例を示す側断面図である。
【図2】実施例１に係るサーバの構成を示す平面図である。
【図3A】実施例１に係る第１のメモリモジュールの表側の部品配置を示す図である。
【図3B】実施例１に係る第１のメモリモジュールの裏側の部品配置を示す図である。
【図4A】両面プリント基板のパターンを示す、図３ＡのＡ−Ａ‘端面図である。
【図4B】図４Ａの積層パターンに対応した、第１のメモリモジュールの裏側の表面の一例を示す図である。
【図5A】実施例１に係る第２のメモリモジュールの表側の部品配置を示す図である。
【図5B】実施例１に係る第２のメモリモジュールの裏側の部品配置を示す図である。
【図6A】実施例１に係る第２のメモリモジュールの基板内部の構成を示す横断面図である。
【図6B】図６Ａの一部を表面側から見た図である。
【図7】図２のサーバを構成するＣＰＵと混載メモリモジュールの回路構成を示すブロック図である。
【図8A】実施例１に係る混載メモリモジュールの全体構成を示す詳細ブロック図である。
【図8B】図８Ａのメモリコントローラの機能を示すブロック図である。
【図9】実施例１に係る混載メモリモジュールの熱に関する作用、効果を説明するための図である。
【図10】実施例１の、メモリモジュールの基板内部のグランドパターンを示した図である。
【図11A】実施例１の、ＣＰＵと、各混載メモリモジュールに実装された各素子（ＭＣＡ，ＭＣＤ，ＤＲＡＭ，フラッシュメモリ）との間のメモリバスにおける、データや信号の送受の経路を示した図である。
【図11B】実施例１の、ＣＰＵと、各混載メモリモジュールに実装された各素子との間のメモリバスにおける、インピーダンスの関係を説明する図である。
【図12A】本発明の実施例２に係る、第１の混載メモリモジュール、第２の混載メモリモジュールの構成を示すブロック図である。
【図12B】本発明の実施例３に係る、第１の混載メモリモジュール、第２の混載メモリモジュールの構成を示すブロック図である。
【図13】本発明の実施例５に係る、両面基板が、マザーボードに水平に実装された、情報処理装置の側面図である。
【図14】図１３のメモリモジュールを正面から見た図である。
【発明を実施するための形態】
【0014】
本開示において、ＤＲＡＭとは、主記憶装置に使用されるメモリで、ＳＤＲＡＭ（Synchronous DRAM）等のクロック同期型ＤＲＡＭ（以下、ＳＤＲＡＭと総称する。）を含むものである。ＤＩＭＭとは、複数個のパッケージされたメモリを有するメモリモジュールであって、主記憶装置（１次記憶装置）に用いられるもので、機能・大きさ・ピン配置等がＪＤＥＣ規格に準拠したものをいう。メモリバスとは、ＣＰＵと主記憶装置を接続するバスで、データバス幅は、例えば６４ビットと比較的広いものをいう。なお、メモリバスにはＣＰＵと主記憶装置以外の装置は接続されていない。Ｉ／Ｏバスとは、ＣＰＵと入出力装置や補助記憶装置（２次記憶装置）を接続するバスで、データバス幅は、例えば８ビットと比較的狭いものをいう。ＣＰＵとは、演算装置（ＣＰＵコア）とキャッシュメモリと外部メモリを制御するメモリコントローラ等を含むものである。
【0015】
本実施例においては、情報処理装置の一例としてサーバについて説明するが、サーバ以外の情報処理装置、例えばＰＣ（Personal Computer）にも適用できる。また、メモリモジュールの一例としてＥＣＣ付のメモリモジュールについて説明するが、ＥＣＣが付いていないメモリモジュールにも適用できる。
以下、図面を参照して本発明の実施例を詳細に説明する。
【実施例1】
【0016】
まず、本発明の実施例１に係る、異種メモリ混載モジュールを搭載した情報処理装置について説明する。図１は、両面プリント基板１２（１２Ａ，１２Ｂ，１２Ｃ）が、マザーボード１７に垂直に実装された、情報処理装置１００の側面図である。両面プリント基板（以下、単に基板）１２には、複数の異種メモリ混載メモリモジュール（ＤＩＭＭ）１０とＣＰＵ２０とが装着されている。換言すると、複数の混載メモリモジュール（ＤＩＭＭ）１０が、水平方向においてＣＰＵ２０とほぼ同じ高さに配置されている。
【0017】
この例では、マザーボード１７に取り付けてあるＤＩＭＭソケット１１（１１Ａ，１１Ｂ，１１Ｃ）に垂直に、第１〜第３のメモリモジュール１０（１０Ａ，１０Ｂ，１０Ｃ）が実装されている。ＤＩＭＭソケット１１Ａ，１１Ｂ，１１Ｃは、マザーボード１７の内部のグランドライン１８やメモリバスライン１９に各々接続されている。また、マザーボード１７の一端のＤＩＭＭソケット１１Ｄには、放熱フィン付きのＣＰＵ２０が実装されている。各ＤＩＭＭソケットに各々挿入される第１〜第３のメモリモジュールの両面基板１２は、その各下端の両面にそれぞれソケット用の端子（ＤＩＭＭソケット端子）を有している。本実施例では、マザーボード１７に搭載されるメモリモジュールの数を３としている。この数に制限はないが、通常は、信号の伝送速度が速いほど少なくする必要があり、１メモリバスあたりこの数を３〜４とするのが望ましい。両面基板の基材には、例えばＦＲ４（Flame Retardant Type 4）を用いる。
【0018】
本発明では、各メモリモジュールがマザーボード１７のＤＩＭＭソケット１１に挿入されたとき、両面基板１２のＣＰＵ２０に近い側（面している側）を表面、遠い側（反対側）を裏面と定義する。また、両面基板１２は、相対向する第１辺と第２辺とを有し、ＤＩＭＭソケット端子に近い側を第１辺側、ＤＩＭＭソケット端子から遠い、メモリコントローラやＳＤＲＡＭが設けられている側を第２辺側と定義する。
【0019】
第１、第２のメモリモジュール１０Ａ，１０Ｂは、フラッシュメモリ１６とＳＤＲＡＭ１５が搭載されたメモリモジュール（混載メモリモジュール）であり、第３のメモリモジュール１０Ｃは、ＳＤＲＡＭ１５が搭載されたＳＤＲＡＭメモリモジュールである。
【0020】
すなわち、ＣＰＵ２０に最も近い第１の混載メモリモジュール１０Ａは、基板１２Ａの表面に設置されたアドレス用メモリコントローラ（ＭＣＡ）１３及びデータ用メモリコントローラ（ＭＣＤ）１４と、基板の裏面に設置されたＳＤＲＡＭ（ＤＲＡＭ）１５及びフラッシュメモリ（Ｆｌａｓｈ）１６とを備えている。ＭＣＡ１３及びＭＣＤ１４と、ＳＤＲＡＭ１５とは、基板上のソケット端子から遠方の第２辺側の表裏、相対応する位置にあり、ビア６０を介して相互に接続されている。なお、プリント基板内の配線に関しては後で説明する。第１の混載メモリモジュール１０Ａにおいて、基板１２Ａの表面１２Ｓでかつ第１辺に近い位置、換言すると、基板１２Ａの裏面のフラッシュメモリに対応する位置には、何も設置されていない。
【0021】
次に、第２の混載メモリモジュール１０Ｂは、基板１２Ｂの表面に設置されたＭＣＡ１３及びＭＣＤ１４と、基板の裏面に設置されたＳＤＲＡＭ１５とフラッシュメモリ１６とを備えている。ＭＣＡ１３及びＭＣＤ１４と、ＳＤＲＡＭ１５とは、基板の第２辺側の表面及び裏面において相対応する位置にあり、ビア６０を介して相互に接続されている。一方、基板１２Ｂの第１辺に近い位置の表面及び裏面にはフラッシュメモリ１６が設置されている。
【0022】
次に、ＣＰＵ２０から最も遠い第３の混載メモリモジュール１０Ｃは、ＳＤＲＡＭメモリモジュールであり、ＪＥＤＥＣ標準に準拠した、ＤＤＲ３−ＳＤＲＡＭで構成される２４０ピンのＲＤＩＭＭ（Registered DIMM）を使用している。ＲＤＩＭＭは、アドレス信号と制御信号を、ＤＩＭＭ基板上のレジスタード・バッファ(Registered buffer) と呼ばれるＩＣ（Integrated Circuit）で一旦受けて整形増幅してから、各ＳＤＲＡＭに分配するＤＩＭＭである。基板１２Ｃの両面に、各々ＳＤＲＡＭ１５が搭載されている。
【0023】
図２は、本実施例に係る、異種メモリ混載モジュール１０を用いたサーバ１００の構成を示す平面図である。サーバ１００は、２つのＣＰＵ２０と、それらの左右に配置された複数個のメモリモジュール１０と、ＩＯＨ（Input Output Hub）２１と、ＰＣＩ−ＳＳＤ２２と、ＳＡＳ（Serial Attached SCSI）ブリッジ２３と、ＳＡＳ−ＳＳＤ／ＨＤＤ２４とを有する。２つのＣＰＵ２０はそれぞれＩＯＨ２１とＱＰＩバス（Quick Path Interconnect）１９Ｑを介して接続されている。２つのＣＰＵ２０はそれぞれ４チャネルのメモリバス１９Ｍと接続されている。１チャネルのメモリバス１９Ｍのデータ幅は８Ｂ（バイト）で、それにＥＣＣデータが１Ｂ（バイト）付与されている。１チャネルのメモリバス１９Ｍは、それぞれ３個のメモリモジュール１０が接続可能とされている。ＩＯＨ２１は、ＰＣＩeバス１９Ｐを介してＰＣＩＳＳＤ２２及びＳＡＳブリッジ２３と接続されている。ＳＡＳブリッジ２３は、ＳＡＳバス１９Ｓを介してＳＡＳ−ＳＳＤ／ＨＤＤ２４と接続されている。
【0024】
本実施例では、２個のＣＰＵ２０に、８個の異種メモリ混載メモリモジュール（ＤＩＭＭ）１０が接続されている。すなわち、左右の２つのＣＰＵ２０のメモリバス１９Ｍに、１６個の混載メモリモジュール（１０Ａ及び１０Ｂ）と、８個のＳＤＲＡＭメモリモジュール１０Ｃが接続されている。混載メモリモジュール１０Ａ，１０ＢおよびＳＤＲＡＭメモリモジュール１０Ｃは、いずれもＣＰＵ２０によってＳＤＲＡＭのメモリインタフェースでアクセスされる。なお、サーバ１００を構成するＣＰＵ２０は、１つであっても良い。
【0025】
また、フラッシュメモリの使用環境が４０℃〜５５℃程度以下になるように冷却するために、図２において、下方からＣＰＵ２０やメモリモジュール１０に向かって、ファン（図示略）により冷却風が供給されるように構成されている。
【0026】
図３Ａは、実施例１に係る第１のメモリモジュール１０Ａの表側の部品配置を示す図である。図３Ｂは、第１のメモリモジュール１０Ａの裏側の部品配置を示す図である。図４Ａは、第１のメモリモジュールの基板の積層パターンの一例を示す、図３ＡのＡ−Ａ‘に沿った縦断面図である。
【0027】
第１のメモリモジュール１０Ａは、基板１２Ａと、この基板の両面の第１辺付近にありＤＩＭＭソケット１１Ａに対応するソケット端子６２Ａと、基板の表側の第２辺付近にある１個のＭＣＡ１３、及び９個のＭＣＤ１４と、基板の裏側の第２辺付近にある９個のＳＤＲＡＭ１５、９個のフラッシュメモリ１６、及び１個のＳＰＤ２７とを有する。ＭＣＡ１３、ＭＣＤ１４及びＳＤＲＡＭ１５は、ソケット端子６２Ａから遠い第２辺側の基板表面に配置され、フラッシュメモリ１６は、基板５１の裏面であって、ソケット端子６２Ａに近い位置に配置されている。
【0028】
基板１２Ａは、その表側から順に、表面１２Ｓ上に形成された信号線４０（メモリバス１９−６）、絶縁層４１、グランド層４２（第１のグランド１８−１）、絶縁層４３、信号線４４（メモリバス１９−２）、電源層４５（メモリバス１９−１）、絶縁層４６、テータ線４７（メモリバス１９−３）、グランド層４８（第２のグランド１８−２）、絶縁層４９、信号線５０（メモリバス１９−４）、グランド層５１（第３のグランド１８−３）、絶縁層５２、信号線５３（メモリバス１９−５）が積層された構成になっている。
【0029】
第１のメモリモジュール１０Ａでは、基板の表側の表面１２Ｆの配線層がそのまま導体路４０として使用され、ソケット端子６２ＡとＭＣＡ１３やＭＣＤ１４とを接続している。これにより、ＶＩＡや配線層またぎによる反射を最小限に抑えられるため、ＣＰＵとＭＣＡ１３やＭＣＤ１４間の信号やデータの高速伝送が可能である。また、ＭＣＤ１４とＳＤＲＡＭ１５の実装位置を表裏で重ね最短距離でビアにより相互に接続することで、両者間における信号やデータの高速伝送を可能にしている。なお、この図ではＳＳＴＬの終端用の抵抗部品を記載していないが、ＭＣＤとソケット端子の間にはこの抵抗部品を設けても良いし、その機能をＭＣＤに内蔵しても良い。また図３の配線はその代表として一部のみしか記載していない。
【0030】
また、第１のメモリモジュール１０Ａでは、フラッシュメモリ１６を基板１２Ａの裏側にのみ配置することにより、フラッシュメモリ１６に対して、高熱の発生源であるＣＰＵ２０からの熱を軽減することができる。これらの効果に関しては、後で詳細に述べる。
【0031】
図４Ｂは、図４Ａの積層パターンに対応した、基板１２Ａの裏側の表面１２Ｓの一例を示す図である。基板面における外部端子（バンプ電極）は半田ボールで形成されている。基板の上側の外部端子２６は、ＳＤＲＡＭのボールと同じ位置に配置され、また、基板の下側の外部端子（ボール）５３は、フラッシュメモリ１６の外部端子と接続する信号線の一部である。基板の下端にはソケット端子６２Ａと接続するボールが配置されている。５４は、グランド配線（ビア）である。なお、この図ではグランドビアを代表として１つのみしか記載していないが、実際には信号：電源：グランド＝３：１：１程度となるようにビアを配置する。信号線４０以外の、高速伝送が必要でない他の多数の信号線は、多層配線で構成されている基板内を引き回すことにより、形成される。
【0032】
図５Ａは、実施例１に係る第２のメモリモジュール１０Ｂの表側の部品配置を示す図である。図５Ｂは、第２のメモリモジュール１０Ｂの裏側の部品配置を示す図である。
【0033】
第２のメモリモジュール１０Ｂは、基板１２Ｂの両面の第１辺付近にあるソケット端子６２Ｂと、基板の表側にある１個のＭＣＡ１３、９個のＭＣＤ１４、及び９個のフラッシュメモリ１６、基板の裏側にある９個のＳＤＲＡＭ１５、９個のフラッシュメモリ１６、及び１個のＳＰＤ２７とを有する。ＭＣＡ１３、ＭＣＤ１４及びＳＤＲＡＭ１５は、ソケット端子６２Ｂから遠い側の基板の第２辺付近の表面に配置されている。言い換えると、フラッシュメモリ１６は、基板５１の表裏面であって、ＳＤＲＡＭ１５よりも下方に配置されている。
【0034】
図２に示したサーバ１００によれば、第１、第２の混載メモリモジュール１０Ａ，１０Ｂに、合計２７個のフラッシュメモリが搭載されている。各基板上において、ＭＣＡ１３は横長に、ＳＤＲＡＭ２２Ｓは横長に、フラッシュメモリ２３Ｆは縦長に配置されている。
【0035】
第３のメモリモジュール１０Ｃは、基板１２Ｃの表面にＳＤＲＡＭ１５が１８個、レジスタード・バッファＩＣが１個、ＳＰＤが１個搭載されている。また、基板１２Ｃの裏面にＳＤＲＡＭ１５が１８個、レジスタード・バッファＩＣが１個搭載されている。そのうち、表面の２個のＳＤＲＡＭ１５および裏面の２個のＳＤＲＡＭ１５は、ＥＣＣデータ用である。すなわち、第３のメモリモジュール１０Ｃは、ＥＣＣ付の３２ＧＢのＲＤＩＭＭである。データは４Ｇｂ×６４、ＥＣＣは４Ｇｂ×８である。第３のメモリモジュール１０Ｃは、データ信号もバッファされるＬＲＤＩＭＭ（Load-Reduced DIMM）であってもよい。この場合、ＬＲＤＩＭＭの端子配置および端子機能は、ＲＤＩＭＭの端子配置および端子機能と同じである。
【0036】
図６Ａは、第２のメモリモジュール１０Ｂの基板内部の構成を示す横断面図であり、図中、右端がＤＩＭＭソケット１１Ａに挿入されるソケット端子６２である。また、図６Ｂは、図６Ａの一部を表面側から見た図である。
【0037】
本発明の特徴の１つは、ＭＣＤ／ＤＲＡＭ用グランドライン８０、８１と、フラッシュ用グランドライン８２とが、分離されていることにある。これは幅広の導体であるグランドプレーンが熱の伝導経路となるためである。但し、ＭＣＤのフラッシュＩ／Ｆとフラッシュメモリのグランドライン８２は、共通化されている。これは、信号配線のリターンパスを確保するためのものである。このようにすることで、フラッシュへの熱の伝達を最小限に抑えつつ、信号品質を確保し、高速伝送を可能としている。
【0038】
第２のメモリモジュール１０Ｂは、マザーボード１７の内部に、ＭＣＤ／ＤＲＡＭ用グランド層８０、８１、フラッシュ用グランド層８２、及び、メモリバスライン１９が形成されている。ＭＣＤ１４やＤＲＡＭ１５は、接続点８３，８４，８５、ＭＣＤ／ＤＲＡＭ用グランド層８１（第２のグランド１８−２）、グランド層８０（第１のグランド１８−１）、ビア（図示略）を介して、ソケット端子６２に接続される。また、ＭＣＤ１４やＤＲＡＭ１５は、ビア（図示略）を介してメモリバスライン１９に接続されている。さらに、ＭＣＤ１４は接続点９０、ビア，８７を介してフラッシュ用グランド層８２の一端に接続されている。すなわち、ＭＣＤのフラッシュＩ／Ｆとフラッシュメモリのグランドライン８２は、共通化されている。このように、同じ基板内の同じ層の第２のグランド１８−２が、２つのグランド層８１、８２に分離されている。一方、フラッシュメモリ１６は、接続点８８、グランド層８２（第２のグランド１８−２）、ビア９１、を介して、ソケット端子６２Ｂに接続される。
【0039】
なお、第１のメモリモジュール１０Ａも、ＭＣＤ／ＤＲＡＭ用グランドラインと、フラッシュ用グランドラインが、分離されている構成は同じであり、ＭＣＤ１４と同じ面にフラッシュメモリ１６が無い点で、図６Ａと相違している。
【0040】
図７は、実施例１に係る混載メモリモジュールの全体構成を示す図である。図７に示すように、混載メモリモジュール１０Ａ，１０Ｂは、ＭＣＡ１３と、ＭＣＤ１４と、ＳＤＲＡＭ１５と、複数のフラッシュメモリ１６とを有する。ＭＣＡ１３とＭＣＤ１４とでメモリコントローラＭＣ（図８Ｂ、１３，１４）を構成している。搭載するＳＤＲＡＭ１５の個数分のＭＣＤ１４が各混載メモリモジュール１０Ａ，１０Ｂに実装され、ＭＣＡ１３は混載メモリモジュール１０Ａ，１０Ｂに各々１つ実装される。ＭＣＡ１３とＭＣＤ１４のそれぞれは、半導体チップで形成され、ＢＧＡ型パッケージに実装されている。６４ＧＢの容量のフラッシュメモリ１６は、８ＧＢのＮＡＮＤ型フラッシュメモリチップ（ＮＡＮＤ Ｆｌａｓｈ）が８枚積層されて１つのＢＧＡ型パッケージに実装されている。
【0041】
また、混載メモリモジュール１０Ａ，１０Ｂは、ＳＰＤ（Serial Presence Detect）２７と、ＤＣ−ＤＣコンバータ２８とを有する。ＳＰＤ２７には、メモリモジュール自身に関する情報（例えば、メモリチップの種類や構成、メモリ容量、ＥＣＣやパリティの有無などの情報）が格納されている。ＤＣ−ＤＣコンバータ２８はフラッシュメモリ１６用の電源線圧を生成する。
【0042】
また、混載メモリモジュール１０Ａ，１０Ｂは、メモリバスライン１９Ｍと接続するためのソケット端子を有する。ソケット端子には、クロック信号（Ｃｌｏｃｋ）、アドレス信号（ＡＤＤＲ）、制御信号（ＣＴＲＬ）、データ信号（ＤＱ）、データ制御信号（ＤＱＳ、ＤＱＳ＃、ＤＭ）、電源（ＶＤＤ、ＶＳＳ、ＶＤＤＱ，ＶｒｅｆＤＱ）、ＳＰＤ信号等が印加される。ソケット端子からのＳＤＲＡＭおよびフラッシュメモリのアクセスに必要な信号は、一旦ＭＣＡ１３またはＭＣＤ１４に入力される。
【0043】
ＭＣＡ１３において、第１のクロック信号（Ｃｌｏｃｋ）がＰＬＬ（Phase Loop Lock）回路に入力され、このＰＬＬ回路は、フラッシュメモリ用の第２のクロック信号（ＣＫＦ，ＣＫＦ＃）、ＭＣＡデータ用の第３のクロック信号（ＣＫＭＤ）、ＳＤＲＡＭ用の第４のクロック信号（ＣＫ、ＣＫ＃）を出力する。第１のクロック信号（Ｃｌｏｃｋ）と第３のクロック信号（ＣＫＭＤ）と第４のクロック信号（ＣＫ，ＣＫ＃）とは同じ周波数の信号である。第２クロック信号（ＣＫＦ，ＣＫＦ＃）は、第１クロック信号（Ｃｌｏｃｋ）の１／４の周波数の信号である。
【0044】
アドレス信号（ＡＤＤＲ）および制御信号（ＣＴＲＬ）は、ＭＣＡ１３のセレクタに入力され、ＳＤＲＡＭ用の制御信号（ＡＤＤＲ ＣＴＲＬ）が出力される。この信号は、フラッシュメモリのデータをＳＤＲＡＭに書き込む場合やＳＤＲＡＭＳのデータをフラッシュメモリに書き込む場合に使用される。
【0045】
図８Ａに示すように、ＭＣＡ１３は、メモリモジュール１０Ａ，１０Ｂの中央付近に配置するのがよい。１個のデータ用メモリコントローラＭＣＤ１４と１個のＳＤＲＡＭ１５２個のフラッシュメモリ１６を破線で囲った部分ＤＳＦは、（図８ＡではＭＣＡ１３の上下に１つずつしか示していないが）、例えば、上に５つ、下に４つ配置される。
【0046】
図８Ｂは、サーバ１００を構成するＣＰＵ２０と混載メモリモジュール１０Ａ，１０Ｂのブロック図である。ＣＰＵ２０には、メモリモジュール１０Ａ，１０Ｂ，１０Ｃを制御するメモリコントローラ２５が内蔵されており、ハイパーバイザ２６によってメモリコントローラ２５は制御されている。なお、ＣＰＵ２０には、図示していないキャッシュメモリが内蔵されており、メモリコントローラ２５によって、メモリモジュール１０Ａ，１０Ｂ，１０Ｃから読み出されたデータがこのキャッシュメモリに格納される。メモリコントローラ１３、１４は、メモリバス１９ＭとＳＤＲＡＭ１５およびフラッシュメモリ１６とのインタフェースを行う。
【0047】
図８Ｂにおいて、混載メモリモジュール１０Ａ，１０Ｂのフラッシュメモリ１６からデータを読み出す場合（ＲＥＡＤ）は、まず、メモリコントローラ１３、１４がフラッシュメモリ１６からデータを読み出してＳＤＲＡＭ１５に書き込み、その後メモリコントローラ１３、１４がＳＤＲＡＭ１５からデータを読み出す。
【0048】
フラッシュメモリ１６からデータを読出してＳＤＲＡＭ１５に書込む経路（ＷＲＩＴＥ （ｉ））において、メモリバス１９Ｍを介することなく、ＳＤＲＡＭ１５からデータを読出す経路（ＲＥＡＤ（ｉｉ））のみメモリバス１９Ｍを介することで、データスループットをメモリバスの限界まで最大化することができる。
【0049】
また、混載メモリモジュール１０Ａ，１０Ｂのフラッシュメモリ１６にデータを書き込む場合（ＷＲＩＴＥ）は、まず、メモリコントローラ１３、１４がＳＤＲＡＭ１５にデータを書き込み（ＷＲＩＴＥ（１））、その後メモリコントローラ１３、１４がＳＤＲＡＭ１５からデータを読み出してフラッシュメモリ１６に書き込む（ＷＲＩＴＥ（２））。すなわち、フラッシュメモリ１６にデータを書き込む場合も、メモリバス１９Ｍを介さず、ＳＤＲＡＭ１５からデータを読み出してフラッシュメモリ１６に書き込むことで、データスループットをメモリバスの限界まで最大化することができる。
【0050】
このように、ＣＰＵ２０が、混載メモリモジュール１０Ａ、１０Ｂ内のメモリ管理を行っているので、メモリコントローラ１３，１４での遅延を最小限にすることができる。
【0051】
ハイパーバイザ２６は、ハードウェア上で直接動作し、すべてのＯＳはそのハイパーバイザ上で動作する。アプリケーションはＯＳ上で動作する。ハイパーバイザによってサーバの、ＶＭを含むアドレス空間が実現される。アプリケーションが確保するバッファキャッシュのアドレスは、ＯＳにより任意のアドレスに割り当てられる。
【0052】
混載メモリモジュール１０ＦＤ内のフラッシュメモリはＩ／Ｏ空間にある。したがって、Ｉ／Ｏ空間にあるフラッシュメモリから読み出すデータのアドレスをメモリアドレス空間の物理アドレス上に割り当てる必要がある。そこで、ハイパーバイザによるアドレス変換によって、アプリケーションが確保するバッファキャッシュのアドレスを、混載メモリモジュール（ＤＩＭＭ）内部のＳＤＲＡＭに割り付ける。これによって、混載メモリモジュール内部でのデータ伝送が可能となり、メモリバスへの余分なデータ伝送を防止することができる。
【0053】
先に述べたように、フラッシュメモリは高温では寿命が短くなるため、温度管理が必須である。温度上昇の主な原因となるのは、（１）CPUからの放熱風、（２）MCDやＭＣＡの発熱である。なお、発熱部品は、これらに限定されるものではなく、ASICやFPGA等の消費電力の大きい部品や、電源モジュールなど、その他の発熱体もある。混載メモリモジュールの部品寿命を最大化するためには、熱に弱いフラッシュメモリと放熱部品との配置関係を最適化する必要がある。
【0054】
図９、図１０は、本実例のメモリモジュールの、熱に関係した作用効果を説明する図である。本実例では、図２に示したように、サーバ１００内で、複数の混載メモリモジュール１０ＡがＣＰＵ２０を挟んで水平方向に配置されているものとする。サーバ１００における主な発熱部品は、ＣＰＵ２０、ＭＣＤ１４及びＭＣＡ１３、DRAM１５であり、とりわけ、ＣＰＵの発熱が大きい。
【0055】
本実例では、図９に示したように、ＣＰＵ２０に最も近い第１の混載メモリモジュール１０Ａは、基板１２Ａの表面に、ＭＣＡ１３及びＭＣＤ１４のみが配置され、基板の裏面には、ＤＲＡＭ１５とフラッシュメモリ１６が配置されている。すなわち、第１の混載メモリモジュール１０Ａにおいて、基板１２Ａの表面１２ＳでかつＤＩＭＭソケット１１Ａに近い位置は、発熱部品であるＣＰＵからの輻射熱（Ｈ−１）を直接受けるため、この位置にフラッシュメモリを配置するのは、耐久性の見地から望ましくない。そのため、この位置は非実装とし、導体路４０以外、何も設置されていない。一方、基板の裏面側は、ＣＰＵからの輻射熱を受けないため、フラッシュメモリ１６を配置しても、その放熱特性に影響は無い。
【0056】
また、熱は上方に伝わるため、発熱部品(ＭＣＡ、ＭＣＤおよびDRAM)の上に配置することは回避する必要がある。すなわち、ＭＣＡ１３、ＭＣＤ１４及びDRAM１５の発熱（Ｈ−２）により周囲の空気が暖められて対流（上昇気流）が生ずるが、フラッシュメモリをＭＣＡ１３、ＭＣＤ１４及びDRAM１５よりも下方に配置しているため、これらの熱（Ｈ−２）によるフラッシュメモリの放熱特性へ影響を回避できる。
【0057】
なお、ＣＰＵからマザーボード１７のグランドパターン、ソケット端子６２を介してフラッシュメモリに伝達される熱（Ｈ−３）も有るが、伝熱経路が長いこと等から、Ｈ−１、Ｈ−２に比べると、その影響は無視できる。
【0058】
次に、第２の混載メモリモジュール１０Ｂは、基板１２Ｂの表面に設置されたＭＣＡ１３及びＭＣＤ１４と、基板の裏面に設置されたＳＤＲＡＭ１５とフラッシュメモリ１６とを備えている。第２の混載メモリモジュール１０Ｂでは、表面、裏面、共に、ＣＰＵからの輻射熱を受けないため、両面にフラッシュメモリ１６を配置してもその放熱特性に支障が無い。但し、ＭＣＡ１３、ＭＣＤ１４及びDRAM１５の発熱（Ｈ−２）による影響を回避するために、フラッシュメモリをＭＣＡ１３、ＭＣＤ１４及びDRAM１５よりも下方のＤＩＭＭソケット１１Ａ側に配置し、フラッシュメモリの放熱特性を確保している。
【0059】
次に、MCD１４やDRAM１５の熱は、基板内のグランドパターンを介して、フラッシュメモリ１６へ伝播する可能性がある。図１０は、本実例の基板１０Ａ、１０Ｂ内のグランドパターンを示した図である。ここでは、MCD１４の発熱（Ｈ−４）が、グランドパターンを介してフラッシュメモリ１６へ伝播するのを阻止するために、同じ高さの第２のグランド層１８−２が、MCD１４のグランド層８１とフラッシュメモリ１６のグランド層８２とに分割されている。ＭＣＤ１４やＤＲＡＭ１５は、接続点８３−８６、全面グランド層８０（第１のグランド１８−１）、ビア（図示略）を介して、ソケット端子に接続される。一方、フラッシュメモリ１６は、接続点８８、グランドライン８２（第２のグランド１８−２）、ビア９１、を介して、ソケット端子に接続される。このように、基板内の第２のグランド１８−２が、２つの部分に分離され、各々に、ＭＣＤ１４やＤＲＡＭ１５と、フラッシュメモリ１６とが接続されている。これにより、基板内のグランドパターンを介して、MCDやDRAMからの熱（Ｈ−４）がフラッシュメモリへ伝播するのを阻止している。なお、分離された第２のグランド１８−２と近接して平行に、大きな面を有する単体の導体プレートから成る第１のグランド１８−１が配置されているため、第１のグランド１８−１にリターン電流が流れ、第２のグランド１８−２が分割されているので高周波信号による放電ノイズの影響を低減できる。
【0060】
MCD１４のFlash I/Fとフラッシュメモリのグランドラインは、右端部で共通化されている。しかし、伝熱の観点からは、破線の矢印で示したように、ＭＣＤ１４やＤＲＡＭ１５と、フラッシュメモリ１６との間が、３つのグランドラインや複数のビアを経由した長い経路となるため、熱（Ｈ−４）の伝播は殆どない。
【0061】
本実施例では、ＣＰＵメモリバススループットの向上についても配慮している。すなわち、図１１Ａ、図１１Ｂにより、サーバ等の情報処理装置の演算能力に大きく関与する、データの読み出し／書き込みスループットに関して説明する。
【0062】
図１１Ａは、ＣＰＵ２０と、各混載メモリモジュール１０Ａ、１０Ｂに実装された各素子（ＭＣＡ，ＭＣＤ，ＤＲＡＭ，フラッシュメモリ）との間のメモリバス１９における、データや信号の送受の経路を示したものである。
【0063】
既に、図４Ａに関しても述べたように、第１の混載メモリモジュール１０Ａにおいて、基板の表側の表面１２Ｆの配線層がそのまま導体路４０として使用され、ソケット端子６２ＡとＭＣＡ１３やＭＣＤ１４とを接続している。例えば、ソケット端子６２Ａと各ＭＣＤ１４とは、１１本のデータ線と３０本のアドレス線で接続され、ソケット端子６２ＡとＭＣＡ１３とは、２本のクロック線と３０本のアドレス線で接続される。基板の表面１２Ｆに形成される導体路４０には、途中（表面）にビアが無いので、インピーダンスの乱れを生じることなく、図１１Ａに示したｃｌｏｃｋ信号やデータ（Ｓ−１，Ｓ−２，Ｄａｔａ）の、高速伝送が可能である。例えば、データ線により、ＣＰＵ２０との間で１．６Ｇｂｐｓのデータを高速でＭＣＤ１４に伝達できる。また、ＭＣＤ１４とＳＤＲＡＭ１５とは基板の表裏で重ね最短距離で相互に接続されているので、両者間における信号やデータの高速伝送が可能である。これに対し、フラッシュメモリ１６とＭＣＡ１３、ＭＣＤ１４及びＳＤＲＡＭ１５との間の信号やデータ（Ｓ−３，Ｓ−４，Ｄａｔａ）、及び各素子間のアドレスの伝送は、相対的に遅くても良いので、基板の内層の配線を用いてこれらが伝達される。
【0064】
第１の混載メモリモジュール１０Ａにおいて、基板の表側の表面１２Ｆの配線層４０がそのままＭＣＡ１３やＭＣＤ１４への導体路４０として使用されるので、信号の特性が良く、データや信号の高速伝送をより確実なものにできる。
【0065】
さらに、図１１Ｂは、ＣＰＵ２０と、各混載メモリモジュール１０Ａ、１０Ｂ，１０Ｃに実装された各素子との間のメモリバス１９における、インピーダンスの関係を説明する図である。
一般に、ＣＰＵ２０から各混載メモリモジュール１０Ａ、１０Ｂ，１０ＣのＭＣＤ等へのメモリバス１９は同じ太さ（インピーダンスＺ０）に設定されるが、各分岐点７００では、等価的にみると（１／２）Ｚ０になる。混載メモリモジュールの数が３と仮定した場合、第１の混載メモリモジュールでは信号の反射が最も多くなり、ノイズの影響を受け、第３の混載メモリモジュールではその影響が小さい。本実施例では、第１の混載メモリモジュール１０Ａにおいて、基板の表側の表面１２Ｆの配線層がそのままＭＣＡ１３やＭＣＤ１４への導体路４０として使用されるので、分岐点における多くの反射の影響はあるものの、導体路４０における信号の特性が良いので、データや信号の高速伝送をより確実なものにできる。また、第１の混載メモリモジュール１０Ａの基板裏のフラッシュメモリ１６とＭＣＡ１３、ＭＣＤ１４との間の信号やデータ（Ｓ−３，Ｓ−４，Ｄａｔａ）の伝送は、相対的に遅くても良いので、基板の内層の配線を用いてこれらが伝達される。
【0066】
一方、第２、第３の混載メモリモジュールでは信号の反射が少なくなるので、基板の表面にフラッシュメモリを実装し、内層の配線を用いて信号やデータを伝達しても、影響が少ない。
【0067】
本実施例によれば、フラッシュメモリを備えた第１、第２の混載メモリモジュールにおいて、フラッシュメモリの温度特性に配慮しつつ、かつ、基板の表面の導体路を活用することで、ＣＰＵメモリバススループットを向上させることができる。
【0068】
このように、複数のＤＩＭＭ（１０Ａ，１０Ｂ，１０Ｃ）がマザーボード１７のソケット１１に垂直に実装された情報処理装置１００において、フラッシュメモリの実装密度を高くして性能を向上させると共に、熱に弱いフラッシュメモリと放熱部品との配置関係を最適化し、混載メモリモジュールの部品寿命を最大化することができる。
【実施例2】
【0069】
フラッシュメモリの使用環境によっては、第１の混載メモリモジュールであっても、ＣＰＵからの輻射熱の影響が小さい場合もありうる。このような場合、第１の混載メモリモジュールの表面に、フラッシュメモリを配置しても良い。但し、同じモジュールに搭載される発熱部品(ＭＣＡ、ＭＣＤおよびDRAM)からの熱については配慮する必要がある。
【0070】
そこで、本発明の実施例２では、図１２Ａに示したように、第１の混載メモリモジュール、第２の混載メモリモジュール共に、それらの表面、裏面の第１辺側に、フラッシュメモリが配置されている。第２辺側のＭＣＡ１３、ＭＣＤ１４及びDRAM１５の発熱により周囲の空気が暖められて対流（上昇気流）が生ずるが、フラッシュメモリはそれらの下方に配置されているため、これらの熱によるフラッシュメモリの放熱特性へ影響を回避し、混載メモリモジュールの部品寿命を最大化することができる。
【実施例3】
【0071】
また、高速メモリとして実施例１，２ではＳＤＲＡＭ（ＤＲＡＭ）を例にとって説明したが、高速メモリは、実施例３として図１２Ｂに示したように、例えば、ＭＲＡＭ(Magnetic Random Access Memory)、ＳＴＴ(Spin Transfer Torque)-ＲＡＭ、相変化メモリ等であってもよい。なお、ＳＤＲＡＭは、電源が遮断したときはデータが保持できない揮発性の半導体メモリの１例でもある。さらに、不揮発性メモリとしてフラッシュメモリを例にとって説明したが、それに限定されるものではなく、電源が遮断してもデータを保持することができ、高速メモリよりも大容量なデータを格納でき、かつ、高温の使用環境で寿命が短くなる半導体メモリであれば、同様に、本発明を適用できる。
【実施例4】
【0072】
フラッシュメモリの実装密度をより高めるために、フラッシュメモリがＣＰＵからの輻射熱の影響を受ける使用環境においても、第１の混載メモリモジュール（ＤＩＭＭ）の表側にもフラッシュメモリを搭載したい、という要求もある。そこで、本発明の実施例４として、第１の混載メモリモジュールの表側のソケット側に配置されたフラッシュメモリをＣＰＵ等の熱から保護するために、金属ストッパ兼放熱フィンを用いる。ソケットは、DIMMを基板の前後から挟み込んで固定するストッパを有し、そのストッパの外表面に放熱フィン構造を設ける。放熱フィン構造の内側は、フラッシュメモリに面接触する平坦な面を有する。冷却用ファンで風を送りフラッシュメモリに接触している放熱フィンを冷却することで、フラッシュメモリの周囲の温度上昇を許容範囲の温度以下に抑制できる。
【0073】
あるいはまた、他の例として、ＤＩＭＭソケットをカバー付きのソケットとし、ＣＰＵからの輻射熱を遮蔽するようにしても良い。すなわち、第１の混載メモリモジュール（ＤＩＭＭ）のＤＩＭＭソケットのＣＰＵ側に一体的に、フラッシュメモリの表側を覆うようなカバー兼放熱フィンを、設ける。これにより、ソケットへDIMM を挿入した時に、ＣＰＵからの熱がカバーで遮蔽される。CPUの両側にＤＩＭＭが実装される場合は、各々、CPUに面する表側にのみ、カバー構造を設ける。
【0074】
あるいはまた、他の例として、ＣＰＵやその他の発熱部材からの輻射熱を抑止するため、フラッシュメモリの表面自体を反射率が高い白色や鏡面にすることも考えられる。また、上記カバー兼放熱フィンのＣＰＵ側を白色や鏡面としても良い。さらには、フラッシュメモリの表面自体を、凹凸のリブが立ったフィン構造とし、放熱性能を向上させても良い。
【実施例5】
【0075】
上記各実施例は、両面基板がマザーボードに垂直に実装された異種メモリ混載モジュールであったが、本発明は、ＤＩＭＭ（１０Ａ，１０Ｂ，１０Ｃ）がマザーボード１７のソケット１１に水平に実装された、情報処理装置１００にも適用できる。換言すると、縦方向に伸びたマザーボード１７の上端にＣＰＵ２０が装着され、マザーボード１７の下方に水平に、複数段の混載メモリモジュール（ＤＩＭＭ）が装着される。すなわち、本発明の上記各実施例の変形例として、両面基板が、ＣＰＵ２０の下側でかつマザーボードに水平に、複数段実装された異種メモリ混載モジュールとすることもできる。この場合、第１の混載メモリモジュール１０Ａの表側が、CPUに近い実装形態の場合は、実施例１と同様に、表側にフラッシュメモリ１６を設置しない構成としても良い。
【0076】
次に、本発明の実施例５は、ＤＩＭＭ（１０Ａ，１０Ｂ，１０Ｃ）がマザーボード１７のソケット１１に水平に実装された、情報処理装置１００に関するものである。図１３、図１４に、本実施例に係る、異種メモリ混載モジュール（ＤＩＭＭ）を搭載した情報処理装置１００の構成例を示す。図１３は、両面基板１２が、マザーボード１７に水平に実装された、情報処理装置１００の側面図である。各両面基板１２には、異種メモリ混載メモリモジュールが装着されている。
【0077】
この実施例では、縦方向に伸びたマザーボード１７に取り付けてあるＤＩＭＭソケット１１に水平に、第１〜第３のメモリモジュール１０（１０Ａ，１０Ｂ，１０Ｃ）が実装されている。なお、マザーボード１７の内部のグランドラインやメモリバスラインの構成は、実施例１で述べたものと同じである。
【0078】
本実施例の情報処理は、ＤＩＭＭ発熱部品であるＣＰＵ２０は、縦方向に伸びたマザーボード１７の最も高い位置に実装され、その下側に、ＤＩＭＭ（１０Ａ，１０Ｂ，１０Ｃ）が水平に実装されている。基板の両面のＤＩＭＭソケット１１Ａに近い側にフラッシュメモリ１６、離れた側に発熱部品(ＭＣＡ１３、ＭＣＤ１４およびDRAM１５)が配置されている。実施例４でも述べたように、フラッシュメモリ１６には、その表面自体に放熱フィン（凹凸リブ）７２が設けられ、さらに、ＭＣＡ１３、ＭＣＤ１４およびDRAM１５の各表面にも放熱フィン（凹凸リブ）７３が設けられている。７４は冷却用ファンから送風される風の向き、すなわち、手前側から向う側への冷却風の流れを示している。これは、図２の情報処理装置１００の平面図において、図の下方からＣＰＵやメモリモジュールに向かって、冷却用ファンの風が供給されていることに対応している。
【0079】
図１４は、図１３のメモリモジュール１０を正面から見た図である。放熱フィン７２、７３は、風上側のフラッシュメモリ部分から風下側に向かって緩やかに上昇する、右上がりの傾斜７５を有している。このように、冷却風の流れに強制的に方向性を持たせる手段として、水平方向に対して一定の角度を凹凸リブに設けることで、熱風(放熱風)がDIMMの上面側へ向かうように冷却用ファンで強制的に流すことで、ＣＰＵ２０、DRAM１５、ＭＣＡ１３、ＭＣＤ１４の熱風がフラッシュメモリ１６側に到達しないようにしている。なお、流れに強制的に方向性を持たせる手段として、放熱フィン７２、７３に代えて、一対の冷却用ファンやガイドを設置し、熱風(放熱風)が風上側のフラッシュメモリからDIMMの上面側へ向かう強制的な流れを形成するようにしても良い。
【0080】
本実施例によれば、複数のＤＩＭＭ（１０Ａ，１０Ｂ，１０Ｃ）が縦方向に伸びたマザーボード１７のソケット１１に水平に実装された情報処理装置１００においても、フラッシュメモリの実装密度を高くして性能を向上させると共に、熱に弱いフラッシュメモリと放熱部品との配置関係を最適化し、混載メモリモジュールの部品寿命を最大化することができる。
【符号の説明】
【0081】
１０…メモリモジュール、１０Ａ…第１のメモリモジュール、１０Ｂ…第２のメモリモジュール、１０Ｃ…第３のメモリモジュール、１１Ａ…ＤＩＭＭソケット、１１Ｂ…ＤＩＭＭソケット、１１Ｃ…ＤＩＭＭソケット、１２（１２Ａ，１２Ｂ，１２Ｃ）…両面基板（両面基板）、１３…アドレス用メモリコントローラ（ＭＣＡ）、１４…データ用メモリコントローラ（ＭＣＤ）、１５…ＳＤＲＡＭ、１６…フラッシュメモリ（Ｆｌａｓｈ）、１７…マザーボード、１８…グランドライン、１９…メモリバスライン、２０…ＣＰＵ、６０…ビア、６２Ａ…ソケット端子、１００…情報処理装置。
【図1】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7】
【図8A】
【図8B】
【図9】
【図10】
【図11A】
【図11B】
【図12A】
【図12B】
【図13】
【図14】
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